以下に、実施形態を挙げて本発明の説明を行うが、本発明は以下の実施形態に限定されるものではない。尚、図中同一の機能又は類似の機能を有するものについては、同一又は類似の符号を付して説明を省略する。
(第1の実施形態)
図1に示すように、第1の実施形態にかかる半導体装置50は、平坦な第1領域6gと第1領域6gに連続し第1領域6gよりも膜厚の厚い第2領域6dとを有する第1導電型(p型)のチャネル領域6と、第2領域6dに連続したチャネル側端部領域16cを有する第2導電型(n型)のドレイン領域16と、第1領域6gの第2領域6dに対向する端部6sに接続された第2導電型(n型)のソース領域15と、チャネル領域6上に設けられたゲート絶縁膜7と、ゲート絶縁膜7の上部に配置されたゲート電極8と、を備えるIGFET50である。このIGFETはSOI基板4を用いて形成され、チャネル領域6はSOI基板4のSOI層3により形成されている。ソース領域15は、チャネル領域6に接続した平坦部15fと、平坦部15fに連続し、チャネル領域6との界面から離れるに従い膜厚が厚くなる遷移部とからなるチャネル側端部領域15cを有する。チャネル領域6の第2領域6dとドレイン領域16のチャネル側端部16cとが連続したテーパ形状をなしている。
図1に示すように、SOI層3は支持基板1上に埋め込み絶縁膜2を介して形成されている。このSOI層3に設けられたチャネル領域6の第2領域6dとそれに対向する端部6sは互いに非対称的に構成されている。またチャネル領域6の右側と左側に、ドレイン領域16とソース領域15が非対照的なトポロジーで配置されている。
さらに第1の実施形態に係るIGFETは、これらソース領域15、チャネル領域6及びドレイン領域16からなる活性領域の全体を挟んで素子分離領域5が形成されている。またゲート電極8上に層間絶縁膜10が形成され層間絶縁膜10を貫通するコンタクトホールを介してソース領域15、ゲート電極8及びドレイン領域16にそれぞれ配線11s、11g及び11dに接続されている。
図1に示すような非対称構造によれば、チャネル領域6のドレイン領域16の近傍において、キャリアが界面から離れた領域を走行するので、ゲート絶縁膜中の電荷等に依る散乱の影響を受けにくくなる。このため、キャリアの実効的な移動度が増大する。そのため、以下に説明する様に図1に示す非対称構造は、図36または図37に示した均一な膜厚の対称構造の半導体装置に比べて高い電流駆動能力が得られる。さらに金属酸化物よりも誘電率の低い酸化シリコン膜等を介在させていないので実効酸化膜厚が薄くなり、チャネル領域の電位に対するゲート電極の制御性が高い。このため十分な高速動作可能な高性能の微細半導体装置が得られる。
ここで、ゲート絶縁膜7は、金属酸化膜により構成されている。ゲート絶縁膜7に用いる金属酸化膜としては、二酸化ハフニウム(HfO2)膜等を用いることができる。その他にも、εr=6であるストロンチウム酸化物(SrO)膜、εr=8〜11であるアルミニウム酸化物(Al2O3)膜、εr=10であるマグネシウム酸化物(MgO)膜、εr=16〜17であるイットリウム酸化物(Y2O3)膜、εr=22〜23であるハフニウム酸化物(HfO2)膜、εr=22〜23であるジルコニウム酸化物(ZrO2)膜、εr=25〜27であるタンタル酸化物(Ta2O5)膜、εr=40であるビスマス酸化物(Bi2O3)膜のいずれか1つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ta2O5やBi2O3は多結晶シリコンとの界面における熱的安定性に欠ける(なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。)。また、ハフニウム・アルミネート(HfAlO)膜のような3元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム(Sr)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ビスマス(Bi)のいずれか1つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が電極間絶縁膜11として使用可能である。なお、強誘電体のチタン酸ストロンチウム(SrTiO3)、バリウム・チタン酸ストロンチウム(BaSrTiO3)等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
前述の元素の他に、例えばチタン(Ti)、スカンジウム(Sc)、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、またはランタノイド系列の元素のいずれか1つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン酸化物もしくは酸窒化物も電極間絶縁膜11として使用可能である。
ゲート絶縁膜7は金属酸化膜の単層の構造に制限されることなく、金属酸化膜と他の絶縁膜との積層構造としても良い。殊に金属酸化膜の下部、即ち基板との界面の近傍に酸化シリコン(SiO2)、窒化シリコン(Si3N4)または酸化窒化シリコン(SiON)等の膜を設けるとキャリアの移動度が向上するので電流駆動能力が更に向上するという利点がある。他方、金属酸化膜の下部に酸化シリコン等の他の絶縁膜を設けることはゲート電極8のチャネル電位に対する制御性を弱める傾向がある。しかし酸化シリコン等の絶縁膜を設けるか否か、また設ける際の厚さは、チャネルの電位に対するゲート電極8の制御性とキャリアの移動度に対する最適化により定まる。その為、この様に金属酸化膜とゲート電極8との積層構造とすると最適化を計る自由度が増すという利点がある。尚、絶縁膜中や半導体基板との界面に存在する電荷や準位等が少ないことが望ましいので、このことに鑑みると金属酸化膜の下部で半導体基板と接する層には酸化シリコンを用いることが好ましい。
ゲート絶縁膜7中に窒素が存在すると、特定の元素のみが結晶化して析出することが抑制されるので好ましい。さらに、ゲート絶縁膜7中に窒素が存在すると、ゲート電極8として不純物を含有する多結晶シリコンを用いる場合に不純物が基板中に拡散する事を抑制するという別の利点もあるので2重の意味で好ましい。
次にゲート電極8は、タングステン(W)、チタン(Ti)、モリブデン(Mo)等の高融点金属、これらのシリサイド(WSi2,TiSi2,MoSi2)等、あるいはこれらのシリサイドを用いたポリサイドで構成してもよい。実施形態においては高温耐性に優れる点から高融点金属膜であるタングステン(W)が用いられている。また、ゲート絶縁膜7中に窒素を存在させておくと、ゲート電極8を多結晶シリコンを用いた場合のゲート電極中の不純物のチャネル領域6への拡散が防止される。よって金属酸化膜の下部に窒化シリコンまたは酸化窒化シリコンを用いることが好ましい。またこれらの膜の形成方法は例えば熱酸化または堆積等の方法を用いてもよく、必ずしも昇温を伴わない励起状態の酸素気体に曝してもよい。昇温を伴わない励起状態の酸素気体に曝すという方法で形成すれば、チャネル領域中の不純物が拡散により濃度分布を変えることが抑制されるので好ましい。更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態または励起状態の窒素を含む気体に曝すことにより絶縁膜中に窒素を導入してもよい。この場合において昇温を伴わない励起状態の窒素気体に曝すという方法で形成すれば、チャネル領域6中の不純物が拡散により濃度分布を変えることが抑制されるので好ましい。
また、第1の実施形態ではゲート電極8としては高融点金属のタングステンを用いた。その他にも必ずしも高融点とは限らない金属、金属を含む化合物等またはそれらの積層等で形成してもよい。金属または金属を含む化合物でゲート電極8を形成するとゲート抵抗が抑制されるので素子の高速動作が得られる点で好ましい。また金属でゲート電極8を形成すると酸化反応が進みにくいので、ゲート絶縁膜7とゲート電極8との界面の制御性が良くなる。その際、ゲート電極8の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になるという別の利点がある。
ゲート電極8の上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。殊にゲート電極8が金属を含む材料で形成され、かつソース・ドレイン領域15、16上にシリサイド層を形成する場合等、製造工程の途中でゲート電極8を保護する必要が在る場合等はゲート電極8の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける必要がある。
ゲート電極8に側壁を設けてもよい。殊に高誘電率材料でゲート側壁を設けるとゲート電極8下端角近傍のゲート絶縁膜7中の電場が緩和され、ゲート絶縁膜7の信頼性が向上する点で好ましい。
尚、図1に示す構造は、キャリアの走行方向に測ったゲート電極8の長さは上部も下部も等しい短形断面形状であるが、短形断面形状に特に制限されるものではない。例えばゲート電極8の上部の長さが下部の長さよりも長いアルファベットの「T」の字の様な断面形状であってもよい。この場合にはゲート抵抗を低減できるという利点も得られる。
また、図1においては、ゲート電極8の上面は基板表面に平行な平面となる断面形状を例示したが特に制限されるものではない。ゲート電極8のSOI基板4への対向面がSOI基板4表面に対して傾斜するような断面形状でもよい。また前述の対向面が曲面であったり、または角を持つような断面形状でも同様の効果が得られる。
ゲート絶縁膜7に従来の酸化シリコン等の絶縁膜を用いた場合は、本質的に移動度が高い。それ故、金属酸化物等のキャリアの移動度を低下させるゲート絶縁膜7を持つ素子に適用する方が移動度の向上効果は著しい。
また、図1では、層間絶縁膜として酸化シリコン膜を用いているが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られる。
また、図1では、配線が一層のみの半導体装置の場合を示したが、素子や配線等が二層以上存在してもよい。この場合、素子の集積度が増す点で好ましい。
本発明の第1の実施形態に係る半導体装置は、ソース領域とドレイン領域との間のチャネル領域6が、ドレイン領域の近傍においてはソース・ドレイン領域の中央近傍またはソース領域の近傍よりも厚く形成されている。この構造による効果を以下に説明する。
図30は、支持基板1に対向して設けられた埋め込み絶縁膜2、埋め込み絶縁膜2上に形成されたSOI層3を備えるSOI基板4と、SOI層3に設けられたチャネル領域6上に設けられたゲート絶縁膜7を介して配置されたゲート電極8とを有するnチャネル型IGFETを示す。図1と同様にSOI層3の中央に設けられたチャネル領域6の一方にはソース領域15が形成され、他方にはドレイン領域16が形成されている。
そして図30に示すようにチャネル領域6を3分割し、ソース側からドレイン側へ順にS、C、Dとする。また各領域における移動度を各々μS、μC、μDとする(尚、素子のゲート長を35nm、電源電圧を0.6Vとする)。先ず初めに移動度がユニバーサル曲線の値(S.高木(S.Takagi)、A.鳥海(A.Toriumi)、M.岩瀬(M.Iwase)、H.丹後(H.Tango):米国電子通信学会(IEEE)、トランスアクションズ・オンエレクトロン・ディバイス(Trans. Electron Devices)、第41巻、第12号(1994) pp.2357-62)としてドレイン電流を計算する。尚、ここでの検討はチャージシート近似に基づく簡略化されたモデルを用いているので素子が通常のバルク構造であるかSOI構造であるかは結果に影響しない。同時に二つ以上の領域における移動度の値を変えることはせず、各々の計算においては一つの領域における移動度の値のみを変える。
図31はチャネル領域6におけるキャリアの移動度変化に対する電流の変化を示す。図31において横軸は移動度μをユニバーサル曲線の移動度μ0で規格化した値(μ/μ0)を示す。縦軸はそれに伴うドレイン電流の変化率ΔID/ID0(%)、即ちユニバーサル曲線の移動度μ0を用いて計算したドレイン電流との差ΔIDを、ユニバーサル曲線の移動度μ0を用いて計算したドレイン電流ID0で割った値を示す。
図31中の実線で示すソース側移動度μSを変えた場合は移動度の増減に伴ってドレイン電流の変化率(ΔID/ID0)も増減する。破線で示す中央領域移動度μCを変えた場合は移動度の増減に伴うドレイン電流の変化率(ΔID/ID0)は極めて小さい。これは、ソース端からドレイン端に近づくにつれてキャリアの速度が増し、チャネルの中央近傍では飽和速度に近くなっている為に中央領域移動度μCの影響が小さくなっていると解釈される。
ところが、一点鎖線で示すドレイン側移動度μDを変えた場合、ドレイン電流の増加率(ΔID/ID0)はソース側移動度μSを変えた場合のドレイン電流の増加率(ΔID/ID0)よりも大きい。
図34はデバイスシミュレーションによるゲート電圧(VG)とドレイン電流(ID)との関係を、SOI層3の厚さがチャネル6全体に渡って一様である場合破線とドレイン端近傍のみを厚くした場合(実線)で示す。SOI層3の厚さがチャネル全体に渡って一様である場合と比べると、ドレイン端近傍のみを厚くした場合にドレイン電流は約17%増大している。この構造のカットオフ特性を調べる為に図34の縦軸を対数目盛に変えたものを図35に示す。この図35からシミュレーションを行った2通りの構造のサブスレッショルド領域における振る舞いはほぼ等しいことが分かる。つまり本発明の第1の実施形態に係る構造が素子のカットオフ特性に及ぼす影響は極めて小さいことが分かる。
これは、本発明の第1の実施形態に係る半導体装置においてはチャネルの中央近傍におけるSOI層3の厚さが薄く形成されているのでチャネル中の電位に対するゲート電極8の制御性が十分に良い為と解釈される。
図1に示す非対称構造によればキャリアは、ドレイン領域16の近傍においてはゲート絶縁膜7とSOI層3との界面から離れた所を通るためゲート絶縁膜中の電荷等による散乱が減少し、その領域においてキャリアの実効的な移動度は大きくなる。即ち図31に示すようにドレイン側移動度μDが大きくなることにより大きな電流駆動力が得られる。そしてチャネルの中央近傍のSOI層3の厚さは薄く形成されているので、チャネル中の電位に対するゲート電極8の制御性は有効に保たれ、良好なカットオフ特性が得られる。これらの結果として高速動作の可能な高性能の微細半導体装置が得られる。
以上第1の実施形態としてシングルドレイン構造のIGFETを示した。この場合シングルドレイン構造以外の例えばエクステンション構造、ライトリードープトソース・ドレイン(LDD)構造またはグレイデッドディフーズドソース・ドレイン(GDD)構造等のIGFETを構築してもよい。またハロー構造またはポケット構造やエレベート構造等のIGFETを用いてもよい。
また、チャネル領域の不純物濃度は完全空乏型素子となる様に設定しても部分空乏型素子となる様に設定しても良い。完全空乏型素子となる様に設定するとチャネル領域の不純物濃度が低く抑えられるので移動度が向上し、電流駆動能力が更に向上するからである。また寄生バイポーラー効果が抑制されるという別の利点も得られるからである。
次に第1の実施形態に係る半導体装置の製造方法について図1〜図9を参照しながら以下に説明する。
(イ)まず図2に示すような支持基板1と、支持基板1に対向して設けられた埋め込み絶縁膜2と、埋め込み絶縁膜2に対向して配置されたSOI層3とを備えるSOI基板4を用意する。用意したSOI基板4のSOI層3全面に窒化シリコン膜を形成する。そしてフォトレジストを全面に塗布し、フォトリソグラフィ技術により、フォトレジストをパターニングする。このパターニングされたフォトレジストをマスクとして酸化を行う領域6aのみ窒化シリコン膜を反応性イオンエッチング(RIE)により除去する。フォトレジストを除去後得られたSOI基板4を熱酸化してSOI層3の一部に選択的に酸化膜を形成する。酸化膜は舟形形状にSOI層3上の表面の一部に侵食する。この酸化膜を例えば稀フッ酸(HF)処理等により除去して、図3に示す、平坦部とこの平坦部の両端にテーパ部を有する膜厚の薄い凹部を備えるSOI層を形成する。このSOI層に凹部を形成する工程は、例えばその領域のみ等方性または異方性のエッチングを施してもよい。また、逆に薄膜化したい領域以外の領域に半導体層を堆積等させて厚膜化してもよいし、エピタキシャル成長法等で厚膜化してもよい。この様にSOI層の厚さを場所により異なるように調節するとSOI層の厚い領域の端部の形状を調節することができる。
(ロ)次に図4に示すように、SOI層3にフォトレジストを塗布し、マスクとしてSOI層膜を除去し、素子分離溝を形成する。この素子分離溝に絶縁膜を埋め込み素子分離領域5を形成する。続いて素子分離領域5で囲まれたSOI層3に例えば硼素(B)イオン等のp型不純物イオンを例えば加速エネルギー100keV、ドーズ量2.0×1012cm-2で注入し、その後例えば1050℃、30秒程度の熱工程を施し、pウエル領域を形成する。pウエル領域中に、IGFETの所望のゲートしきい値電圧を得る為に、例えばBイオンを加速エネルギー30keV、ドーズ量1.0×1012cm-2等の設計された値に選んでしきい値制御イオンを注入し、チャネル領域6表面の濃度を調節する。
(ハ)その後、図5に示すように、SOI層3の上全面にスパッタ法等により、例えば厚さ5nmの二酸化ハフニウム(HfO2)膜17を形成する。次にHfO2膜17上に化学的気相成長(CVD)法等により例えば厚さ100nmの例えばタングステン(W)等の高融点金属膜を堆積する。その後フォトレジストを全面に塗布し、フォトリソグラフィー法によりフォトレジストをパターニングする。このパターニングされたフォトレジストをエッチングマスクとし、図6に示すように高融点金属膜をRIE等で選択的にエッチングしてゲート電極8を形成する。
(ニ)引き続きゲート電極8のパターンニングに用いたフォトレジストを用いて、HfO2膜17を図7に示すようにRIE法等で選択的にエッチングしてゲート絶縁膜7を形成する。フォトレジストを除去後SOI層3に例えば砒素(As)イオン等のn型不純物イオンをゲート電極8をマスクとして加速エネルギー30keV、ドーズ量5.0×1015cm-2で注入する。さらに熱処理により注入されたイオンを活性化し、n+型のソース領域15およびドレイン領域16を形成する。Asイオンの注入後の熱処理条件としては、900℃〜1100℃、5秒〜30秒程度が好ましい。
ここでは、不純物の導入はイオン注入法を用いたが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いてもよい。また、不純物を含有する半導体を堆積または成長させる等の方法を用いてもよい。この結果、図8に示すように、第2領域6dに連続したチャネル側端部領域16cを有する第2導電型のドレイン領域16が形成される。つまり第2領域6dとドレイン領域16のチャネル側端部領域16cとが連続したテーパ形状に形成される。ドレイン領域16とチャネル領域6とのなすpn接合界面は、右側のテーパ形状の途中に形成される。ソース領域15は、チャネル領域6に接続した平坦部と、平坦部に連続し、チャネル領域6との界面から離れるに従い膜厚が厚くなる遷移部とからなるチャネル側端部領域15cを有する。ソース領域15とチャネル領域6のなすpn接合界面は凹部の平坦部に形成される。
(ホ)続いて層間絶縁膜として例えばCVD法で酸化シリコン膜10を例えば500nm堆積する。その後フォトレジストを全面に塗布し、フォトリソグラフィー技術によりフォトレジストをパターニングする。このパターニングされたフォトレジストをエッチングマスクとし、図9に示すように、絶縁膜10中にソース領域15、ドレイン領域16およびゲート電極8のそれぞれの一部を露出するようにコンタクトホール18s、18g、18dを例えばRIE法にて開孔する。次に、例えばスパッタ法等により、SOI基板4全面に例えばシリコン(Si)を1%含有する例えば厚さ300nmのアルミニウム(Al)膜を形成する。そしてAl膜上にフォトレジストを全面に塗布し、フォトリソグラフィー法によりフォトレジストをパターニングする。このパターニングされたフォトレジストをエッチングマスクとし、Al膜をRIE等で選択的にエッチングして配線11s、11g、11dを形成する。このようにして図1に示す第1の実施形態のnチャネル型IGFET50が形成される。
配線の為の金属層の形成はスパッタ法を用いて行っているが、スパッタ法以外に例えば真空蒸着法やCVD法等の異なる方法を用いて金属層を形成してもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料はSiを含有するAlである必要はなく、例えばCu(銅)等の他の金属を用いてもよい。殊にCuは低効率が低い点で好ましいが、メッキ法等で堆積可能である。
また、第1の実施形態に係る半導体装置の製造方法では、ソース・ドレイン領域15、16の形成をゲート電極8またはゲート絶縁膜7の加工の後に行っている。この場合これらの順序は制限されることはないため逆の順序で行ってもよい。ゲート電極8やゲート絶縁膜7の材質が熱工程を好まない場合は、ソース・ドレイン領域15、16への不純物の導入または活性化の熱工程を、ゲート電極8またはゲート絶縁膜7の加工に先立って行うことが好ましい。
また、第1の実施形態では、シリサイド工程には言及しなかったが、ソース・ドレイン領域15、16上にシリサイド層を形成してもよい。また、ソース・ドレイン領域15、16上に金属を含む層を堆積または成長させる等の方法を用いてもよい。この様にするとソース・ドレイン領域15、16の抵抗が低減されるので好ましい。また、ゲート電極8を多結晶シリコン等で形成する場合にはゲート電極8に対してのシリサイド化を施してもよい。シリサイド化を施すとゲート抵抗が低減される点で好ましい。
また、第1の実施形態に係る半導体装置の製造方法では、ゲート電極8はゲート電極8材料を堆積した後に異方性エッチングにより形成されている。この場合例えばダマシンプロセス等のような埋め込み法等を用いてゲート電極8を形成してもよい。ゲート電極8の形成に先立ってソース・ドレイン領域15、16を形成する場合には、ダマシンプロセスを用いるとソース・ドレイン領域15、16とゲート電極8とが自己整合的に形成される点で好ましい。
また、ゲート絶縁膜7の形成方法はスパッタ法に限るものではなく、蒸着法、CVD法またはエピタキシャル成長法等の他の方法を用いてもよい。また、ゲート絶縁膜7として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。尚、第1の実施形態に係る方法はチャネル領域6におけるドレイン領域16近傍の膜厚を厚くして、キャリアがゲート絶縁膜とSOI層との界面から離れた所をも流れる様にする事で、絶縁膜中の電荷等による散乱の影響を少なくし実効的なキャリアの移動度が高められる。このため相互コンダクタンスgmが向上し素子の電流駆動能力が向上する。
また、第1の実施形態に係る半導体装置の製造方法では、素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
また、第1の実施形態に係る半導体装置の製造方法では、ゲート電極8形成後の後酸化には言及していないが、ゲート電極8やゲート絶縁膜7材料等に鑑みて可能であれば、後酸化を行ってもよい。また、必ずしも後酸化に限らず、例えば薬液処理または反応性の気体に曝す等の方法でゲート電極8下端の角を丸めてもよい。これらの工程が可能な場合にはそれによりゲート電極8下端角部の電場が緩和されるので好ましい。
また、コンタクトホールに関しては自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減することができるので、集積度が向上する。
また、第1の実施形態に係る半導体装置の製造方法においてはゲート電極8とSOI層(ゲート絶縁膜7)3の間に挟まれた領域を除くソース・ドレイン領域15、16上のHfO2膜17を除去した。この場合HfO2膜17は除去せずに残してもよい。但し例えばソース・ドレイン領域15、16を、ゲート電極8形成後にイオン注入により形成する場合等はHfO2膜17によるドーズロスの問題がある。このドーズロスを防止する意味においては、ソース・ドレイン領域15、16上のHfO2膜17を除去することが好ましい。
また、ソース・ドレイン領域15、16に対してシリサイド化を行う場合には、
ソース・ドレイン領域15、16上のHfO2膜17を除去する必要がある。また、除去の方法はRIE法に限るものではなく、例えば化学的気相エッチング法(CDE法)や湿式処理法等を用いてもよい。
また、第1の実施形態に係る半導体装置の製造方法においては図1に示すようにゲート絶縁膜7は、ゲート電極8と等幅で、かつゲート電極8の側面と面一に加工されている。しかし例えば図10に示すようにゲート絶縁膜7がゲート電極8よりも張り出す様に加工してもよい。この様にするとソース・ドレイン領域15、16とゲート電極8との間の容量結合が強まり、ソース・ドレイン領域15、16の抵抗が低減され、更なる高速動作が可能になる。
(第2の実施形態)
ゲート絶縁膜7を形成する絶縁膜等の厚さは第1の実施形態の値に限るものではない。更に、ゲート絶縁膜7は一様な厚さを持つ必要はなく、SOI層3の厚さを場所に依って制御することに加えてゲート絶縁膜7の厚さをも場所に依って制御し、ゲート絶縁膜7の容量の場所依存性の最適化を更に有効に行うことが可能となる。第2の実施形態においては、実効的な移動度とゲート絶縁膜7の実効的な容量との最適化について述べる。
例えば図11に示す第2の実施形態に係る半導体装置は、ゲート絶縁膜7のキャリアの走行方向に測った幅をゲート電極8の幅よりも薄くし、ゲート電極8の内側に入り込む様にしている。この様にするとゲート電極8とソース・ドレイン領域15、16との間に形成される静電容量が減り、素子の寄生容量が低減されて更なる高速動作が可能になる。また、ゲート絶縁膜7をゲート電極8よりも内側に入り込む様にすると、ゲート電極8下端角近傍のゲート絶縁膜7中における電場が緩和される。更にゲート絶縁膜7のゲート電極8からの張り出し長さや、ゲート電極8の内側への入り込み長さが、ソース側とドレイン側とで非対称であってもよい。特にドレイン側の内側への入り込み長さを大きくすることはCDの減少になるので後述する様に好ましい。
第1の実施形態においてはHfO2膜17をRIE法等の異方性エッチングを用いて、ゲート電極8の側面と面一に加工してゲート絶縁膜7を形成した。この場合湿式処理等の等方性エッチングにより、図12に示すようにゲート絶縁膜7の側面が断面が曲面を描くように加工してもよい。湿式処理等の方法を用いてHfO2膜17を加工すると加工時のSOI基板4へのダメージを軽減すると同時にゲートの容量を低減することができる。
図11及び図12に示したゲート絶縁膜7の容量及び(第1の実施形態)で述べた移動度の効果は、チャネル長変調を考えることにより理解できる。ドレイン側移動度μDを増大させた場合を考える。キャリアの速度が飽和速度VSATに達する水平電場ESATは、次式(1)
ESAT=2VSAT/μD …(1)
で与えられるので、ドレイン側移動度μDを上げるとESATは低くなる。これは速度飽和が起こり易くなるということであるので、飽和ドレイン電圧VD,SATは下がる。すると同じドレイン電圧VDで比較するとVD−VD,SATは大きくなる。ここで、ピンチオフ点、即ちキャリアの速度が飽和速度に達する点のドレイン端からの移動距離Δlpは、次式(2)
Δlp=LCLMsinh-1[(VD−VD,SAT)/(LCLMESAT)] …(2)
で与えられる。よってドレイン側移動度μDの増大に伴って、ピンチオフ点のドレイン端からの移動距離Δlpは増大する。
ここにLCLMはチャネル長変調の特性長であり、次式(3)
LCLM = (eSiXj/CG)1/2 …(3)
で与えられる。ただし、eSiはシリコンの誘電率、Xjはソース・ドレインの接合深さ、CGはゲート絶縁膜7の単位面積当たりの静電容量である。チャネル長変調に関する議論は、M.El.バンナ(M. El. Banna)、M.El.ノカリ(M. El. Nokali);ソリッドステートオブエレクトロニクス(Solid State Electronics)、 vol.31 no.2 (1998) pp.269-274)と、Y.タウル(Y. Taur)、T.H.ニング(T. H. Ning);ファンダメンタルオブモダンVLSIデバイス(FUNDAMENTALS OF MODERN VLSI DEVICES);ケンブリッジ大学プレス( Cambridge University Press) 1998に詳しい。
ピンチオフ点とドレイン端との間においてはキャリアは飽和速度でドリフト移動するので、ピンチオフ点とドレイン端の距離が増大するということはキャリアが飽和速度でドリフト移動する距離が長くなることを意味する。それ故、ドレイン側移動度μDの増大に伴ってドレイン電流が増大すると解釈される。ドレイン側の移動度μDを減少させた場合のドレイン電流の減少も同様にして解釈される。以上より、殊にドレイン側移動度μDを上げることは素子の電流駆動能力の向上に有効であることが分かる。
図11及び図12に示す構造は、ソース・ドレインの近傍におけるチャネル領域7の容量を低減している。即ち、式(3)から分かるようにドレイン近傍においてゲート絶縁膜7の単位面積当たりの容量を下げることは、LCLMの増大を引き起こす。このことは式(2)により、ピンチオフ点の移動距離Δlpを長くするので、第2の実施形態に係る半導体装置52,53は電流駆動能力を増大させる。
(第3の実施形態)
第3の実施形態に係る半導体装置55においては、ドレイン側容量CDと、ソース側容量CDとが非対称である。ドレイン側容量CDが小さい構造について説明する。図13に示すように、第3の実施形態に係る半導体装置55は、第1領域6gと第1領域6gに連続し、第1領域6gよりも膜厚の厚い終端部6dを有するチャネル領域6と、チャネル領域6の終端部6dに連続したチャネル側端部16cを有するドレイン領域16と、チャネル領域6の終端部6dに対向する他の端部6sに接続されたソース領域15と、チャネル領域6上に設けられたゲート絶縁膜7と、ゲート絶縁膜7の上部に配置されたゲート電極8とを備えるnチャネル型IGFETである。
ソース領域15は、チャネル領域6の他の端部6sから離れるに従い膜厚が厚くなるチャネル側端部15cを有する。チャネル領域6の第2領域6dとドレイン領域16のチャネル側端部16cとが連続したテーパ形状をなす。図13の構造は第2の実施形態とは異なり、ゲート電極8のドレイン側端部と、ドレイン領域16のチャネル側端部16cとの間にのみギャップを有するので、ドレイン側容量CDがソース側容量CSに比して小さい。即ちゲート絶縁膜7のドレイン側は、SOI層3の凹部の底部からゲート電極8に向かいほぼ垂直に形成され、この垂直な側面とゲート電極8のドレイン側の底部と、チャネル領域6の終端部6dのテーパ部との間に空洞が設けられている。
SOI基板4の上面のSOI層3内にソース領域15及びドレイン領域16を挟むように囲む素子分離領域5が形成されているのは第1及び第2の実施形態と同様である。素子分離領域5の膜厚は、前述のソース領域15やドレイン領域16の膜厚よりも薄く、ソース領域15やドレイン領域16と段差を設けて形成されている。ゲート電極8上に層間絶縁膜10が配置され、層間絶縁膜10中のコンタクトホールにコンタクトプラグが形成され、配線11s、11g、11dが形成されている。
第1の実施形態で説明した図30の各領域におけるゲート絶縁膜7の単位面積当たりの容量をソース側から各々CS、CC、CDとし、同時に二つ以上の領域における容量の値を変えずに、各々の計算においては一つの領域における容量の値のみを変えた場合のドレイン電流の変化率(ΔID/IDO)を図30に示す。
図32において横軸は各々の計算において変化させたゲート絶縁膜7の容量を中心条件の値、即ち絶縁膜が厚さ1nmのSiO2膜であるとした場合の容量Coで規格化した値(C/Co)を示す。
図32中の実線で示すソース側容量CSを変えた場合と破線で示す中央領域容量CCを変えた場合におけるドレイン電流はほぼ同様に変化している。一方、一点鎖線で示すドレイン側容量CDを変えた場合はドレイン電流の変化率(ΔID/IDO)が小さい。これは容量の変化によるキャリア濃度の変動に伴うドレイン電流の変化と、上に記した機構によるピンチオフ長の移動距離Δlpの変動に伴うドレイン電流の変化とが部分的に相殺した為と解釈される。従ってドレイン近傍においてゲート絶縁膜7の単位面積当たりの容量CDを減らすことは電流駆動能力の増大に有利に働く要因を持つことが分かる。
以上の結果から図11及び図12に示すような構造にし、ドレイン側移動度μDを上げると同時に、ゲート絶縁膜7のドレイン側容量CDを下げることが、素子の電流駆動能力の増大に有効であることが分かる。
図30の各領域における移動度μS、μC、μDとゲート絶縁膜7の容量CS、CC、CDとの積を一定に保ってそれらを変化させてドレイン電流の変化率(ΔID/IDO)を計算した結果を図33に示す。図33でも同時に二つ以上の領域における移動度や容量の値を変えることなく、一つの領域における移動度や容量の値のみを変えている。図33において横軸は各々の計算において変化させた移動度μをユニバーサル曲線の値μ0で規格化した値(μ/μ0)を示す。
移動度μと容量Cの積の値が一定であるので横軸の右に行くほど移動度(μ/μ0)が上がりゲート絶縁膜7の容量が下がることを示し、左に行くほど移動度が下がりゲート絶縁膜7の容量が上がることを示す。図33において、ドレイン側移動度μDを上げドレイン側容量CDを下げる場合を一点鎖線で示す。この場合ドレイン電流が著しく増大していることが分かる。
ドレイン側に加えてソース側の移動度μSを上げ、かつソース側の容量CSを下げる場合を二点鎖線で示す。この場合ドレイン電流の増大は小さいことが分かる。
それ故、ドレイン側移動度μDを上げると同時にドレイン側容量CDを下げることは、素子の電流駆動能力の増大に極めて有効であることが分かる。ドレイン側に加えてソース側移動度μs及びソース側容量CSを変化させるとドレイン電流はあまり増大しないことが分かる。つまり図11及び図12に示すように素子がソース側とドレイン側とで非対称に形成されて、ドレイン側容量CDを小さくすることにより素子の電流駆動能力が増大することがいえる。
ここで、前述の非特許文献1には、ソースないしドレインの近傍でSOI層を厚く形成する構造が開示されている。
しかしこの構造においてはチャネル領域両端のソース・ドレイン領域との界面近傍のチャネル領域の膜厚が厚い。つまりソース側とドレイン側が対称に形成されている。そのため上に説明した様に電流の増大はあまり望まれない。本発明の実施形態にかかる素子において、ソース側とドレイン側とで非対称に形成されている事は本質的である。但し、ソース領域にはテーパーを設けて、チャネル領域に接続した平坦部と、平坦部に連続し、チャネル領域から離れるに従い膜厚が厚くなる遷移部とを持つ様にする。この様にするとソース領域の抵抗が低減され、高い電流駆動能力が得られる。
第3の実施形態は、以下のように、SOI層3の膜厚が薄い領域が、自己整合的にゲート電極8の中央部分およびソース電極側に形成でき、リソグラフィーの合わせずれ等の問題が回避されるという利点を持つ。第3の実施形態に係る半導体装置の製造方法について第1の実施形態との相違点を中心に図13〜図22を参照しながら説明する。
(イ)まず、図14に示すように、支持基板1、埋め込み絶縁膜2、SOI層3を備えるSOI基板4を用意する。用意したSOI基板4のSOI層3に、図15に示すように、トレンチ素子分離法により素子分離領域5を形成する。続いて素子分離領域5で囲まれた領域にp型不純物イオンを注入し、その後熱工程を施し、pウエル領域を形成する。続いてpウエル領域中に、所望のしきい値電圧を得る為にしきい値制御のイオンを注入し、nチャネル6表面の濃度を調節する。
(ロ)次に図16に示すように、例えばスパッタ法等により、例えば厚さ5nmのHfO2膜17を形成する。続いてHfO2膜17の上に例えばCVD法により例えば厚さ100nmの例えばタングステン等の高融点金属膜を堆積する。その後図17に示すように、例えばRIE法等により高融点金属膜を選択的にエッチングする。同様にして図18に示すようにHfO2膜17を加工してゲート電極8を形成する。
(ハ)次に図19に示すように例えば湿式処理等の等方性エッチングを施すことによりゲート絶縁膜7のドレイン側近傍の領域にある一部を除去する。この工程は例えばゲート電極8のソース領域側のみを例えばフォトレジスト等で覆った状態でエッチングを施せばよい。
(ニ)続いて図20に示すように、SOI基板4のSOI層3の素子分離領域5間のSOI層3を、チャネル領域6を除くように選択的にエピタキシャル成長させる。選択エピタキシャル成長の条件は、成長により得られるSOI層3の側面が斜面となる様な条件を用いてもよいし、SOI基板4の表面と垂直になる様な条件を用いてもよい。
(ヘ)以後は第1の実施形態に係る半導体装置の製造方法と同様にして、図21に示すようにソース・ドレイン領域15,16を形成し、続いて図22に示すように層間絶縁膜10を形成し、さらに配線11を形成することで図13に示すnチャネル型IGFET55が得られる。
第3の実施形態においても実施形態1に記した様な種々の変形が可能であり、同様の効果が得られる。例えば、図20に示す工程の後、図23に示すようにCVD法又はスパッタ法等により、SOI基板4の表面全面にHfO2膜36を形成してもよい。この場合図24に示すように、ゲート電極8とSOI層3の間に挟まれた領域を除くソース・ドレイン領域上のHfO2膜36を除去すれば、HfO2膜17を除去した領域がHfO2膜(37)で充填される。尚、HfO2膜(37)を除去せずに層間絶縁膜10としてもよい。この後、図21〜図22と同様の工程で図25の構成とすることが可能である。CDを小さくするためにはHfO2膜よりも比誘電率の小さい絶縁膜を用いることが好ましい。このような低誘電率の絶縁膜としては、炭素あるいはフッ素を添加した一酸化珪素(SiOC,SiOF)等の無機系絶縁材料、水素シルセスオキサンポリマー(HSQ)、有機シリカ、多孔質HSQ、ベンゾシクロブテン(BCB)等や、これらの材料を多孔質化した膜が使用可能である。
(第4の実施形態)
第1の実施形態やその変形例に係る半導体装置においては単一のトランジスタのみの構造を示した。しかし単一のトランジスタに限定されるものではなく、複数のトランジスタを含む集積回路やユニットセルを多数配列し大電流動作するマルチチャネル構造等他の構成とした場合にも同様の効果が得られる。
図1においてはSOI構造のnチャネル型IGFETを例に取って示したが、pチャネル型IGFETの場合にも前述と同様の効果が得られ前述と同様にして製造することができる。またフォトリソグラフィー法等の方法を用いて基板内の特定の領域にn型の不純物イオンとp型の不純物イオンを打ち分ければ相補型IGFETも同様に製造することができる。
図26は、本発明の第4の実施形態に係る半導体装置として、pチャネル型IGFETQP19及びnチャネル型IGFETQn20を備える相補型インバータを示す。
図26に示すように、pチャネル型IGFETQP19は、平坦な第1領域6pgと第1領域6pgに連続し第1領域6pgよりも膜厚の厚い第2領域6pdとを有するp型のチャネル領域6pと、第2領域6pdに連続したチャネル側端部領域22cを有する第2導電型のドレイン領域22と、第1領域6pgの左端に接続された第2導電型のソース領域21と、チャネル領域6p上に設けられたゲート絶縁膜7と、ゲート絶縁膜7の上部に配置されたゲート電極8と、を備える。またnチャネル型IGFETQn20は、平坦な第1領域6ngと第1領域6ngに連続し第1領域6ngよりも膜厚の厚い左端6ndとを有する第1導電型のチャネル領域6nと、第1領域6ngの左端に連続したチャネル側端部領域23cを有する第2導電型のドレイン領域23と、第1領域6ngの第2領域6ndに対向する端部に接続された第2導電型のソース領域24と、チャネル領域6上に設けられたゲート絶縁膜7と、ゲート絶縁膜7の上部に配置されたゲート電極8と、を備える。さらに第3の実施形態は、SOI層3内に、チャネル領域6が形成され、その1側にソース領域21、24他側にドレイン領域22、23が形成されている。これらソース領域21、チャネル領域6及びドレイン領域22からなる活性領域、並びにソース領域24、チャネル領域6及びドレイン領域23からなる活性領域の全体を挟んで素子分離領域5が形成されている。またゲート電極8のSOI基板4への対向面(下部)に対して他面(上部)に配線29、30が接続され、SOI基板4の上面に形成されたソース領域21、24にそれぞれ配線25、28が形成され、ドレイン領域22、23にそれぞれ配線26,27が形成され、これらの配線間に層間絶縁膜10が配置されている。
図27に第4の実施形態に係る相補型インバータの回路図を示す。図27に示すように、入力端子VINはpチャネル型IGFETQPとnチャネル型IGFETQnに接続されている。pチャネル型IGFETQPのソース領域は高位電源VDDに接続され、ドレイン領域は出力端子Voutに接続されている。またnチャネル型IGFETQnのドレイン領域は出力端子Voutに接続され、ソース領域は低位電源Gndに接続されている。この半導体装置においては図26に示すように何れのIGFETにおいてもドレイン領域の近傍においてはSOI層がチャネル中央近傍またはソース領域の近傍よりも厚く形成されている。
この様な構造にすると、図33のシミュレーション結果に示す様に、極めて高い電流駆動能力を実現することが可能となり、その結果として極めて動作速度の速い集積回路が得られる。
(第5の実施形態)
図28に2入力NAND回路図を示す。図28に示すように、入力端子VIN1は第1のpチャネル型IGFETQP1と、第1のnチャネル型IGFETQn1のゲート電極に接続されている。また入力端子VIN2は第2のpチャネル型IGFETQP2と、第2のnチャネル型IGFETQn2のゲート電極に接続されている。第1のpチャネル型IGFETQP1のソース領域と第2のpチャネル型IGFETQP2のソース領域は高位電源VDDに接続されている。第1のpチャネル型IGFETQP1のドレイン領域、第2のpチャネル型IGFETQP2のドレイン領域及び第1のnチャネル型IGFETQn1のドレイン領域は出力端子Voutに接続されている。第1のnチャネル型IGFETQn1のソース領域は第2のnチャネル型IGFETQn2のドレイン領域に接続され、第2のnチャネル型IGFETQn2のソース領域は、低位電源Gndに接続されている。
図29に2入力NOR回路図を示す。図29に示すように、入力端子VIN1は第1のpチャネル型IGFETQP1と、第2のnチャネル型IGFETQn2のゲート電極に接続されている。また入力端子VIN2は第2のpチャネル型IGFETQP2と、第1のnチャネル型IGFETQn1のゲート電極に接続されている。第1のpチャネル型IGFETQP1のソース領域は、高位電源VDDに接続され、第1のpチャネル型IGFETQP1のドレイン領域は、第2のpチャネル型IGFETQP2のソース領域に接続されている。第2のpチャネル型IGFETQP2のドレイン領域は、出力端子Voutに接続されている。第1のnチャネル型IGFETQn1のドレイン領域と第2のnチャネル型IGFETQn2のドレイン領域は、出力端子Voutに接続され、第1のnチャネル型IGFETQn1のソース領域と第2のnチャネル型IGFETQn2のソース領域は低位電源Gndに接続されている。
そして、第1のpチャネル型IGFETQP1、第2のpチャネル型IGFETQP2、第1のnチャネル型IGFETQn1、第2のnチャネル型IGFETQn2において、ドレイン領域の近傍におけるSOI層はチャネル中央近傍またはソース領域の近傍のSOI層よりも厚く形成されている。この場合も第3の実施形態に示した場合と同様に、極めて高い電流駆動能力を実現することが可能となり、その結果として極めて動作速度の速い集積回路が得られる。
第5の実施形態においてはNAND回路もNOR回路も2入力の場合のみを例示したが、入力が2つであることは本質ではなく、入力が3つ以上であっても同様の効果が得られる。
(その他の実施形態)
上記のように、本発明は第1から第5の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、第1から第5の実施形態において説明した構成を一部に含む半導体装置も同様に製造することができる。さらに、IGFETの他に、絶縁ゲート型静電誘導トランジスタ(IGSIT)、絶縁ゲート型バイポーラトランジスタ(IGBT)や単一電子トランジスタ等の他の能動素子、抵抗体、ダイオード、インダクタ、キャパシタ等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体集積回路の一部としてIGFET、IGSIT,IGBT等を形成する場合にも用いることができる。OEIC(オプト―エレクトリカル―インテグレーテッド―サーキット)やMEMS(マイクロ―エレクトロ―メカニカル―システム)の一部として、IGFET、IGSIT、IGBT等が含まれる場合も前述と同様に製造することができる。さらにSOI構造以外でもSOS構造でもよい。またpウエル、nウエル等の形でチャネル領域をpn接合分離した構造や、柱状のチャネル領域を有する構造でもよい。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。