JP2005183617A - 半導体装置 - Google Patents

Abstract

【課題】トリミングする場合において、半導体装置の製造歩留まりと信頼性とを向上させ、容易に高精細化することができる。
【解決手段】基板１０と、基板１０に設けられＮ型不純物領域１２ｎとＰ型不純物領域１２ｐとによってＰＮ接合Ｓが形成されているツェナーダイオード部１２と、ツェナーダイオード部１２のＮ型不純物領域１２ｎに接続するように設けられているアノード部１４ａと、ツェナーダイオード部のＰ型不純物領域１２ｐに接続するように設けられているカソード部１４ｃとを有する半導体装置において、ツェナーダイオード部１２のＰＮ接合Ｓを、アノード部１４ａ側よりもカソード部１４ｃ側となるようにする。
【選択図】図２

Description

本発明は半導体装置に関し、特に、回路素子の特性を調整するトリミング素子を有する半導体装置に関する。

半導体装置である半導体集積回路（ＩＣ）の特性を調整するトリミング技術が知られている。トリミング技術は、ＩＣの動作電圧や抵抗値等を調整し、ＩＣの信頼性や精度を向上させている。トリミング技術としては、たとえば、フューズを用いるものと、ツェナーダイオードを用いるものなどがある（たとえば、特許文献１参照）。フューズおよびツェナーダイオードによるトリミング技術は、トランジスタや抵抗などの回路素子を形成するプロセスと同じプロセスにおいてフューズやツェナーダイオードを形成できるために多用されている。

図４、図５は、フューズによって抵抗値をトリミングする技術を説明するための図である。ここで、図４は、半導体集積回路に設けられている抵抗素子Ｒに対してフューズＦ１，Ｆ２を接続したトリミング回路を示している。また、図５は、図４のフューズＦ１の部分を示しており、図５（Ａ）がフューズＦ１の平面図であり、図５（Ｂ）がフューズＦ１，Ｆ２の断面図を示している。

図４に示すように、抵抗素子Ｒは、基準抵抗Ｒ０（抵抗値：ｒ０）と、第１および第２のトリミング用抵抗Ｒ１，Ｒ２（抵抗値：ｒ１，ｒ２）とを有しており、これらの抵抗Ｒ０〜Ｒ２は、２つの端子ｔ１，ｔ２間に直列に接続されている。そして、第１および第２のトリミング用抵抗Ｒ１，Ｒ２のそれぞれに対して、第１および第２のフューズＦ１，Ｆ２がそれぞれ並列に接続されている。そして、基準抵抗Ｒ０と第１トリミング用抵抗Ｒ１との接続中点に電極パッドＰＤ１が接続され、第１および第２のトリミング用抵抗Ｒ１，Ｒ２の接続中点に電極パッドＰＤ２が接続され、第２トリミング用抵抗Ｒ２の他方側に電極パッドＰＤ３が接続されている。なお、２つの端子ｔ１，ｔ２は、半導体装置における回路素子（図示なし）に接続されている。

そして、第１フューズＦ１は、図５に示すように、半導体基板１００上に絶縁膜１０１を介して設けられている。第１フューズＦ１は、たとえば、ポリシリコン層１０２により構成され、２つのパッド部１０２Ｂａ，１０２Ｂｂと、その間を連結するフューズ本体部１０２Ａとにパターン加工されている。そして、フューズ本体部１０２Ａは、フューズライン部１０２Ａａと、連結部１０２Ａｂとを有する。連結部１０２Ａｂは、フューズライン部１０２Ａａの両端から外側へ幅広になるように形成されており、フューズライン部１０２Ａａの両端において電界集中を分散させている。そして、ポリシリコン層１０２上には、たとえば、酸化シリコンを用いた層間絶縁膜１０３が形成されている。層間絶縁膜１０３には、ポリシリコン層１０２の両端のパッド部１０２Ｂａ，１０２Ｂｂに対応するように、開口部１０３Ａ，１０３Ｂが形成されている。そして、開口部１０３Ａ，１０３Ｂには、電極層１０４Ａと１０４Ｂが形成されている。電極層１０４Ａと１０４Ｂは、配線として周縁部に延び、図４に示す電極パッドＰＤ１，ＰＤ２に接続されている。なお、第２フューズＦ２は、図５に示す第１フューズＦ１と同様である。

上記のトリミング回路においては、たとえば、ＩＣの製造工程において特性をチェックする際に特性を理想値に近づけるために、必要に応じてフューズＦ１，Ｆ２の溶断を行う。具体的には、抵抗Ｒの値がｒ０のままでよい場合にはフューズＦ１，Ｆ２の溶断は行わないが、抵抗Ｒの値をｒ０より大きくしたい場合には、フューズＦ１，Ｆ２の溶断を行う。たとえば、第１のフューズＦ１を溶断する際は、電極パッドＰＤ１，ＰＤ２にそれぞれ針を立て、所定の電流を供給する。これにより、ポリシリコン層１０２のフューズ本体部１０２Ａで電流密度が増大し、この部分でポリシリコン層１０２が溶断され、第１のフューズＦ１が遮断状態となる。その結果、抵抗Ｒの値は、基準抵抗Ｒ０と第１抵抗との和（ｒ０＋ｒ１）に変化する。同様に、電極パッドＰＤ２，ＰＤ３からの電流供給により第２のフューズＦ２を溶断させる場合においては、抵抗Ｒの値が、基準抵抗Ｒ０と第２抵抗Ｒ２との和（ｒ０＋ｒ２）に変化し、また、第１および第２のフューズＦ１，Ｆ２の双方を溶断させる場合においては、抵抗Ｒの値が、基準抵抗Ｒ０と第１抵抗Ｒ１と第２抵抗Ｒ２との和（ｒ０＋ｒ１＋ｒ２）に変化する。

図６、図７は、ツェナーダイオードによって抵抗値をトリミングする技術を説明するための図である。ここで、図６は、半導体集積回路に設けられている抵抗素子Ｒに対してツェナーダイオードＺ１’，Ｚ２’を接続したトリミング回路を示している。また、図７は、図６のツェナーダイオードＺ１部分の断面図を示している。

図６に示すように、図４と同様に、抵抗素子Ｒは、基準抵抗Ｒ０（抵抗値：ｒ０）と、第１および第２のトリミング用抵抗Ｒ１，Ｒ２（抵抗値：ｒ１，ｒ２）とを有している。そして、これらの抵抗Ｒ０〜Ｒ２は、端子ｔ１，ｔ２間に直列に接続され、第１および第２のトリミング用抵抗Ｒ１，Ｒ２のそれぞれに対して、第１および第２のツェナーダイオードＺ１’，Ｚ２’がそれぞれ並列に接続されている。そして、基準抵抗Ｒ０と第１トリミング用抵抗Ｒ１との接続中点に電極パッドＰＤ１が接続され、第１および第２のトリミング用抵抗Ｒ１，Ｒ２の接続中点に電極パッドＰＤ２が接続され、第２トリミング用抵抗Ｒ２の他方側に電極パッドＰＤ３が接続されている。

そして、第１ツェナーダイオードＺ１’は、図７に示すように、Ｐ型シリコンの半導体基板２０１に形成されたＮＰＮ型トランジスタを用いて構成されている。第１ツェナーダイオードＺ１’は、ベース９とエミッタ２１０とのそれぞれにベース電極２１１とエミッタ電極２１０とがアルミニウムを用いて形成されており、エミッタ２１０にアノード部２１１ａが設けられ、エミッタ２１０にカソード部２１１ｃが設けられている。このようなＮＰＮトランジスタのエミッタ２１０およびベース９間は、ツェナー降伏を示すためツェナーダイオードとして用いられる。なお、第２ツェナーダイオードＺ２’は、図７に示す第１ツェナーダイオードＺ１と同様である。

ここで、トリミングを行わない際においては、第１および第２のツェナーダイオードＺ１’，Ｚ２’のアノード部２１１ａとカソード部２１１ｃとの間には逆バイアスの電圧が印加され抵抗値が高いため、ツェナーダイオードには電流が流れない。このため、抵抗Ｒは、基準抵抗Ｒ０と第１抵抗Ｒ１と第２抵抗Ｒ２との抵抗値の和（ｒ０＋ｒ１＋ｒ２）なる。

一方、トリミングを行う際において、たとえば、抵抗Ｒを基準抵抗Ｒ０の抵抗値ｒ０とする場合、第１および第２のツェナーダイオードＺ１’，Ｚ２’をそれぞれザッピングする。つまり、トリミング用のパッドＰ１，Ｐ２を用いて第１ツェナーダイオードＺ１’のアノード部２１１ａとカソード部２１１ｃとの間に逆バイアスを印加してザッピングし、同様にして、トリミング用のパッドＰ２，Ｐ３を用いて第２ツェナーダイオードＺ２’をザッピングする。このようにザッピングすることによって、それぞれのツェナーダイオードＺ１’，Ｚ２’は、発熱してアルミニウムの電極が溶解された後にエレクトロマイグレーションしフィラメントとして形成されるため、数Ω程度の低い抵抗値となる。このため、ザッピング後においては、ツェナーダイオードＺ１’，Ｚ２’側に電流が流れ、抵抗Ｒを基準抵抗Ｒ０の抵抗値ｒ０とすることができる。

特開平１１−２９７８４６号公報

しかしながら、図４，図５に示した従来のフューズ、および、図６，図７に示したツェナーダイオードを用いたトリミング技術においては、以下のような問題がある。

前者のフューズを用いたトリミング技術においては、図５（ａ）に示すように、電極層１０４Ａ，１０４Ｂに近接した位置Ｚ１，Ｚ２で溶断が発生することがあり、中央のポイントＺと異なる箇所で溶断がされ、フューズの溶断箇所がばらつく場合がある。この場合、アルミニウムの電極層１０４Ａ，１０４Ｂが、発熱によってフューズに溶け出し、フューズの溶断箇所をつなぎ十分に溶断されない不具合が発生する。その結果、半導体装置の歩留まりが悪化し、信頼性が低下する問題があった。

一方、後者のツェナーダイオードを用いたトリミング技術においては、高い熱伝導率の半導体基板にツェナーダイオードを形成しているために、ザッピング時の発熱が放熱しやすい。このため、ザッピング時の発熱によって電極を溶解してフィラメントを形成するために、数百ｍＡ程度の大きな電流を印加する必要があった。この場合、ツェナーダイオードがザッピングされる前に、大きな印加電流が抵抗Ｒ側に印加されると共に、抵抗Ｒに接続された回路素子にも印加されてダメージを受け、半導体装置の歩留まりと信頼性とが低下する場合があった。また、この場合、大きな電流を印加するためのパワートランジスタを実装する必要があるため、半導体装置を高精細化することが困難な場合があった。

このように、従来においては、回路素子の特性を調整する場合に、半導体装置の製造歩留まりと信頼性とが低下し、高精細化することが困難な場合があった。

したがって、本発明の目的は、回路素子の特性を調整する場合において、半導体装置の製造歩留まりと信頼性とを向上させ、容易に高精細化することが可能な半導体装置を提供することにある。

上記目的を達成するために、本発明の半導体装置は、基板と、前記基板に設けられ、Ｎ型不純物領域とＰ型不純物領域とによってＰＮ接合が形成されているツェナーダイオード部と、前記ツェナーダイオード部のＮ型不純物領域に接続するように設けられているアノード部と、前記ツェナーダイオード部のＰ型不純物領域に接続するように設けられているカソード部とを有し、前記ツェナーダイオード部のＰＮ接合は、前記アノード部側よりも前記カソード部側になるように形成されている。

以上により、本発明の半導体装置は、アノード部とカソード部とを用いてツェナーダイオード部に対して逆バイアスを印加してツェナー降伏させる。この際、ツェナーダイオード部のＰＮ接合がアノード側よりもカソード部側になるように形成されているため、カソード部の導電材料を容易にエレクトロマイグレーションされ、容易にツェナーダイオード部をザッピングすることができる。

本発明によれば、回路素子の特性を調整する場合において、半導体装置の歩留まりと信頼性とを向上させ、容易に高精細化することが可能な半導体装置を提供することができる。

以下より、本発明にかかる実施形態の一例について、図１、図２を参照して説明する。

図１は、本発明にかかる実施形態の半導体装置のトリミング素子を示す回路図である。また、図２は、本実施形態の半導体装置におけるトリミング素子の第１のツェナーダイオードＺ１の部分を示す断面図である。

図1に示すように、本実施形態の半導体装置のトリミング素子は、抵抗素子Ｒと、ツェナーダイオードＺ１，Ｚ２とを有している。抵抗素子Ｒは、基準抵抗Ｒ０（抵抗値：ｒ０）と、第１および第２のトリミング用抵抗Ｒ１，Ｒ２（抵抗値：ｒ１，ｒ２）とを有しており、これらの抵抗Ｒ０〜Ｒ２は、端子ｔ１，ｔ２間に直列に接続されている。そして、第１および第２のツェナーダイオードＺ１，Ｚ２は、第１および第２のトリミング用抵抗Ｒ１，Ｒ２のそれぞれに対して並列に接続されている。そして、基準抵抗Ｒ０と第１トリミング用抵抗Ｒ１との接続中点に電極パッドＰＤ１が接続され、第１および第２のトリミング用抵抗Ｒ１，Ｒ２の接続中点に電極パッドＰＤ２が接続され、第２トリミング用抵抗Ｒ２の他方側に電極パッドＰＤ３が接続されている。なお、２つの端子ｔ１，ｔ２は、半導体装置における回路素子（図示なし）に接続されている。また、２つの端子ｔ１，ｔ２には電源が接続されており、第１および第２のツェナーダイオードＺ１，Ｚ２に逆バイアスが印加されている。

そして、本実施形態の半導体装置は、図２に示すように、基板１０と、第１絶縁層１１と、ツェナーダイオード部１２と、第２絶縁層１３と、カソード部１４ｃと、アノード部１４ａとを有する。

基板１は、たとえば、シリコンを用いて形成されている。基板１には、図１に示したように、回路素子が形成されており、その回路素子は、基準抵抗Ｒ０と第１および第２のトリミング用抵抗Ｒ１，Ｒ２とが直列に設けられている端子ｔ１，ｔ２に接続されている。

第１絶縁層１１は、基板１よりも熱伝導率が小さい絶縁材料を用いて形成されている。たとえば、第１絶縁層１１は、シリコンの基板よりも熱伝導率が小さいシリコン酸化物によって形成される。そして、第１絶縁層１１は、ツェナーダイオード部１２と基板１１との間に設けられている。本実施形態においては、第１絶縁層１１は、基板１の表面に設けられている。

ツェナーダイオード部１２は、第１絶縁層１１を介して基板１に多結晶シリコンを用いて設けられている。ツェナーダイオード部１２に多結晶シリコンを用いることにより、シリコン酸化物の第１絶縁層１１との密着性を向上できる。そして、ツェナーダイオード部１２は、たとえば、Ｎ型不純物領域１２ｎとＰ型不純物領域１２ｐとを有しており、Ｎ型不純物領域１２ｎとＰ型不純物領域１２ｐとによってＰＮ接合Ｓが１つ形成されている。そして、ツェナーダイオード部１２のＰＮ接合Ｓは、アノード部１４ａ側よりもカソード部１４ｃ側になるように形成されている。

第２絶縁層１３は、たとえば、シリコン酸化物を用いて形成され、ツェナーダイオード部１２のＰＮ接合Ｓを覆うように設けられている。そして、第２絶縁層１３には、ツェナーダイオード部１２の両端に対応するように、第１開口部１３Ａと第２開口部１３Ｂとが形成されている。

カソード部１４ｃは、ツェナーダイオード部１２のＰ型不純物領域１２ｐに接続するように設けられている。カソード部１４ｃは、たとえば、第１開口部１０３Ａに導電材料であるアルミニウムを埋め込むようにして形成される。そして、カソード部１４ｃは、対向電極であるアノード部１４ａに対して負電位にとなる。

アノード部１４ａは、ツェナーダイオード部１２のＮ型不純物領域１２ｎに接続するように設けられている。アノード部１４ａは、カソード部１４ｃと同様にして、たとえば、第２開口部１３Ｂに導電材料であるアルミニウムを埋め込むようにして形成される。そして、アノード部１４ａは、対向電極であるカソード部１４ｃに対して正電位となる。

また、カソード部１４ｃとアノード部１４ａとは、配線として周縁部に延び、図１に示す電極パッドＰＤ１，ＰＤ２に接続されている。カソード部１４ｃとアノード部１４ａとはそれぞれが負電位と正電位となるため、前述のように、ツェナーダイオード部１２は、逆バイアスが印加された状態となっている。なお、第２ツェナーダイオードＺ２は、図２に示す第１ツェナーダイオードＺ１と同様である。

以下より、本実施形態の半導体装置の製造方法について説明する。

まず、シリコンの基板１の表面を９００〜１０００℃程度でスチーム酸化し、６００〜８００ｎｍ厚のシリコン酸化物の第１絶縁層１１を形成する。

つづいて、第１絶縁層１１の上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により１００〜２００ｎｍ程度のポリシリコン膜を形成する。その後、フォトリソグラフィー技術及びイオンインプランテーション技術を用いて、多結晶シリコン膜に不純物を導入してＮ型不純物領域１２ｎとＰ型不純物領域１２ｐとを形成する。この時、ツェナーダイオード部１２のＰＮ接合Ｓが、アノード部１４ａ側よりもカソード部１４ｃ側になるように、Ｎ型不純物領域１２ｎとＰ型不純物領域１２ｐとを形成する。その後、フォトリソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチング技術を用いて、不純物が導入された多結晶シリコン膜をパターンニングし、ツェナーダイオード部１２の形状とする。

つづいて、パターンニングされた多結晶シリコン膜の上に、ＣＶＤ法により３００ｎｍ程度のシリコン酸化物の第２絶縁層１３を形成する。その後、９００〜９５０℃程度の熱処理を行い、ポリシリコン膜中に注入された不純物を拡散させてＰＮ接合Ｓを形成し、ツェナーダイオード部１２が形成される。

つづいて、フォトリソグラフィー技術及びＲＩＥ技術によって、第２絶縁層１３に、ツェナーダイオード部１２の両端に対応するように第１開口部１３Ａと第２開口部１３Ｂとを形成する。

つづいて、第１開口部１３Ａと第２開口部１３Ｂとを埋めこむように、アルミニウムの導電材料をスパッタリング法により堆積する。その後、このアルミニウム膜をフォトリソグラフィー技術及びＲＩＥ技術によってパターンニングし、カソード部１４ｃとアノード部１４ａとを形成する。

このように形成されたトリミング素子のツェナーダイオードＺ１，Ｚ２は、半導体装置内の回路素子の特性を調整するために必要に応じてザッピングされる。

以下より、本実施形態の半導体装置において回路素子の特性を調整するトリミング方法について説明する。

たとえば、トリミングを行わない際においては、第１および第２のツェナーダイオードＺ１，Ｚ２のアノードとカソードとの間には逆バイアスの電圧が印加され抵抗値が高いため、ツェナーダイオードには電流が流れない。このため、抵抗Ｒは、基準抵抗Ｒ０と第１抵抗Ｒ１と第２抵抗Ｒ２との抵抗値の和（ｒ０＋ｒ１＋ｒ２）なる。

一方、トリミングを行う際においては、たとえば、抵抗Ｒを基準抵抗Ｒ０の抵抗値ｒ０とする場合、第１および第２のツェナーダイオードＺ１，Ｚ２をそれぞれザッピングする。つまり、トリミング用のパッドＰ１，Ｐ２を用いて第１ツェナーダイオードＺ１のアノードとカソードとの間に逆バイアスを印加してザッピングし、同様にして、トリミング用のパッドＰ２，Ｐ３を用いてツェナーダイオードＺ２をザッピングする。

図３は、ツェナーダイオードＺ１，Ｚ２をザッピングした後のツェナーダイオード部１２の様子を示す図である。

図３に示すように、それぞれのツェナーダイオードＺ１，Ｚ２は、ツェナーダイオード部１２のＰＮ接合Ｓでツェナー降伏して発熱し、カソード部１４ｃの導電材料を溶融させてエレクトロマイグレーションされてフィラメント１５が形成されるため、数Ω程度の低い抵抗値となる。このため、ザッピング後においては、ツェナーダイオードＺ１，Ｚ２側に電流が流れ、抵抗Ｒを基準抵抗Ｒ０の抵抗値ｒ０とすることができる。

ここで、本実施形態においては、ツェナーダイオード部１２のＰＮ接合Ｓがアノード部１４ａ側よりもカソード部１４ｃ側に近くなるように形成されている。このため、ザッピングされる位置がアノード部１４ａ側よりもカソード部１４ｃ側に近くなるため、カソード部１４ｃの導電材料であるアルミニウムを溶融させてエレクトロマイグレーションさせることが容易にできる。

また、本実施形態においては、第１絶縁層１１が、シリコンの基板１１よりも熱伝導率が小さいシリコン酸化物を用いて基板１０とツェナーダイオード部１２との間に設けられている。このため、第１絶縁層１１は、ザッピング時の発熱が基板１０側へ放熱することを抑制するため、カソード部１４ｃの導電材料であるアルミニウムを容易に溶融させることができる。また、さらに、第１絶縁層１１は、ザッピング前に印加電流が回路素子に印加されてダメージを受けることを防止することができる。

そして、本実施形態においては、第２絶縁層１３が、ツェナーダイオード部１２を覆うように設けられている。このため、第２絶縁層１３は、ザッピング時の発熱が基板１０の反対側へ放熱することを抑制するため、カソード部１４ｃの導電材料であるアルミニウムを容易に溶融させることができる。

したがって、本実施形態は、回路素子の特性を調整する場合において、半導体装置の製造歩留まりと信頼性とを向上させ、容易に高精細化することができる。

図１は、本発明にかかる実施形態の半導体装置のトリミング素子を示す回路図である。 図２は、本発明にかかる実施形態の半導体装置におけるトリミング素子のツェナーダイオードの部分を示す断面図である。 図３は、ツェナーダイオードをザッピングした後の様子を示す図である。 図４は、従来においてフューズを用いたトリミング素子を示す回路図である。 図５は、従来のトリミング素子のフューズ部分を示す図である。 図６は、従来においてツェナーダイオードを用いたトリミング素子を示す回路図である。 図７は、従来のトリミング素子のツェナーダイオード部分を示す断面図である。

符号の説明

１０：基板、１１：第１絶縁層、１２：ツェナーダイオード部、１３：第２絶縁層、１４ｃ：カソード部、１４ａ：アノード部

Claims (6)

1. 基板と、
   前記基板に設けられ、Ｎ型不純物領域とＰ型不純物領域とによってＰＮ接合が形成されているツェナーダイオード部と、
   前記ツェナーダイオード部のＮ型不純物領域に接続するように設けられているアノード部と、
   前記ツェナーダイオード部のＰ型不純物領域に接続するように設けられているカソード部と
   を有し、
   前記ツェナーダイオード部のＰＮ接合は、前記アノード部側よりも前記カソード部側になるように形成されている
   半導体装置。
2. 前記基板と前記ツェナーダイオード部との間に設けられ、前記基板よりも熱伝導率が小さい第１絶縁層
   を有する
   請求項１に記載の半導体装置。
3. 前記ツェナーダイオード部を覆うように設けられている第２絶縁層
   を有する
   請求項１に記載の半導体装置。
4. 前記ツェナーダイオード部は、多結晶シリコンを用いて形成されている
   請求項１に記載の半導体装置。
5. 前記カソード部は、アルミニウムを用いて形成されている
   請求項１に記載の半導体装置。
6. 前記基板は、シリコンを用いて形成されており、
   前記第１絶縁膜は、シリコン酸化膜を用いて形成されている
   請求項２に記載の半導体装置。
   

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