JP2005183476A - 電子部品の実装基板及び実装基板の製造方法並びに高周波回路及び無線通信機器 - Google Patents
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Abstract
【課題】電子部品の基板への固着力を損なうことなく、絶縁基板を挟んで対向する端子とグランドパターンとの対向面積を低減し、寄生容量を低減することができる電子部品の実装基板及び実装基板の製造方法並びに高周波回路及び無線通信機器を提供する。
【解決手段】側面3の少なくとも一部に電極4を有する表面実装型電子部品1が実装された実装基板6であって、表面実装型電子部品1を収納する凹部8と、表面実装型電子部品1への導電経路となる導電パターン10と、凹部8の側壁13に設けられて、表面実装型電子部品1を実装した状態で表面実装型電子部品1の電極4と導電パターン10とを接続する電気的連結部14及び17と、を備えたことを特徴とする。
【選択図】 図1
【解決手段】側面3の少なくとも一部に電極4を有する表面実装型電子部品1が実装された実装基板6であって、表面実装型電子部品1を収納する凹部8と、表面実装型電子部品1への導電経路となる導電パターン10と、凹部8の側壁13に設けられて、表面実装型電子部品1を実装した状態で表面実装型電子部品1の電極4と導電パターン10とを接続する電気的連結部14及び17と、を備えたことを特徴とする。
【選択図】 図1
Description
本発明は、電子部品の実装基板及び実装基板の製造方法並びに高周波回路及び無線通信機器に関し、特に寄生容量を低減することができる実装基板及びその実装基板の製造方法並びに高周波回路及び無線通信機器に関する。
近年、電子機器の軽薄短小化は、携帯型の電子機器に代表されるように、ますます加速してきている。これにともない、電子機器の機能を司る電子回路においても、構成される電子部品の小型化、実装基板への高密度実装化が進んでいる。
従来から、電子部品の小型化、高密度実装化の代表的なものとして、チップ部品等の表面実装型電子部品がある(例えば、特許文献1参照)。この表面実装型電子部品は、実装基板への実装の自動化を容易にし、電子機器の軽薄短小化とともに低コスト化にも大いに貢献しているものである。
特開2003−163499号公報(第2頁、図5及び図6)
従来から、電子部品の小型化、高密度実装化の代表的なものとして、チップ部品等の表面実装型電子部品がある(例えば、特許文献1参照)。この表面実装型電子部品は、実装基板への実装の自動化を容易にし、電子機器の軽薄短小化とともに低コスト化にも大いに貢献しているものである。
上記特許文献1の実装構造では、チップ部品は、基板面上に設けられた配線パターンの端子(ランド)上にチップ部品の電極がハンダ付けされて実装される。
しかしながら、上記特許文献1の実装構造を無線通信機器などに使用される高周波回路に適用すると、端子(ランド)と基板の裏面に設けられたグランドパターンとが絶縁基板を挟んで対向してキャパシタを構成し、高周波特性を損なう寄生容量を生じるという未解決の課題がある。
しかしながら、上記特許文献1の実装構造を無線通信機器などに使用される高周波回路に適用すると、端子(ランド)と基板の裏面に設けられたグランドパターンとが絶縁基板を挟んで対向してキャパシタを構成し、高周波特性を損なう寄生容量を生じるという未解決の課題がある。
本発明は、上記課題を解決するためになされたものであり、電子部品の基板への固着力を損なうことなく、絶縁基板を挟んで対向する端子とグランドパターンとの対向面積を低減し、寄生容量を低減することができる電子部品の実装基板及び実装基板の製造方法並びに高周波回路及び無線通信機器を提供することを目的とする。
上記課題を解決するために、本発明に係る第1の発明は、側面の少なくとも一部に電極を有する表面実装型電子部品が実装された実装基板であって、前記表面実装型電子部品を収納する凹部と、前記表面実装型電子部品への導電経路となる導電パターンと、前記凹部の側壁に設けられて、前記表面実装型電子部品を実装した状態で当該表面実装型電子部品の電極と前記導電パターンとを接続する電気的連結部と、を備えたことを特徴とする電子部品の実装基板を提供する。
上記の構成によれば、表面実装型電子部品を収納する凹部の側壁に電気的連結部が設けられているため、電気的連結部の凹部底面に投影される面積を小さくすることが可能となる。
上記により、基板を挟むグランドパターンと電気的連結部との対向面積を小さくすることができ、寄生容量を低減することが可能となる。また、電気的連結部の側壁上の面積については、小さくする必要がないため、電気的連結部による表面実装型電子部品の固着力を十分に確保することができるとともに、導電パターンと電極との間の導通を十分に確保することができる。
上記により、基板を挟むグランドパターンと電気的連結部との対向面積を小さくすることができ、寄生容量を低減することが可能となる。また、電気的連結部の側壁上の面積については、小さくする必要がないため、電気的連結部による表面実装型電子部品の固着力を十分に確保することができるとともに、導電パターンと電極との間の導通を十分に確保することができる。
また、表面実装型電子部品は、実装基板の凹部内に収納されて実装されるため、表面実装型電子部品の厚みを含めた実装基板の厚みを低減することが可能となる。
ここで、寄生容量とは、表面実装型電子部品を実装する基板面上に設けられた導電パターンからの端子(ランド)と基板裏面上に設けられたグランドパターンとが絶縁基板を挟んでキャパシタを構成することにより生じるものであり、高周波回路の高周波特性を損なうものである。
ここで、寄生容量とは、表面実装型電子部品を実装する基板面上に設けられた導電パターンからの端子(ランド)と基板裏面上に設けられたグランドパターンとが絶縁基板を挟んでキャパシタを構成することにより生じるものであり、高周波回路の高周波特性を損なうものである。
そして、キャパシタの容量が一対の電極同士の対向面積に比例し対向間隔に反比例することは、周知のことである。つまり、キャパシタの容量を低減するには、この対向面積を低減したり、対向間隔を広げたりすればよい。対向間隔を広げるには、絶縁基板の厚みを厚くする手段が考えられるが、軽薄短小の流れに逆行してしまう。このような点から、対向面積を低減することは、寄生容量を低減する手段として好適である。
また、第2の発明は、第1の発明において、前記電気的連結部は、ハンダをリフローして形成されていることを特徴とする電子部品の実装基板を提供する。
上記により、電気的連結部は、ハンダのリフロー技術により形成されるため、従来からあるハンダのリフロー設備を活用することができ、新たな設備投資が不要となる。
また、第3の発明は、第2の発明において、前記凹部の底面の少なくとも一部にリフローハンダ拡散防止用凹部が形成されていることを特徴とする電子部品の実装基板を提供する。
上記により、電気的連結部は、ハンダのリフロー技術により形成されるため、従来からあるハンダのリフロー設備を活用することができ、新たな設備投資が不要となる。
また、第3の発明は、第2の発明において、前記凹部の底面の少なくとも一部にリフローハンダ拡散防止用凹部が形成されていることを特徴とする電子部品の実装基板を提供する。
上記の構成によれば、リフローによりハンダが流動性を有した場合、余分なハンダは、リフローハンダ拡散防止用凹部内に引き込まれる。
上記により、ハンダが表面実装型電子部品と凹部底面との間に流れ込むのを抑制することができる。
また、第4の発明は、第3の発明において、前記リフローハンダ拡散防止用凹部は、前記凹部の側壁と底面との連接部に形成された溝であることを特徴とする電子部品の実装基板を提供する。
上記により、ハンダが表面実装型電子部品と凹部底面との間に流れ込むのを抑制することができる。
また、第4の発明は、第3の発明において、前記リフローハンダ拡散防止用凹部は、前記凹部の側壁と底面との連接部に形成された溝であることを特徴とする電子部品の実装基板を提供する。
また、第5の発明は、第3の発明において、前記リフローハンダ拡散防止用凹部は、前記凹部の側壁と底面との連接部に形成された円筒状の穴であることを特徴とする電子部品の実装基板を提供する。
また、第6の発明は、第1乃至第5のいずれか一の発明において、前記表面実装型電子部品は、その表面実装型電子部品の一部が前記凹部に収納されていることを特徴とする電子部品の実装基板を提供する。
また、第6の発明は、第1乃至第5のいずれか一の発明において、前記表面実装型電子部品は、その表面実装型電子部品の一部が前記凹部に収納されていることを特徴とする電子部品の実装基板を提供する。
上記の構成によれば、表面実装型電子部品の厚みの一部が凹部内に収納される。従って、厚みのすべてが凹部内に収納される場合に比較して、凹部の深さを浅くすることができる。
上記により、表面実装型電子部品の厚みのすべてが凹部内に収納される場合に比較して、対向する凹部の底面と基板裏面との対向間隔を広げることができ、さらなる寄生容量の低減が可能となる。
上記により、表面実装型電子部品の厚みのすべてが凹部内に収納される場合に比較して、対向する凹部の底面と基板裏面との対向間隔を広げることができ、さらなる寄生容量の低減が可能となる。
また、第7の発明は、側面の少なくとも一部に電極を有する表面実装型電子部品が実装された実装基板の製造方法であって、前記実装基板は、前記表面実装型電子部品を収納する凹部と、前記表面実装型電子部品への導電経路となる導電パターンと、を備えており、前記凹部の側壁にハンダを塗布するハンダ塗布工程と、前記表面実装型電子部品を、前記側壁と前記電極とが対向するように前記凹部内に収納配置する電子部品配置工程と、前記ハンダをリフローして前記導電パターンと前記電極とを電気的に連結する電気的連結部を形成する電気的連結部形成工程と、を有することを特徴とする実装基板の製造方法を提供する。
上記により、表面実装型電子部品の実装基板への固着力を十分に確保できるとともに、電気的連結部の寄生容量に寄与する面積を低減することができる電子部品の実装基板を製造することが可能となる。
また、第8の発明は、第1乃至第6のいずれか一つの発明の実装基板を含むことを特徴とする高周波回路を提供する。
また、第8の発明は、第1乃至第6のいずれか一つの発明の実装基板を含むことを特徴とする高周波回路を提供する。
上記により、高周波回路の表面実装型電子部品の実装にともなう寄生容量を低減でき、高周波特性の向上を図ることができる。
また、第9の発明は、第8の発明の高周波回路を備えることを特徴とする無線通信機器を提供する。
上記の構成によれば、寄生容量の低減によって、高周波回路の高周波信号の振幅の損失が抑制される。
また、第9の発明は、第8の発明の高周波回路を備えることを特徴とする無線通信機器を提供する。
上記の構成によれば、寄生容量の低減によって、高周波回路の高周波信号の振幅の損失が抑制される。
上記により、振幅の損失を見込んだ電力の付加又は増幅器の付加を回避でき、無線通信機器の低消費電力化、小型化が図られる。
本発明を実施するための最良の形態を図面に基づいて説明する。
本発明の第1の実施形態について図1〜図9を用いて説明する。
第1の実施形態における表面実装型電子部品が実装された実装基板の構成を説明する。
まず、本発明に適用し得る基板表面に実装される表面実装型電子部品1について説明する。
本発明の第1の実施形態について図1〜図9を用いて説明する。
第1の実施形態における表面実装型電子部品が実装された実装基板の構成を説明する。
まず、本発明に適用し得る基板表面に実装される表面実装型電子部品1について説明する。
図2は、基板表面に実装される表面実装型電子部品1の一例を示す斜視図である。
この表面実装型電子部品1は、図2に示すように、直方体状の電子部品本体2と、この電子部品本体2の対向する一対の側面3に導電体によって覆われた電極4が設けられた構成を有する。図2において、構成をわかりやすくするため、電極4にハッチングを施して図示している。なお、表面実装型電子部品1としては、チップ抵抗、チップコンデンサ、チップトランジスタ、チップダイオード等種々の電子素子が適用できる。
この表面実装型電子部品1は、図2に示すように、直方体状の電子部品本体2と、この電子部品本体2の対向する一対の側面3に導電体によって覆われた電極4が設けられた構成を有する。図2において、構成をわかりやすくするため、電極4にハッチングを施して図示している。なお、表面実装型電子部品1としては、チップ抵抗、チップコンデンサ、チップトランジスタ、チップダイオード等種々の電子素子が適用できる。
そして、上記表面実装型電子部品1を実装する実装基板6は、図3に示す構成を有する。
図3は、第1の実施形態における表面実装型電子部品1が実装される実装基板の外観を示す図である。図3(a)は、実装基板の平面図であり、図3(b)は、図3(a)中のA−A断面図であり、図3(c)は、図3(b)中のB部拡大図である。
図3は、第1の実施形態における表面実装型電子部品1が実装される実装基板の外観を示す図である。図3(a)は、実装基板の平面図であり、図3(b)は、図3(a)中のA−A断面図であり、図3(c)は、図3(b)中のB部拡大図である。
この実装基板6は、図3(a)、(b)に示すように、絶縁基板7に、表面実装型電子部品1を収納する凹部8と、基板表面9上に設けられた導電パターン10と、基板裏面11上に設けられたグランドパターン12と、を形成した構成を有する。そして、図3(c)に示すように、凹部8を形成する側壁13上に導電パターン10に電気的に接続する端子14が設けられている。なお、絶縁基板7は、フェノール樹脂、エポキシ樹脂、ポリイミド樹脂などの絶縁性を有する材料を含んで構成されている。また、導電パターン10、端子14及びグランドパターン12は、銅、アルミニウムなどの良導体をプリント配線技術などにより配線して設けられる。
次に、第1の実施形態に係る電子部品の実装基板6に表面実装型電子部品1を実装した構成について説明する。
図1は、第1の実施形態における電子部品の実装基板6に表面実装型電子部品1が実装された構成を説明する模式図である。図1(a)は、実装基板6の平面図であり、図1(b)は、図1(a)中のC−C断面図であり、図1(c)は、図1(b)中のD部拡大図である。なお、図1において、構成をわかりやすくするため、導電パターン10、グランドパターン12、端子14及び導電材料17の厚みを誇張して図示してある。
図1は、第1の実施形態における電子部品の実装基板6に表面実装型電子部品1が実装された構成を説明する模式図である。図1(a)は、実装基板6の平面図であり、図1(b)は、図1(a)中のC−C断面図であり、図1(c)は、図1(b)中のD部拡大図である。なお、図1において、構成をわかりやすくするため、導電パターン10、グランドパターン12、端子14及び導電材料17の厚みを誇張して図示してある。
表面実装型電子部品1は、図1(a)、(b)に示すように、実装基板6の凹部8に収納されて実装されている。具体的には、図1(c)に示すように、表面実装型電子部品1は、その側面3上に設けられた電極4が実装基板6の側壁13上に設けられた端子14に対向する方向に配置されている。
そして、電極4と端子14との間に設けられた導電材料17は、表面実装型電子部品1の実装基板6への固着力を補助的に強化するとともに、電極4と端子14との電気的な接続を補助的に確固とするものである。なお、導電材料17は、ハンダをリフロー技術により電極4及び端子14に接合して構成してもよく、また、導電性を有するインクをインクジェットプリンタ等の液滴吐出装置によって吐出して電極4及び端子14に接合して構成してもよい。なお、図1において、端子14及び導電材料17が電気的連結部に対応している。
そして、電極4と端子14との間に設けられた導電材料17は、表面実装型電子部品1の実装基板6への固着力を補助的に強化するとともに、電極4と端子14との電気的な接続を補助的に確固とするものである。なお、導電材料17は、ハンダをリフロー技術により電極4及び端子14に接合して構成してもよく、また、導電性を有するインクをインクジェットプリンタ等の液滴吐出装置によって吐出して電極4及び端子14に接合して構成してもよい。なお、図1において、端子14及び導電材料17が電気的連結部に対応している。
導電材料17が導電性を有するインクによって構成されると、液滴吐出装置によって微細な部分への吐出が可能であり、表面実装型電子部品1を微細で正確に実装する場合に好適である。つまり、導電材料17は、導電性を有するインクを液滴吐出装置によって吐出して設けられれば、実装基板6の微細化に寄与することができる。
上記によれば、凹部8の内側面によって構成された側壁13上に、導電パターン10からの端子14が設けられているため、端子14の凹部8底面に投影される面積を側壁13上の面積に比較して極めて小さくすることが可能となる。
上記によれば、凹部8の内側面によって構成された側壁13上に、導電パターン10からの端子14が設けられているため、端子14の凹部8底面に投影される面積を側壁13上の面積に比較して極めて小さくすることが可能となる。
従って、絶縁基板7を挟むグランドパターン12と端子14との対向面積を小さくすることができ、寄生容量を低減することが可能となる。なお、導電材料17は、前述したように、表面実装型電子部品1の実装基板6への固着力を強化し、電極4と端子14との電気的な接続を確固とするための補助的な機能を果たすものである。つまり、導電材料17の厚みは、上記固着力が補強され得る範囲で可能な限り薄く形成される。従って、導電材料17の凹部8底面に投影される面積が寄生容量へ及ぼす影響は無視できるものである。
そして、端子14の側壁13上の面積については、小さくする必要がない。従って、表面実装型電子部品1の固着力が導電材料17によって補強され、固着力を十分に確保することができるとともに、端子14と電極4との間の導通を十分に確保することができる。
ここで、図4及び図5を用いて、本発明の実施形態が従来技術における表面実装型電子部品1の実装形態に比較して効率的に寄生容量を低減することができるということについて説明する。
ここで、図4及び図5を用いて、本発明の実施形態が従来技術における表面実装型電子部品1の実装形態に比較して効率的に寄生容量を低減することができるということについて説明する。
例えば、図2に示す寸法Lが0.6mm、寸法Wが0.3mmであるチップサイズ0603と称される表面実装型電子部品1が1.5mmの厚みTを有する絶縁基板7に実装される場合、本発明の実施形態と従来の実装形態との比較を行う。
ここで、寄生容量の容量値Cは、式C=ε×S÷Dによって算出される。なお、εは、絶縁基板7の誘電率であり、Sは、絶縁基板7を挟んでグランドパターン12に対向する端子14の面積であり、Dは、グランドパターン12と端子14との対向間隔である。また、絶縁基板7の誘電率εについては、定数であるため、便宜上その値を1として扱う。
ここで、寄生容量の容量値Cは、式C=ε×S÷Dによって算出される。なお、εは、絶縁基板7の誘電率であり、Sは、絶縁基板7を挟んでグランドパターン12に対向する端子14の面積であり、Dは、グランドパターン12と端子14との対向間隔である。また、絶縁基板7の誘電率εについては、定数であるため、便宜上その値を1として扱う。
本発明の実施形態について、絶縁基板7を挟んで対向する端子14とグランドパターン12との(1)対向面積S1及び(2)対向間隔D1を算出し、(3)寄生容量値C1を算出する。
図4は、本発明の実施形態における端子14とグランドパターン12との対向面積及び対向間隔を説明する図である。図4(a)は、平面図であり、図4(b)は、図4(a)中におけるE−E断面図である。なお、図4(a)において、構成をわかりやすくするため、導電パターン10及び端子14にハッチングを施して図示してある。
図4は、本発明の実施形態における端子14とグランドパターン12との対向面積及び対向間隔を説明する図である。図4(a)は、平面図であり、図4(b)は、図4(a)中におけるE−E断面図である。なお、図4(a)において、構成をわかりやすくするため、導電パターン10及び端子14にハッチングを施して図示してある。
(1)本発明の実施形態における対向面積S1
本発明の実施形態における対向面積S1は、端子14の凹部8底面への投影面積と表面実装型電子部品1の電極4の凹部8底面への投影面積との和となる。端子14の凹部8底面への投影面積は、図4(a)に示すように、端子14の幅a1と厚みb1との積によって算出される。端子14の厚みb1は、導電パターン10の導体の厚みと同等であり、この場合、0.035mmである。また、a1は、端子14の幅であり、この場合、0.3mmである。従って、端子14の凹部8底面への投影面積は、0.0105mm2となる。
本発明の実施形態における対向面積S1は、端子14の凹部8底面への投影面積と表面実装型電子部品1の電極4の凹部8底面への投影面積との和となる。端子14の凹部8底面への投影面積は、図4(a)に示すように、端子14の幅a1と厚みb1との積によって算出される。端子14の厚みb1は、導電パターン10の導体の厚みと同等であり、この場合、0.035mmである。また、a1は、端子14の幅であり、この場合、0.3mmである。従って、端子14の凹部8底面への投影面積は、0.0105mm2となる。
そして、表面実装型電子部品1の電極4の凹部8底面への投影面積は、図2に示すように、電極4の長さHと幅Wとの積によって算出される。この場合、Hは、0.15mmであり、Wは、0.3mmであり、電極4の凹部8底面への投影面積は、0.045mm2となる。
従って、対向面積S1は、これらの面積の和であり、0.0555mm2となる。
(2)本発明の実施形態における対向間隔D1
端子14とグランドパターン12との対向間隔は、図4(b)に示すように、絶縁基板7の厚みTから凹部8の深さを除いたD1となり、この場合、1.2mmである。
(3)本発明の実施形態における寄生容量値C1
上記(1)、(2)より、本発明の実施形態における寄生容量値C1は、約0.04×10-3ファラドとなる。
(2)本発明の実施形態における対向間隔D1
端子14とグランドパターン12との対向間隔は、図4(b)に示すように、絶縁基板7の厚みTから凹部8の深さを除いたD1となり、この場合、1.2mmである。
(3)本発明の実施形態における寄生容量値C1
上記(1)、(2)より、本発明の実施形態における寄生容量値C1は、約0.04×10-3ファラドとなる。
これに対し、従来の実装形態において、絶縁基板7を挟んで対向する端子14とグランドパターン12との(4)対向面積S2及び(5)対向間隔D2を算出し、(6)寄生容量値C2を算出する。
図5は、従来技術の実装形態における実装基板を示す図である。図5(a)は、平面図であり、図5(b)は、図5(a)中におけるF−F断面図である。なお、図5(a)において、導電パターン10及び端子14にハッチングを施して図示してある。
図5は、従来技術の実装形態における実装基板を示す図である。図5(a)は、平面図であり、図5(b)は、図5(a)中におけるF−F断面図である。なお、図5(a)において、導電パターン10及び端子14にハッチングを施して図示してある。
(4)従来の実装形態における対向面積S2
従来の実装形態における対向面積S2は、図5(a)に示すように、式S2=a2×b2より求められる。この場合、a2=0.4mmであり、b2=0.3mmである。従って、対向面積S2は、0.12mm2となる。
(5)従来の実装形態における対向間隔D2
従来の実装形態における対向間隔D2は、図5(b)に示すように、絶縁基板7の厚みTとなる。この場合、対向間隔D2は、1.5mmである。
従来の実装形態における対向面積S2は、図5(a)に示すように、式S2=a2×b2より求められる。この場合、a2=0.4mmであり、b2=0.3mmである。従って、対向面積S2は、0.12mm2となる。
(5)従来の実装形態における対向間隔D2
従来の実装形態における対向間隔D2は、図5(b)に示すように、絶縁基板7の厚みTとなる。この場合、対向間隔D2は、1.5mmである。
(6)従来の実装形態における寄生容量値C2
上記(4)、(5)より、従来の実装形態における寄生容量値C2は、0.09×10-3ファラドとなる。
以上の計算結果より、本発明の実施形態における寄生容量値C1は、従来の実装形態における寄生容量値C2の約44%に低減することができる。すなわち、本発明の実施形態では、表面実装型電子部品1を実装基板6の凹部8に収納することで端子14とグランドパターンとの対向間隔が減少してしまうのであるが、それ以上に寄生容量の低減効果が勝るのである。
上記(4)、(5)より、従来の実装形態における寄生容量値C2は、0.09×10-3ファラドとなる。
以上の計算結果より、本発明の実施形態における寄生容量値C1は、従来の実装形態における寄生容量値C2の約44%に低減することができる。すなわち、本発明の実施形態では、表面実装型電子部品1を実装基板6の凹部8に収納することで端子14とグランドパターンとの対向間隔が減少してしまうのであるが、それ以上に寄生容量の低減効果が勝るのである。
また、第1の実施形態によれば、表面実装型電子部品1は、実装基板6の凹部8に収納配置されるため、表面実装型電子部品1の実装基板6への位置合わせが容易となる。そして、所定の表面実装型電子部品1とは異なる電子部品が誤って実装されそうになっても、その誤実装を容易に防止することが可能となる。つまり、表面実装型電子部品1の底面形状が所定の大きさより大きいと、凹部8に収納することができなかったり、所定の大きさより小さいと、収納することはできても凹部8の一方に片寄ってしまったりするため、誤実装を容易に防止することができる。
また、表面実装型電子部品1は、実装基板6の凹部8内に収納されて実装されるため、表面実装型電子部品1の基板表面9からの突出量を低減することができる。従って、表面実装型電子部品1が実装された実装基板6の薄型化が図られる。
第1の実施形態における表面実装型電子部品1が実装された実装基板6の製造方法について説明する。
第1の実施形態における表面実装型電子部品1が実装された実装基板6の製造方法について説明する。
図6は、第1の実施形態における実装基板6の製造方法を説明する工程図である。
第1の実施形態における実装基板6の製造方法は、図6に示すように、実装基板6の端子14上に導電材料17としてのハンダ20を塗布するハンダ塗布工程(図6(a))と、表面実装型電子部品1を端子14と電極4とが対向するように実装基板6の凹部8内に収納して配置する配置工程(図6(b))と、リフロー技術によりハンダ20を溶解し、再固化させて端子14及び電極4に固着させる固着工程(図6(c))と、を有している。
第1の実施形態における実装基板6の製造方法は、図6に示すように、実装基板6の端子14上に導電材料17としてのハンダ20を塗布するハンダ塗布工程(図6(a))と、表面実装型電子部品1を端子14と電極4とが対向するように実装基板6の凹部8内に収納して配置する配置工程(図6(b))と、リフロー技術によりハンダ20を溶解し、再固化させて端子14及び電極4に固着させる固着工程(図6(c))と、を有している。
上記によれば、表面実装型電子部品1の電極4と実装基板6の端子14との電気的な連結及び表面実装型電子部品1の実装基板6への固定は、従来から広く一般的に多用されているハンダのリフロー技術によりなされる。従って、新規に必要とする設備がなく、従来からの設備を活用することができ、表面実装型電子部品1を実装基板6にコスト高を招くことなく実装することが可能となる。また、端子14と導電材料17とが別体であるので、リフローの際にはハンダ20のみが溶解し、端子14には何ら影響が及ばない。従って、端子14と導電パターン10との電気的な接続が遮断されることがない。なお、図6において、図6(b)の配置工程が電子部品配置工程に対応し、図6(c)の固着工程が電気的連結部形成工程に対応している。
第1の実施形態における実装基板6の他の製造方法について、以下に説明する。
図7は、第1の実施形態における実装基板6の他の製造方法を説明する工程図である。
実装基板6の他の製造方法は、図7に示すように、表面実装型電子部品1を端子14と電極4とが対向するように実装基板6の凹部8内に収納して配置する配置工程(図7(a))と、端子14と電極4との間に導電性を有するインク22を液滴吐出装置23により吐出するインク吐出工程(図7(b))と、導電性を有するインク22を加熱し、固化させて端子14及び電極4に固着させる固着工程(図7(c))と、を有している。
図7は、第1の実施形態における実装基板6の他の製造方法を説明する工程図である。
実装基板6の他の製造方法は、図7に示すように、表面実装型電子部品1を端子14と電極4とが対向するように実装基板6の凹部8内に収納して配置する配置工程(図7(a))と、端子14と電極4との間に導電性を有するインク22を液滴吐出装置23により吐出するインク吐出工程(図7(b))と、導電性を有するインク22を加熱し、固化させて端子14及び電極4に固着させる固着工程(図7(c))と、を有している。
上記によれば、実装基板6の他の製造方法は、導電材料17である導電性を有するインク22を吐出するインク吐出工程を、表面実装型電子部品1を実装基板6に配置する配置工程の後に有している。つまり、表面実装型電子部品1は、実装基板6に配置される際に、導電材料17に接触する恐れがない。従って、導電材料17が表面実装型電子部品1によって引きずられて、凹部8の底面と表面実装型電子部品1との間に流れ込むのを防止することが可能となる。これにより、寄生容量低減の効果をより確実に発揮することができる。
また、液滴吐出装置23によって導電性を有するインク22を吐出するため、微細な部位への吐出が可能であり、表面実装型電子部品1及び実装基板6のさらなる小型化、微細化に容易に対応することができる。
なお、上記第1の実施形態においては、凹部8の深さを表面実装型電子部品1の厚みと等しくした場合について説明したが、これに限らず、凹部8の深さを表面実装型電子部品1の厚みより浅くしてもよい。
なお、上記第1の実施形態においては、凹部8の深さを表面実装型電子部品1の厚みと等しくした場合について説明したが、これに限らず、凹部8の深さを表面実装型電子部品1の厚みより浅くしてもよい。
図8は、凹部8の深さを表面実装型電子部品1の厚みより浅くした場合の構成を示す模式断面図である。なお、図8において、構成をわかりやすくするため、表面実装型電子部品1については、断面図ではなく正面図を用いて図示している。
上記の構成によれば、絶縁基板7を挟んで対向するグランドパターン12と端子14との対向間隔を第1の実施形態に比較して広くすることができ、寄生容量をより小さくすることが可能となる。
上記の構成によれば、絶縁基板7を挟んで対向するグランドパターン12と端子14との対向間隔を第1の実施形態に比較して広くすることができ、寄生容量をより小さくすることが可能となる。
また、凹部8の深さは、表面実装型電子部品1の厚みより深く形成されてもよい。
図9は、凹部8の深さを表面実装型電子部品1の厚みより深くした場合の構成を示す模式断面図である。なお、図9において、構成をわかりやすくするため、表面実装型電子部品1については、断面図ではなく正面図を用いて図示している。
上記の構成によれば、表面実装型電子部品1を、その種々の厚みに対して基板表面9から突出させないようにすることが可能となる。従って、回路の薄型化を損なうことなく、実装する表面実装型電子部品1の変更にも容易に対応することが可能となる。
図9は、凹部8の深さを表面実装型電子部品1の厚みより深くした場合の構成を示す模式断面図である。なお、図9において、構成をわかりやすくするため、表面実装型電子部品1については、断面図ではなく正面図を用いて図示している。
上記の構成によれば、表面実装型電子部品1を、その種々の厚みに対して基板表面9から突出させないようにすることが可能となる。従って、回路の薄型化を損なうことなく、実装する表面実装型電子部品1の変更にも容易に対応することが可能となる。
本発明の第2の実施形態について図10及び図11を用いて説明する。
図10は、第2の実施形態における実装基板6の構成を示す模式断面図である。図10(a)は、絶縁基板7の断面図であり、図10(b)は、実装基板6に表面実装型電子部品1が実装された構成を示す模式断面図であり、図10(c)は、図10(b)中のJ部拡大図である。なお、図10(b)、(c)において、構成をわかりやすくするため、表面実装型電子部品1については、断面図ではなく正面図を用いて図示している。
図10は、第2の実施形態における実装基板6の構成を示す模式断面図である。図10(a)は、絶縁基板7の断面図であり、図10(b)は、実装基板6に表面実装型電子部品1が実装された構成を示す模式断面図であり、図10(c)は、図10(b)中のJ部拡大図である。なお、図10(b)、(c)において、構成をわかりやすくするため、表面実装型電子部品1については、断面図ではなく正面図を用いて図示している。
上記第1の実施形態及び変形例では、絶縁基板7に表面実装型電子部品1を収納する凹部8が形成されている。これに対して第2の実施形態では、図10(a)に示すように、絶縁基板7は、凹部8の底面にリフローハンダ拡散防止用凹部25をさらに備えている。
上記第1の実施形態及び変形例では、凹部8の底面に表面実装型電子部品1が配置され、導電材料17により電極4と端子14とが電気的に連結される。この導電材料17がハンダ20である場合、加熱されて溶融したハンダ20は、流動性を有して表面実装型電子部品1と凹部8の底面との隙間に流れ込み易くなる。また、導電材料17が導電性を有するインク22で構成される場合も同様である。
上記第1の実施形態及び変形例では、凹部8の底面に表面実装型電子部品1が配置され、導電材料17により電極4と端子14とが電気的に連結される。この導電材料17がハンダ20である場合、加熱されて溶融したハンダ20は、流動性を有して表面実装型電子部品1と凹部8の底面との隙間に流れ込み易くなる。また、導電材料17が導電性を有するインク22で構成される場合も同様である。
流動性を有するハンダ20、導電性を有するインク22等が流れ込んでしまうと、絶縁基板7を挟んで対向する導電材料17とグランドパターン12との対向面積の増加により寄生容量の増加につながる。つまり、本発明の効果が十分に発揮されなくなってしまう。
そこで、第2の実施形態におけるリフローハンダ拡散防止用凹部25がこのハンダ20、導電性を有するインク22等の流れ込みを防止する効果を奏する訳である。つまり、リフローハンダ拡散防止用凹部25が流動性を有するハンダ20、導電性を有するインク22等を引き込み、導電材料17が表面実装型電子部品1と凹部8との間に流れ込むのを防止するのである。
そこで、第2の実施形態におけるリフローハンダ拡散防止用凹部25がこのハンダ20、導電性を有するインク22等の流れ込みを防止する効果を奏する訳である。つまり、リフローハンダ拡散防止用凹部25が流動性を有するハンダ20、導電性を有するインク22等を引き込み、導電材料17が表面実装型電子部品1と凹部8との間に流れ込むのを防止するのである。
なお、リフローハンダ拡散防止用凹部25は、側壁13より内側であればどこに位置していてもよいが、グランドパターン12と導電材料17との対向面積をできる限り小さく抑制する点で、側壁13と凹部8の底面との連接部に沿って形成されるのが好ましい。
図11は、絶縁基板7に形成されたリフローハンダ拡散防止用凹部25の種々の形態を示す平面図である。図11(a)は、凹部8の底面と側壁13との連接部に形成された溝を示し、図11(b)は、凹部8の底面と側壁13との連接部に形成された円筒状の穴を示し、図11(c)は、凹部8の底面と側壁13との連接部に形成された複数の溝を示す。
図11は、絶縁基板7に形成されたリフローハンダ拡散防止用凹部25の種々の形態を示す平面図である。図11(a)は、凹部8の底面と側壁13との連接部に形成された溝を示し、図11(b)は、凹部8の底面と側壁13との連接部に形成された円筒状の穴を示し、図11(c)は、凹部8の底面と側壁13との連接部に形成された複数の溝を示す。
リフローハンダ拡散防止用凹部25は、図11に示すように、側壁13と凹部8との連接部に沿って溝状に形成しても、円筒状の穴として形成しても、複数の溝を点在するように形成してもよい。上記いずれの形態においても、導電材料17が表面実装型電子部品1と凹部8との間に流れ込むのを防止する効果を奏する。
本発明の第3の実施形態について図12を用いて説明する。
本発明の第3の実施形態について図12を用いて説明する。
図12は、第3の実施形態における実装基板6の構成を示す模式断面図である。図12(a)は、実装基板6に表面実装型電子部品1が実装された構成を示す模式断面図であり、図12(b)は、図12(a)中のK部拡大図である。なお、図12において、構成をわかりやすくするため、表面実装型電子部品1については、断面図ではなく正面図を用いて図示している。
上記第1及び第2の実施形態において、側壁13を絶縁基板7に形成された凹部8の内側面によって構成する形態としたが、これに限定されるものではない。すなわち、図12に示すように、基板表面9上に凸部30を設け、この凸部30の内側面を凹部8の側壁13としても寄生容量を低減できるという効果が得られる。すなわち、側壁13が基板表面9上に設けられた凸部30の側面にて構成されると、絶縁基板7を挟んで対向する端子14とグランドパターン12との対向面積を低減できるとともに、対向間隔を絶縁基板7の厚み範囲内で最大にすることができ、寄生容量をより小さく抑制することが可能となる。
また、上記第1〜第3の実施形態においては、端子14を形成する場合について説明したが、これに限定されるものではなく、端子14を省略して導電材料17のみによって電極4及び導電パターン10間を電気的に連結するようにしてもよい。
本発明の第4の実施形態について図13〜図15を用いて説明する。
第4の実施形態は、本発明の第1の実施形態〜第3の実施形態に示す電子部品の実装基板6を含んだ高周波基板を備えた無線通信機器に関する。
本発明の第4の実施形態について図13〜図15を用いて説明する。
第4の実施形態は、本発明の第1の実施形態〜第3の実施形態に示す電子部品の実装基板6を含んだ高周波基板を備えた無線通信機器に関する。
図13は、第4の実施形態における無線通信機器40の構成を示すブロック図である。
第4の実施形態における無線通信機器40は、例えば、2.4GHz帯又は5GHz帯の周波数帯域の電磁波を媒体として、データの送受信を行う無線ローカルエリアネットワーク(無線LAN)を構成するものである。なお、ここでは、データの送受信のうち受信について説明する。
第4の実施形態における無線通信機器40は、例えば、2.4GHz帯又は5GHz帯の周波数帯域の電磁波を媒体として、データの送受信を行う無線ローカルエリアネットワーク(無線LAN)を構成するものである。なお、ここでは、データの送受信のうち受信について説明する。
無線通信機器40は、図13に示すように、アンテナANTを介して受信される種々の周波数の電磁波の中から所定の周波数のみを選定して中間周波信号を生成する通信部43と、中間周波信号から情報を取り出して種々の処理を行う信号処理部44とを備えている。
そして、通信部43は、アンテナANTを介して受信した電磁波のうち所定の周波数の電磁波を信号として取り込んで増幅し、後述するIF回路42に伝送するRF回路41と、増幅された信号を低い周波数に変調して中間周波信号を生成し、信号処理部44に伝送するIF回路42とを備えている。なお、図13におけるRF回路41が高周波回路に対応している。
そして、通信部43は、アンテナANTを介して受信した電磁波のうち所定の周波数の電磁波を信号として取り込んで増幅し、後述するIF回路42に伝送するRF回路41と、増幅された信号を低い周波数に変調して中間周波信号を生成し、信号処理部44に伝送するIF回路42とを備えている。なお、図13におけるRF回路41が高周波回路に対応している。
図14は、RF回路41の構成を示す回路ブロック図である。
RF回路41は、図14に示すように、アンテナANTを介して受信される種々の周波数の電磁波の中から所定の周波数のみを選別するフィルタ部50と、フィルタ部50を通過した信号50aを増幅するアンプ部51と、増幅された信号51aの周波数と後述の発振回路部53からの信号53aの周波数とを混合して周波数の変換を行う混合部52と、混合部52にて混合される周波数の信号53aを生成する発振回路部53とを備えている。
RF回路41は、図14に示すように、アンテナANTを介して受信される種々の周波数の電磁波の中から所定の周波数のみを選別するフィルタ部50と、フィルタ部50を通過した信号50aを増幅するアンプ部51と、増幅された信号51aの周波数と後述の発振回路部53からの信号53aの周波数とを混合して周波数の変換を行う混合部52と、混合部52にて混合される周波数の信号53aを生成する発振回路部53とを備えている。
ここで、第4の実施形態は、アンプ部51を構成する実装基板に、本発明の電子部品の実装基板6を適用するものである。
図15は、図14中のアンプ部51の回路構成を模式的に示す回路図である。
アンプ部51は、図15に示すように、フィルタ部50を通過した信号50aがアンプ60に入力される信号入力線61と、アンプ60に電力を供給する電源線62と、アンプ60からグランドGNDに接続するグランド線63と、増幅された信号51aを伝送する伝送線64とを備えている。電源線62には、増幅された信号51aが電源線62を介して図示しない電力供給部へ伝送されるのを防ぐバイパスキャパシタ65が設けられている。また、伝送線64には、増幅された信号51aに含まれるノイズを除去するデカップリングキャパシタ66が設けられている。なお、デカップリングキャパシタ66は、表面実装型電子部品1であるチップ型の素子が実装基板に実装されて構成される。そして、66a及び66bは、デカップリングキャパシタ66が実装基板に実装されることによって生じる寄生容量を表している。
図15は、図14中のアンプ部51の回路構成を模式的に示す回路図である。
アンプ部51は、図15に示すように、フィルタ部50を通過した信号50aがアンプ60に入力される信号入力線61と、アンプ60に電力を供給する電源線62と、アンプ60からグランドGNDに接続するグランド線63と、増幅された信号51aを伝送する伝送線64とを備えている。電源線62には、増幅された信号51aが電源線62を介して図示しない電力供給部へ伝送されるのを防ぐバイパスキャパシタ65が設けられている。また、伝送線64には、増幅された信号51aに含まれるノイズを除去するデカップリングキャパシタ66が設けられている。なお、デカップリングキャパシタ66は、表面実装型電子部品1であるチップ型の素子が実装基板に実装されて構成される。そして、66a及び66bは、デカップリングキャパシタ66が実装基板に実装されることによって生じる寄生容量を表している。
増幅された信号51aが寄生容量66a、66bを通じて漏洩し、信号の振幅が損失してしまう。そこで、本発明の電子部品の実装基板6を、第1の実施形態〜第3の実施形態に示す態様で、RF回路41のアンプ部51に適用すれば、寄生容量66a、66bを低減することができる。従って、信号の振幅損失を抑制し、高周波特性の優れた高周波回路を構成することが可能となり、この高周波回路を備えた無線通信機器40の低消費電力化が図られる。
1…表面実装型電子部品、3…側面、4…電極、6…実装基板、8…凹部、10…導電パターン、13…側壁、20…リフローハンダ拡散防止用凹部、40…無線通信機器
Claims (9)
- 側面の少なくとも一部に電極を有する表面実装型電子部品が実装された実装基板であって、
前記表面実装型電子部品を収納する凹部と、
前記表面実装型電子部品への導電経路となる導電パターンと、
前記凹部の側壁に設けられて、前記表面実装型電子部品を実装した状態で当該表面実装型電子部品の電極と前記導電パターンとを接続する電気的連結部と、を備えたことを特徴とする電子部品の実装基板。 - 前記電気的連結部は、ハンダをリフローして形成されていることを特徴とする請求項1に記載の電子部品の実装基板。
- 前記凹部の底面の少なくとも一部にリフローハンダ拡散防止用凹部が形成されていることを特徴とする請求項2に記載の電子部品の実装基板。
- 前記リフローハンダ拡散防止用凹部は、前記凹部の側壁と底面との連接部に形成された溝であることを特徴とする請求項3に記載の電子部品の実装基板。
- 前記リフローハンダ拡散防止用凹部は、前記凹部の側壁と底面との連接部に形成された円筒状の穴であることを特徴とする請求項3に記載の電子部品の実装基板。
- 前記表面実装型電子部品は、その表面実装型電子部品の一部が前記凹部に収納されていることを特徴とする請求項1乃至5のいずれか一項に記載の電子部品の実装基板。
- 側面の少なくとも一部に電極を有する表面実装型電子部品が実装された実装基板の製造方法であって、
前記実装基板は、
前記表面実装型電子部品を収納する凹部と、
前記表面実装型電子部品への導電経路となる導電パターンと、を備えており、
前記凹部の側壁にハンダを塗布するハンダ塗布工程と、
前記表面実装型電子部品を、前記側壁と前記電極とが対向するように前記凹部内に収納配置する電子部品配置工程と、
前記ハンダをリフローして前記導電パターンと前記電極とを電気的に連結する電気的連結部を形成する電気的連結部形成工程と、を有することを特徴とする実装基板の製造方法。 - 請求項1乃至6のいずれか一項に記載の実装基板を含むことを特徴とする高周波回路。
- 請求項8に記載の高周波回路を備えることを特徴とする無線通信機器。
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JP2003418405A JP2005183476A (ja) | 2003-12-16 | 2003-12-16 | 電子部品の実装基板及び実装基板の製造方法並びに高周波回路及び無線通信機器 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2016140104A (ja) * | 2012-11-16 | 2016-08-04 | 株式会社大真空 | 圧電振動デバイス |
-
2003
- 2003-12-16 JP JP2003418405A patent/JP2005183476A/ja active Pending
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