JP2005182919A

JP2005182919A - 半導体記憶装置

Info

Publication number: JP2005182919A
Application number: JP2003422604A
Authority: JP
Inventors: Takeshi Sowa; 剛曽和
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-12-19
Filing date: 2003-12-19
Publication date: 2005-07-07

Abstract

【課題】メモリの読出しや書換え動作時の判定電流を流すトランジスタは、トランジスタに供給される電源電圧によって電流が変化する為、動作保証される電圧範囲外で読出しや書換え動作を行った場合、メモリデータの正しい判定や十分な書換えが出来ず、信頼性を損なう。
【解決手段】電源電圧Ｖ２０１の動作保証電圧範囲の下限値近傍の閾値電圧を持つ基準セルＴ２５０を設け、メモリデータの書換えを実施する前に基準セルＴ２５０を読出すことにより、電源電圧Ｖ２０１が動作保証電圧範囲内であるかを否かを判定し、動作保証電圧範囲内にないと判定されたとき、データの書込みを行わないように制御回路２０２を制御する。これにより、データの信頼性を損なうメモリ書換え動作の危険性を未然に防ぐことが可能となる。
【選択図】図３

Description

本発明は、保持データを書き換え可能な半導体記憶装置に関するものである。

半導体記憶装置においてメモリデータの読出しや書換えの場合、センスアンプの判定電流にマージンを持たせ、電源電圧に対するマージンを持たせる方法が取られている（例えば特許文献１参照）。

図９は従来の半導体記憶装置（フラッシュメモリ）の構成を示す。図９において、Ｖ５０１は半導体記憶装置に供給される電源電圧、５０４は電流検知型のセンスアンプ、Ｔ５１０はＲＯＭを構成するメモリセル、Ｔ５２０はメモリセルＴ５１０の書込みを実施する時の閾値レベルを判定する為の判定電流を供給するトランジスタ、Ｔ５３０は読出し時にメモリセルＴ５１０の閾値レベルを判定する為の判定電流を供給するトランジスタである。Ｓ５３２はトランジスタＴ５３０のソースであり、電源電圧Ｖ５０１に接続されている。Ｓ５３３はトランジスタＴ５３０のドレインであり、センスアンプ５０４に接続されている。Ｓ５０４はセンスアンプ５０４からの出力ラインである。又、５０２はメモリ書込み動作を制御する回路であり、書込みレベル判定時はＴ５２０のトランジスタをＯＮさせ、読出し時はＴ５３０のトランジスタをＯＮさせる事が可能である。Ｓ５０２は制御回路５０２からの出力で、書換え時に必要な電圧を供給する事が出来る制御回路５４０を駆動する事が可能である。Ｓ５４０は書換え動作時にセンスアンプ５０４の動作／非動作を制御する信号線で、センスアンプ５０４に接続されている。また制御回路５４０は、信号線Ｓ５４０を介しセンスアンプ５０４の動作／非動作を制御する他、書換えや読出し動作時に必要な電圧をメモリセルＴ５１０のドレインＳ５１３に供給するとともに、信号線Ｓ５０３を介しアドレス指定回路５０３に対して書換えや読出し時に必要な電圧をメモリセルＴ５１０のゲートＳ５１０に供給する事を制御する事が可能である。５０３はメモリセルＴ５１０が存在するアドレスを指し示す事が出来るアドレス指定回路であり、書換えや読出し時に必要な電圧をメモリセルＴ５１０のゲートＳ５１０に印加する事が可能である。Ｓ５０３はメモリセルＴ５１０のゲートＳ５１０に書換えや読出しに必要な電圧を供給する事を可能とする信号線である。

この従来の半導体記憶装置において、メモリセルＴ５１０に対する基本的な書込み動作、読出し動作について説明しておく。

メモリセルＴ５１０のソースを０Ｖ、ゲートに１０．５Ｖ、ドレインに５Ｖがかかる状態を一定時間作り出し、フローティングゲートへ電子を注入（チャンネルホットエレクトロン注入による書込み）する。（他にも電子の注入方法はある。）書込みを行った後、トランジスタＴ５２０の判定電流がメモリセルＴ５１０に対して流れ込むかどうかを確認する。この時メモリセルＴ５１０のゲートにかける電圧は判定電流を供給するトランジスタＴ５２０のソース電位（電源電圧）と同じとは限らないが、電源電圧または電源電圧を元に生成される電圧が供給される。流れ込む場合（Ｔ５２０の判定電流＜Ｔ５１０が流す事が出来る電流）はメモリセルＴ５１０の閾値は求める書込みレベルに達していない（‘１’データ）と判定される。（書けていないと判定された場合は、電子注入→判定を規格範囲内でループさせるアルゴリズムの場合もある。）一方、トランジスタＴ５２０の判定電流がメモリセルＴ５１０に対し流れ込まない場合（Ｔ５２０の判定電流＞Ｔ５１０が流す事の出来る電流）は書込みが出来た（‘０’データ）と判定される。これらの判定はセンスアンプ５０４で実施される。

この書込み動作の場合、（１）ＣＨＥ方式（チャンネルホットエレクトロン注入による書込み）の状態、（２）レベル判定を繰り返すが、（１）の時は制御回路５４０からの信号線Ｓ５４０はディスエーブル状態でありセンスアンプ５０４は動作せず、メモリセルＴ５１０とセンスアンプ５０４は回路的に切り離される。（２）の時は制御回路５４０からの信号線Ｓ５４０はイネーブル状態でありセンスアンプ５０４は動作し判定が行われる。また、アドレス指定回路５０３は、制御回路５４０からの信号線Ｓ５０３がディスエーブルになった場合、メモリセルＴ５１０のゲートＳ５１０に例えば電源電圧を供給し、信号線Ｓ５０３がイネーブルの時はメモリセルＴ５１０のゲートに１０．５Ｖの電圧を供給する事が可能である。なお、信号線Ｓ５０３がイネーブルの時は信号線Ｓ５４０はディスエーブル、信号線Ｓ５０３がディスエーブルの時は信号線Ｓ５４０はイネーブルという関係になるように制御回路５４０で制御される。

読出し動作も同様で、トランジスタＴ５３０を選択し、読出すメモリセルＴ５１０に対し、トランジスタＴ５３０の判定電流が流れこんだ（Ｔ５３０の判定電流＜Ｔ５１０が流せる電流）場合は‘１’データ（消去セル）と判定し、一方、メモリセルＴ５１０にトランジスタＴ５３０の判定電流が流れ込まない（Ｔ５３０の判定電流＞Ｔ５１０が流せる電流）場合は‘０’データ（書込みセル）と判定する。これらの判定はセンスアンプ５０４で実施される。なお、読出しの時もメモリセルＴ５１０のゲートにかける電圧は判定電流を供給するトランジスタＴ５３０のソース電位（電源電圧）と同じ電圧とは限らないが、電源電圧または電源電圧を元に生成された電圧が供給される。

この書込み動作、読出し動作において判定電流を供給するトランジスタＴ５２０とＴ５３０は電流能力に差異を持たしており、トランジスタＴ５２０を用いて書込まれたメモリセルＴ５１０はトランジスタＴ５３０で正しく判定できるような構成になっている。

図１０に上記従来の半導体記憶装置におけるトランジスタの特性を示す。図１０において、５３０は図９の読出し時の判定電流を供給するトランジスタＴ５３０の電源電圧−電流特性であり、横軸がソースＳ５３２の電位、すなわち電源電圧Ｖ５０１を表し、縦軸が電源電圧Ｖ５０１を変化させた時のソースＳ５３２−ドレインＳ５３３間に流れる判定電流を表している。又、５１０ａ、５１０ｂは図９のメモリセルＴ５１０の特性を表している。横軸はＴ５１０のゲートＳ５１０にかかる電圧であり、電源電圧Ｖ５０１と同電圧である。又、縦軸はゲートＳ５１０にかける電圧を変化させた時のソースＳ５１２−ドレインＳ５１３間に流れる電流の特性を表している。また、５２０は図９の書込み時の判定電流を供給するトランジスタＴ５２０の電源電圧−電流特性であり、横軸がトランジスタＴ５２０のソース電位、すなわち電源電圧Ｖ５０１を表し、縦軸が電源電圧Ｖ５０１を変化させた時のトランジスタＴ５２０のソース−ドレイン間に流れる判定電流を表している。

電源電圧Ｖ５０１がＶ５０の時、トランジスタＴ５２０が流す判定電流がＩ５２００、トランジスタＴ５３０が流す判定電流がＩ５３００、メモリセルＴ５１０が５１０ａの特性を持つ時に流す事が出来る電流がＩ５１００ａであり、５１０ｂの特性を持つ時に流す事が出来る電流がＩ１５００ｂである事を表している。同様に電源電圧Ｖ５０１がＶ５１の時、トランジスタＴ５２０が流す判定電流がＩ５２０１、トランジスタＴ５３０が流す判定電流がＩ５３０１、メモリセルＴ５１０が５１０ｂの特性を持つ時に流す事が出来る電流がＩ１５０１ｂである事を表している。

なおＶ５０＞Ｖ５１であり、Ｖ５０は通常動作電圧であり、Ｖ５１は本来動作させるべきでは無い非保証動作電圧（保証動作電圧の範囲外の電圧）を表している。また電流値はＶ５０においてＩ５１００ｂ＞Ｉ５３００＞Ｉ５２００＞Ｉ５１００ａ、Ｖ５１においてＩ５３０１＞Ｉ５２０１＞Ｉ５１０１ｂの関係がある。

以上のような構成になっている半導体記憶装置の動作を説明する。

メモリセルＴ５１０に電源電圧Ｖ５０１が図１０で示すＶ５０の動作電圧で書込みを実施する場合、制御回路５０２は書込み用の判定電流を供給するトランジスタＴ５２０を選択、アドレス指定回路５０３はＴ５１０が存在するアドレスを指定する。書込み動作によりメモリセルＴ５１０の閾値電圧は図１０のＶ５０でのＩ５２００＞Ｉ５１００ａの特性が成り立つ５１０ａまで変化させる事になる。

次に５１０ａまで閾値が変化したメモリセルＴ５１０を図１０で示すＶ５０の動作電圧で読出す場合、制御回路５０２は読出し判定電流を供給するＴ５３０を選択、アドレス指定回路５０３はＴ５１０が存在するアドレスを指定する。

Ｖ５０においてＩ５３００＞Ｉ５１００ａの関係が成り立ちメモリセルＴ５１０は‘０’と判定される。

なお、ここではＩ５３００＞Ｉ５１００ａの関係が成り立つ状態、すなわちメモリセルの閾値が高い状態を‘０’データ、一方Ｉ５３００＞Ｉ５１００ａの関係が成立しない状態、すなわち閾値が低い状態を‘１’データとして扱うが、それぞれを‘１’データ、'０'データと読み替えても良い。

以上によりメモリセルを読出す時の判定電流Ｉ５３００を書込み時における判定電流Ｉ５２００より大きい電流に切換える事により、メモリセル５１０ａの読出し時に動作電圧のマージンを持たしている事になり、メモリセルＴ５１０の閾値電圧を確実に判定する事が可能となる。
特開昭６２−２２２４９８号公報（特願昭６１−５０５７９）

しかしながら上記従来構成においてメモリセル閾値の読出し、書込みを実施する場合、判定電流を流すトランジスタに供給している電源電圧に依存して読出しや書込み等を実施する場合の判定電流が変化する為に、動作保証の範囲内の電源電圧ではない場合、判定電流に誤差が生じ、動作保証の範囲外の電源電圧によって書換え等を実施した場合はデータ（メモリセル閾値）の信頼性に影響を及ぼす可能性がある。

特にユーザ使用条件にて書換え動作や読み出しを実施する場合、ターゲット基板上の供給電圧が本来供給される電圧よりも降下する可能性は高い。

図９のメモリセルＴ５１０に電源電圧Ｖ５０１が図１０で示すＶ５１の動作電圧で書込みを実施する場合、制御回路５０２は書込み用の判定電流を供給するトランジスタＴ５２０を選択、アドレス指定回路５０３はメモリセルＴ５１０が存在するアドレスを指定する。書込み動作によりメモリセルＴ５１０の閾値電圧は図１０のＶ５１でのＩ５２０１＞Ｉ５１０１ｂの関係が成り立つ特性５１０ｂまで変化させる事になる。

次に５１０ｂまで閾値が変化したメモリセルＴ５１０を図１０で示すＶ５１の動作電圧で読出す場合、制御回路５０２は読出し判定電流を供給するトランジスタＴ５３０を選択、アドレス指定回路５０３はメモリセルＴ５１０が存在するアドレスを指定する。

Ｖ５１においてＩ５３０１＞Ｉ５１０１ｂの関係が成り立ちメモリセルＴ５１０の保持データは‘０’と判定される（正しい判定）。

しかしながら図１０で示す電圧Ｖ５１は本来動作保証の範囲外の電源電圧である為、動作保証範囲であるＶ５０の電圧で５１０ｂの閾値特性を持ったメモリセルＴ５１０を読出した場合、Ｉ５１００ｂ＞Ｉ５３００の関係が成り立ちメモリセルＴ５１０の保持データは‘１’と判定される（誤った判定）。

つまり書込み判定電流よりマージンを持たした読出し判定電流であっても、動作電圧がマージンを越える場合、動作保証の範囲内の電源電圧で書込みを行うような十分な書込みが実施出来ない。

また、Ｖ５０で５１０ｂの特性を持つＴ５１０が‘０’と判定出来たとしても、５１０ａに比べると５１０ｂの書込み時の閾値電圧が浅い状態である為、経時変化に対するマージンは５１０ｂの方が５１０ａに比べると短くなり、データの信頼性に影響を及ぼす。

本発明は上記従来の問題点を解決するもので、電源電圧が著しく降下し動作保証電圧範囲の下限値を割った場合、書換え動作を禁止させてメモリデータを保護する、あるいは、電源電圧を回路動作が保証出来る電圧に昇圧して供給したりする事により、データの閾値の信頼性を保つことが可能となる半導体記憶装置を提供する事を目的としている。

本発明の半導体記憶装置は、それぞれ保持データに応じた閾値電圧を持つ複数のメモリセルトランジスタと、オン状態のときにそのときの電源電圧に応じた書込み判定用電流が流れる書込み判定用トランジスタと、オン状態のときにそのときの電源電圧に応じた読出し判定用電流が流れる読出し判定用トランジスタとを備え、データを書き込む際、データを書き込むメモリセルトランジスタのゲートに電源電圧を印加することによりデータを書き込むメモリセルトランジスタを選択するとともに書込み判定用トランジスタをオンし、選択したメモリセルトランジスタに書込み判定用トランジスタに流れる書込み判定用電流に応じた電流を流すことによりデータの書込みを行い、データを読み出す際、データを読み出すメモリセルトランジスタのゲートに電源電圧を印加することによりデータを読み出すメモリセルトランジスタを選択するとともに読出し判定用トランジスタをオンし、選択したメモリセルトランジスタに流れる電流と読出し判定用トランジスタに流れる読出し判定用電流とを比較することによりデータの読出しを行い、データの書込みおよび読出しが正しく行われる電源電圧の動作保証電圧範囲を有した半導体記憶装置であって、動作保証電圧範囲の下限値近傍の閾値電圧を持つ基準セルトランジスタを設けるとともに、基準セルトランジスタのゲートに電源電圧を印加することにより基準セルトランジスタを選択するとともに読出し判定用トランジスタをオンし、基準セルトランジスタに流れる電流と読出し判定用トランジスタに流れる読出し判定用電流とを比較し、電源電圧が動作保証電圧範囲内にあるか否かを判定する電源電圧判定手段を設けたことを特徴とする。

この構成によれば、例えばメモリデータの書換えを実施する前に回路動作を保証出来る電源電圧下限値近傍の閾値を持つ基準セルを読出し、電源電圧が動作保証電圧範囲内であるかを否かを判定するため、半導体記憶装置のデータの信頼性や安全な回路動作を実現する事が可能になる。

また、本発明において、電源電圧判定手段により電源電圧が動作保証電圧範囲内にないと判定されたとき、データの書込みを行わないようにすることが好ましい。これにより、データの信頼性を損なうメモリ書換え動作の危険性を未然に防ぐことが可能となる。

また、本発明において、電源電圧判定手段により電源電圧が動作保証電圧範囲内になく、電源電圧が動作保証電圧範囲を下回ると判定されたとき、電源電圧を動作保証電圧範囲内となるように昇圧するようにすることが好ましい。これにより、メモリ書換えを行う場合に電源電圧を昇圧して行うことにより正規のメモリ書換え動作を実現でき、書込みを実施した場合のメモリセル閾値の信頼性を保つ事が可能となる。

また、本発明において、データを書き込む際、データの書込みを行う前に、電源電圧判定手段により電源電圧が動作保証電圧範囲内になく、電源電圧が動作保証電圧範囲を下回ると判定されたとき、電源電圧を動作保証電圧範囲内となるように昇圧し、データの書込みを行うようにすることが好ましい。これにより、電源電圧が動作保証電圧範囲内であるときと同等の条件下での正規のメモリ書換え動作を実現し、書込みを実施した場合のメモリセル閾値の信頼性を保つ事が可能となる。

本発明によれば、電源電圧が動作保証電圧範囲内であるかどうかを判定し、動作保証電圧範囲内にない場合に書換え動作を停止することでデータの信頼性を保つ事が可能となる半導体記憶装置、または動作保証電圧範囲内の電圧まで昇圧した電位を回路に供給する事で、正規のメモリ書換え動作を実現する為の判定電流を供給し、書込みを実施した場合のメモリセル閾値の信頼性を保つ事が可能となる半導体記憶装置を実現できる。

以下、本発明の実施形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は本発明の第１の実施形態における半導体記憶装置（例えばフラッシュメモリ）の回路構成を示すものである。Ｖ１０１は半導体記憶装置に供給される電源電圧、１０４は電流検知型のセンスアンプ、Ｔ１１０はＲＯＭを構成するメモリセル、Ｔ１５０は電源電圧判定の為の基準セルである。基準セルＴ１５０は、読出しの電源電圧下限値近傍の閾値レベルを持つメモリセル、すなわち、電源電圧Ｖ１０１の動作保証電圧範囲内であって、かつその範囲の下限値の近傍の閾値レベルを持つメモリセルであり、動作保証電源電圧が例えば４．５Ｖ〜５．５Ｖの場合は、その範囲内で下限値（４．５Ｖ）近傍の例えば４．５５Ｖ〜４．６Ｖ程度の閾値レベルを持つメモリセルであり、また、動作保証電源電圧が例えば２．７Ｖ〜３．６Ｖの場合は、その範囲内で下限値（２．７Ｖ）近傍の例えば２．７５Ｖ〜２．８Ｖ程度の閾値レベルを持つメモリセルである。この基準セルＴ１５０は、温度特性を考慮して、最もワーストとなる読み出し条件(例えば高温)で上記閾値レベルの電圧で読み出せるものである。

Ｓ１５０は基準セルＴ１５０のゲートであり、Ｓ１５２は基準セルＴ１５０のソースであり、Ｓ１５３は基準セルＴ１５０のドレインでありセンスアンプ１０４に接続されている。Ｔ１２０はメモリセルＴ１１０の書込みを実施する時の閾値レベルを判定する為の判定電流を供給するトランジスタ、Ｔ１３０はメモリセルＴ１１０や基準セルＴ１５０の閾値レベルを判定する為の判定電流を供給するトランジスタである。Ｓ１３２はトランジスタＴ１３０のソースであり、電源電圧Ｖ１０１に接続されている。Ｓ１３３はトランジスタＴ１３０のドレインであり、センスアンプ１０４に接続されている。Ｓ１０４はセンスアンプ１０４からの出力ラインであり、１０５は読出し用トランジスタＴ１３０の判定電流によりセンスアンプ１０４で判定された基準セルＴ１５０の判定結果を格納するレジスタである。Ｓ１０５はレジスタ１０５の値を出力する信号である。又、１０２はメモリ書込み動作を制御する回路であり、書込みレベル判定時はＴ１２０のトランジスタをＯＮさせ、読出し時はＴ１３０のトランジスタをＯＮさせる事が可能である。Ｓ１０２は制御回路１０２からの出力で、書換え時に必要な電圧を供給する事が出来る制御回路１４０を駆動する事が可能である。Ｓ１４０は書換え動作時にセンスアンプ１０４の動作／非動作を制御する信号線で、センスアンプ１０４に接続されている。また制御回路１４０は、信号線Ｓ１４０を介しセンスアンプ１０４の動作／非動作を制御する他、書換えや読出し動作時に必要な電圧をメモリセルＴ１１０のドレインＳ１１３や基準セルＴ１５０のドレインＳ１５３に供給するとともに、信号線Ｓ１０３を介しアドレス指定回路１０３に対して書換えや読出し時に必要な電圧をメモリセルＴ１１０のゲートＳ１１０や基準セルＴ１５０のゲートＳ１５０に供給する事を制御する事が可能である。１０３はメモリセルＴ１１０や基準セルＴ１５０が存在するアドレスを指し示す事が出来るアドレス指定回路であり、書換えや読出し時に必要な電圧をメモリセルＴ１１０のゲートＳ１１０や基準セルＴ１５０のゲートＳ１５０に印加する事が可能である。Ｓ１０３はゲートＳ１１０やＳ１５０に書換えや読出しに必要な電圧を供給する事を可能とする信号線である。メモリセルＴ１１０や基準セルＴ１５０はフローティングゲート型のトランジスタで構成されている。

本実施形態の半導体記憶装置において、メモリセルＴ１１０に対する基本的な書込み動作、読出し動作は従来の半導体記憶装置と同様であり、説明を省略する。

図２は図１の構成におけるトランジスタの特性を示すものである。

１３０は図１の読出し時の判定電流を供給するトランジスタＴ１３０の電源電圧−電流特性であり、横軸がＳ１３２、すなわち電源電圧Ｖ１０１を表し、縦軸が電源電圧Ｖ１０１を変化させた時のソースＳ１３２−ドレインＳ１３３間に流れる判定電流を表している。又、１５０は図１の基準セルＴ１５０の特性を表している。横軸はＴ１５０のゲートＳ１５０にかかる電圧であり、電源電圧Ｖ１０１と同電圧である。又、縦軸はゲートＳ１５０にかける電圧を変化させた時のソースＳ１５２−ドレインＳ１５３間に流れる電流の特性を表している。

電源電圧Ｖ１０１がＶ１０の時、トランジスタＴ１３０が流す判定電流がＩ１３００、基準セルＴ１５０が流す事の出来る電流がＩ１５００である事を表している。同様に電源電圧Ｖ１０１がＶ１１の時、トランジスタＴ１３０が流す判定電流がＩ１３０１、基準セルＴ１５０が流す事の出来る電流がＩ１５０１である事を表している。

同様に電源電圧Ｖ１０１がＶ１２の時、トランジスタＴ１３０が流す判定電流がＩ１３０２、基準セルＴ１５０が流す事の出来る電流がＩ１５０２である事を表している。なおＶ１０＞Ｖ１１＞Ｖ１２であり、Ｖ１０は読出しを行う時の通常動作電圧であり、Ｖ１１は本メモリセルを構成する回路の動作が保証される下限動作電圧であり、Ｖ１２では本来動作させるべきでは無い非保証動作電圧を表している。また電流値はＶ１０においてＩ１５００＞Ｉ１３００、Ｖ１１においてＩ１５０１＞Ｉ１３０１、Ｖ１２においてＩ１３０２＞Ｉ１５０２の関係があるものとする。すなわちＶ１０、Ｖ１１において基準セルＴ１５０は‘１’と判定され、Ｖ１２において基準セルＴ１５０は‘０’と判定される。

安定した電源電圧が供給されているかどうかが不明な環境下で書込みを実施する場合、基準セルＴ１５０の閾値電圧を読出し用のトランジスタＴ１３０の判定電流により判定を行う。アドレス指定回路１０３により基準セルＴ１５０、メモリ動作制御回路１０２により読出し時の判定電流を流すＴ１３０のトランジスタを選択させる。トランジスタＴ１３０のソースＳ１３２−ドレインＳ１３３間に流れる判定電流と基準セルＴ１５０のソースＳ１５２−ドレインＳ１５３間に流れる電流を電流検知型センスアンプ１０４により判定する。電源電圧Ｖ１０１がＶ１０の場合、Ｉ１５００＞Ｉ１３００となり基準セルＴ１５０は‘１’と判定される。同様にＶ１１の場合、Ｉ１５０１＞Ｉ１３０１となり基準セルＴ１５０は‘１’と判定される。Ｖ１２の場合、Ｉ１３０２＞Ｉ１５０２となり基準セルＴ１５０は‘０’と判定される。すなわち、センスアンプ１０４では、基準セルＴ１５０に流れる電流とトランジスタＴ１３０に流れる判定電流とが比較され、基準セルＴ１５０に流れる電流がトランジスタＴ１３０に流れる判定電流以上である場合に‘１’と判定され（すなわち電源電圧が動作保証電圧範囲内であると判定され）、基準セルＴ１５０に流れる電流がトランジスタＴ１３０に流れる判定電流未満である場合に‘０’と判定される（すなわち電源電圧が動作保証電圧範囲より下回っていると判定される）ことになる。そしてセンスアンプ１０４による判定結果はレジスタ１０５に格納される。すなわちメモリに供給される電源電圧がいかなる場合でも、レジスタ１０５の値を読出す事により、現在のメモリに供給している電源電圧がメモリセルを動作させる回路の動作を保証する電圧範囲であるかどうかを検知する事が可能になる。

以上のように本実施形態によれば、半導体記憶装置の動作電圧が回路動作を保証出来る電圧範囲であるかどうかを判別する事が可能になる。

（第２の実施形態）
図３は本発明の第２の実施形態における半導体記憶装置（例えばフラッシュメモリ）の回路構成を示すものである。

Ｖ２０１は半導体記憶装置に供給される電源電圧、２０４は電流検知型のセンスアンプ、Ｔ２１０はＲＯＭを構成するメモリセル、Ｔ２５０は電源電圧判定の為の基準セルである。基準セルＴ２５０は、読出しの電源電圧下限値近傍の閾値レベルを持つメモリセル、すなわち、電源電圧Ｖ２０１の動作保証電圧範囲内であって、かつその範囲の下限値の近傍の閾値レベルを持つメモリセルである。Ｓ２５０は基準セルＴ２５０のゲートであり、Ｓ２５２は基準セルＴ２５０のソースであり、Ｓ２５３は基準セルＴ２５０のドレインでありセンスアンプ２０４に接続されている。Ｔ２２０はメモリセルＴ２１０の書込みを実施する時の閾値レベルを判定する為の判定電流を供給するトランジスタ、Ｔ２３０はメモリセルＴ２１０や基準セルＴ２５０の閾値レベルを判定する為の判定電流を供給するトランジスタである。Ｓ２３２はトランジスタＴ２３０のソースであり、電源電圧Ｖ２０１に接続されている。Ｓ２３３はトランジスタＴ２３０のドレインであり、センスアンプ２０４に接続されている。Ｓ２０４はセンスアンプ２０４からの出力ラインであり、２０５は読出し用トランジスタＴ２３０の判定電流によりセンスアンプ２０４で判定された基準セルＴ２５０の判定結果を格納するレジスタである。Ｓ２０５はレジスタ２０５に格納の判定結果をメモリ書込み動作制御回路２０２へ伝える信号線である。又、２０２はメモリ書込み動作を制御する回路であり、書込みレベル判定時にはＴ２２０のトランジスタをＯＮさせ、読出し時はＴ２３０のトランジスタをＯＮさせる事が可能である。Ｓ２０２は制御回路２０２からの出力で、書換え時に必要な電圧を供給する事が出来る制御回路２４０を駆動する事が可能である。Ｓ２４０は書換え動作時にセンスアンプ２０４の動作／非動作を制御する信号線で、センスアンプ２０４に接続されている。また制御回路２４０は、信号線Ｓ２４０を介しセンスアンプ２０４の動作／非動作を制御する他、書換えや読出し動作時に必要な電圧をメモリセルＴ２１０のドレインＳ２１３や基準セルＴ２５０のドレインＳ２５３に供給するとともに、信号線Ｓ２０３を介しアドレス指定回路２０３に対して書換えや読出し時に必要な電圧をメモリセルＴ２１０のゲートＳ２１０や基準セルＴ２５０のゲートＳ２５０に供給する事を制御する事が可能である。２０３はメモリセルＴ２１０や基準セルＴ２５０が存在するアドレスを指し示す事が出来るアドレス指定回路であり、書換えや読出し時に必要な電圧をメモリセルＴ２１０のゲートＳ２１０や基準セルＴ２５０のゲートＳ２５０に印加する事が可能である。Ｓ２０３はゲートＳ２１０やＳ２５０に書換えや読出しに必要な電圧を供給する事を可能とする信号線である。メモリセルＴ２１０や基準セルＴ２５０はフローティングゲート型のトランジスタで構成されている。

本実施形態の半導体記憶装置において、メモリセルＴ２１０に対する基本的な書込み動作、読出し動作は従来の半導体記憶装置と同様であり、説明を省略する。

図４は図３の構成におけるトランジスタの特性を示すものである。

２３０は図３の読出し時の判定電流を供給するトランジスタＴ２３０の電源電圧−電流特性であり、横軸がＳ２３２、すなわち電源電圧Ｖ２０１を表し、縦軸が電源電圧Ｖ２０１を変化させた時のソースＳ２３２−ドレインＳ２３３間に流れる判定電流を表している。又、２５０は図３の基準セルＴ２５０の特性を表している。横軸はＴ２５０のゲートＳ２５０にかかる電圧であり、電源電圧Ｖ２０１と同電圧である。又、縦軸はゲートＳ２５０にかける電圧を変化させた時のソースＳ２５２−ドレインＳ２５３間に流れる電流の特性を表している。

電源電圧Ｖ２０１がＶ２０の時、トランジスタＴ２３０が流す判定電流がＩ２３００、基準セルＴ２５０が流す事の出来る電流がＩ２５００である事を表している。同様に電源電圧Ｖ２０１がＶ２１の時、トランジスタＴ２３０が流す判定電流がＩ２３０１、基準セルＴ２５０が流す事の出来る電流がＩ２５０１である事を表している。

同様に電源電圧Ｖ２０１がＶ２２の時、トランジスタＴ２３０が流す判定電流がＩ２３０２、基準セルＴ２５０が流す事の出来る電流がＩ２５０２である事を表している。なおＶ２０＞Ｖ２１＞Ｖ２２であり、Ｖ２０は読出しを行う時の通常動作電圧であり、Ｖ２１は本メモリセルを構成する回路の動作が保証される下限動作電圧であり、Ｖ２２では本来動作させるべきでは無い非保証動作電圧を表している。また電流値はＶ２０においてＩ２５００＞Ｉ２３００、Ｖ２１においてＩ２５０１＞Ｉ２３０１、Ｖ２２においてＩ２３０２＞Ｉ２５０２の関係があるものとする。

すなわちＶ２０、Ｖ２１において基準セルＴ２５０は‘１’と判定され、Ｖ２２において基準セルＴ２５０は‘０’と判定される。

安定した電源電圧が供給されているかどうかが不明な環境下で書込みを実施する場合、基準セルＴ２５０の閾値電圧を読出し用のトランジスタＴ２３０の判定電流により判定を行う。アドレス指定回路２０３により基準セルＴ２５０、メモリ動作制御回路２０２により読出し時の判定電流を流すＴ２３０のトランジスタを選択させる。トランジスタＴ２３０のソースＳ２３２−ドレインＳ２３３間に流れる判定電流と基準セルＴ２５０のソースＳ２５２−ドレインＳ２５３間に流れる電流を電流検知型センスアンプ２０４により判定する。電源電圧Ｖ２０１がＶ２０の場合、Ｉ２５００＞Ｉ２３００となり基準セルＴ２５０は‘１’と判定される。同様にＶ２１の場合、Ｉ２５０１＞Ｉ２３０１となり基準セルＴ２５０は‘１’と判定される。Ｖ２２の場合、Ｉ２３０２＞Ｉ２５０２となり基準セルＴ２５０は‘０’と判定される。またセンスアンプ２０４による判定結果はレジスタ２０５に格納される。またレジスタ２０５の格納値が基準セルＴ２５０の閾値電圧を‘０’と判定した結果である場合、レジスタＴ２０５の出力信号Ｓ２０５はメモリ書込み動作制御回路２０２を停止させる事を可能とする。すなわち半導体記憶装置に供給される電源電圧が動作保証の下限電圧を下回った場合に書込み動作を停止させる事が可能となる。レジスタ２０５の格納値が基準セルＴ２５０の閾値電圧を‘１’と判定した結果である場合、レジスタＴ２０５の出力信号Ｓ２０５はメモリ書込み動作制御回路２０２を停止させる事はなく、書込み動作が行われる。

以上のように本実施形態によれば、半導体記憶装置の動作電圧が回路動作を保証出来る電圧範囲であるかどうかを判別する事が可能になり、動作保証範囲外の動作電圧である場合、メモリ動作を停止させ、データの信頼性を損なうメモリ書換え動作の危険性を未然に防ぐ事が可能となる。

（第３の実施の形態）
図５は本発明の第３の実施形態における半導体記憶装置（例えばフラッシュメモリ）の回路構成を示すものである。

Ｖ３０１は半導体記憶装置に供給される電源電圧、３０４は電流検知型のセンスアンプ、Ｔ３１０はＲＯＭを構成するメモリセル、Ｔ３５０は電源電圧判定の為の基準セルである。基準セルＴ３５０は、読出しの電源電圧下限値近傍の閾値レベルを持つメモリセル、すなわち、電源電圧Ｖ３０１の動作保証電圧範囲内であって、かつその範囲の下限値の近傍の閾値レベルを持つメモリセルである。Ｓ３５０は基準セルＴ３５０のゲートであり、Ｓ３５２は基準セルＴ３５０のソースであり、Ｓ３５３は基準セルＴ３５０のドレインでありセンスアンプ３０４に接続されている。Ｔ３２０はメモリセルＴ３１０の書込みを実施する時の閾値レベルを判定する為の判定電流を供給するトランジスタ、Ｔ３３０はメモリセルＴ３１０や基準セルＴ３５０の閾値レベルを判定する為の判定電流を供給するトランジスタである。Ｓ３３２はトランジスタＴ３３０のソースであり、電源電圧選択回路３０７に接続されている。Ｓ３３３はトランジスタＴ３３０のドレインであり、センスアンプ３０４に接続されている。Ｓ３０４はセンスアンプ３０４からの出力ラインであり、３０５は読出し用トランジスタＴ３３０の判定電流によりセンスアンプ３０４で判定された基準セルＴ３５０の判定結果を格納するレジスタである。Ｓ３０５はレジスタ３０５に格納の判定結果を昇圧回路３８１と電源電圧選択回路３０７に伝える信号線である。又、３０２はメモリ書込み動作を制御する回路であり、書込みレベル判定時はＴ３２０のトランジスタをＯＮさせ、読出し時はＴ３３０のトランジスタをＯＮさせる事が可能である。Ｓ３０２は制御回路３０２からの出力で、書換え時に必要な電圧を供給する事が出来る制御回路３４０を駆動する事が可能である。Ｓ３４０は書換え動作時にセンスアンプ３０４の動作／非動作を制御する信号線で、センスアンプ３０４に接続されている。また制御回路３４０は、信号線Ｓ３４０を介しセンスアンプ３０４の動作／非動作を制御する他、書換えや読出し動作時に必要な電圧をメモリセルＴ３１０のドレインＳ３１３や基準セルＴ３５０のドレインＳ３５３に供給するとともに、信号線Ｓ３０３を介しアドレス指定回路３０３に対して書換えや読出し時に必要な電圧をメモリセルＴ３１０のゲートＳ３１０や基準セルＴ３５０のゲートＳ３５０に供給する事を制御する事が可能である。３０３はメモリセルＴ３１０や基準セルＴ３５０が存在するアドレスを指し示す事が出来るアドレス指定回路であり、書換えや読出し時に必要な電圧をメモリセルＴ３１０のゲートＳ３１０や基準セルＴ３５０のゲートＳ３５０に印加する事が可能である。Ｓ３０３はゲートＳ３１０やＳ３５０に書換えや読出しに必要な電圧を供給する事を可能とする信号線である。メモリセルＴ３１０や基準セルＴ３５０はフローティングゲート型のトランジスタで構成されている。

３８１は電源電圧Ｖ３０１をＸ倍（例えば１．２倍程度）に昇圧させる昇圧回路であり、レジスタ３０５に格納の判定結果により昇圧動作のＯＮ／ＯＦＦが可能となる。Ｖ３８１は電源電圧Ｖ３０１をＸ倍に昇圧した電位であり、電源電圧選択回路３０７に接続される。３０７はトランジスタＴ３２０やＴ３３０のソース電位として、電源電圧３０１と昇圧電位Ｖ３８１のいずれかをＳ３０５の信号により選択し供給する事が可能な電源電圧選択回路である。なお、Ｓ３０５がディスエーブルの時はトランジスタＴ３２０、Ｔ３３０のソースには電源電圧Ｖ３０１が供給されるものとする。

本実施形態の半導体記憶装置において、メモリセルＴ３１０に対する基本的な書込み動作、読出し動作は従来の半導体記憶装置と同様であり、説明を省略する。

図６は図５の構成におけるトランジスタの特性を示すものである。

３３０は図５の読出し時の判定電流を供給するトランジスタＴ３３０の電源電圧−電流特性であり、横軸がソース電位Ｓ３３２を表し、縦軸がソース電位Ｓ３３２を変化させた時のソースＳ３３２−ドレインＳ３３３間に流れる判定電流を表している。又、３５０は図５の基準セルＴ３５０の特性を表している。横軸はＴ３５０のゲートＳ３５０にかかる電圧であり、ソース電位Ｓ３３２と同電圧である。又、縦軸はゲートＳ３５０にかける電圧を変化させた時のソースＳ３５２−ドレインＳ３５３間に流れる電流の特性を表している。

ソース電位Ｓ３３２がＶ３０の時、トランジスタＴ３３０が流す判定電流がＩ３３００、基準セルＴ３５０が流す事の出来る電流がＩ３５００である事を表している。同様にソース電位がＶ３１の時、トランジスタＴ３３０が流す判定電流がＩ３３０１、基準セルＴ３５０が流す事の出来る電流がＩ３５０１である事を表している。

同様にソース電位がＶ３２の時、トランジスタＴ３３０が流す判定電流がＩ３３０２、基準セルＴ３５０が流す事の出来る電流がＩ３５０２である事を表している。なおＶ３０＞Ｖ３１＞Ｖ３２であり、Ｖ３０は読出しを行う時の通常動作電圧であり、Ｖ３１は本メモリセルを構成する回路の動作が保証される下限動作電圧であり、Ｖ３２では本来動作させるべきでは無い非保証動作電圧を表している。また電流値はＶ３０においてＩ３５００＞Ｉ３３００、Ｖ３１においてＩ３５０１＞Ｉ３３０１、Ｖ３２においてＩ３３０２＞Ｉ３５０２の関係があるものとする。

すなわちＶ３０、Ｖ３１において基準セルＴ３５０は‘１’と判定され、Ｖ３２において基準セルＴ３５０は‘０’と判定される。

安定した電源電圧が供給されているかどうかが不明な環境下で書込みを実施する場合、基準セルＴ３５０の閾値電圧を読出し用のトランジスタＴ３３０の判定電流により判定を行う。アドレス指定回路３０３により基準セルＴ３５０、メモリ動作制御回路３０２により読出し時の判定電流を流すＴ３３０のトランジスタを選択させる。トランジスタＴ３３０のソースＳ３３２−ドレインＳ３３３間に流れる判定電流と基準セルＴ３５０のソースＳ３５２−ドレインＳ３５３間に流れる電流を電流検知型センスアンプ３０４により判定する。電源電圧Ｖ３０１がＶ３０の場合、Ｉ３５００＞Ｉ３３００となり基準セルＴ３５０は‘１’と判定される。同様にＶ３１の場合、Ｉ３５０１＞Ｉ３３０１となり基準セルＴ３５０は‘１’と判定される。Ｖ３２の場合、Ｉ３３０２＞Ｉ３５０２となり基準セルＴ３５０は‘０’と判定される。またセンスアンプ３０４による判定結果はレジスタ３０５に格納される。またレジスタ３０５の格納値が基準セルＴ３５０の閾値電圧を‘０’と判定した結果である場合、レジスタＴ３０５の出力信号Ｓ３０５はイネーブルとなり、昇圧回路３８１を動作させる。また、Ｓ３０５がイネーブルになると電源電圧選択回路３０７はＳ３０５のイネーブル信号を受けてトランジスタＴ３２０に供給するソース電位を昇圧電位Ｖ３８１に切替える。この結果、電源電圧が降下した時でも、書込みを実施するにあたり判定電流を供給するトランジスタＴ３２０のソース電位にはＶ３１以上の動作保証範囲内の電位が供給される。

以上のように本実施形態によれば、半導体記憶装置の動作電圧が回路動作を保証出来る電圧範囲であるかどうかを判別する事が可能になり、動作保証範囲外の動作電圧である場合、メモリを動作させる保証電源電圧まで昇圧した電圧をメモリ動作回路に供給する事により、保証電圧範囲内と同等の条件下でメモリ書換え動作を実現する事が可能となる。

（第４の実施の形態）
図７は本発明の第４の実施形態における半導体記憶装置（例えばフラッシュメモリ）の回路構成を示すものである。

Ｖ４０１は半導体記憶装置に供給される電源電圧、４０４は電流検知型のセンスアンプ、Ｔ４１０はＲＯＭを構成するメモリセル、Ｔ４５０、Ｔ４６０は電源電圧判定の為の基準セルである。基準セルＴ４５０、Ｔ４６０は、読出しの電源電圧下限値近傍の閾値レベルを持つメモリセル、すなわち、電源電圧Ｖ４０１の動作保証電圧範囲内であって、かつその範囲の下限値の近傍の閾値レベルを持つメモリセルである。Ｓ４５０は基準セルＴ４５０のゲートであり、Ｓ４５２は基準セルＴ４５０のソースであり、Ｓ４５３は基準セルＴ４５０のドレインでありセンスアンプ４０４に接続されている。Ｓ４６０は基準セルＴ４６０のゲートであり、Ｓ４６２は基準セルＴ４６０のソースであり、Ｓ４６３は基準セルＴ４６０のドレインでありセンスアンプ４０４に接続されている。Ｔ４２０はメモリセルＴ４１０の書込みを実施する時の閾値レベルを判定する為の判定電流を供給するトランジスタ、Ｔ４３０はメモリセルＴ４１０や基準セルＴ４５０の閾値レベルを判定する為の判定電流を供給するトランジスタである。Ｓ４３２はトランジスタＴ４３０のソースであり、電源電圧選択回路４０７に接続されている。Ｓ４３３はトランジスタＴ４３０のドレインであり、センスアンプ４０４に接続されている。Ｓ４０４はセンスアンプ４０４からの出力ラインであり、４０５は読出し用トランジスタＴ４３０の判定電流によりセンスアンプ４０４で判定された基準セルＴ４５０の判定結果を格納するレジスタである。Ｓ４０５はレジスタ４０５に格納の判定結果を伝える信号線で昇圧回路４８１と電源電圧選択回路４０７に接続されている。４０６は読出し用トランジスタＴ４３０の判定電流によりセンスアンプ４０４で判定された基準セルＴ４６０の判定結果を格納するレジスタである。Ｓ４０６はレジスタ４０６に格納の判定結果を伝える信号線で昇圧回路４８２と電源電圧選択回路４０７に接続されている。又、４０２はメモリ書込み動作を制御する回路であり、書込みレベル判定時はＴ４２０のトランジスタをＯＮさせ、読出し時はＴ４３０のトランジスタをＯＮさせる事が可能である。Ｓ４０２は制御回路４０２からの出力で、書換え時に必要な電圧を供給する事が出来る制御回路４４０を駆動する事が可能である。Ｓ４４０は書換え動作時にセンスアンプ４０４の動作／非動作を制御する信号線で、センスアンプ４０４に接続されている。また制御回路４４０は、信号線Ｓ４４０を介しセンスアンプ４０４の動作／非動作を制御する他、書換えや読出し動作時に必要な電圧をメモリセルＴ４１０のドレインＳ４１３や基準セルＴ４５０のドレインＳ４５３、基準セルＴ４６０のドレインＳ４６３に供給するとともに、信号線Ｓ４０３を介しアドレス指定回路４０３に対して書換えや読出し時に必要な電圧をメモリセルＴ４１０のゲートＳ４１０や基準セルＴ４５０のゲートＳ４５０、基準セルＴ４６０のゲートＳ４６０に供給する事を制御する事が可能である。４０３はメモリセルＴ４１０や基準セルＴ４５０、Ｔ４６０が存在するアドレスを指し示す事が出来るアドレス指定回路であり、書換えや読出し時に必要な電圧をメモリセルＴ４１０のゲートＳ４１０や基準セルＴ４５０のゲートＳ４５０、基準セルＴ４６０のゲートＳ４６０に印加する事が可能である。Ｓ４０３はゲートＳ４１０やＳ４５０、Ｓ４６０に書換えや読出しに必要な電圧を供給する事を可能とする信号線である。メモリセルＴ４１０や基準セルＴ４５０、Ｔ４６０はフローティングゲート型のトランジスタで構成されている。

４８１は電源電圧Ｖ４０１をＸ１倍（例えば１．１倍）に昇圧させる昇圧回路であり、４８２は昇圧回路４８１で昇圧された電位Ｖ４８１をさらにＸ２倍（例えば１．１倍）に昇圧させる昇圧回路である。レジスタ４０５に格納の判定結果により昇圧回路４８１の動作のＯＮ／ＯＦＦが可能となり、レジスタ４０６に格納の判定結果により昇圧回路４８２の動作のＯＮ／ＯＦＦが可能となり、Ｖ４８１は電源電圧Ｖ４０１をＸ１倍に昇圧した電位であり、電源電圧選択回路４０７と昇圧回路４８２に接続される。Ｖ４８２は昇圧電位Ｖ４８１をＸ２倍に昇圧した電位であり、電源電圧選択回路４０７に接続される。４０７はトランジスタＴ４２０やＴ４３０のソース電位として、電源電圧４０１と昇圧電位Ｖ４８１、Ｖ４８２のいずれかをＳ４０５、Ｓ４０６の信号により選択し供給する事が可能な電源電圧選択回路である。Ｓ４０５、Ｓ４０６と選択される電圧Ｖ４０１、Ｖ４８１、Ｖ４８２の関係は表１に示す通りである。

本実施形態の半導体記憶装置において、メモリセルＴ４１０に対する基本的な書込み動作、読出し動作は従来の半導体記憶装置と同様であり、説明を省略する。

図８は図７の構成におけるトランジスタの特性を示すものである。

４３０は図７の読出し時の判定電流を供給するトランジスタＴ４３０の電源電圧−電流特性であり、横軸がソース電位Ｓ４３２を表し、縦軸がソース電位Ｓ４３２を変化させた時のソースＳ４３２−ドレインＳ４３３間に流れる判定電流を表している。又、４５０は図７の基準セルＴ４５０の特性を表している。横軸はＴ４５０のゲートＳ４５０にかかる電圧であり、ソース電位Ｓ４３２と同電圧である。又、縦軸はゲートＳ４５０にかける電圧を変化させた時のソースＳ４５２−ドレインＳ４５３間に流れる電流の特性を表している。又、４６０は図７の基準セルＴ４６０の特性を表している。横軸はＴ４６０のゲートＳ４６０にかかる電圧であり、ソース電位Ｓ４３２と同電圧である。又、縦軸はゲートＳ４６０にかける電圧を変化させた時のソースＳ４６２−ドレインＳ４６３間に流れる電流の特性を表している。

ソース電位Ｓ４３２がＶ４０の時、トランジスタＴ４３０が流す判定電流がＩ４３００、基準セルＴ４５０が流す事の出来る電流がＩ４５００、基準セルＴ４６０が流す事が出来る電流がＩ４６００である事を表している。

同様にソース電位がＶ４１の時、トランジスタＴ４３０が流す判定電流がＩ４３０１、基準セルＴ４５０が流す事の出来る電流がＩ４５０１、基準セルＴ４６０が流す事の出来る電流がＩ４６０１である事を表している。

同様にソース電位がＶ４２の時、トランジスタＴ４３０が流す判定電流がＩ４３０２、基準セルＴ４５０が流す事の出来る電流がＩ４５０２、基準セルＴ４６０が流す事の出来る電流がＩ４６０２である事を表している。なおＶ４０＞Ｖ４１＞Ｖ４２であり、Ｖ４０は読出しを行う時の通常動作電圧であり、Ｖ４１は本メモリセルを構成する回路の動作が保証される下限動作電圧であり、Ｖ４２では本来動作させるべきでは無い非保証動作電圧を表している。また電流値はＶ４０においてＩ４６００＞Ｉ４５００＞Ｉ４３００、Ｖ４１においてＩ４６０１＞Ｉ４３０１＞Ｉ４５０１、Ｖ４２においてＩ４３０２＞Ｉ４６０２＞Ｉ４５０２の関係があるものとする。

すなわちＶ４０において基準セルＴ４５０、Ｔ４６０は共に‘１’と判定され、Ｖ４１において基準セルＴ４５０は‘０’、Ｔ４６０は‘１’と判定され、Ｖ４２において基準セルＴ４５０、Ｔ４６０は共に‘０’と判定される。

安定した電源電圧が供給されているかどうかが不明な環境下で書込みを実施する場合、基準セルＴ４５０の閾値電圧を読出し用のトランジスタＴ４３０の判定電流により判定を行う。アドレス指定回路４０３により基準セルＴ４５０、メモリ動作制御回路４０２により読出し時の判定電流を流すＴ４３０のトランジスタを選択させる。トランジスタＴ４３０のソースＳ４３２−ドレインＳ４３３間に流れる判定電流と基準セルＴ４５０のソースＳ４５２−ドレインＳ４５３間に流れる電流を電流検知型センスアンプ４０４により判定する。続いて、基準セルＴ４６０の閾値電圧を読出し用のトランジスタＴ４３０の判定電流により判定を行う。アドレス指定回路４０３により基準セルＴ４６０、メモリ動作制御回路４０２により読出し時の判定電流を流すＴ４３０のトランジスタを選択させる。トランジスタＴ４３０のソースＳ４３２−ドレインＳ４３３間に流れる判定電流と基準セルＴ４６０のソースＳ４６２−ドレインＳ４６３間に流れる電流を電流検知型センスアンプ４０４により判定する。

電源電圧Ｖ４０１がＶ４０の場合、Ｉ４６００＞Ｉ４５００＞Ｉ４３００となり基準セルＴ４５０、Ｔ４６０は共に‘１’と判定される。同様にＶ４１の場合、Ｉ４６０１＞Ｉ４３０１＞Ｉ４５０１となり基準セルＴ４５０は‘０’、Ｔ４６０は‘１’と判定される。Ｖ４２の場合、Ｉ４３０２＞Ｉ４６０２＞Ｉ４５０２となり基準セルＴ４５０、Ｔ４６０は共に‘０’と判定される。また基準セルＴ４５０の判定結果はレジスタ４０５に格納され、基準セルＴ４６０の判定結果はレジスタ４０６に格納される。

そして、レジスタ４０５の格納値が基準セルＴ４５０の閾値電圧を‘０’と判定した結果である場合、レジスタ４０５の出力信号Ｓ４０５はイネーブルとなり、昇圧回路４８１を動作させる。またレジスタ４０６の格納値が基準セルＴ４６０の閾値電圧を‘０’と判定した結果である場合、レジスタ４０６の出力信号Ｓ４０６はイネーブルとなり、昇圧回路４８２を動作させる。また、Ｓ４０５がイネーブルになると電源電圧選択回路４０７はＳ４０５のイネーブル信号を受けてトランジスタＴ４２０に供給するソース電位を昇圧電位Ｖ４８１に切替える。また、Ｓ４０６がイネーブルになると電源電圧選択回路４０７はＳ４０６のイネーブル信号を受けてトランジスタＴ４２０に供給するソース電位を昇圧電位Ｖ４８２に切替える。この結果、電源電圧が降下した時でも、書込みを実施するにあたり判定電流を供給するトランジスタＴ４２０のソース電位はＶ４１以上の動作保証範囲内の電位が供給される事になり、保証動作電圧範囲内の判定電流が供給される事になり、閾値電圧の信頼性を保つ事が可能になる。

以上のように本実施形態によれば、半導体記憶装置の動作電圧が回路動作を保証出来る電圧範囲であるかどうか、かつ電圧降下の程度を判別する事が可能になり、動作保証範囲外の動作電圧である場合、メモリを動作させる保証電圧範囲内まで昇圧した電圧をメモリ動作回路に供給、あるいは電圧降下が検知された時点で一定レベルまで昇圧電圧をメモリ動作回路に供給する事が可能になり、保証電圧範囲内の動作させたい電圧でメモリ書換え動作を実現する事が可能となる。

なお、本実施形態では、基準セルを２個、基準セルの読出し判定結果を格納するレジスタを２個、レジスタの値を受けて動作する昇圧回路を２個設定したが、各々Ｎ個（Ｎは３以上）の場合も同様にして構成できる。

本発明は、不安定な電源電圧の動作環境下におけるデータ書き換え動作の信頼性を保証すること等を可能にする半導体記憶装置等として有用である。

本発明の第１の実施形態における半導体記憶装置の回路図本発明の第１の実施形態における半導体記憶装置のトランジスタ特性図本発明の第２の実施形態における半導体記憶装置の回路図本発明の第２の実施形態における半導体記憶装置のトランジスタ特性図本発明の第３の実施形態における半導体記憶装置の回路図本発明の第３の実施形態における半導体記憶装置のトランジスタ特性図本発明の第４の実施形態における半導体記憶装置の回路図本発明の第４の実施形態における半導体記憶装置のトランジスタ特性図従来の半導体記憶装置の回路図従来の半導体記憶装置のトランジスタ特性図

符号の説明

Ｖ１０１半導体記憶装置に供給される電源電圧
１０２書込み、読出し時の判定電流を供給するトランジスタを選択する事が可能なメモリ書込み動作制御回路
Ｓ１０２書換え、読出し時に必要な電圧を供給する回路を駆動する信号ライン
１０３セルが存在するアドレスを指定するアドレス指定回路
Ｓ１０３Ｓ１１０、Ｓ１５０に必要な電圧を供給する事を許可する信号ライン
１０４セルの閾値電圧を判定する電流センス型のセンスアンプ
Ｓ１０４センスアンプ１０４の判定結果をレジスタ１０５に伝える信号ライン
１０５セル判定結果を格納するレジスタ
Ｓ１０５レジスタ１０５の出力信号
Ｔ１１０ＲＯＭを構成するメモリセル
Ｓ１１０メモリセルＴ１１０のゲート
Ｓ１１２メモリセルＴ１１０のソース
Ｓ１１３メモリセルＴ１１０のドレイン
Ｔ１２０書込み判定電流を供給するトランジスタ
Ｓ１２０トランジスタＴ１２０のゲート
Ｔ１３０読出し判定電流を供給するトランジスタ
Ｓ１３０トランジスタＴ１３０のゲート
Ｓ１３２トランジスタＴ１３０のソース
Ｓ１３３トランジスタＴ１３０のドレイン
１４０Ｓ１４０、Ｓ１０３の信号線を制御する回路
Ｓ１４０書換え時にセンスアンプ１０４の動作を制御する信号線
Ｔ１５０動作電源電圧の状態を比較する為の動作下限電圧近傍の閾値電圧を持つトランジスタ
Ｓ１５０トランジスタＴ１５０のゲート
Ｓ１５２トランジスタＴ１５０のソース
Ｓ１５３トランジスタＴ１５０のドレイン
１３０読出し判定電流を供給するトランジスタの電圧−電流特性
１５０Ｔ１５０のゲート電圧−ソースドレイン間電流特性
Ｖ１０回路に供給される通常動作電源電圧
Ｖ１１動作保証電圧下限値
Ｖ１２非保証動作電圧
Ｉ１３００Ｖ１０時にＴ１３０が流す電流値
Ｉ１３０１Ｖ１１時にＴ１３０が流す電流値
Ｉ１３０２Ｖ１２時にＴ１３０が流す電流値
Ｉ１５００Ｖ１０時にＴ１５０が流す電流値
Ｉ１５０１Ｖ１１時にＴ１５０が流す電流値
Ｉ１５０２Ｖ１２時にＴ１５０が流す電流値
Ｖ２０１半導体記憶装置に供給される電源電圧
２０２書込み、読出し時の判定電流を供給するトランジスタを選択する事が可能なメモリ書込み動作制御回路
Ｓ２０２書換え、読出し時に必要な電圧を供給する回路を駆動する信号ライン
２０３セルが存在するアドレスを指定するアドレス指定回路
Ｓ２０３Ｓ２１０、Ｓ２５０に必要な電圧を供給する事を許可する信号ライン
２０４セルの閾値電圧を判定する電流センス型のセンスアンプ
Ｓ２０４センスアンプ２０４の判定結果をレジスタ２０５に伝える信号ライン
２０５セル判定結果を格納するレジスタ
Ｓ２０５Ｔ２５０が‘０’と判定された時にイネーブルとなる信号線
Ｔ２１０ＲＯＭを構成するメモリセル
Ｓ２１０メモリセルＴ２１０のゲート
Ｓ２１２メモリセルＴ２１０のソース
Ｓ２１３メモリセルＴ２１０のドレイン
Ｔ２２０書込み判定電流を供給するトランジスタ
Ｓ２２０トランジスタＴ２２０のゲート
Ｔ２３０読出し判定電流を供給するトランジスタ
Ｓ２３０トランジスタＴ２３０のゲート
Ｓ２３２トランジスタＴ２３０のソース
Ｓ２３３トランジスタＴ２３０のドレイン
２４０Ｓ２４０、Ｓ２０３の信号線を制御する回路
Ｓ２４０書換え時にセンスアンプ２０４の動作を制御する信号線
Ｔ２５０動作電源電圧の状態を比較する為の動作下限電圧近傍の閾値電圧を持つトランジスタ
Ｓ２５０トランジスタＴ２５０のゲート
Ｓ２５２トランジスタＴ２５０のソース
Ｓ２５３トランジスタＴ２５０のドレイン
２３０読出し判定電流を供給するトランジスタの電圧−電流特性
２５０Ｔ２５０のゲート電圧−ソースドレイン間電流特性
Ｖ２０回路に供給される通常動作電源電圧
Ｖ２１動作保証電圧下限値
Ｖ２２非保証動作電圧
Ｉ２３００Ｖ２０時にＴ２３０が流す電流値
Ｉ２３０１Ｖ２１時にＴ２３０が流す電流値
Ｉ２３０２Ｖ２２時にＴ２３０が流す電流値
Ｉ２５００Ｖ２０時にＴ２５０が流す電流値
Ｉ２５０１Ｖ２１時にＴ２５０が流す電流値
Ｉ２５０２Ｖ２２時にＴ２５０が流す電流値
Ｖ３０１半導体記憶装置に供給される電源電圧
３０２書込み、読出し時の判定電流を供給するトランジスタを選択する事が可能なメモリ書込み動作制御回路
Ｓ３０２書換え、読出し時に必要な電圧を供給する回路を駆動する信号ライン
３０３セルが存在するアドレスを指定するアドレス指定回路
Ｓ３０３Ｓ３１０、Ｓ３５０に必要な電圧を供給する事を許可する信号ライン
３０４セルの閾値電圧を判定する電流センス型のセンスアンプ
Ｓ３０４センスアンプ３０４の判定結果をレジスタ３０５に伝える信号ライン
３０５セル判定結果を格納するレジスタ
Ｓ３０５Ｔ３５０が‘０’と判定された時にイネーブルとなる信号線
３０７Ｔ３２０、Ｔ３３０のソース電位を選択する事が可能な電源電圧選択回路
３８１昇圧回路
Ｖ３８１３８１で昇圧された電圧
Ｔ３１０ＲＯＭを構成するメモリセル
Ｓ３１０メモリセルＴ３１０のゲート
Ｓ３１２メモリセルＴ３１０のソース
Ｓ３１３メモリセルＴ３１０のドレイン
Ｔ３２０書込み判定電流を供給するトランジスタ
Ｓ３２０トランジスタＴ３２０のゲート
Ｔ３３０読出し判定電流を供給するトランジスタ
Ｓ３３０トランジスタＴ３３０のゲート
Ｓ３３２トランジスタＴ３３０のソース
Ｓ３３３トランジスタＴ３３０のドレイン
３４０Ｓ３４０、Ｓ３０３の信号線を制御する回路
Ｓ３４０書換え時にセンスアンプ３０４の動作を制御する信号線
Ｔ３５０動作電源電圧の状態を比較する為の動作下限電圧近傍の閾値電圧を持つトランジスタ
Ｓ３５０トランジスタＴ３５０のゲート
Ｓ３５２トランジスタＴ３５０のソース
Ｓ３５３トランジスタＴ３５０のドレイン
３３０読出し判定電流を供給するトランジスタの電圧−電流特性
３５０Ｔ３５０のゲート電圧−ソースドレイン間電流特性
Ｖ３０回路に供給される通常動作電源電圧
Ｖ３１動作保証電圧下限値
Ｖ３２非保証動作電圧
Ｉ３３００Ｖ３０時にＴ３３０が流す電流値
Ｉ３３０１Ｖ３１時にＴ３３０が流す電流値
Ｉ３３０２Ｖ３２時にＴ３３０が流す電流値
Ｉ３５００Ｖ３０時にＴ３５０が流す電流値
Ｉ３５０１Ｖ３１時にＴ３５０が流す電流値
Ｉ３５０２Ｖ３２時にＴ３５０が流す電流値
Ｖ４０１半導体記憶装置に供給される電源電圧
４０２書込み、読出し時の判定電流を供給するトランジスタを選択する事が可能なメモリ書込み動作制御回路
Ｓ４０２書換え、読出し時に必要な電圧を供給する回路を駆動する信号ライン
４０３セルが存在するアドレスを指定するアドレス指定回路
Ｓ４０３Ｓ４１０、Ｓ４５０、Ｓ４６０に必要な電圧を供給する事を許可する信号ライン
４０４セルの閾値電圧を判定する電流センス型のセンスアンプ
Ｓ４０４センスアンプ４０４の判定結果をレジスタ４０５、４０６に伝える信号ライン
４０５Ｔ４５０の判定結果を格納するレジスタ
４０６Ｔ４６０の判定結果を格納するレジスタ
Ｓ４０５Ｔ４５０が‘０’と判定された時にイネーブルとなる信号線
Ｓ４０６Ｔ４６０が‘０’と判定された時にイネーブルとなる信号線
４０７Ｔ４２０、Ｔ４３０のソース電位を選択する事が可能な電源電圧選択回路
４８１昇圧回路
Ｖ４８１４８１で昇圧された電圧
４８２昇圧回路
Ｖ４８２４８２で昇圧された電圧
Ｔ４１０ＲＯＭを構成するメモリセル
Ｓ４１０メモリセルＴ４１０のゲート
Ｓ４１２メモリセルＴ４１０のソース
Ｓ４１３メモリセルＴ４１０のドレイン
Ｔ４２０書込み判定電流を供給するトランジスタ
Ｓ４２０トランジスタＴ４２０のゲート
Ｔ４３０読出し判定電流を供給するトランジスタ
Ｓ４３０トランジスタＴ４３０のゲート
Ｓ４３２トランジスタＴ４３０のソース
Ｓ４３３トランジスタＴ４３０のドレイン
４４０Ｓ４４０、Ｓ４０３の信号線を制御する回路
Ｓ４４０書換え時にセンスアンプ４０４の動作を制御する信号線
Ｔ４５０動作電源電圧の状態を比較する為の動作下限電圧近傍の閾値電圧を持つトランジスタ
Ｓ４５０トランジスタＴ４５０のゲート
Ｓ４５２トランジスタＴ４５０のソース
Ｓ４５３トランジスタＴ４５０のドレイン
４３０読出し判定電流を供給するトランジスタの電圧−電流特性
４５０Ｔ４５０のゲート電圧−ソースドレイン間電流特性
Ｖ４０回路に供給される通常動作電源電圧
Ｖ４１動作保証電圧下限値
Ｖ４２非保証動作電圧
Ｉ４３００Ｖ４０時にＴ４３０が流す電流値
Ｉ４３０１Ｖ４１時にＴ４３０が流す電流値
Ｉ４３０２Ｖ４２時にＴ４３０が流す電流値
Ｉ４５００Ｖ４０時にＴ４５０が流す電流値
Ｉ４５０１Ｖ４１時にＴ４５０が流す電流値
Ｉ４５０２Ｖ４２時にＴ４５０が流す電流値
Ｉ４６００Ｖ４０時にＴ４６０が流す電流値
Ｉ４６０１Ｖ４１時にＴ４６０が流す電流値
Ｉ４６０２Ｖ４２時にＴ４６０が流す電流値
Ｖ５０１半導体記憶装置に供給される電源電圧
５０２書込み、読出し時の判定電流を供給するトランジスタを選択する事が可能なメモリ書込み動作制御回路
Ｓ５０２書換え、読出し時に必要な電圧を供給する回路を駆動する信号ライン
５０３セルが存在するアドレスを指定するアドレス指定回路
Ｓ５０３Ｓ５１０に必要な電圧を供給する事を許可する信号ライン
５０３セルが存在するアドレスを指定するアドレス指定回路
５０４セルの閾値電圧を判定する電流センス型のセンスアンプ
Ｓ５０４センスアンプ５０４の判定結果を出力する信号ライン
Ｔ５１０ＲＯＭを構成するメモリセル
Ｓ５１０メモリセルＴ５１０のゲート
Ｓ５１２メモリセルＴ５１０のソース
Ｓ５１３メモリセルＴ５１０のドレイン
Ｔ５２０書込み時の判定電流を供給するトランジスタ
Ｓ５２０トランジスタＴ５２０のゲート
Ｔ５３０読出し時の判定電流を供給するトランジスタ
Ｓ５３０トランジスタＴ５３０のゲート
Ｓ５３２トランジスタＴ５３０のソース
Ｓ５３３トランジスタＴ５３０のドレイン
５４０Ｓ５４０、Ｓ５０３の信号線を制御する回路
Ｓ５４０書換え時にセンスアンプ５０４の動作を制御する信号線
５１０ａＴ５１０のゲート電圧−ソースドレイン間電流特性
５１０ｂＴ５１０のゲート電圧−ソースドレイン間電流特性
５２０書込み時の判定電流を供給するトランジスタＴ５２０の電圧−電流特性
Ｖ５０回路に供給される通常動作電源電圧
Ｖ５１非保証動作電源電圧
Ｉ５２００Ｖ５０時にＴ５２０が流す電流値
Ｉ５２０１Ｖ５１時にＴ５２０が流す電流値
Ｉ５３００Ｖ５０時にＴ５３０が流す電流値
Ｉ５３０１Ｖ５１時にＴ５３０が流す電流値
Ｉ５１００ａＶ５０時に５１０ａの状態にあるＴ５１０が流す電流値
Ｉ５１０１ａＶ５１時に５１０ａの状態にあるＴ５１０が流す電流値
Ｉ５１００ｂＶ５０時に５１０ｂの状態にあるＴ５１０が流す電流値
Ｉ５１０１ｂＶ５１時に５１０ｂの状態にあるＴ５１０が流す電流値

Claims

それぞれ保持データに応じた閾値電圧を持つ複数のメモリセルトランジスタと、
オン状態のときにそのときの電源電圧に応じた書込み判定用電流が流れる書込み判定用トランジスタと、
オン状態のときにそのときの電源電圧に応じた読出し判定用電流が流れる読出し判定用トランジスタとを備え、
データを書き込む際、前記データを書き込むメモリセルトランジスタのゲートに電源電圧を印加することにより前記データを書き込む前記メモリセルトランジスタを選択するとともに前記書込み判定用トランジスタをオンし、前記選択したメモリセルトランジスタに前記書込み判定用トランジスタに流れる書込み判定用電流に応じた電流を流すことによりデータの書込みを行い、
データを読み出す際、前記データを読み出すメモリセルトランジスタのゲートに電源電圧を印加することにより前記データを読み出すメモリセルトランジスタを選択するとともに前記読出し判定用トランジスタをオンし、前記選択したメモリセルトランジスタに流れる電流と前記読出し判定用トランジスタに流れる読出し判定用電流とを比較することによりデータの読出しを行い、
前記データの書込みおよび読出しが正しく行われる電源電圧の動作保証電圧範囲を有した半導体記憶装置であって、
前記動作保証電圧範囲の下限値近傍の閾値電圧を持つ基準セルトランジスタを設けるとともに、
前記基準セルトランジスタのゲートに電源電圧を印加することにより前記基準セルトランジスタを選択するとともに前記読出し判定用トランジスタをオンし、前記基準セルトランジスタに流れる電流と前記読出し判定用トランジスタに流れる読出し判定用電流とを比較し、前記電源電圧が前記動作保証電圧範囲内にあるか否かを判定する電源電圧判定手段を設けたことを特徴とする半導体記憶装置。
前記電源電圧判定手段により前記電源電圧が前記動作保証電圧範囲内にないと判定されたとき、前記データの書込みを行わないようにした請求項１記載の半導体記憶装置。
前記電源電圧判定手段により前記電源電圧が前記動作保証電圧範囲内になく、前記電源電圧が前記動作保証電圧範囲を下回ると判定されたとき、前記電源電圧を前記動作保証電圧範囲内となるように昇圧するようにした請求項１記載の半導体記憶装置。
前記データを書き込む際、前記データの書込みを行う前に、前記電源電圧判定手段により前記電源電圧が前記動作保証電圧範囲内になく、前記電源電圧が前記動作保証電圧範囲を下回ると判定されたとき、前記電源電圧を前記動作保証電圧範囲内となるように昇圧し、前記データの書込みを行うようにした請求項１記載の半導体記憶装置。