JP2005181142A

JP2005181142A - コモンバイアス回路

Info

Publication number: JP2005181142A
Application number: JP2003423357A
Authority: JP
Inventors: Hiroshi Saito; 浩齊藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-12-19
Filing date: 2003-12-19
Publication date: 2005-07-07

Abstract

【課題】差動電流増幅回路の入力リーク電流による磁気抵抗素子の中点におけるバイアス電圧オフセット変動を抑えたコモンバイアス回路を提供する。
【解決手段】差動電流増幅回路１の入力のリーク電流（ＩＢ１）と擬似差動増幅回路２の入力のリーク電流（ＩＢ２）と第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）と第３の抵抗（Ｒ３）と第４の抵抗（Ｒ４）とにおいて、Ｒ１＝Ｒ２，Ｒ３＝Ｒ４，Ｒ３×ＩＢ１＝２×Ｒ１×ＩＢ２なる関係をもたせることにより、磁気抵抗素子（ＲＭＲ）の中点の電位ＶＭをＶＭ＝０とする。
【選択図】図１

Description

本発明は、磁気抵抗素子の電位を定めるコモンバイアス回路に関するものである。

近年、ハードディスク装置の高速化の進展に伴い、プリアンプのリード方式が従来からあるシングルエンド型からディファレンシャル型へ移行しつつある。そのため、簡易な構成で、磁気抵抗素子の中点をＧＮＤの電位に設定する回路が求められている。

仮に、磁気抵抗素子の中点電位がＧＮＤから大きくずれると、ＧＮＤの電位になっているディスクと磁気抵抗素子の間の電界が強くなり、磁気抵抗素子の信頼性を低下させる可能性がある。

以下に従来のコモンバイアス回路について説明する。

図２は従来のコモンバイアス回路の一般的な構成を示す回路図である。

図２において、磁気抵抗素子（ＲＭＲ）の一端が擬似差動増幅回路２の入力と第６の抵抗Ｒ６に接続され、磁気抵抗素子（ＲＭＲ）の他端が擬似差動増幅回路２の他方の入力と他端を第１の電源電圧Ｖ_ＣＣに接続された第１の電流源Ｉ１と第５の抵抗Ｒ５と差動電流増幅回路１の出力に接続され、第５の抵抗Ｒ５の他端が入力の一方を接地された差動電流増幅回路１の入力と第６の抵抗Ｒ６に接続され、第６の抵抗Ｒ６の他方が他端を第２の電源電圧Ｖ_ＥＥに接続された第２の電流源Ｉ２と磁気抵抗素子（ＲＭＲ）の他方に接続されている。

以上のように構成されたコモンバイアス回路について、以下、その動作を説明する。

図２において、差動電流増幅回路１は一方の入力を接地され、他方の入力に対して負帰還を構成しているため、その入力端子は仮想接地される。この入力端子は第５の抵抗Ｒ５と第６の抵抗Ｒ６によって磁気抵抗素子（ＲＭＲ）の中点電位になるように分圧されている。したがって、磁気抵抗素子（ＲＭＲ）の中点がＧＮＤの電位にバイアスされる。

しかしながら、前記従来の構成では、差動電流増幅回路１の入力のリーク電流（ＩＢ１）が第５の抵抗Ｒ５と第６の抵抗Ｒ６により電圧降下を発生させ、それが磁気抵抗素子（ＲＭＲ）の中点電位をＧＮＤの電位からずらし、オフセットを発生させる原因になっていた。差動電流増幅回路１の入力のリーク電流（ＩＢ１）は、主にトランジスタのベース電流なので、素子バラツキあるいは温度変動に対して合わせこむことが難しかった。

本発明は、前記従来の問題点を解決するものであり、簡易な構成により、素子バラツキあるいは温度変動に対して、差動電流増幅回路の入力におけるリーク電流（ＩＢ１）によるオフセットの発生の少ないコモンバイアス回路を提供することを目的とする。

前記目的を達成するために、本発明のコモンバイアス回路は、図１に示すごとく、磁気抵抗素子の一端が擬似差動増幅回路の入力と第１の抵抗に接続され、前記磁気抵抗素子の他端が前記擬似差動増幅回路の他方の入力と第２の抵抗に接続され、前記第１の抵抗の他方が他端を第１の電源電圧に接続された第１の電流源と第３の抵抗と差動電流増幅回路の出力に接続され、前記第１の抵抗の他端が入力の一方を接地された前記差動電流増幅回路の入力と第４の抵抗に接続され、前記第４の抵抗の他方が他端を第２の電源電圧に接続された第２の電流源と前記第２の抵抗の他方に接続され、前記差動電流増幅回路の入力のリーク電流（ＩＢ１）と前記擬似差動増幅回路の入力のリーク電流（ＩＢ２）と前記第１の抵抗（Ｒ１）と前記第２の抵抗（Ｒ２）と前記第３の抵抗（Ｒ３）と前記第４の抵抗（Ｒ４）とにおいて、Ｒ１＝Ｒ２，Ｒ３＝Ｒ４，ＩＢ１×Ｒ３＝２×ＩＢ２×Ｒ１なる関係をもたせたことを特徴とする。

前記構成の本発明によれば、簡易な構成であり、素子バラツキあるいは温度変動に対して差動電流増幅回路の入力におけるリーク電流（ＩＢ１）によるオフセットの発生が少ないコモンバイアス回路を提供することができる。

本発明によれば、差動電流増幅回路の入力リーク電流による磁気抵抗素子の中点におけるバイアス電圧オフセット変動を抑えたコモンバイアス回路を実現することができる。

以下、本発明の実施形態について、図面を参照しながら説明する。

図１は本発明の実施形態のコモンバイアス回路の構成を示す回路図である。なお、図２にて説明した部材に対応する部材には同一符号を付した。

図１において、ＲＭＲは磁気抵抗素子、Ｒ１，Ｒ２，Ｒ３，Ｒ４は抵抗、Ｉ１，Ｉ２は定電流源、１は差動電流増幅回路、２は擬似差動増幅回路、ＩＢ１，ＩＢ２は入力リーク電流である。

差動電流増幅回路１の入力のリーク電流（ＩＢ１）と擬似差動増幅回路２の入力のリーク電流（ＩＢ２）と第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）と第３の抵抗（Ｒ３）と第４の抵抗（Ｒ４）とに、（数１）の関係をもたせる。

これにより、磁気抵抗素子（ＲＭＲ）の中点の電位ＶＭはＶＭ＝０になる。

このことを図１を参照し、かつ計算式に基づいて説明する。

抵抗Ｒ１に流れる電流をＩｃ、抵抗Ｒ３に流れる電流をＩｄとすると、磁気抵抗素子（ＲＭＲ）の中点の電位ＶＭは（数２）となる。

また、抵抗Ｒ１と抵抗Ｒ３及び抵抗Ｒ２と抵抗Ｒ４は、それぞれ一方で接続されていて同電位になっているため（数３）が成立する。

ここで、Ｒ１＝Ｒ２，Ｒ３＝Ｒ４とすると、（数３）の式は（数４）となる。

（数４）の式を（数２）の式に代入すると、（数５）となる。

したがって、Ｒ４×ＩＢ１＝２×Ｒ２×ＩＢ２、またはＲ３×ＩＢ１＝２×Ｒ１×ＩＢ２のとき、ＶＭ＝０になる。

このように本実施形態では、簡易な構成でありながら、差動電流増幅回路の入力のリーク電流（ＩＢ１）による磁気抵抗素子（ＲＭＲ）の中点におけるオフセット電圧を小さく抑えることが可能になる。また、本実施形態の構成は、素子バラツキあるいは温度変動に対しても安定して動作させることが可能である。

本発明は、磁気信号再生用磁気抵抗素子で、磁気記録媒体から読み出した情報を増幅するハードディスク用ディファレンシャル型プリアンプの磁気抵抗素子の電位を定めるコモンバイアス回路に適用して有効である。

本発明の実施形態におけるコモンバイアス回路の回路図従来のコモンバイアス回路の回路図

符号の説明

ＲＭＲ磁気抵抗素子
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６抵抗
Ｉ１，Ｉ２定電流源
１差動電流増幅回路
２擬似差動増幅回路
ＩＢ１，ＩＢ２入力リーク電流

Claims

磁気抵抗素子の一端が擬似差動増幅回路の入力と第１の抵抗に接続され、前記磁気抵抗素子の他端が前記擬似差動増幅回路の他方の入力と第２の抵抗に接続され、前記第１の抵抗の他方が他端を第１の電源電圧に接続された第１の電流源と第３の抵抗と差動電流増幅回路の出力に接続され、前記第１の抵抗の他端が入力の一方を接地された前記差動電流増幅回路の入力と第４の抵抗に接続され、前記第４の抵抗の他方が他端を第２の電源電圧に接続された第２の電流源と前記第２の抵抗の他方に接続され、前記差動電流増幅回路の入力のリーク電流（ＩＢ１）と前記擬似差動増幅回路の入力のリーク電流（ＩＢ２）と前記第１の抵抗（Ｒ１）と前記第２の抵抗（Ｒ２）と前記第３の抵抗（Ｒ３）と前記第４の抵抗（Ｒ４）とにおいて、Ｒ１＝Ｒ２，Ｒ３＝Ｒ４，ＩＢ１×Ｒ３＝２×ＩＢ２×Ｒ１なる関係をもたせたことを特徴とするコモンバイアス回路。