JP2005141741A - メモリシステムおよび方法 - Google Patents

Abstract

【課題】
メモリモジュールのチップ間配線に使用されるバイアの数を削減し、基板スペースの有効利用を図るとともに、信号品質を向上させること。
【解決手段】
メモリシステムおよび記憶方法について説明する。一実施形態において、回路基板３０２は表面と裏面とを有する。複数のピンを有する少なくとも１つのメモリデバイス３０８を回路基板の表面に取り付ける。複数のピンを有する少なくとも１つの他のメモリデバイス３１０を回路基板の裏面に取り付ける。それらのメモリデバイスは、一方のメモリデバイスの少なくとも一部のピンを他方のメモリデバイスの少なくとも一部のピンに対して位置合わせし、ピン対が形成されるような形で、回路基板に取り付けられる。ピン対の各ピンの間に延びるバイアを回路基板に形成し、各ピンの間が接続される。
【選択図】図５

Description

本発明はメモリモジュールに関し、詳しくは、チップ間の配線に使用されるバイアの数を削減し、基板スペースの有効利用を図るとともに、信号品質を向上させたメモリモジュールに関する。

コンピュータ業界における最近の傾向は、要求が絶え間なく増大しつづけるアプリケーションを使用するための性能および処理能力を得るために、より高い処理速度を有し、より小型にパッケージ化されたシステムを設計する方向にある。そのような計算処理システムの全体的性能は、オフチップ・キャッシュおよびメモリから処理装置までの情報アクセス経路によって決まる。集積回路で構成された処理装置は、一般に、プリント回路基板上の配線（すなわち、バス）によって外部キャッシュまたはＩ／Ｏメモリに接続される。信号経路上の接続線や、バイアやスタブに関連する不連続点などのような、基板レベルの寄生による制限作用が原因で、外部バスの速度は、集積回路または処理装置内の速度の増加に比例して向上しない。

電源経路およびアース経路上の部品パッケージの寄生は、高速な切り替え過渡特性を有するオンチップ回路に対する電力供給を制限する。一般に、バス性能のうち、タイミングおよびノイズマージンに関しては、配線長を短くし、配線長を同じにし、不連続点を最少にし、適切な終端および十分な減結合を施し、接続装置間の相互接続トポロジを最適化することによって、改善される。

高性能システム用に設計されたマザーボードなどの回路基板は、信号再分配、信号ルーティング、電源層構成、およびアース層構成などの組み合わせによって入出力密度の高い様々な微細ピッチの部品を使用するので、全体の層数を増加させ、基板の厚さを厚くせざるをえない。様々な金属層間の接続すなわち電気的移動は、誘電体層を貫通して形成された導電性の壁を有するバイアを通して実現される。それらのバイアは、コントローラからメモリデバイスまでの相互接続経路のインピーダンスに対し電気的な不連続点として存在する。マザーボードの場合、その基板厚が比較的厚いため、信号ルーティング用のバイアによる電気的な層間移動が、メモリデバイスしか搭載していない標準のデュアルインラインメモリモジュール（ＤＩＭＭ）の場合よりも重要になる。

このように、本発明は、改良型メモリシステムと関連方法の提供に関心を持ったことに端を発する。

本発明の１つの目的は、基板スペースを有効に利用するメモリモジュールを提供することである。本発明の他の目的は、信号品質を向上させたメモリモジュールを提供することである。本発明の他の目的は、それらのメモリモジュールの製造方法を提供することである。

本発明は、一実施形態として、表面および裏面を有する回路基板と、前記回路基板の表面に取り付けられた複数のピンを有する少なくとも１つのメモリデバイスと、前記回路基板の裏面に取り付けられた複数のピンを有する少なくとも１つの他のメモリデバイスとを含む装置であって、前記回路基板に取り付けられた前記メモリデバイスが、一方のメモリデバイスの少なくとも一部のピンが他方のメモリデバイス少なくとも一部のピンに位置合わせされ、位置合わせされたピン対が形成されるような形で前記回路基板に取り付けられた、装置を提供する。前記装置は、前記ピン対の各ピンの間に延び、それらのピン間を接続する、前記回路基板に設けられたバイアを有する。

概要
以下に記載する様々な実施形態によると、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）やダブルデータレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）などの各メモリデバイスが、不連続点の数を減らすとともに相互接続経路の長さを短くするように設計された互い違いの構成で回路基板上に取り付けられたメモリシステムが得られる。終端器を使用する場合、それらの実施形態によると、スタブの有効長が同じになり、スタブの負荷が減少するので、システムの信号の保全性が向上し、より高い周波数での動作が可能になる。また、前述のメモリシステムを実現するのに使用される回路基板スペースを削減することができるため、部品数を増やし、回路基板の機能を高めることができ、その結果、本メモリシステムを採用する計算処理システムの機能を向上させることができる。さらに、それらの様々な実施形態によると、バイアおよび表面パッドの部分にプローブ・ポイントを形成することができ、それらのプローブ・ポイントすべてに対し回路基板の片側からアクセスすることが可能になる。したがって、回路内試験および信号保全性の工学的測定が容易になる。また、様々な実施形態は、電源ピンのすぐ近くに減結合キャパシタを配置して、電源供給を全体的に改善する。

シングルバンクおよびデュアルバンクのＤＲＡＭシステムの例
以下で説明する様々な実施形態は、シングルバンクのＤＲＡＭシステムにも、デュアルバンクのＤＲＡＭシステムにも採用することができる。図１および図２は、以下で説明する様々な実施形態によって提供されるトポロジが採用される、シングルバンクおよびデュアルバンクのメモリシステムの例をそれぞれ示す図である。

図１は、４つのメモリデバイス（例えば、ＳＤＲＡＭ）１０２、１０４、１０６、１０８、および１つの誤り訂正符号検査（ＥＣＣ）装置１１０を含むシングルバンク・メモリシステムの全体を符号１００で示す。ＥＣＣデバイスは一般に、普通のＳＤＲＡＭデバイス、すなわちメモリデバイス１０２〜１０８と同じデバイスである。当業者には分かると思われるが、誤り訂正符号検査機能を実現するために、ＥＣＣデータ・ビットが、メモリコントローラ上の特定のピンに論理的に接続される。誤り訂正符号検査機能によって、読み出し中のデータまたは送信されるデータの誤りを検査し、必要に応じて訂正することが可能になる。

システム１００は通常、回路基板（図示せず）に取り付けられる。各デバイス１０２〜１１０は通常、メモリコントローラに接続される。ただし、この例ではメモリコントローラは図示していない。各デバイスは、データ線、アドレス線、および制御線を有する。データ線は、符号１０２ａ、１０４ａ、１０６ａ、１０８ａおよび１１０ａで図示されている。アドレス線および制御線は、符号１１２で図示されている。

この構成では、各デバイスについて１本のデータ信号線が接続される。各データ信号線はメモリコントローラから１つのデバイスにしか接続されないので、データ信号線の電気的負荷は軽い。アドレス・セマフォおよび制御セマフォが、全デバイスに接続される。アドレス線および制御線は、メモリシステム内の全デバイスに接続されるので、基板レベルおよびパッケージ・レベルの相互接続寄生により、実質的に電気的に大きな負荷がかかる。大きな電気的負荷は、このバス・インタフェースの動作周波数に対する能力制限となる。

図２は、４つのメモリデバイス２０２〜２０８、および２つの誤り訂正符号検査装置２１０、２１２を含むデュアルバンク・メモリシステムの全体を符号２００で示す。この例では、２つのメモリデバイスが、それぞれのデータ・ビットについて１本のデータ・バスを共用する。例えば、データ線２０２ａがメモリデバイス２０２および２０４に接続される。同様に、データ線２０６ａがメモリデバイス２０６および２０８に接続される。メモリデバイス２０２および２０６は、あわせて第１のバンクを構成する。メモリデバイス２０４および２０８は、あわせて第２のバンクを構成する。同様に、誤り訂正符号線２１０ａが、バンク０およびバンク１のそれぞれによって使用される誤り訂正符号検査装置２１０および２１２に接続される。アドレス線および制御線２１２が、各装置に接続される。読み出し動作または書き込み動作の際、メモリコントローラは、２つのデータバンクのうちの一方をチップ選択線２１６、２１４によって選択することができる。当業者には分かると思われるが、この構成では、各データ・ビット線にかかる電気的負荷が増大するので、スタブの負荷による反射を最小にするために、トレース長を同じにする必要がある。

シングルバンク実施形態の例
図３は、一実施形態によるメモリシステムの全体を符号３００で示す。メモリシステム３００は、メモリコントローラ３０４と、メモリデバイス３０８、３１０、３１２、３１４、３１６を含むメモリデバイスバンク３０６とが取り付けられた、プリント配線板（ＰＷＢ）形の回路基板３０２を含む。プリント配線板は、そこに電気部品を取り付けて固定するとともに、それらの部品間を相互接続する働きをする。ＰＷＢは一般に非導電性基板（通常はガラス繊維を含むエポキシ樹脂）を含み、その基板上に導電性パターンすなわち回路が形成される。多層ＰＷＢは、導電性材料の層と絶縁性材料の層を交互に接合したものから構成される。導電性材料の層は、バイアと呼ばれるめっきされた貫通孔によって互いに接続される。バイアは、部品に対する電気接続にも使用される。

図示の例では、メモリデバイス３０８、３１２および３１６が、回路基板３０２の表面すなわち表側に取り付けられ、メモリデバイス３１０および３１４が、回路基板３０２の裏面すなわち裏側に取り付けられている。５つのメモリデバイスのすべてについてアドレス線が接続され、各メモリデバイスについて１本のデータ線がメモリコントローラから接続される。メモリデバイス３０８〜３１６は、各メモリデバイスの少なくとも一部のピンが、回路基板の裏面に取り付けられたメモリデバイスの少なくとも一部のピンに対して位置合わせされ、バイアを共用するような形で、全体として互い違いの構成で取り付けられる。そのように互いに位置合わせされ、バイアを共用するピンはそれぞれ、ピン対を構成する。すなわち、各メモリデバイスは、回路基板の上側すなわち表側に配置されたデバイスのパッケージ・ピンの列が、回路基板の下側すなわち裏側に配置された隣りのデバイスのパッケージ・ピンの列に位置合わせされるような形で、互い違いに構成される。このような構成により、２つのデバイスのアドレスピンまたは制御ピンを非常に短い相互接続で直接接続することが可能になる。図示の例では、回路基板の表面と裏面に配置された２つの集積回路部品の２本のピンに対する接続点に、バイアを１つだけ使用している。すなわち、表面に取り付けられたメモリデバイスの各ピンと、裏面に取り付けられたメモリデバイスの各ピンは、回路基板内の導電性トレースに接続されたバイアを共用する。当然ながら、バイアを共用することにより、回路基板上で使用されるバイアの総数を削減することができる。したがって、回路基板に形成される貫通孔の総数を削減することができる。

図４は、図３において線Ａ−Ａに沿って切断して見たときの断面図である。この図は、各メモリデバイスのピン配置をさらに詳細に示している。この図は、概略的なものであって、ピンを回路基板に取り付ける実際の方法を描いたものではないことに注意してほしい。

図５は、図３のピン配置をさらに詳細に示す図である。異なるメモリデバイス上の同じピン同士すなわちビット同士が並んでいることに注目してほしい。具体的には、回路基板裏側のメモリデバイス３１０のアドレスピン（すなわち、Ａ４、Ａ５、Ａ６など）が、回路基板表側のメモリデバイス３１２の同じアドレスピン（すなわち、Ａ４、Ａ５、Ａ６など）の隣りに並び、対応していることに注目してほしい。同様に、メモリデバイス３１２のアドレスピン（すなわち、Ａ３、Ａ２、Ａ１など）が、メモリデバイス３１４の同じアドレスピン（すなわち、Ａ３、Ａ２、Ａ１）の隣りに並び、対応している。この例における１つの有利な特徴は、各メモリデバイスが、一般的な「既製」のメモリデバイスでよい点にある。すなわち、少なくとも一部の実施形態において、メモリデバイスのピン配置は特別なものにする必要がない。したがって、それらの実施形態は、特定の製造業者によって特定のメモリデバイスのピンのレイアウトが既に決められているという点で利点がある。図示の例では、各メモリデバイスが、２列のガルウィング型デバイスから構成されている。

図６は、２つのメモリデバイス間の配置（全体を符号６００で示す）を示す概略図である。上側のメモリデバイス６０２の各アドレスピンが、下側のメモリデバイス６０４の各アドレスピンに対して位置合わせされている点に注目してほしい。メモリデバイス６０２の図示した列の各アドレス線（および制御線）は、メモリデバイス６０４の対応するアドレス線（および制御線）に対して位置合わせされている。当業者には分かると思われるが、図６のレイアウトは、いわゆるｔ形分岐電気負荷モデルと呼ばれるものである。ｔ型分岐トポロジの詳細については、すぐ後の図７のところで説明する。

図７は、単一アドレス・ビット用のシングルバンク・メモリ・インタフェースに関するアドレス・セマフォおよび制御セマフォの等価電気負荷モデルを示す図である。Ｌ４、Ｌ５、Ｌ６、Ｌ７およびＬ８の部分は、上層または下層においてメモリデバイスとバイアの間を接続するピン・エスケープの長さを示している。当業者には分かると思われるが、ピン・エスケープは、メモリデバイス取り付けパッド（部品をはんだ付けするためのピン接続部）をバイアに電気接続するための、回路基板表面上の短いトレースである。この実施形態の場合、この金属配線の長さは、公称で６０〜１００ミル（約１．５〜２．５ｍｍ）である。それらのピン・エスケープの長さは短く、Ｌ４がＬＶＩＡよりも非常に小さくなるようにしてある。ただし、ＬＶＩＡは、スルーホール・バイアの長さである（ＬＶＩＡは、回路基板の厚さにも等しい）。メモリコントローラからピン・エスケープＬ６およびＬ７までの接続に、１つのバイアしか使用していない点に注目して欲しい。ピン・エスケープＬ６およびＬ７は、メモリデバイス３１２および３１４にそれぞれ接続される。相互接続部Ｌ２およびＬ３は、メモリデバイスの幅２つ分の長さである。処理エージェントと全メモリデバイスとの間の相互接続トポロジ全体を実現するのに、バイアを４つしか使用していない点に注目して欲しい。また、それらのバイアを用いると、信号の保全性の測定や回路内試験を迅速に行なうための、各デバイスにおけるプローブアクセスも可能になる。

データ信号の直列終端
前述のシングルバンク設計の場合、データ線およびＥＣＣ線またはビット線は、各メモリデバイスとメモリコントローラとの間を直接接続する。当業者には分かると思われるが、それらの信号は、メモリデバイスやメモリコントローラの出力インピーダンスによって生じることがあるデータ・ビットに対応する信号オーバシュートを、直列終端器を用いて抑制する。

図示説明したレイアウトは、各メモリデバイスの外形内、すなわち占有面積内に、終端抵抗器または抵抗器パックの位置を有する。例えば、メモリデバイス３０８〜３１６がメモリデバイスとして回路基板上に配置されたレイアウトを示す図８を参照して欲しい。各メモリデバイスは、占有面積を有する。例えば、メモリデバイス３０８は、対応する占有面積３０８ａを有し、メモリデバイス３１０は、対応する占有面積３１０ａを有する。他のメモリデバイスも同様である。各メモリデバイスについて、データ信号を直列終端するための終端抵抗器パックが、それぞれ符号８００で図示されている。各終端抵抗器パックが、回路基板の反対側の面に配置され、各デバイスの占有面積内すなわち内側に配置されていることに注意して欲しい。終端抵抗器パックを各メモリデバイスの占有面積内に配置することにより、非常に短い配線が可能になり、有効な終端を実現する上で非常に望ましい配線になる。

前述のような互い違いの取り付け構成によると、メモリデバイスを支持するのに使用される回路基板面積を効果的に縮小することができる。具体的には、従来の背中合わせのＤＩＭＭモジュールに比べて、約９％の回路基板面積の縮小が確認された。

さらに、表面実装デバイスから抵抗器パックへデータ・ビットを逃がすために使用されるバイアの数を、従来のＤＩＭＭモジュールよりも少なくすることができる。具体的には、従来のＤＩＭＭモジュールの中には、同じｔ分岐トポロジであっても、メモリコントローラからのアドレス信号または制御信号の接続性を確保するために、６つのバイアを必要とするものがある。従来の背中合わせのＤＩＭＭモジュールの中には、各デバイスのすべてのピンについてバイアを必要とするとともに、各抵抗器パックのすべてのピンについてバイアを必要とするものがある。そのようなＤＩＭＭモジュールでは、バイアの総数が増加し、多層プリント回路基板の電圧基準面における貫通孔の数が増加することになる。従来の背中合わせＤＩＭＭモジュールのシングルバンク構成の場合と、上記の互い違い構成の場合とのバイア数の比較を、終端抵抗在りの場合と無しの場合のそれぞれについて、下記の表１および表２に示す。

電力供給改善のための減結合キャパシタ
また、図示説明したレイアウトは、各メモリデバイスの外形内すなわち占有面積内に、電力供給を改善するための減結合キャパシタの位置をさらに有する。当業者には分かると思われるが、減結合キャパシタは、局部的な高周波スイッチング電流要求を処理し、電力供給システムにおけるノイズ摂動を減少させる働きをする。減結合キャパシタは、バイアを用いて電源層とアース層の間に接続される。バイアは、その経路上にループ・インダクタンスを有する。誘導寄生により、高周波数におけるキャパシタの効果は低下する。キャパシタをＶＣＣ／ＶＳＳピンに近づけるほど、誘導寄生が小さくなるという点で、接続は有効になる。場合によっては、バイア−平面−バイアのループ・インダクタンスを分流するために、追加の表面トレースを形成し、装置ＶＣＣ／ＶＳＳピンに直接接続することもある。

例えば、メモリデバイス３０８〜３１６がメモリデバイスとして回路基板上に配置され、各メモリデバイスに関する占有面積を符号３０８ａ〜３１６ａでそれぞれ示す、図９のレイアウトを参照して欲しい。各減結合キャパシタ９００が、回路基板の反対側の面に配置され、各デバイスの占有面積内すなわち内側に配置されていることに注意して欲しい。減結合キャパシタは、電源ピンおよびアース・ピンのすぐ近くに配置することができる。減結合キャパシタを各メモリデバイスの占有面積内に配置することにより、前述のように非常に短い配線が可能になり、低ノイズの電力供給を実現する上で非常に望ましい配線になる。

シングルバンク実施形態の代替構成
前述の例では、メモリシステムが、ＳＤＲＡＭに適するｔ分岐トポロジで構成されていた。ダブルデータレート（ＤＤＲ）ＳＤＲＡＭなどのような他のＤＲＡＭ規格の場合は、他のトポロジを使用してもよい。例えば、シングルバンク・システムのアドレス・セマフォおよび制御セマフォのディジーチェーン接続の等価電気負荷モデルを示す図１０を参照して欲しい。図１０では、メモリコントローラの出力が、すべてのメモリデバイスにディジーチェーン接続されている。前述のように、このトポロジは一般に、ＤＤＲメモリ・バス技術とともに使用され、メモリコントローラが有する出力ドライバは、低インピーダンスに設計されている。終端電圧ＶＴＴに接続される抵抗器は、メモリデバイス３０８または３１６の下に配置することができる（図５）。

デュアルバンク実施形態の例
メモリデバイスの互い違いの取り付けに関する上で述べた概念は、デュアルバンク・メモリシステムにも拡張することができる。例えば、６個のメモリデバイス１１０２〜１１１２を備え、そのうちのメモリデバイス１１００と１１１２が誤り訂正符号検査デバイスとして構成された、デュアルバンク・メモリシステム（全体を符号１１００で示す）を示す図１１を参照して欲しい。この例では、６個のメモリデバイスがすべて、回路基板上下の面に互い違いの構成で配置される。ｔ分岐トポロジは、メモリデバイスの各側のピン割り当てに基づいて２つの異なる電気的負荷トポロジをアドレス線と制御線に対して使用することにより、このレイアウト方式で配線することができる。それらの異なる電気負荷トポロジを、図１２および図１３にそれぞれ示す。

図１２および図１３に関し、アドレス信号および制御信号は、メモリコントローラからすべての装置に接続されている点に注意して欲しい。図１２に示す接続方式は、１グループの信号、すなわちＷＥ＃、ＣＡＳ＃、ＲＡＳ＃などに適用することができる。このトポロジは、均衡がとれていて、４つのバイアを用いてメモリコントローラからすべてのメモリデバイスまで相互接続することができる。長さＬ１は、提案したメモリ・レイアウト・スタックに対するメモリコントローラの位置によって異なる。Ｌ１の部分は非常に短くすることができる。なぜなら、終端用または減結合用の受動部品がすべてメモリ・レイアウト・スタック内に配置されるので、メモリコントローラとメモリデバイスの間の接続経路空間を自由に使えるからである。接続経路部分Ｌ２およびＬ３は、メモリデバイスの幅２つ分である。Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８およびＬ９の部分は、上層および下層におけるインピーダンスが調節された非常に短いピン・エスケープであり、Ｌ４＜＜ＬＶＩＡになっている。

図１３に示す接続方式は、図面に記したアドレス信号、および必要に応じて制御信号を更に含む残りのグループに対して適用することができる。また、このトポロジはメモリコントローラから見て対称型になっていて、すべての構成要素に対する接続が６つのバイアを用いて実現される。Ｌ２およびＬ３の部分はそれぞれ、メモリデバイスの幅１つ分の長さである。Ｌ４およびＬ５の部分は、メモリデバイスの幅２つ分の長さである。Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１０およびＬ１１の部分は、上層および下層におけるインピーダンスが調節されたピン・エスケープであり、この場合もＬ６＜＜ＬＶＩＡになっている。終端抵抗器付きのデュアルバンク構成と、終端抵抗器なしのデュアルバンク構成のそれぞれについて、バイア数の比較を、下記の表３および表４に示す。

デュアルメモリバンク・バスインタフェースでは、メモリコントローラから２つのメモリデバイスのそれぞれに、データビットすなわちデータ線が接続される。接続のレイアウトは、メモリデバイスのデータビットピンの割り当てに応じて、図１４および図１５に示す２つのトポロジを用いて確立することができる。図１４のＬ２およびＬ３の部分は、上面層または下面層におけるインピーダンスが調節されたピン・エスケープであり、Ｌ２＜＜ＬＶＩＡになっている。図１５のＬ２およびＬ３の部分は、デバイスの幅１つ分の長さである。図１５において、Ｌ４およびＬ５の部分は、上面層または下面層におけるインピーダンスが調節されたピン・エスケープであり、Ｌ４＜＜ＬＶＩＡになっている。前述のシングルバンク実施形態の場合と同様に、全データビットに対する直列終端器をメモリデバイスの外形内に形成することで、相互接続を非常に短くすることができる。装置を背中合わせに（互い違いにではなく）取り付けるデュアルバンク設計は、１対のデータ・ピンをメモリデバイスの占有面積の外側に配置された直列終端抵抗器に接続するために、比較的長いトレースを必要とする。その結果、終端器の効果が大幅に低下し、接続線の密度が増加し、メモリデバイスとメモリコントローラの間の接続経路面積が制限される。

回路内試験とプローブ・アクセス
前述の実施形態によると、回路基板の片側からアクセス可能なバイアが得られる。したがって、回路内試験と高速試験に対して特別な調整を行う必要はない。当業者には分かると思われるが、回路基板の片側からアクセス可能なバイアを設けると、回路内試験およびプローブ・アクセスは非常に楽になる。

シングル／デュアルバンクへの拡張と制限
３２ビット幅のメモリデバイスを使用する場合、上記の概念は、シングルバンク形態およびデュアルバンク形態をそれぞれ、３メモリデバイス構成および４メモリデバイス構成で実現することができる。シングルバンク形態の場合、第１および第２のメモリデバイスがデータ・ビットＤＱ０〜３１およびＤＱ３２〜６３を受け持ち、第３のデバイスが誤り訂正符号検査を行なう。デュアルバンク形態の場合、３２ビットのデータを提供する第１および第２のメモリデバイスがそれぞれチップ選択入力を有し、第３および第４のデバイスが誤り訂正符号検査を行う。

図１６は、前述の様々な実施形態を採用することができるコンピュータ・システムの例を示す図である。

結び
上記の様々な実施形態によると、メモリシステム設計が改善されるという利点が得られる。例えば、上記の概念を使用して設計されたメモリシステムは、減結合キャパシタを電源ピンとアース・ピンのすぐ近くに配置することができるため、電力供給が改善される。また、接続経路長が短くなるので、データ信号の終端に使用される終端抵抗器パックの効果も向上する。さらに、使用されるバイア数が削減されるので、相互接続負荷が小さくなり、信号の品質およびタイミングが改善される。さらに、各メモリデバイスによって使用される回路基板空間の量も削減することができる。さらに、前述の設計は、ディジーチェーン・トポロジや、スター・トポロジなどのような様々なルーティング・トポロジを採用することができるという点で、柔軟性がある。さらに、前述の設計は、例えばＳＤＲＡＭやＤＤＲ ＳＤＲＡＭなどのような様々な規格のメモリデバイスを使用することができるという点でも、柔軟性がある。

本発明は、その構造的特徴および／または方法の各ステップが、具体的な言葉で説明されている。しかしながら、特許請求の範囲に規定した発明が、それらの記載した具体的特徴やステップに限定される必要はない。記載した具体的特徴およびステップは、特許請求の範囲に記載した発明を実施するための好ましい形態として開示したものにすぎない。

シングルバンクＳＤＲＡＭの設計を示す図である。 デュアルバンクＳＤＲＡＭの設計を示す図である。 本発明の一実施形態による、互い違いのメモリデバイス構成をシングルバンクＳＤＲＡＭの設計に使用したメモリシステムの例を示す図である。 図３のメモリシステムを線Ａ−Ａに沿って切断して見たときの断面図である。 図３のメモリシステムにおけるアドレスピンの配置を詳細に示す図である。 図３のメモリデバイスのうちの２つのメモリデバイスと、メモリコントローラとの接続を示す図である。 図３のメモリシステムにおけるアドレス・セマフォおよび制御セマフォの等価電気負荷モデルを示す図である。 図３のメモリシステムを、本発明の一実施形態によるデータ信号の直列終端用の抵抗器パックと共に示す図である。 図３のメモリシステムを、本発明の一実施形態による減結合キャパシタと共に示す図である。 本発明の一実施形態による、図３のメモリシステムのアドレス・セマフォおよび制御セマフォのディジーチェーン接続の等価電気負荷モデルを示す図である。 本発明の一実施形態による、互い違いメモリデバイス構成をデュアルバンクＤＲＡＭ設計に使用したメモリシステムの例を示す図である。 図１１のメモリシステムのアドレス・セマフォと制御セマフォの等価電気負荷モデルを示す図である。 図１１のメモリシステムの追加のアドレス・セマフォおよび制御セマフォの等価電気負荷モデルを示す図である。 図１１のメモリシステムのデータ（ＬＳＢ）信号の等価電気負荷モデルを示す図である。 図１１のメモリシステムのデータ（ＭＳＢ）信号の等価電気負荷モデルを示す図である。 本発明の様々な実施形態を採用することができるコンピュータ・システムの例を示す図である。

符号の説明

３０２ 回路基板
３０８ メモリデバイス
３０８ａ メモリデバイス３０８に対応する占有面積
３１０ メモリデバイス
８００ 終端抵抗器パック
９００ 減結合キャパシタ

Claims (10)

1. 表面および裏面を有する回路基板（３０２）と、
   前記回路基板の表面に取り付けられた、複数のピンを有する少なくとも１つのメモリデバイス（３０８）と、
   前記回路基板の裏面に取り付けられた、複数のピンを有する少なくとも１つの他のメモリデバイス（３１０）とを含み、
   前記回路基板に取り付けられた前記メモリデバイスは、一方のメモリデバイスの少なくとも一部のピンが他方のメモリデバイス少なくとも一部のピンに位置合わせされ、位置合わせされたピン対が形成されるような形で、前記回路基板に取り付けられ、さらに
   前記回路基板に設けられ、前記位置合わせされたピン対の各ピンの間に延び、該ピン間を接続するバイアを含む、装置。
2. 前記回路基板３０２に設けられ、異なる位置合わせされたピン対の各ピンの間に延び、該ピン間を接続する複数のバイアをさらに含む、請求項１に記載の装置。
3. 少なくとも一部のバイア接続ピンがアドレスピンを含む、請求項１または請求項２に記載の装置。
4. 少なくとも一部のバイア接続ピンが制御ピンを含む、請求項１〜３のうちのいずれか一項に記載の装置。
5. 前記メモリデバイスは、占有面積３０８ａを前記回路基板上に規定し、メモリデバイスに関連するデータ信号を終端するための、少なくとも１つのメモリデバイスに接続された１以上の終端レジスタパック８００を更に含み、
   前記１以上の終端抵抗器パック８００は、該終端抵抗器パック８００に関連するメモリデバイスが取り付けられた回路基板の面とは反対側の面に取り付けられ、
   前記１以上の終端抵抗器パック８００は、前記関連するメモリデバイスの占有面積３０８ａ内に取り付けられる、請求項１〜４のうちのいずれか一項に記載の装置。
6. 前記メモリデバイスは、占有面積３０８ａを前記回路基板上に規定し、少なくとも１つのメモリデバイスに接続された１以上の減結合キャパシタ９００を更に含み、
   前記１以上の減結合キャパシタ９００は、該減結合キャパシタ９００に関連するメモリデバイスが取り付けられた前記回路基板の面とは反対側の面に取り付けられ、
   前記１以上の減結合キャパシタ９００は、前記関連するメモリデバイスの占有面積３０８ａ内に取り付けられる、請求項１〜５のうちのいずれか一項に記載の装置。
7. 表面および裏面を有する回路基板（３０２）を設けるステップと、
   前記回路基板の表面に、複数のアドレスピンおよび制御ピンをそれぞれ有する第１の複数のメモリデバイス（３０８）を取り付けるステップと、
   前記回路基板の裏面に、複数のアドレスピンおよび制御ピンをそれぞれ有する第２の複数のメモリデバイス（３１０）を取り付けるステップとからなり、
   前記取り付けの動作は、表面に取り付けられるメモリデバイスの少なくとも一部のアドレスピンおよび制御ピンが、それぞれに対応する各バイアを、裏面に取り付けられるメモリデバイスの対応する少なくとも一部のアドレスピンおよび制御ピンと共用するのに十分な動作である、方法。
8. 前記第１の複数のメモリデバイスおよび前記第２の複数のメモリデバイスに接続されたメモリコントローラ（３０４）を前記回路基板上に取り付けるステップを更に含む、請求項７に記載の方法。
9. 前記取り付けの動作は、メモリデバイスをシングルバンク構成で前記回路基板に取り付けることを含む、請求項７または請求項８に記載の方法。
10. 前記取り付けの動作は、メモリデバイスをデュアルバンク構成で前記回路基板に取り付けることを含む、請求項７または請求項８に記載の方法。
    

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