JP2005137060A - 突入電流防止装置およびそれを用いる画像形成装置 - Google Patents

Abstract

【課題】 コンデンサインプット型の負荷などのように、電源投入時に突入電流が発生する負荷へ電源供給を行うにあたって用いられる突入電流防止装置において、突入電流の発生を確実に防止しつつ、定常動作時には必要な負荷電流を充分に供給できるようにする。
【解決手段】 負荷２２への電源供給ライン２３にＦＥＴ２６などの可変インピーダンス素子から成るパワー素子を直列に介在し、制御回路２５がそのパワー素子の制御端子の電流または電圧を制御することで前記突入電流の流入を抑制するにあたって、前記制御端子への電流または電圧の作成のために、制御マイコン３１およびデジタル／アナログ変換回路３２を使用する。そして、前記パワー素子の制御端子に印加する電流または電圧を、電源投入時には突入電流の発生を抑制することができるレベルとし、通常動作時には充分な負荷電流を供給できるレベルとする。
【選択図】 図１

Description

本発明は、電源投入時の突入電流を防止するための装置に関し、またインターロック機能や省電力機能を有し、前記の突入電流防止装置を電源回路に搭載する画像形成装置に関する。

図３は、典型的な従来技術の突入電流防止装置１の電気的構成を示すブロック図である。この突入電流防止装置１は、画像形成装置の電源回路に搭載され、大略的に、図示しない安定化電源回路で作成された予め定められるハイレベル＋Ｂ、たとえば２４Ｖの電源電圧を負荷２へ供給する電源供給ライン３に直列に介在される駆動電圧遮断回路４と、制御回路５とを備えて構成される。

前記駆動電圧遮断回路４は、前記電源供給ライン３に直列に挿入され、ソースが前記安定化電源回路側に接続され、ドレインが前記負荷２へ接続されるｐチャネルＦＥＴ（電界効果トランジスタ）６と、そのゲート−ソース間に並列に挿入されるツェナダイオード７および抵抗８を備えて構成される。

一方、前記制御回路５は、制御マイコン１１と、その制御マイコン１１から出力される制御信号を分圧する分圧抵抗１２，１３と、分圧された制御信号がベースに与えられるｎチャネルの制御トランジスタ１４と、そのコレクタからの制御出力を前記ｐチャネルＦＥＴ６のゲートに与える抵抗１５とを備えて構成されている。

したがって、制御マイコン１１が通電を指示するハイレベルの制御信号を出力すると、前記制御トランジスタ１４がオンし、ｐチャネルＦＥＴ６のゲート電圧ＶＧが低下してゲート−ソース間電圧ＶＧＳが発生し、ソース−ドレイン間が低インピーダンスとなってドレイン電流ＩＤが流れ、負荷２へ電源供給が行われる。そして、突入電流防止動作は、前記ゲート−ソース間に設けられているツェナダイオード７が前記ゲート−ソース間電圧ＶＧＳをツェナ電圧に維持し、これによって前記ソース−ドレイン間のインピーダンスをそのツェナ電圧に対応した一定レベルに維持することで実現され、負荷２が直流負荷１６に対して、ノイズ除去や平滑用にコンデンサ１７を備えるコンデンサインプット型の負荷であっても、電源投入時に発生する突入電流が一定レベルに抑制される。

また、特許文献１には、前記ｐチャネルＦＥＴ６のゲート−ソース間に、さらにコンデンサを設け、該コンデンサが放電された状態にある初期状態（電源投入直後）では前記ｐチャネルＦＥＴ６のゲート−ソース間電圧ＶＧＳを略０Ｖとして、該ｐチャネルＦＥＴ６のインピーダンスを無限大の状態から徐々に通電を開始することが記載されている。
特公平６−８１４２０号公報

上述の従来技術のように、ｐチャネルＦＥＴ６のゲート電圧を、ＣＲ等で多少鈍らせたとしても、ＦＥＴのスイッチングスピードは速く、突入電流を抑えきれないという問題がある。

また一般に、電界効果トランジスタのゲート−ソース間電圧ＶＧＳの変化に対して、ドレイン電流ＩＤの変化は急峻である。素子によっても差があるが、ゲート−ソース間電圧ＶＧＳの１Ｖの変化に対して、ドレイン電流ＩＤの変化量は１０Ａにもなる。したがって、ツェナダイオード７のツェナ電圧の選定が困難になっている。

すなわち、前記突入電流を最小にするためには前記ツェナ電圧の低いものを選定して前記ゲート−ソース間電圧ＶＧＳを低くすればよいが、ツェナダイオード７のばらつきによって、規定よりもツェナ電圧が低くなると、ドレイン電流ＩＤを、必要な定格電流分だけ流せなくなってしまうことになる。反対に、必要な定格電流を確保するために、前記ばらつきを考慮して前記ツェナ電圧に余裕を見すぎてしまうと、前記突入電流の抑制効果が薄くなってしまう。

したがって、前記ツェナ電圧がいかにばらついたとしても、ドレイン電流ＩＤの定格分は最低限確保する形で定数の選定を行うことが必要となり、前記ゲート−ソース間電圧ＶＧＳは高めの設定となる。このため、前記突入電流は、たとえば１０〜３０Ａとばらついた値となり、また数値的にも大きく、効果のある突入電流の防止対策がなされていないのが実情である。

以上のことから、突入電流値が大きくばらついた場合に備えて、前記電源電圧＋Ｂを出力する安定化電源回路の出力端に設けられ、突入電流を考慮した大容量のコンデンサ（不図示）を削除できないのが現状である。また、ロジック回路のＧＮＤへの突入電流の回り込みによって生じる回路誤動作、リセットＩＣの誤動作を防止するためのコンデンサに対しても、削除できないのが現状である。

本発明の目的は、突入電流の発生を確実に防止しつつ、定常動作時には必要な負荷電流を充分に供給することができる突入電流防止装置およびそれを用いる画像形成装置を提供することである。

本発明の突入電流防止装置は、負荷への電源供給ラインに直列にパワー素子を介在し、制御回路が前記パワー素子の制御端子の電流または電圧を制御することで前記負荷への突入電流の流入を抑制するようにした突入電流防止装置において、前記制御回路は、前記負荷に適応し、前記突入電流の発生を抑制することができる制御パターンの電流または電圧データを発生するデータ信号発生回路と、前記データ信号に対応した電流または電圧を発生し、前記パワー素子の制御端子に印加するデジタル／アナログ変換回路とを含むことを特徴とする。

上記の構成によれば、コンデンサインプット型の負荷などのように、電源投入時に突入電流が発生する負荷へ電源供給を行うにあたって用いられる突入電流防止装置において、負荷への電源供給ラインにＦＥＴなどの可変インピーダンス素子から成るパワー素子を直列に介在し、制御回路がそのパワー素子の制御端子の電流または電圧（前記ＦＥＴの場合は電圧）を制御することで前記突入電流の流入を抑制するにあたって、本発明では、前記制御端子への電流または電圧の作成のために、データ信号発生回路およびデジタル／アナログ変換回路を使用する。

そして前記データ信号発生回路は、前記突入電流の発生を抑制することができる制御パターンの電流または電圧データを発生し、それをデジタル／アナログ変換回路でアナログの電流または電圧に変換し、前記パワー素子の制御端子に印加する。前記突入電流の発生を抑制することができる制御パターンの電流または電圧は、たとえばコンデンサの容量と負荷の定格電流などの負荷における突入電流の発生要因に適応して決定すればよい。具体的には、たとえば、負荷へ流す電流を、電源投入時には定格電流より充分小さいレベルとし、負荷のコンデンサの充電が完了してからは前記定格電流のレベルに戻すというような２段階の制御や、前記コンデンサの充電状態の変化に追従した多段階の制御が考えられる。

したがって、前記パワー素子の制御端子の電流または電圧を適切に制御し、電源投入時における突入電流の発生を確実に防止しつつ、定常動作時には必要な負荷電流を充分に供給することができる。これによって、電源供給を行う安定化電源回路の出力端に、突入電流を考慮したコンデンサを設ける必要がなくなり、またロジック回路のＧＮＤへの突入電流の回り込みによって生じる回路誤動作、リセットＩＣの誤動作を防止するためのコンデンサも設ける必要がなくなり、低コスト化を図ることができる。

また、本発明の突入電流防止装置では、前記パワー素子はｐチャネルＦＥＴから成り、前記デジタル／アナログ変換回路の電源を負荷への電源と共用することを特徴とする。

上記の構成によれば、ｐチャネルＦＥＴを用いることで、電源側にソースが接続され、負荷側にドレインが接続され、ソース電圧ＶＳに対してゲート電圧ＶＧが低くなることで該ＦＥＴがオンする。

したがって、前記デジタル／アナログ変換回路が前記ＦＥＴのゲートに印加する電圧は電源電圧よりも低くてよく、該デジタル／アナログ変換回路の電源としては、負荷への電源を共用することができ、構成を簡略化することができる。

さらにまた、本発明の画像形成装置は、前記の突入電流防止装置を、インターロックスイッチに連動して負荷への電源遮断を行う電源回路および／または省電力モード時には負荷への電源供給を制限する電源回路に用いることを特徴とする。

上記の構成によれば、画像形成装置では、ジャムなどのトラブルが発生すると、その収拾のために、操作者が、高電圧が加わっていたり、高温になっていたりする内部を触れることになり、安全を確保するために負荷への電源供給を遮断するインターロックスイッチが設けられており、電源回路は、そのインターロックスイッチに連動している。また、長時間待機状態が続くと、定着ローラの温度を下げるなどの省電力モードに切換わるモード切換え機能を備えており、電源回路は、そのモード切換えに連動している。

そこで、前記の突入電流防止装置をそれらの電源回路に用いることで、頻繁に行われる電源再投入の際に、突入電流を確実に防止することができ、効果的である。

本発明の突入電流防止装置は、以上のように、コンデンサインプット型の負荷などのように、電源投入時に突入電流が発生する負荷へ電源供給を行うにあたって用いられる突入電流防止装置において、負荷への電源供給ラインにＦＥＴなどの可変インピーダンス素子から成るパワー素子を直列に介在し、制御回路がそのパワー素子の制御端子の電流または電圧を制御することで前記突入電流の流入を抑制するにあたって、データ信号発生回路が前記突入電流の発生を抑制することができる制御パターンの電流または電圧データを発生し、それをデジタル／アナログ変換回路でアナログの電流または電圧に変換し、前記パワー素子の制御端子に印加する。

それゆえ、前記パワー素子の制御端子の電流または電圧を適切に制御し、電源投入時における突入電流の発生を確実に防止しつつ、定常動作時には必要な負荷電流を充分に供給することができる。

さらにまた、本発明の画像形成装置は、前記の突入電流防止装置を、インターロックスイッチに連動して負荷への電源遮断を行う電源回路および／または省電力モード時には負荷への電源供給を制限する電源回路に用いる。

それゆえ、頻繁に行われる電源再投入の際に、突入電流を確実に防止することができ、効果的である。

図１は、本発明の実施の一形態の突入電流防止装置２１の電気的構成を示すブロック図である。この突入電流防止装置２１は、画像形成装置の電源回路に搭載され、大略的に、図示しない安定化電源回路で作成された予め定められるハイレベル＋Ｂ、たとえば２４Ｖの電源電圧を負荷２２へ供給する電源供給ライン２３に直列に介在される駆動電圧遮断回路２４と、制御回路２５とを備えて構成される。

前記駆動電圧遮断回路２４は、前記電源供給ライン２３に直列に挿入され、ソースが前記安定化電源回路側に接続され、ドレインが前記負荷２２へ接続されるｐチャネルＦＥＴ（電界効果トランジスタ）２６と、そのゲート−ソース間に挿入され、非動作時にゲート電圧をソース電圧に固定することで発振などを抑制し、動作を安定させるための抵抗２７とを備えて構成される。

一方、前記制御回路２５は、制御マイコン３１と、その制御マイコン３１から出力される制御データを電圧信号に変換し、前記ｐチャネルＦＥＴ２６のゲートに与えるデジタル／アナログ変換回路３２とを備えて構成されている。前記負荷２２は、直流負荷３３に対して、ノイズ除去や平滑用にコンデンサ３４を備えるコンデンサインプット型の負荷である。

上述のように構成される突入電流防止装置２１において、制御マイコン３１が出力した前記制御データに対応して、デジタル／アナログ変換回路３２はアナログ制御電圧を前記ｐチャネルＦＥＴ２６のゲートに与え、前記ゲート電圧が低くなる程、該ｐチャネルＦＥＴ２６のゲート−ソース間電圧ＶＧＳが大きくなってソース−ドレイン間のインピーダンスが小さくなり、負荷２２に大きな電流が流れることになる。そして、概略的には、本発明の突入電流防止動作は、前記ゲート電圧を電源電圧＋Ｂに近い状態から低い状態に切換えることで、ｐチャネルＦＥＴ２６のドレイン電流ＩＤを、抑制した状態から定格状態に増加させることで実現する。

図２は、ｐチャネルＦＥＴ２６の動作特性を示すグラフである。この図２は、ドレイン電流ＩＤの定格値が１０ＡのｐチャネルＦＥＴ２６の例を示しており、この場合の駆動最小電圧は２Ｖ程度であり、その時のドレイン電流ＩＤは２〜３Ａである。そして、前記１０Ａの定格電流を得るためには、前記ゲート−ソース間電圧ＶＧＳには５Ｖ程度必要になる。一方、前記コンデンサ３４は、たとえば４００μＦの容量を有している。

したがって、制御マイコン３１は、電源が投入されると、電源電圧＋Ｂの２４Ｖに対して、先ずデジタル／アナログ変換回路３２の出力電圧を２２Ｖに設定し、これによって前記ゲート−ソース間電圧ＶＧＳを前記駆動最小電圧の２Ｖとし、前記２〜３Ａ程度のドレイン電流ＩＤでコンデンサ３４を充電させる。その後、２ｍｓｅｃ程度が経過すると、前記コンデンサ３４が満充電となり、直流負荷３３への印加電圧が前記２４Ｖに到達し、安定すると、制御マイコン３１は、デジタル／アナログ変換回路３２の出力電圧を１９Ｖに設定し、これによって前記ゲート−ソース間電圧ＶＧＳを５Ｖとし、ドレイン電流ＩＤを定格電流値の１０Ａにする。この時、前記のようにコンデンサ３４が満充電であり、ドレイン電流ＩＤの増加に対して、突入電流が発生することはない。

このようにして、電源供給ライン２３に直列に介在されたｐチャネルＦＥＴ２６のゲート電圧、したがってドレイン電流ＩＤを適切に段階的に制御し、電源投入時における突入電流の発生を確実に防止しつつ、定常動作時には必要な負荷電流を充分に供給することができる。

これによって、前記電源電圧＋Ｂを出力する安定化電源回路の出力端には、突入電流を考慮したコンデンサを設ける必要がなくなり、またロジック回路のＧＮＤへの突入電流の回り込みによって生じる回路誤動作、リセットＩＣの誤動作を防止するためのコンデンサも設ける必要がなくなり、低コスト化を図ることができる。さらにまた、後述のインターロックスイッチの突入電流による接点溶着の恐れがなくなり、信頼性を向上することもできる。

上述の説明では、デジタル／アナログ変換回路３２の出力電圧は２段階に切換えられただけであるけれども、前記コンデンサ３４などの負荷２２における突入電流の発生要因に対応して、小刻みに多段階に切換えられてもよく、また切換えタイミングも、前記のように突入電流の発生要因であるコンデンサ３４の容量と突入電流抑制時における通電電流値とから充分な安定時間を予測して切換えるだけでなく、実際に負荷２２へ印加される電圧をアナログ／デジタル変換回路でデジタル値に変換して前記制御マイコン３１にフィードバックし、それに応じて切換えるようにしてもよい。

また、パワー素子として、前記ｐチャネルＦＥＴ２６を使用しているので、該ｐチャネルＦＥＴ２６の制御電圧を発生する前記デジタル／アナログ変換回路３２の出力電圧は、負荷２２へ供給される電源電圧＋Ｂ以下とすることができ、該デジタル／アナログ変換回路３２の電源を負荷２２の電源と共用し、構成を簡略化することができる。

さらにまた、本突入電流防止装置２１が搭載される画像形成装置では、前記制御マイコン３１は、インターロックスイッチに連動しており、またモード切換えにも使用される。前記インターロックスイッチは、ジャムなどのトラブルが発生すると、その収拾のために、操作者が、高電圧が加わっていたり、高温になっていたりする内部を触れることになるので、安全を確保するために負荷への電源供給を遮断するものである。また、動作モードとしては、たとえば定着ローラの温度が高く、直ちに画像形成を開始できる通常モードと、待機状態が予め定める時間継続すると移行し、省電力化のために定着ローラの温度を下げるなどの省電力モードとが設定されている。

前記制御マイコン３１は、前記インターロックスイッチがオンすると、また省電力モードから通常モードに復帰すると、前記ｐチャネルＦＥＴ２６をオンにして電源投入を行い、負荷２２への電源供給を可能にする。その際、該制御マイコン３１が上述のような突入電流防止動作を行う。このように画像形成装置に該突入電流防止装置２１を用いることで、頻繁に行われる電源再投入の際に、突入電流を確実に防止することができ、効果的である。

本発明の実施の一形態の突入電流防止装置の電気的構成を示すブロック図である。 ｐチャネルＦＥＴの動作特性を示すグラフである。 典型的な従来技術の突入電流防止装置の電気的構成を示すブロック図である。

符号の説明

２１ 突入電流防止装置
２２ 負荷
２３ 電源供給ライン
２４ 駆動電圧遮断回路
２５ 制御回路
２６ ｐチャネルＦＥＴ
２７ 抵抗
３１ 制御マイコン
３２ デジタル／アナログ変換回路
３３ 直流負荷
３４ コンデンサ

Claims (3)

1. 負荷への電源供給ラインに直列にパワー素子を介在し、制御回路が前記パワー素子の制御端子の電流または電圧を制御することで前記負荷への突入電流の流入を抑制するようにした突入電流防止装置において、
   前記制御回路は、
   前記負荷に適応し、前記突入電流の発生を抑制することができる制御パターンの電流または電圧データを発生するデータ信号発生回路と、
   前記データ信号に対応した電流または電圧を発生し、前記パワー素子の制御端子に印加するデジタル／アナログ変換回路とを含むことを特徴とする突入電流防止装置。
2. 前記パワー素子はｐチャネルＦＥＴから成り、前記デジタル／アナログ変換回路の電源を負荷への電源と共用することを特徴とする請求項１記載の突入電流防止装置。
3. 前記請求項１または２記載の突入電流防止装置を、インターロックスイッチに連動して負荷への電源遮断を行う電源回路および／または省電力モード時には負荷への電源供給を制限する電源回路に用いることを特徴とする画像形成装置。

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