JP2005116150A - Nand型不揮発性メモリセルの作動方法 - Google Patents
Nand型不揮発性メモリセルの作動方法 Download PDFInfo
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Abstract
【解決手段】メモリセル作動方法は、電荷トラッピング構造を有し、かつNANDストリングの一員であって、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ(EEPROM)セルを準備し、該電荷トラッピング構造内に配置されたEEPROMセルのアップビット及びダウンビットに消去を処理し、該EEPROMセルのアップビット及びダウンビットの少なくとも一つをプログラミングする工程からなる。
【選択図】図1
Description
本開示は、ある図示の実施例に言及している。これらの実施例は、例示のために提示され、本発明を限定するものでない。以下の詳細な説明の目的は、代表的な実施例を述べているが、請求の範囲によって限定された本発明の概念および範囲内に含まれるように、実施例の変形、代替および均等の全てを含むように解釈されるべきである。
便宜上、三つのEEPROMセル(A、B、Cで示された中間の三つのトランジスタ)のみが図示されている。(本発明の範囲は、この図面における三つのセルの選択によって限定されない)。図10におけるトランジスタは、基板1000に形成されている。図10に示された形態のEEPROMセルの構造は、本明細書では、“ストリング”という。この図示の実施例におけるEEPROMセルは、ソースからドレインに直列で接続されている。実際、一つのトランジスタのソース領域は、隣接するトランジスタのドレイン領域として作用する。例えば、トランジスタCのソース1050は、トランジスタBのドレイン1050として機能する。同様に、トランジスタBのソースは、トランジスタAのドレインと同じである。このように、EEPROMセルは、配線または他の外部の接続部を必要とすることなく、直列に接続される。ソースおよびドレインのこの役割を除き、ストリングにおける各EEPROMセルは、上記EEPROMセルと実質的に同一である。即ち、各EEPROMセルは、上述の如く構成された、電荷トラッピング構造、ゲート1020およびゲートコンタクト1025を備えている。
ここに開示された先の場合のように、この代表的な方法の一実施例は、EEPROMセルスタンディングだけのダウンビットを読出す代表的な方法に付随する。この代表的な方法は、図9の説明で述べられ且つ図4Fに示された。この代表的な方法によれば、検知電圧が、選択されたEEPROMセルのゲートに接続されたワードラインに、ステップ340において印加される。ポジティブ供給電圧が、選択されたEEPROMセルのゲートに接続されたワードラインを除いて、全てのワードラインに、ステップ345において、印加される。小さなポジティブ電圧がステップ350で、アップビットラインBLUに印加される。ダウンビットラインBLDは、ステップ355で接地される。ダウンストリング選択トランジスタSSTDのドレインの電流は、ステップ360で検知される。別の実施例によれば、アップストリング選択トランジスタSSTUのソースの電流が、ステップ360で検知される。この検知された電流は、ステップ365で、選択された閾値と比較される。電流がこの閾値を超えない場合、選択されたEEPROMセルのダウンビットは、ステップ370でプログラミングされないように知らされる。電流が閾値を超える場合、選択されたEEPROMセルのダウンビットは、ステップ375でプログラミングされるように示される。この代表的な方法が図9の説明の技術に付随していることを観察することは、検知電圧が、両方の場合に、選択されたEEPROMセルのゲートに印加されていることを確認することである。ポジティブ供給電圧を残りのワードラインに印加すると、他の全てのEEPROMセルを実質的に短絡回路として作用せしめる。従って、アップビットラインBLUに印加された小さなポジティブ電圧は、本質的に、選択されたEEPROMセルのソースに現われる。同様に、ダウンビットラインBLDの接地ポテンシャルは、本質的に、選択されたEEPROMセルのドレインに現われる。上述のストリング状態のための均等回路が図4Fに合致することが留意される。NANDストリングのBLU内の電流を検知することは、図4FにおけるEEPROMセルのソースの電流を検知することに実質的に等しい。
1005・・・ソース領域、
1010・・・ドレイン領域、
1015・・・電荷トラッピング領域、
1020・・・ゲート、
1025・・・コンタクト、
1030,1035・・・電荷トラッピング層領域、
1090,1095・・・トランジスタ、
3000・・・ネガティブ消去電圧、
3005・・・ポジティブ消去領域、
3010,3020・・・ネガティブカットオフ電圧、
3015、3025・・・ポジティブ供給電圧、
3030・・・検知電圧、
3035・・・ポジティブ電圧、
3040・・・電流センサ、
3050・・・ポジティブ電圧、
3055・・・電流センサ、
SSTU・・・アップストリング選択トランジスタ、
SSTD・・・ダウンストリングトランジスタ
Claims (36)
- 電荷トラッピング構造を有し、かつNANDストリングの一員であって、電気的に消去可能でプログラミング可能なリード・オンリー・メモリ(EEPROM)セルを準備し、該電荷トラッピング構造内に配置されたEEPROMセルのアップビット及びダウンビットに消去を処理し、該EEPROMセルのアップビット及びダウンビットの少なくとも一つをプログラミングする工程からなる、メモリセル作動方法。
- ソース、ドレイン、ソースとドレインとの間の電荷トラッピング構造の下のチャンネル及び電荷トラッピング構造の上に位置するゲートを有するトランジスタを基板上に付与することによってEEPROMセルを準備し、該電荷トラッピング構造は該チャンネル上に位置する第1の絶縁層、第1の絶縁層上に位置する電荷トラッピング層及び電荷トラッピング層上に位置する第2の絶縁層を有する、請求項1に記載の方法。
- ネガティブゲート対基板消去電圧を印加し、前記ソースをフローティングさせ、前記ドレインをフローティングさせ、それによって電子をゲートから注入し電荷トラッピング構造中にトラッピングさせることによって前記消去処理を行う、請求項2に記載の方法。
- ポジティブゲート対基板消去電圧を印加し、それによって電子を基板から注入し電荷トラッピング構造中にトラッピングさせることによって前記消去処理を行う、請求項2に記載の方法。
- 前記プログラミング工程は前記アップビットをプログラミングする工程を含み、該アップビットプログラミング工程は、該前記ゲートにネガティブカットオフ電圧を印加し、前記ソースにポジティブ供給電圧を印加し、前記ドレインを接地し、かつソース近傍の電荷トラッピング構造の電荷トラッピング層にホールを注入する工程を含む、請求項2に記載の方法。
- 前記プログラミング工程は前記ダウンビットをプログラミングする工程を含み、該ダウンビットプログラミング工程は、該前記ゲートにネガティブカットオフ電圧を印加し、前記ドレインにポジティブ供給電圧を印加し、前記ソースを接地し、かつドレイン近傍の電荷トラッピング構造の電荷トラッピング層にホールを注入する工程を含む、請求項2に記載の方法。
- 前記アップビットを読出し、かつ前記ダウンビットを読出すことを更に含む、請求項2に記載の方法。
- 前記アップビットの読出し工程が、前記ゲートにポジティブ電圧を印加し、前記ドレインにポジティブ電圧を印加し、前記ソースを接地し、電流を検知し、検知した電流が閾値を超えた場合にアップビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合にアップビットがプログラミングされていないと判断する工程を含む、請求項7に記載の方法。
- 前記電流検知工程が前記ドレイン中の電流を検知することからなる、請求項8に記載の方法。
- 前記電流検知工程が前記ソース中の電流を検知することからなる、請求項8に記載の方法。
- 前記ダウンビットの読出し工程が、前記ゲートにポジティブ電圧を印加し、前記ソースにポジティブ電圧を印加し、前記ドレインを接地し、電流を検知し、検知された電流が閾値を超えた場合にダウンビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合にダウンビットがプログラミングされていないと判断する工程を含む、請求項7に記載の方法。
- 前記電流検知工程が前記ソース中の電流を検知することからなる、請求項11に記載の方法。
- 前記電流検知工程が前記ドレイン中の電流を検知することからなる、請求項11に記載の方法。
- 前記NANDストリングが、ソースをドレインに接続する直列接続したn個のEEPROMセルを含み、該NANDストリングの該EEPROMセルの各々は準備されたEEPROMセルと実質的に同一である、請求項2に記載の方法。
- 前記消去処理はNANDストリング中の全てのEEPROMセルのアップビット及びダウンビットに対し消去処理することからなり、前記消去処理の後にNANDストリング中のEEPROMセルを同定し、前記プログラミング工程を同定されたEEPROMセルのアップビット及びダウンビットの少なくとも一つをプログラミングする工程からなる、請求項14に記載の方法。
- 前記NANDストリング中のEEPROMセルは連続的に1からnにインデックスを付け(ただし、nは1より大きい)、該NANDストリングはアップエンドおよびダウンエンドを有し、該アップエンドはアップストリングセレクトトランジスタ(SSTU)を含み、該ダウンエンドはダウンストリングセレクトトランジスタ(SSTD)を含む、請求項15に記載の方法。
- 前記アップストリングセレクトトランジスタ(SSTU)は前記基板中に形成したソースとドレイン、該ソースとドレインとの間の基板中のチャンネル、該チャンネル上に位置する誘電層及び該誘電層上に位置するゲートを含み、該SSTUの該ドレインがインデックス1を有するEEPROMのソースに接続され、該SSTUの該ソースがアップビットライン(BLU)に接続され、かつ該SSTUの該ゲートがアップストリングセレクトライン(SSLU)に接続されており、
前記ダウンストリングセレクトトランジスタ(SSTD)は前記基板中に形成したソースとドレイン、該ソースとドレインとの間の基板中のチャンネル、該チャンネル上に位置する誘電層及び該誘電層上に位置するゲートを含み、該SSTDの該ソースがインデックスnを有するEEPROMのドレインに接続され、該SSTDの該ドレインがダウンビットライン(BLD)に接続され、かつ該SSTDの該ゲートがダウンストリングセレクトライン(SSLD)に接続されており、
ワードラインが前記NANDストリング中の各EEPROMのゲートに接続され、各ワードラインはワードラインが接続されているEEPROMセルのインデックスに従ってインデックスがつけられている、請求項16に記載の方法。 - 全てのEEPROMセルに対して前記消去処理をする工程が、ネガティブ消去電圧を全てのワードラインに印加し、該BLUをフローティングさせ、害BLDをフローティングさせ、該SSLUをフローティングさせ、かつ該SSLDをフローティングさせる、請求項17に記載の方法。
- 全てのEEPROMセルに前記消去処理をする工程が、全てのワードラインにポジティブ消去電圧を印加し、前記BLUを接地し、前記BLDを接地し、前記SSLUにポジティブ供給電圧を印加し、かつ前記SSLDにポジティブ電圧を印加する工程からなる、請求項17に記載の方法。
- 前記プログラミング工程が、同定されたEEPROMセルのゲートに接続されたワードラインにネガティブカットオフ電圧を印加し、前記BLUにポジティブ供給電圧を印加し、前記BLDを接地し、前記SSTUのゲートにポジティブ供給電圧を印加し、前記SSTDのゲートにポジティブ供給電圧を印加し、かつ同定されたEEPROMセルのゲートに接続されたワードライン以外の全てのワードラインに高いポジティブ電圧を印加する工程を行うことによって、同定されたEEPROMセルのアップビットをプログラミングすることからなる、請求項17に記載の方法。
- 前記プログラミング工程が、同定されたEEPROMセルのゲートに接続されたワードラインにネガティブカットオフ電圧を印加し、前記BLUを接地し、前記BLDにポジティブ供給電圧を印加し、前記SSTUのゲートにポジティブ供給電圧を印加し、前記SSTDのゲートにポジティブ供給電圧を印加し、かつ同定されたEEPROMセルのゲートに接続されたワードライン以外の全てのワードラインに高いポジティブ電圧を印加する工程を行うことによって、同定されたEEPROMセルのダウンビットをプログラミングすることからなる、請求項17に記載の方法。
- 前記同定したEEPROMセルのアップビットを読出し、かつ前記同定したEEPROMセルのダウンビットを読出す工程を更に含む、請求項17の方法。
- 前記同定したEEPROMセルのアップビットを読出す工程が、同定したEEPROMセルのゲートに接続されたワードラインに検知電圧を印加し、同定したEEPROMセルのゲートに接続されたワードラインを除いた全てのワードラインに対してポジティブ供給電圧を印加し、前記BLDにポジティブ電圧を印加し、前記BLUを接地し、電流を検知し、検知された電流が閾値を超えた場合に同定されたEEPROMセルのアップビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合に同定されたEEPROMセルのアップビットがプログラミングさ0れていないと判断する工程を含む、請求項22に記載の方法。
- 検知電流は前記SSTDのソース中の検知電流である、請求項23に記載の方法。
- 検知電流は前記SSTUのドレイン中の検知電流である、請求項23に記載の方法。
- 前記同定されたEEPROMセルのダウンビットの読出し工程が、同定したEEPROMセルのゲートに接続されたワードラインに検知電圧を印加し、同定したEEPROMセルのゲートに接続されたワードラインを除いた全てのワードラインに対してポジティブ供給電圧を印加し、前記BLUにポジティブ電圧を印加し、前記BLDを接地し、電流を検知し、検知された電流が閾値を超えた場合に同定されたEEPROMセルのダウンビットがプログラミングされたと判断し、検知された電流が閾値を超えない場合に同定されたEEPROMセルのダウンビットがプログラミングされていないと判断する工程を含む、請求項22に記載の方法。
- 検知電流は前記SSTUのドレイン中の検知電流である、請求項26に記載の方法。
- 検知電流は前記SSTDのソース中の検知電流である、請求項26に記載の方法。
- 前記トランジスタ付与工程が窒化物を含む電荷トラッピング層を有するトランジスタを付与することである、請求項2の方法。
- 前記トランジスタ付与工程が二酸化ケイ素を含む第1の絶縁層を有するトランジスタを付与することである、請求項2の方法。
- 前記トランジスタ付与工程が二酸化ケイ素を含む第2の絶縁層を有するトランジスタを付与することである、請求項2の方法。
- 基板中に形成した実質的に同一の複数のNANDストリングと、NANDストリングと接続したアップビットラインと、NANDストリングと接続したダウンビットラインと、NANDストリングのアップエンドとNANDストリングと接続したアップビットラインとの間に配置したアップストリングセレクトトランジスタと、NANDストリングのダウンエンドとNANDストリングと接続したダウンビットラインとの間に配置したダウンストリングセレクトトランジスタとからなるNAND型の消去可能かつプログラミング可能なリード・オンリー・メモリ(EEPROM)装置であって、各NANDストリングはアップエンドとダウンエンドとを有し、各NANDストリングは1からnにインデックスを付され直列に接続した複数のEEPROMセルを含み、同一のインデックスを有するEEPROMセルは該EEPROMセルと同一のインデックスで同定され該EEPROMセルに接続されたワードラインに接続されている、NAND型のEEPROM装置。
- 各EEPROMセルは2ビットの情報を保存することができる、請求項32に記載のNAND型のEEPROM装置。
- 各EEPPOMは基板上に形成したトランジスタを含み、該トランジスタは該基板中に形成したソース、該基板中に形成したドレイン、該ソースとドレインとの間の基板中のチャンネル、チャンネルの上に位置する電荷トラッピング構造及び該電荷トラッピング構造の上に位置するゲートからなるNAND型のEEPROM装置であって、該電荷トラッピング構造はチャンネル上に位置する第1の絶縁層、該第1の絶縁層の上に位置する電荷トラッピング層及び電荷トラッピング層の上に位置する第2の絶縁層からなる、請求項33のNAND型のEEPROM装置。
- 前記電荷トラッピング層が窒化物を含む、請求項34に記載のNAND型のEEPROM装置。
- 前記第1の絶縁層及び前記第二の絶縁層が二酸化ケイ素を含む、請求項34に記載のNAND型のEEPROM装置。
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