JP2005110384A

JP2005110384A - Ｄｃ−ｄｃコンバータ

Info

Publication number: JP2005110384A
Application number: JP2003339043A
Authority: JP
Inventors: Hikari Meguro; 光目黒; Yoshihiro Taniguchi; 美弘谷口; Tomokazu Ichikawa; 智教市川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-09-30
Filing date: 2003-09-30
Publication date: 2005-04-21
Anticipated expiration: 2023-09-30
Also published as: JP4265356B2

Abstract

【課題】
スイッチング素子の定格電圧を高くすることなく、損失を減少させて効率を高くしたＤＣ−ＤＣコンバータの提供。
【解決手段】
本発明のＤＣ−ＤＣコンバータでは、低速スイッチング素子ではあるが導通損が低い第１のスイッチング素子をトランスの１次側に配置し、高い導通損であっても高速スイッチングできる第２のスイッチング素子をトランスの２次側に配置し、第１のスイッチング素子のｔｕｒｎ−ｏｎ時とｔｕｒｎ−ｏｆｆ時に、第２のスイッチング素子でトランス３の２次側を短絡し、第１のスイッチング素子の両端に発生する跳ね上がり電圧を抑える。
【選択図】図１

Description

本発明は、半導体スイッチング素子の跳ね上がり電圧を抑制したＤＣ−ＤＣコンバータに関する。

図２（ａ）に、従来技術のＤＣ−ＤＣコンバータの一例である昇圧型プッシュプルコンバータの回路の説明図を、図２（ｂ）にその動作波形の説明図を示す。図２（ａ）において、符号１は直流電源、２はリアクトル、３はトランス、４はコンデンサ、５は負荷、６ａ、６ｂはスイッチング素子、７ａ、７ｂはダイオード、９ａ、９ｂ、１０ａ、１０ｂはダイオード、１１は漏れインダクタンスを示す。従来技術のＤＣ−ＤＣコンバータでは、スイッチング素子６ａ、６ｂのｔｕｒｎ−ｏｆｆ時に漏れインダクタンス１１によって、スイッチング素子６ａ、６ｂの両端に跳ね上がり電圧が発生する。従来技術では、以下の３方法、すなわち、スイッチング素子の定格電圧を高くすることや、図３に示すスナバ回路１５で跳ね上がり電圧のエネルギーを吸収し消費することや、共振型コンバータにすることによって、半導体スイッチング素子の跳ね上がり電圧を抑制してきた。このような従来技術のＤＣ−ＤＣコンバータの開示が、非特許文献１にある。

半導体電力変換回路、電気学会半導体電力変換方式調査専門委員会編、Ｐ３６〜４１、Ｐ３００〜３０１、オーム社

上記従来技術には、それぞれに以下の問題点がある。スイッチング素子の定格電圧を高くすると、スイッチング素子が高価になったり、スイッチング素子の導通損失が増加する。また、スナバ回路１５で跳ね上がり電圧のエネルギーを吸収し消費することでは、部品点数が増加し、損失が増加する。さらに、共振型コンバータにすることでは部品点数が増加し、回路の制御が複雑になる。

本発明の目的は、スイッチング素子の定格電圧を高くすることなく、損失を減少させて効率を高くしたＤＣ−ＤＣコンバータを提供することである。

図２に示す従来技術のＤＣ−ＤＣコンバータでは、２次側整流回路はダイオード９ａ、９ｂ、１０ａ、１０ｂだけである。一方、本発明のＤＣ−ＤＣコンバータでは図１（ａ）に示すように、スイッチング素子８ａ、８ｂを備え、図１（ｂ）に示すようなタイミングでスイッチング素子６ａ、６ｂ、８ａ、８ｂを制御する。本発明のＤＣ−ＤＣコンバータでは図１（ａ）に示す回路を図１（ｂ）に示すタイミングで制御することにより、スイッチング素子６ａ、６ｂのｔｕｒｎ−ｏｎ時とｔｕｒｎ−ｏｆｆ時にスイッチング素子８ａ、８ｂによってトランス３の２次側を短絡して、スイッチング素子６ａ、６ｂに電圧が加わらないようにする。これにより、本発明のＤＣ−ＤＣコンバータではスイッチング素子８ａ、８ｂのｔｕｒｎ−ｏｎ時とｔｕｒｎ−ｏｆｆ時の損失を小さく抑え、スイッチング素子８ａ、８ｂの両端に発生する跳ね上がり電圧を抑える。

本発明によれば、トランスの１次側に配置したスイッチング素子６ａ、６ｂの跳ね上がり電圧を低減できるので、低い導通損で高速スイッチングできるスイッチング素子を用いなくとも、低速スイッチング素子ではあるが導通損が低いスイッチング素子と、高い導通損であっても高速スイッチングできるスイッチング素子とをトランスの１次側と２次側とに配置することによって、ＤＣ−ＤＣコンバータのコストを上げることなく、ＤＣ−ＤＣコンバータの高効率化、小型化が実現できる。

以下、本発明の実施例を図面を用いながら説明する。

図１（ａ）は、本実施例の昇圧型プッシュプルコンバータの回路の説明図であり、図１（ｂ）は図１（ａ）の各部の動作波形説明図である。なお、図１（ｂ）では、本実施例の昇圧型プッシュプルコンバータの電流の流れを示した図４（ａ）〜（ｅ）と対応付けしてある。すなわち、図１（ｂ）の符号Ａの期間は図４（ａ）に相当し、以下同様にＢは図４（ｂ）、Ｃは図４（ｃ）、Ｄは図４（ｄ）、Ｅは図４（ｅ）に相当する。

本実施例が図２（ａ）と図２（ｂ）とに示した従来技術と異なる点は、トランス３の２次側に新たにスイッチング素子８ａ、８ｂを備え、これらが図１（ｂ）のようなタイミングで制御されている点である。本実施例のＤＣ−ＤＣコンバータの半導体スイッチング素子には、図１（ａ）に示すバイポーラトランジスタの他に、絶縁ゲートを備えたパワーＭＯＳＦＥＴや、ＩＧＢＴ等も同様に使用できる。

本実施例では、スイッチング素子８ａ、８ｂを図１（ｂ）に示すように制御する。トランスの１次側に配置したスイッチング素子６ａ、６ｂのｔｕｒｎ−ｏｆｆ時（図４（ａ）から図４（ｂ））に、スイッチング素子８ａ、８ｂによってトランス３の２次側を短絡する。これにより、スイッチング素子６ａ、６ｂに印加される電圧低減するので、スイッチング素子６ａ、６ｂの跳ね上がり電圧が低減する。また、スイッチング素子６ａ、６ｂのｔｕｒｎ−ｏｎ時（図４（ｂ）から図４（ａ））にスイッチング素子８ａ、８ｂで短絡して、スイッチング素子６ａ、６ｂのｔｕｒｎ−ｏｎ時のスイッチング損失を低減する。

このように本実施例では、スイッチング素子６ａ、６ｂがｔｕｒｎ−ｏｎ時や、ｔｕｒｎ−ｏｆｆ時には、スイッチング素子８ａ、８ｂの動作により、スイッチング素子６ａ、６ｂには電圧が印加されないので、スイッチング素子６ａ、６ｂには低速スイッチング素子で低い導通損のものを適用できる。また、スイッチング素子８ａ、８ｂはｔｕｒｎ−ｏｎ、ｔｕｒｎ−ｏｆｆの際に、電流が流れている時間が短時間であるため、スイッチング素子８ａ、８ｂには、前記のスイッチング素子６ａ、６ｂより高い導通損であっても高速スイッチングできるものであれば適用できる。

なお、スイッチング素子８ａ、８ｂもｔｕｒｎ−ｏｆｆするが、漏れインダクタンス１１はスイッチング素子８ａ、８ｂに影響を与えないため、スイッチング素子８ａ、８ｂの両端には大きな跳ね上がり電圧は発生しない。

このように、本実施例によれば、高速スイッチングと低い導通損とを兼ね備えたスイッチング素子を用いなくとも、低速スイッチング素子ではあるが導通損が低いスイッチング素子と、高速スイッチング素子ではあるが導通損が高いスイッチング素子とをトランスの１次側と２次側とに使い分けて、半導体スイッチング素子の跳ね上がり電圧を抑制した高い効率のＤＣ−ＤＣコンバータを実現できる。

本実施例ではスナバ回路を省いた回路で説明したが、スナバ回路を備えていても良く、その場合は例えば図２に示した従来技術のＤＣ−ＤＣコンバータにスナバ回路を備えた場合より小型化のスナバ回路で済む。

図５は、本実施例の昇圧型フルブリッジコンバータの回路の説明図である。本実施例はトランス３の一次側が中点タップを備えていない点と、スイッチング素子６ｃ、６ｄとダイオード７ｃ、７ｄを新たに備えた点が実施例１と異なる。

本実施例では、スイッチング素子６ａ、６ｂ、６ｃ、６ｄのｔｕｒｎ−ｏｎ時とｔｕｒｎ−ｏｆｆ時にスイッチング素子８ａ、８ｂがトランス３の２次側を短絡するように動作する。これにより、実施例１と同様に本実施例でも、スイッチング素子６ａ〜６ｄがｔｕｒｎ−ｏｎ時や、ｔｕｒｎ−ｏｆｆ時には、スイッチング素子８ａ、８ｂの動作により、スイッチング素子６ａ〜６ｄには電圧が印加されないので、スイッチング素子６ａ〜６ｄの跳ね上がり電圧を低減でき、スイッチング素子６ａ〜６ｄの定格電圧を下げることができる。これによって、スイッチング素子６ａ〜６ｄには低速スイッチング素子で低い導通損のものを適用できる。また、スイッチング素子８ａ、８ｂはｔｕｒｎ−ｏｎ、ｔｕｒｎ−ｏｆｆの際に、電流が流れている時間が短時間であるため、スイッチング素子８ａ、８ｂには、前記のスイッチング素子６ａ〜６ｄより高い導通損であっても高速スイッチングできるものであれば適用できる。併せて本実施例でも、実施例１と同様にスナバ回路を不要もしくは小型化できる。

図６（ａ）と図６（ｂ）とは、本実施例のフライバックコンバータの回路の説明図である。図６（ａ）と図６（ｂ）の違いは、ダイオード９ａの位置が異なっている点である。図６（ａ）ではダイオード９ａの損失を小さくできる。また、図６（ｂ）ではスイッチング素子８ａの跳ね上がり電圧が低く、ダイオード１０ａの定格電圧を低くできる。

本実施例では、スイッチング素子６ａのｔｕｒｎ−ｏｎ時とｔｕｒｎ−ｏｆｆ時にスイッチング素子８ａがトランス３の２次側を短絡するように動作する。これにより、実施例１と同様に本実施例でも、スイッチング素子６ａがｔｕｒｎ−ｏｎ時や、ｔｕｒｎ−ｏｆｆ時には、スイッチング素子８ａの動作により、スイッチング素子６ａには電圧が印加されないので、スイッチング素子６ａの跳ね上がり電圧を低減でき、スイッチング素子６ａの定格電圧を下げることができる。これによって、スイッチング素子６ａには低速スイッチング素子で低い導通損のものを適用できる。また、本実施例でもスイッチング素子８ａは、ｔｕｒｎ−ｏｎ、ｔｕｒｎ−ｏｆｆの際に、電流が流れている時間が短時間であるので、スイッチング素子６ａより高い導通損であってもこれより高速スイッチングできる素子であれば適用できる。また、本実施例でも、実施例１と同様にスナバ回路を不要もしくは小型にできる。

図７（ａ）と図７（ｂ）とは、本実施例の昇圧型フォワードコンバータの回路の説明図である。本実施例でも実施例３と同様に、図７（ａ）ではダイオード９ａの損失を小さくでき、図７（ｂ）ではスイッチング素子８ａの跳ね上がり電圧が低いので、ダイオード１０ａの定格電圧を低くできる。また、実施例３と同様に、スイッチング素子６ａ、６ｂには低速スイッチング素子で低い導通損のものを適用でき、また、本実施例でもスイッチング素子８ａには、スイッチング素子６ａ、６ｂより高い導通損であってもこれより高速スイッチングできる素子であれば適用できる。

図８（ａ）、図８（ｂ）は、本実施例の回路の説明図である。本実施例が実施例３と異なる点は、トランス３の１次側と２次側とが共通の電位であるアース電位で接続していることである。これ以外は実施例３と同様であり、スイッチング素子６ａには低速スイッチング素子で低い導通損のものを適用でき、スイッチング素子８ａには、スイッチング素子６ａより高い導通損であってもこれより高速スイッチングできる素子であれば適用できる。

図９（ａ）〜図９（ｄ）は、本実施例の回路の説明図である。本実施例ではトランス３の２次側に図に示すようにスイッチング素子８ａ、８ｂを配置した。図９（ａ）〜図９（ｄ）の各図に示す本実施例でも、トランス３の１次側に配置したスイッチング素子６ａ、６ｂに、低速スイッチング素子で低い導通損のものを適用し、トランス３の２次側に配置したスイッチング素子８ａ、８ｂには、スイッチング素子６ａ、６ｂより高い導通損であってもこれより高速スイッチングできる素子を適用した。

本実施例でも、トランスの１次側に配置したスイッチング素子６ａ、６ｂの跳ね上がり電圧を低減できるので、低い導通損で高速スイッチングできるスイッチング素子を用いなくとも、低速スイッチング素子ではあるが導通損が低いスイッチング素子と、高い導通損であっても高速スイッチングできるスイッチング素子とをトランスの１次側と２次側とに配置することによって、ＤＣ−ＤＣコンバータのコストを上げることなく、ＤＣ−ＤＣコンバータの高効率化、小型化が実現できる。

実施例１の昇圧型プッシュプルコンバータの回路と動作波形の説明図である。従来技術の昇圧型プッシュプルコンバータの回路と動作波形の説明図である。別の従来技術の昇圧型プッシュプルコンバータの回路の説明図である。実施例１の昇圧型プッシュプルコンバータの電流の流れの説明図である。実施例２の昇圧型フルブリッジコンバータの回路の説明図である。実施例３のフライバックコンバータの回路の説明図である。実施例４の昇圧型フォワードコンバータの回路の説明図である。実施例５のＤＣ−ＤＣコンバータの回路の説明図である。実施例６のＤＣ−ＤＣコンバータの回路の説明図である。

符号の説明

１…直流電源、２…リアクトル、３…トランス、４…コンデンサ、５…負荷、６ａ、６ｂ、６ｃ、６ｄ、８ａ、８ｂ…スイッチング素子、７ａ、７ｂ、９ａ、９ｂ、１０ａ、１０ｂ…ダイオード、１１…漏れインダクタンス、１２…１次電流、１３…２次電流、１５…スナバ回路。

Claims

スイッチング素子を導通して第１の直流電力をリアクトルに接続して、該第１の直流電力を該リアクトルに蓄積し、該スイッチング素子を非導通にして前記リアクトルに蓄積した電力をトランスの１次側に送り、該トランスの１次側に入力した前記電力を前記トランスの２次側から取り出し、整流回路を介して第２の直流電力に変換するＤＣ−ＤＣコンバータにおいて、
前記スイッチング素子が導通から非導通に変化している期間、または非導通から導通に変化している期間に、前記トランスの２次側を短絡する回路を備えることを特徴とするＤＣ−ＤＣコンバータ。
スイッチング素子を導通して第１の直流電力をトランスの１次側に接続し、該第１の直流電力を前記トランスに蓄積し、前記スイッチング素子を非導通にして前記トランスに蓄積した電力を前記トランスの２次側から取り出し、整流回路を介して第２の直流電力に変換するＤＣ−ＤＣコンバータにおいて、
前記スイッチング素子が導通から非導通に変化している期間、または非導通から導通に変化している期間に、前記トランスの２次側を短絡する回路を備えることを特徴とするＤＣ−ＤＣコンバータ。
スイッチング素子を導通して第１の直流電力をトランスの１次側に接続し、該第１の直流電力を該トランスに蓄積し、スイッチング素子を非導通にして該第１の直流電力と前記トランスに蓄積した電力を前記トランスの１次側と２次側とから取り出し、整流回路を介して第２の直流電力に変換するＤＣ−ＤＣコンバータにおいて、
前記スイッチング素子が導通から非導通に変化している期間、または非導通から導通に変化している期間に、前記トランスの２次側を短絡する回路を備えることを特徴とするＤＣ−ＤＣコンバータ。
トランスと、該トランスの１次側に配置した第１のスイッチング手段と、前記トランスの２次側に配置した整流手段と、を備えたＤＣ−ＤＣコンバータにおいて、
該ＤＣ−ＤＣコンバータが前記トランスの２次側に、前記第１のスイッチング手段の第１のスイッチング素子が導通から非導通に変化している期間、または非導通から導通に変化している期間に、前記トランスの２次側を第２のスイッチング素子によって短絡する回路を備えたことを特徴とするＤＣ−ＤＣコンバータ。
請求項４に記載のＤＣ−ＤＣコンバータにおいて、前記第１のスイッチング素子と第２のスイッチング素子がパワーＭＯＳＦＥＴあるいはＩＧＢＴであることを特徴とするＤＣ−ＤＣコンバータ。
請求項４あるいは請求項５の何れかに記載のＤＣ−ＤＣコンバータにおいて、前記第２のスイッチング素子の導通損が前記第１のスイッチング素子より高く、かつ前記第２のスイッチング素子のスイッチング速度が前記第１のスイッチング素子より早いことを特徴とするＤＣ−ＤＣコンバータ。