JP2005100640A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To stabilize a read-out operation of a sense amplifier without increasing a chip area largely. <P>SOLUTION: A switch for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3. When data is read out from the memory array, data is read out from both sides of the memory array through the input/output control circuit CKT and the switch SWR. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体装置、特に微細素子で構成され、電池動作可能な半導体集積回路に好適な低電圧で動作する高速、高集積の半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a high-speed, highly integrated semiconductor device that is composed of fine elements and operates at a low voltage suitable for a battery-operable semiconductor integrated circuit.

半導体集積回路(LSI=Large Scale Integration)の集積度向上は、その構成素子であるMOSトランジスタの微細化により進められてきた。素子の寸法が0.5ミクロン以下のいわゆるディープサブミクロンLSIになると、素子の耐圧の低下とともにLSIの消費する電力の増大が問題になってくる。このような問題に対しては、素子の微細化にともなって動作電源電圧を低下させることが有効な手段であると考えられる。現在のLSIの電源電圧としては5Vが主流であるため、微細な素子でLSIを構成する手段として、LSIチップ上に外部電源電圧を降圧する電圧変換回路を搭載する技術が、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第21巻、第5号、第605〜第611頁(1986)( IEEE Jounal of Solid-State Circuits, vol.21, No5, pp.605-611, October 1986 )において論じられている。この場合の外部電源電圧と内部電源電圧の値は、それぞれ5Vと3.5Vである。このように、LSIの中でも最高集積度のダイナミックRAM(DRAM= Dynamic Random Access Memory )で消費電力の問題が顕在化しつつある。こうした傾向に合わせて、LSIの外部電圧そのものを下げようという動きもある。例えば、0.3ミクロンの加工技術を用いる64メガビットDRAMでは外部電源電圧3.3V程度に低下される予定である。集積度の向上にしたがって、外部電源電圧はさらに低下する可能性がある。   Improvement of the degree of integration of a semiconductor integrated circuit (LSI = Large Scale Integration) has been promoted by miniaturization of a MOS transistor which is a constituent element thereof. When a so-called deep submicron LSI having an element size of 0.5 microns or less is used, an increase in power consumed by the LSI becomes a problem as the withstand voltage of the element decreases. For such a problem, it is considered that an effective means is to reduce the operating power supply voltage as the element is miniaturized. Since the current power supply voltage of LSI is 5V, the technology of mounting a voltage conversion circuit for stepping down the external power supply voltage on the LSI chip as means for configuring the LSI with fine elements is called IEE.・ Journal of Solid-State Circuits, Vol. 21, No. 5, 605-611 (1986) (IEEE Jounal of Solid-State Circuits, vol.21, No5, pp.605-611 , October 1986). In this case, the values of the external power supply voltage and the internal power supply voltage are 5 V and 3.5 V, respectively. As described above, the problem of power consumption is becoming apparent in a dynamic RAM (DRAM = Dynamic Random Access Memory) having the highest integration density among LSIs. In line with this trend, there is a movement to lower the external voltage of the LSI itself. For example, in a 64 megabit DRAM using a 0.3 micron processing technique, the external power supply voltage is expected to be lowered to about 3.3V. As the degree of integration increases, the external power supply voltage may further decrease.

また近年、可搬型電子機器の普及に伴い、電池動作や、電池での情報保持が可能な低電圧・低消費電力のLSIに対する需要が高まってきている。このような用途に対しては、最小1〜1.5Vで動作するLSIが必要とされる。特に、ダイナミックメモリの場合、その集積度は既にメガビット級に達しており、従来では磁気ディスク装置しか使用できなかった大容量記憶装置の分野にもその半導体メモリを利用しようという動きがでてきている。そのためには、電源をきってもデータが消えないよう電池でバックアップする必要がある。このバックアップの期間は、通常数週間から数年間保証する必要がある。このため、メモリの消費電流は極力小さくする必要がある。低電力化のためには、動作電圧を低減することが有効であるが、これを1.5V近辺とすればバックアップ用電源としては乾電池1個で済むためコストも安くまた占有スペースも小さくなる。   In recent years, with the widespread use of portable electronic devices, there is an increasing demand for low-voltage and low-power consumption LSIs that can perform battery operation and hold information in the battery. For such applications, an LSI that operates at a minimum of 1 to 1.5 V is required. In particular, in the case of a dynamic memory, the degree of integration has already reached the megabit level, and there is a movement to use the semiconductor memory also in the field of a mass storage device, which could conventionally only use a magnetic disk device. . For that purpose, it is necessary to back up with a battery so that data is not lost even if the power is turned off. This backup period usually needs to be guaranteed for weeks to years. For this reason, it is necessary to reduce the current consumption of the memory as much as possible. In order to reduce the power consumption, it is effective to reduce the operating voltage. However, if this is set to around 1.5 V, a single backup battery is sufficient as a backup power source, so the cost is low and the occupied space is also small.

インバータや各種デジタル論理回路だけから構成されるCMOS(Complementary MOS)LSI、例えばプロセッサなどにおいては、電源電圧を1.5V程度まで低下させても、MOSトランジスタの定数としきい値電圧さえ適切に選べば、大幅な性能低下を招くことなく、1.5V程度の低い電源電圧で動作させることが可能である。しかしながら、外部電源電圧(VCCまたはVSS)の他に、それらの中間電圧やそれらの範囲を越えた電圧をLSI上で発生させ、それを動作に用いるLSIでは、電源電圧の低下は、決定的な性能低下をもたらしていた。こうしたLSIの代表がDRAMである。したがって、プロセッサやメモリなどの複数種類のLSIで、低電圧で動作する情報機器を構成する場合には、DARMに代表されるように、LSI上で電源電圧以外の電圧を発生して動作に用いるLSIの低電圧動作が必須である。   In CMOS (Complementary MOS) LSIs composed of only inverters and various digital logic circuits, such as processors, even if the power supply voltage is reduced to about 1.5V, the MOS transistor constant and threshold voltage can be selected appropriately. It is possible to operate with a power supply voltage as low as about 1.5 V without causing a significant performance degradation. However, in addition to the external power supply voltage (VCC or VSS), an intermediate voltage or a voltage exceeding those ranges is generated on the LSI, and in an LSI using it for operation, the power supply voltage drop is decisive. The performance was reduced. A typical example of such an LSI is a DRAM. Therefore, when an information device that operates at a low voltage is constituted by a plurality of types of LSIs such as a processor and a memory, as represented by DARM, a voltage other than the power supply voltage is generated and used for the operation. The low voltage operation of LSI is essential.

DRAMを低電圧で動作させた場合、主に従来用いられていた以下の3つで問題が生じる。   When a DRAM is operated at a low voltage, the following three problems that have been conventionally used cause problems.

(1)メモリから読出された微小な信号を読出す回路。 (1) A circuit for reading a minute signal read from a memory.

(2)メモリセルを構成するMOSトランジスタを十分高い導通状態にして、損失無く信号を伝達するために必要なワード線駆動用高電圧を発生する回路。 (2) A circuit for generating a high voltage for driving a word line necessary for making a MOS transistor constituting a memory cell sufficiently conductive and transmitting a signal without loss.

(3)メモリセル蓄積容量のプレート電極、さらにはメモリセルからの読み出し信号の検出に際する参照電圧となる中間電圧(VCC/2)を発生する回路。 (3) A circuit that generates an intermediate voltage (VCC / 2) serving as a reference voltage when detecting a read signal from the plate electrode of the memory cell storage capacitor and the memory cell.

これらの従来例を、以下順に説明する。 These conventional examples will be described in the following order.

(1)については以下のとおりである。LSIの高集積化、大規模化にともなって、信号配線の寄生容量が増大するため、動作速度が低下するという問題が顕現化しつつある。ダイナミック・メモリの場合には、各メモリセルからデータ線上に読み出された微小な信号をセンスアンプにより増幅する速度、および、選択されたデータ線から情報を読み出す入出力制御線(コモンI/O線)の動作速度が、メモリ全体の動作速度の大きな割合を占めており、これらを高速化する技術がメモリの性能向上のために不可欠である。従来の入出力制御回路としては、たとえばアイ・イー・イー・イー,ジャーナル・オブ・ソリッド・ステート・サーキッツ,エス・シー22(1987年)第663頁から第667頁(IEEE,Journal of Solid-State Circuits, Vol.SC−22,No5,October,1987,pp663−667)において述べられているように、2つのMIS(Metal
Insulator Semiconductor)型のFET(Field Effect Transistor)を用い、選択信号をそれらのゲート電極に印加して、データ線対とコモンI/O線対との接続を制御する方式が一般的であった。
(1) is as follows. As LSI is highly integrated and scaled up, the parasitic capacitance of the signal wiring increases, and thus the problem that the operation speed decreases is becoming apparent. In the case of a dynamic memory, the speed at which a minute signal read from each memory cell on the data line is amplified by the sense amplifier, and the input / output control line (common I / O) for reading information from the selected data line Line) occupies a large proportion of the operation speed of the entire memory, and a technology for increasing the speed is indispensable for improving the performance of the memory. Conventional input / output control circuits include, for example, IEE, Journal of Solid State Circuits, ESC 22 (1987), pages 663 to 667 (IEEE, Journal of Solid- State Circuits, Vol.SC-22, No5, October, 1987, pp 663-667), two MIS (Metal
Insulator Semiconductor (FET) type field effect transistors (FETs) are generally used, and a selection signal is applied to their gate electrodes to control the connection between the data line pair and the common I / O line pair.

(2)についての従来例を図20に示す。これはDRAMのメモリセルアレー(MA)とワードドライバ(WD)関連の回路を示したものである。また、図21は各部の波形を示している。この回路は、例えばIEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL.sc−21,NO.3,JUNE 1986,pp.381−387に示されている。   A conventional example of (2) is shown in FIG. This shows a circuit related to a DRAM memory cell array (MA) and a word driver (WD). FIG. 21 shows the waveform of each part. This circuit is disclosed in, for example, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. sc-21, NO. 3, JUNE 1986, pp. 381-387.

(3)についての従来例は以下のとおりである。データ線をVCC/2電圧にプリチャージするDRAM方式は、高速性、低消費電力、耐雑音性といった特徴によって、CMOS回路とともに1メガビット以降のDRAMの主流になっている。このVCC/2電圧を発生させる従来の中間電圧発生回路の例は、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第21巻、第5号、第643〜第648頁(1986)( IEEE Journal of Solid-State Circuits, vol.21,No.5,pp.643-648, Octorber 1986)に述べられている。   A conventional example of (3) is as follows. The DRAM system that precharges the data line to the VCC / 2 voltage has become the mainstream of DRAMs of 1 megabit or more together with the CMOS circuit due to features such as high speed, low power consumption, and noise resistance. An example of a conventional intermediate voltage generating circuit for generating the VCC / 2 voltage is described in IEEJ Journal of Solid State Circuits, Vol. 21, No. 5, pp. 643-648. (1986) (IEEE Journal of Solid-State Circuits, vol. 21, No. 5, pp. 643-648, Octorber 1986).

アイ・イー・イー・イー,ジャーナル・オブ・ソリッド・ステート・サーキッツ,エス・シー22(1987年)第663頁から第667頁(IEEE,Journal of Solid-State Circuits, Vol.SC−22,No5,October,1987,pp663−667)IEE, Journal of Solid State Circuits, SC 22 (1987), pages 663 to 667 (IEEE, Journal of Solid-State Circuits, Vol. SC-22, No. 5) , October, 1987, pp 663-667) IEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL.sc−21,NO.3,JUNE 1986,pp.381−387IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. sc-21, NO. 3, JUNE 1986, pp. 381-387 アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ、第21巻、第5号、第643〜第648頁(1986)( IEEE Journal of Solid-State Circuits, vol.21,No.5,pp.643-648, Octorber 1986)I. E. E. Journal of Solid State Circuits, Vol. 21, No. 5, pp. 643-648 (1986) (IEEE Journal of Solid-State Circuits, vol. 21, No. 5, pp.643-648, Octorber 1986)

以上の従来例に対して、本発明が解決しようとする課題は以下のとおりである
The problems to be solved by the present invention with respect to the above conventional example are as follows.

まず(1)の従来例については以下のとおりである。従来方式の例を図7(a)および図7(c)に示す。この方式では必要最低限の数のトランジスタで構成できるため、メモリ全体の面積低減には有効であるが、一方、以下のような欠点がある。(a)データ線(D0,D0 ̄)の信号電圧が十分に増幅されないうちにI/O制御用のMIS−FET(T50,T51)を導通状態にすると、センスアンプSA0の動作が阻害されて誤動作を起こす。   First, the conventional example (1) is as follows. An example of the conventional method is shown in FIGS. 7 (a) and 7 (c). Since this method can be composed of a minimum number of transistors, it is effective in reducing the area of the entire memory, but has the following drawbacks. (A) If the I / O control MIS-FETs (T50, T51) are turned on before the signal voltage of the data lines (D0, D0 ̄) is sufficiently amplified, the operation of the sense amplifier SA0 is inhibited. Causes malfunction.

(b)上記理由により、センスアンプが動作してから選択信号Y01を投入して上記MIS−FETを導通させるまでに時間遅れ(タイミング・マージン)を置く必要が生じ、動作速度の低下をきたす(図7(c))。 (B) For the above reason, it is necessary to put a time delay (timing margin) from when the sense amplifier is operated to when the selection signal Y01 is input and when the MIS-FET is turned on. FIG. 7 (c)).

(c)このような誤動作を防ぐために、上記MIS−FETのチャネルコンダクタンス(ドレイン・ソース間の導電率)とセンスアンプを構成するMIS−FETのチャネルコンダクタンスの比には、設計上の制約が発生する。一般的には、前者を後者よりも小さくする必要があり、コモンI/O線(IO0,IO0 ̄)の駆動能力を大きくとることが難しい。そのため、(b)に加え、さらに動作速度が低下する。 (C) In order to prevent such a malfunction, there is a design restriction on the ratio between the channel conductance of the MIS-FET (conductivity between drain and source) and the channel conductance of the MIS-FET constituting the sense amplifier. To do. In general, it is necessary to make the former smaller than the latter, and it is difficult to increase the driving capability of the common I / O lines (IO0, IO0 ̄). Therefore, in addition to (b), the operation speed further decreases.

(d)メモリの集積度向上に伴って、消費電力低減、および素子の耐圧低下に対処するため、内部電源電圧は低下する傾向にある。したがって、上記MIS−FETの駆動能力がさらに低下し、より動作速度が低下する。 (D) As the degree of integration of the memory increases, the internal power supply voltage tends to decrease in order to cope with a reduction in power consumption and a decrease in the breakdown voltage of the element. Therefore, the driving capability of the MIS-FET is further reduced, and the operation speed is further reduced.

(e)主に、上記(c)の理由により、ひとつのコモンI/O線と、それにつながる複数のデータ線との間で、並列に書込み、あるいは読み出しを行うことが難しく、並列度など、テスト機能の面で制約を受ける。 (E) It is difficult to write or read in parallel between one common I / O line and a plurality of data lines connected to the common I / O line mainly due to the reason of (c) above. Limited in terms of test function.

これらのため、従来の入出力回路方式では、低電圧でも高速に動作する高集積メモリに適した回路方式を供することができなかった。   For these reasons, the conventional input / output circuit method cannot provide a circuit method suitable for a highly integrated memory that operates at high speed even at a low voltage.

次に、(2)の従来例については以下のとおりである。図20に示すようにワードドライバはトランジスタQD、QTから構成される。ここでXデコーダ出力N1がHighレベル(VL)になるとQTを通してQDのゲートN2が充電されQDがオン状態となる。このとき、N2の電圧はVL−VTとなる。次に周辺回路FXで作られたワード線駆動信号 φX(振幅はVL+VT以上)がHighレベルになるとQDのドレインからソースに電流が流れワード線WをHighレベルにする。このときQTのゲートとN1の間の電位差は0、N2とはVtであるからQTはカットオフ状態となっている。従って、φXが上昇するときN2の電圧はQDのゲート、ソース間容量によるカップリングでφXと共に上昇する。ここで、φXが最大値に達したときQDのゲート、ソース間電圧がVT以上なら、ワード線の電圧はφXと等しくなる。一方、φXが上昇していく途中でそれがVT以下となった場合は、QDのゲート、ソース間容量が0となるのでその時点でN2の上昇はとまり、図21に示すようにVL−VT+α(VL−2VT)/(1−α)となる。またワード線の電圧は(VDL−2VT)/(1−α)となる。ここで、αはQDのゲート容量とノードN2の全容量の比である。 Next, the conventional example of (2) is as follows. As shown in FIG. 20, the word driver is composed of transistors QD and QT. Here, when the X decoder output N1 becomes a high level (VL), the gate N2 of the QD is charged through the QT and the QD is turned on. At this time, the voltage of N2 is VL-VT. Next, when the word line drive signal φX (amplitude is VL + VT or more) generated by the peripheral circuit FX becomes a high level, a current flows from the drain to the source of the QD, and the word line W is set to a high level. At this time, since the potential difference between the gate of QT and N1 is 0 and N2 is Vt, QT is cut off. Therefore, when φX rises, the voltage of N2 rises with φX due to coupling by the capacitance between the gate and source of QD. If the voltage between the gate and source of QD is equal to or higher than VT when φX reaches the maximum value, the voltage of the word line becomes equal to φX. On the other hand, when φX becomes lower than VT in the middle of the rise, the capacitance between the gate and source of QD becomes 0, so the rise of N2 stops at that point, and VL−VT + α as shown in FIG. (VL-2VT) / (1-α). The voltage of the word line is (V DL -2V T ) / (1-α). Here, α is the ratio of the gate capacitance of the QD to the total capacitance of the node N2.

ここで、VLが電池の消耗で1.1Vまで低下した場合を考える。α=0.9
、VT=0.5(V)とすれば上式よりN2の電圧は1.5Vとなる。従って、ワード線の電圧は1.0Vまでしか上昇しない。通常、メモリセルのスイッチトランジスタQSのしきい値電圧は周辺回路のそれよりも高く0.5V以上になるのでメモリセルに蓄えられる電荷量は最大値(CS×1.1)の半分以下の(CS×0.5)となりソフトエラー耐性、センスアンプのS/Nの著しい低下が生ずる。すなわち、保存データの破壊が起こりやすくなる。
Here, consider a case where VL drops to 1.1 V due to battery consumption. α = 0.9
If VT = 0.5 (V), the voltage of N2 is 1.5 V from the above equation. Therefore, the voltage of the word line only rises to 1.0V. Usually, since the threshold voltage of the switch transistor QS of the memory cell is higher than that of the peripheral circuit and becomes 0.5 V or more, the amount of charge stored in the memory cell is less than half of the maximum value (CS × 1.1) ( CS × 0.5), and soft error resistance and S / N of the sense amplifier are significantly reduced. That is, the stored data is easily destroyed.

以上のように、DRAMを従来の技術で電池動作させようとした場合、電池の起電力がMOSトランジスタのしきい値電圧VTの2倍近くまで低下すると、ワードドライバの動作不良によりメモリセルへの書き込み電圧が低下してデータの破壊が起こりやすくなるという問題があり、その解決を要する課題があった。   As described above, when trying to operate a battery with a DRAM using conventional technology, if the electromotive force of the battery decreases to nearly twice the threshold voltage VT of the MOS transistor, the word driver malfunctions, There is a problem that the write voltage is lowered and data is easily destroyed, and there is a problem that needs to be solved.

また、(3)に関して、低電圧化と高集積化により、従来の中間電圧発生回路
では以下の二つの問題が生じる。(a)電源電圧の低下に伴い、電圧設定精度が
低下し、信号対雑音(S/N)比が悪化する。
Regarding (3), the following two problems occur in the conventional intermediate voltage generation circuit due to the low voltage and high integration. (A) As the power supply voltage decreases, the voltage setting accuracy decreases and the signal-to-noise (S / N) ratio deteriorates.

(b)素子がソース・フォロワ・モードで動作するので応答速度がトランジスタの駆動能力と負荷容量の値で決まることになり、このため、高集積化による負荷容量の増大と、さらには低電圧化による素子の駆動能力の低下により、応答速度が遅くなる。 (B) Since the device operates in the source follower mode, the response speed is determined by the drive capability and load capacitance value of the transistor. For this reason, increase in load capacitance due to high integration and further reduction in voltage The response speed becomes slow due to a decrease in the drive capability of the element.

図30はDRAM用中間電圧発生回路の従来例を示すものである。以下、図30を用いて上記の問題点を説明する。図30において、TN5、TN6はNチャンネルのMIS型FET、TP5、TP6はPチャンネルのMIS型FET、R1、R2は抵抗、CLは負荷容量である。図30の回路は一種のコンプリメンタリ・プッシュプル回路で、TN6とTP6は電源電圧VCC(VSSは接地電位とする)をHVCの中間電圧に分圧する分圧回路を構成し、これらのゲートにバイアス電圧を与えるためのTN5とTP5がバイアス回路を構成している。VCC/2プリチャージ方式のDRAMにおいては、負荷容量は全データ線容量にほぼ等しく、4メガビットDRAMでは5〜10nF(ナノ・ファラッド)、16メガビットDRAMでは20〜40nF、64メガビットDRAMでは80〜160nF程度の値である。この回路においては、各FETに微小な電流を常時流すことによって、出力が一定の電圧になるように安定化される。電流が微小であれば、端子20と端子22の電圧差すなわちV(20)−V(22)はほぼFET TN5のしきい値電圧VTNに、また端子22と端子21の電圧差すなわちV(22)−V(21)はほぼFETTP5のしきい値電圧の絶対値VTPに等しくなる。また、FET TN6およびTP6のゲート幅対ゲート長比 W/Lは、それぞれTN5およびTP5のW/Lの数倍から数10倍になるように選ばれる。したがって、TN6のバイアス電流はTN5のバイアス電流の数倍から数10倍になる。   FIG. 30 shows a conventional example of an intermediate voltage generating circuit for DRAM. Hereinafter, the above problem will be described with reference to FIG. In FIG. 30, TN5 and TN6 are N-channel MIS type FETs, TP5 and TP6 are P-channel MIS type FETs, R1 and R2 are resistors, and CL is a load capacitance. The circuit of FIG. 30 is a kind of complementary push-pull circuit, and TN6 and TP6 constitute a voltage dividing circuit that divides the power supply voltage VCC (VSS is a ground potential) into an intermediate voltage of HVC, and a bias voltage is applied to these gates. TN5 and TP5 for providing the above constitute a bias circuit. In the VCC / 2 precharge type DRAM, the load capacity is almost equal to the total data line capacity, 5 to 10 nF (nanofarad) for 4 megabit DRAM, 20 to 40 nF for 16 megabit DRAM, and 80 to 160 nF for 64 megabit DRAM. It is a value of the degree. In this circuit, the output is stabilized so as to have a constant voltage by always passing a minute current through each FET. If the current is very small, the voltage difference between the terminal 20 and the terminal 22, that is, V (20) −V (22) is substantially equal to the threshold voltage VTN of the FET TN5, and the voltage difference between the terminal 22 and the terminal 21, that is, V (22 ) -V (21) is substantially equal to the absolute value VTP of the threshold voltage of the FETTP5. Further, the gate width to gate length ratio W / L of the FETs TN6 and TP6 is selected to be several to several tens of times the W / L of TN5 and TP5, respectively. Therefore, the bias current of TN6 is several times to several tens of times the bias current of TN5.

はじめに第一の問題点について説明する。今、FET対TN5とTN6、およびTP5とTP6の間の素子特性(例えば、しきい値電圧、単位ゲート幅あたりのチャネル・コンダクタンス等)に差が無いと仮定すると、出力HVCには、端子22の電圧に等しい電圧が得られる。出力電圧は、
V(HVC)=R2/(R1+R2)×VCC−R2/(R1+R2)×VTN+R1/(R1+R2)×VTP
と表される。ここでVSSは接地電位にあるとする。標準条件下ではVTNとVTPの値がほぼ等しく、R1=R2となるように設計すると、
V(HVC)=VCC/2−VTN/2+VTP/2
すなわち、VTNとVTPの値の差がVCCの値に比べて無視できる場合には
V(HVC)≒VCC/2
となる。一般に、素子のしきい値電圧のばらつきは、高集積化によっても小さくならず、一定であると考えられるため、VCCを低くするにしたがって、V(HVC) の設定精度は低下する。例えば、VTNとVTPがそれぞれ標準値に対して±0.1V変動すると仮定すると、電源電圧が5V(HVCが2.5V)のときには、中間電圧の変動は約±4%であるのに対して、電源電圧が1.5V(HVCが0.75V)のときには、中間電圧の変動は約±13%に達し、メモリの安定な動作に支障がでる。
First, the first problem will be described. Assuming that there is no difference in device characteristics (for example, threshold voltage, channel conductance per unit gate width, etc.) between the FET pairs TN5 and TN6 and TP5 and TP6, the output HVC has a terminal 22 A voltage equal to that of is obtained. The output voltage is
V (HVC) = R2 / (R1 + R2) × VCC−R2 / (R1 + R2) × VTN + R1 / (R1 + R2) × VTP
It is expressed. Here, VSS is assumed to be at the ground potential. Under standard conditions, the values of VTN and VTP are almost equal, and R1 = R2
V (HVC) = VCC / 2−VTN / 2 + VTP / 2
That is, when the difference between the values of VTN and VTP is negligible compared to the value of VCC, V (HVC) ≈VCC / 2
It becomes. In general, the variation in threshold voltage of an element does not decrease even with high integration and is considered to be constant. Therefore, as VCC decreases, the setting accuracy of V (HVC) decreases. For example, assuming that VTN and VTP each vary ± 0.1V with respect to the standard value, when the power supply voltage is 5V (HVC is 2.5V), the variation of the intermediate voltage is approximately ± 4%. When the power supply voltage is 1.5 V (HVC is 0.75 V), the fluctuation of the intermediate voltage reaches about ± 13%, which hinders stable operation of the memory.

次に、第二の問題点について説明する。負荷の充放電に際し、出力のMISFETは飽和領域で動作するため、そのドレイン電流IDは
ID=β/2×(VGS−VT)2
と表される。ここに、VGSはゲート・ソース間電圧、VTはMISFETのゲートしきい値電圧、βは素子の構造や寸法によって決まる定数である。今、従来回路において負荷(負荷容量=CL)の電圧を0Vから中間電圧VCC/2の90%まで立ち上げるのに要する時間trは
tr=18CL/β×1/(VCC/2)
と表される。一つのデータ線に接続されるメモリセルの数を256、一つのデータ線あたりの容量値を0.5pF、と仮定する。メモリの高集積化に伴ってこれらの値はほぼ一定であるから、負荷容量の値は世代毎に4倍ずつ大きくなる。例えば、4MビットDRAMではCL≒8.2nF、16MビットではCL≒33nF、64MビットではCL≒131nFとなる。これに対して、電源電圧が5V→3.3V→1.5Vと世代毎に低下すると、MISFETのβが10mA/V2で一定の場合、立上り時間trは5.9μs→36μs→314μsと世代毎に約10倍ずつ増えることになる。応答速度を一定に保つためには、MISFETのβを世代毎に10倍にしていく必要があるが、レイアウト面積の増大や、定常電流の増大を招くという副作用があるため、実際には立上り時間trを一定に保つのは不可能である。
Next, the second problem will be described. When charging / discharging the load, the output MISFET operates in the saturation region, so that its drain current ID is ID = β / 2 × (VGS−VT) 2.
It is expressed. Here, VGS is a gate-source voltage, VT is a gate threshold voltage of MISFET, and β is a constant determined by the structure and dimensions of the element. Now, in the conventional circuit, the time tr required to raise the voltage of the load (load capacity = CL) from 0 V to 90% of the intermediate voltage VCC / 2 is tr = 18CL / β × 1 / (VCC / 2)
It is expressed. Assume that the number of memory cells connected to one data line is 256, and the capacitance value per data line is 0.5 pF. Since these values are almost constant as the memory becomes highly integrated, the value of the load capacity increases four times for each generation. For example, CL≈8.2 nF for a 4 Mbit DRAM, CL≈33 nF for 16 Mbit, and CL≈131 nF for 64 Mbit. On the other hand, when the power supply voltage is decreased from generation to generation, such as 5V → 3.3V → 1.5V, when β of MISFET is constant at 10 mA / V 2 , the rise time tr is 5.9 μs → 36 μs → 314 μs. Each time it will increase by about 10 times. In order to keep the response speed constant, it is necessary to increase the β of MISFET 10 times for each generation. However, since there is a side effect of increasing the layout area and the steady current, the rise time is actually increased. It is impossible to keep tr constant.

以上述べた従来の問題を解決し、低電圧でも高速に、かつ安定に動作する半導体装置を提供することが本発明の目的である。より具体的には以下の3つを目的としている。   It is an object of the present invention to solve the conventional problems described above and to provide a semiconductor device that operates stably at high speed even at a low voltage. More specifically, it aims at the following three.

(1)低電圧でも高速に動作し、かつ動作安定性に優れ、さらには並列テスト機能を併せ持った、超高集積のメモリの入出力制御回路の方式を提供すること。 (1) To provide a method for an input / output control circuit of an ultra-highly integrated memory that operates at a high speed even at a low voltage, has excellent operational stability, and has a parallel test function.

(2)電池の起電力が低下してもデータ破壊が生じないように、充分に高いワード線電圧を発生することができる回路を提供すること。 (2) To provide a circuit capable of generating a sufficiently high word line voltage so that data destruction does not occur even when the electromotive force of a battery is lowered.

(3)高集積、低電源電圧のLSIにおいても高精度で、かつ高速に動作する電圧供給回路(電圧フォロワ)を提供すること。 (3) To provide a voltage supply circuit (voltage follower) that operates with high accuracy and high speed even in an LSI with high integration and low power supply voltage.

前述した(1)の目的を達成するため、データ線からの情報の読み出し、あるいは、データ線への情報の書込みを行う入出力制御回路を、メモリアレーの左右に交互に配置し、かつ、コモンI/O線をとデータ線の間の伝達インピーダンスを、情報の読み出し時と書き込み時とで変化させるような回路構成とした。また、読出し線(RO線)の信号を検出するセンス回路として、選択用のMISFETと相補のMISFETによる電流電圧変換手段を設けた。本手段は、低電圧でも高速に動作するようにするためのものである。   In order to achieve the above-mentioned object (1), input / output control circuits for reading information from the data line or writing information to the data line are alternately arranged on the left and right of the memory array, and the common The circuit configuration is such that the transfer impedance between the I / O line and the data line is changed between reading and writing of information. Further, as a sense circuit for detecting a signal on the readout line (RO line), a current-voltage conversion means using a MISFET complementary to a selection MISFET is provided. This means is intended to operate at high speed even with a low voltage.

また(2)の目的を達成するため、特許請求の範囲に記載のように、次の手段を講じた。すなわち、
(a)メモリセルアレーとデータ線に印加する最低の動作電圧としてメモリセルアレーのスイッチトランジスタのしきい値電圧の1.5乃至2倍の電圧をデータ線に与えるデータ線電源の出力とワードドライバとを有する半導体集積回路において、データ線電源電圧を、データ線電圧よりメモリセルアレーのスイッチトランジスタのしきい値電圧分以上高い電圧に変換する電圧変換回路と、該電圧変換回路の出力を電源として動作するスタティック型ワードドライバとを備えてワード線駆動をすることとした。
Moreover, in order to achieve the object of (2), the following means were taken as described in the claims. That is,
(A) Data line power supply output and word driver for applying to the data line 1.5 to 2 times the threshold voltage of the switch transistor of the memory cell array as the lowest operating voltage applied to the memory cell array and the data line A voltage conversion circuit for converting the data line power supply voltage to a voltage higher than the data line voltage by a threshold voltage of the switch transistor of the memory cell array, and using the output of the voltage conversion circuit as a power supply It was decided to drive the word line with an operating static type word driver.

(b)上記第1項の手段の電圧変換回路は、チャージポンプ回路と整流回路との構成を備えることとした。 (B) The voltage conversion circuit of the means of the first item has a configuration of a charge pump circuit and a rectifier circuit.

(c)上記第2項の手段におけるチャージポンプ回路は、第1、第2、第3、第4のMOSトランジスタと第1、第2のコンデンサを含み、該第2、第3、第4のMOSトランジスタのドレインは電源に、第2のMOSトランジスタのゲートは第4のMOSトランジスタのソースに、第3のMOSトランジスタのソースは第2のMOSトランジスタのソースに、第3、第4のMOSトランジスタのゲートは電源に接続され、第1のコンデンサの1つの端子は第4のMOSトランジスタのソースに、第2のコンデンサの1つの端子は第2のMOSトランジスタのソースに接続され、該第1、第2のコンデンサの他の1端はそれぞれ逆相のパルスが入力されるようになされたチャージポンプ回路において、さらに第1のMOSトランジスタのドレインを電源に、ソースを第4のMOSトランジスタのソースに、ゲートを第2のMOSトランジスタのソースに結合することとした。 (C) The charge pump circuit in the means of the second item includes first, second, third and fourth MOS transistors and first and second capacitors, and the second, third and fourth capacitors. The drain of the MOS transistor is the power source, the gate of the second MOS transistor is the source of the fourth MOS transistor, the source of the third MOS transistor is the source of the second MOS transistor, and the third and fourth MOS transistors Is connected to the power supply, one terminal of the first capacitor is connected to the source of the fourth MOS transistor, and one terminal of the second capacitor is connected to the source of the second MOS transistor. The other one end of the second capacitor is a charge pump circuit in which a pulse having an opposite phase is input, and the drain of the first MOS transistor is further supplied. The on to power, the source of the fourth MOS transistor to the source, it was decided to combine the gate to the source of the second MOS transistor.

本手段は低電源電圧でもチャージポンプ回路の立ち上げを一層速め、またその出力電圧を一層高くするものである。   This means speeds up the start-up of the charge pump circuit even at a low power supply voltage and further increases the output voltage.

(d)上記第2項の手段における整流回路は、整流素子がMOSトランジスタにより構成され、該MOSトランジスタのドレインを入力、ソースを出力とし、該入力には上記第3項記載のチャージポンプ回路、ソースには該出力から電荷を伝達する回路とその電荷を蓄えるコンデンサおよびその電荷を電源に伝達する回路が接続され、該入力の電圧が高レベルの時は該コンデンサの1端を高レベルにして該MOSトランジスタのゲート電圧を入力電圧とMOSトランジスタのしきい値電圧の和以上にし、該入力の電圧が低レベルの時は該コンデンサの1端を低レベルにすると同時に該MOSトランジスタのゲート電圧を電源電圧にすることとした。 (D) In the rectifier circuit in the means of the second item, the rectifier element is constituted by a MOS transistor, the drain of the MOS transistor is an input, the source is an output, and the input is the charge pump circuit of the third item, The source is connected to a circuit for transferring charge from the output, a capacitor for storing the charge, and a circuit for transferring the charge to the power source. When the input voltage is high, one end of the capacitor is set to high level. The gate voltage of the MOS transistor is set to be equal to or higher than the sum of the input voltage and the threshold voltage of the MOS transistor. When the input voltage is low, one end of the capacitor is set to low level and simultaneously the gate voltage of the MOS transistor is set to low. The power supply voltage was set.

本手段は整流用トランジスタの電圧降下を低減させ高い出力電圧を得るものである。   This means reduces the voltage drop of the rectifying transistor and obtains a high output voltage.

(e)上記第1項乃至第2項の手段において、メモリセルアレーとワードドライバと電圧変換回路に用いるMOSトランジスタのしきい値を3種類とし、メモリセルアレーのものを最も高く、ワードドライバのものを中間に、電圧変換回路のものを最も低くすることとした。 (E) In the means of items 1 to 2 above, the threshold value of the MOS transistor used in the memory cell array, the word driver, and the voltage conversion circuit is set to three types, the highest in the memory cell array, We decided to make the voltage converter circuit the lowest in the middle.

本手段は低電源電圧においても集積回路としてさらに一層の安定化、高速化、低消費電力化を達成するものである。   This means achieves further stabilization, higher speed, and lower power consumption as an integrated circuit even at a low power supply voltage.

さらに、前記(3)の目的を達成するため、本発明の半導体装置では、中間電圧に等しい基準電圧の入力と、同一負荷に対して出力を並列接続する少なくとも二つの第一および第二のコンプリメンタリ・プッシュプル回路と、基準電流を増幅して出力するプッシュプル電流増幅回路とを備え、第一のコンプリメンタル・プッシュプル回路は、そのバイアス回路に、上記基準電圧の入力と該入力に付加するバイアス電圧源を備えて、該プッシュプル回路の分圧用トランジスタのゲートにバイアス電圧を印加するとともに、該プッシュプル回路の分圧回路は上記電流増幅回路の基準電流回路を形成し、かつ該電流増幅回路の出力端を上記第二のコンプリメンタリ・プッシュプル回路のバイアス回路に接続することを特徴とする。   Further, in order to achieve the object (3), in the semiconductor device of the present invention, at least two first and second complementary circuits that connect a reference voltage equal to the intermediate voltage and an output in parallel to the same load are provided. A push-pull circuit and a push-pull current amplifying circuit that amplifies and outputs a reference current are provided, and the first complementary push-pull circuit adds the reference voltage input to the bias circuit and the input to the bias circuit. A bias voltage source is provided, and a bias voltage is applied to the gate of the voltage dividing transistor of the push-pull circuit, and the voltage dividing circuit of the push-pull circuit forms a reference current circuit of the current amplifying circuit, and the current amplification The output terminal of the circuit is connected to the bias circuit of the second complementary push-pull circuit.

すなわち、中間電圧に等しい基準電圧の発生部をコンプリメンタリ・プッシュプル回路のバイアス回路から分けて独立に設けるとともに、少なくとも二つのコンプリメンタリ・プッシュプル回路で並列に負荷を駆動するようにし、出力電圧と入力電圧の差を一つのプッシュプル回路に流れる電流として検出し、かつ、その電流にほぼ比例する増幅電流でもう一方のプッシュプル回路を駆動するものである。   That is, a reference voltage generation unit equal to the intermediate voltage is provided separately from the bias circuit of the complementary push-pull circuit, and the load is driven in parallel by at least two complementary push-pull circuits so that the output voltage and the input voltage are input. The voltage difference is detected as a current flowing in one push-pull circuit, and the other push-pull circuit is driven with an amplified current that is substantially proportional to the current.

ここで上記第一および第二のコンプリメンタリ・プッシュプル回路のバイアス電圧は、該電圧を印加する該プッシュプル回路のトランジスタのゲートしきい値電圧にほぼ等しくすることが好ましい。このことは定常状態においてこれらのトランジスタを流れる電流を低い値に抑えるものである。   Here, it is preferable that the bias voltage of the first and second complementary push-pull circuits is substantially equal to the gate threshold voltage of the transistor of the push-pull circuit to which the voltage is applied. This suppresses the current flowing through these transistors to a low value in the steady state.

あるいは上記電流増幅回路をカレントミラー型のプッシュプル増幅回路によることにすれば、簡単な回路構成で高い駆動能力がばらつきが少なく容易にえられる。   Alternatively, if the current amplifying circuit is a current mirror type push-pull amplifying circuit, a high driving capability can be easily obtained with little variation with a simple circuit configuration.

またあるいは、上記第一および第二のコンプリメンタリ・プッシュプル回路を電界効果トランジスタにより構成することが低い電源電圧で動作させられるので好ましい。   Alternatively, it is preferable that the first and second complementary push-pull circuits are composed of field effect transistors because they can be operated with a low power supply voltage.

前記(3)の目的をさらに効果的に達成するための本発明の半導体装置では、中間電圧に等しい基準電圧の入力と、同一負荷に対して出力を並列接続する少なくとも二つの第一および第二のコンプリメンタリ・プッシュプル回路およびトライステート駆動回路と、基準電流を増幅して出力するプッシュプル電流増幅回路とを備え、第一のコンプリメンタリ・プッシュプル回路は、そのバイアス回路に、上記基準電圧の入力と該入力に付加するバイアス電圧源を備えるとともに、該プッシュプル回路の分圧回路は上記電流増幅回路の基準電流回路を形成し、かつ該電流増幅回路の出力端を上記第二のコンプリメンタリ・プッシュプル回路のバイアス回路に接続すること、さらに上記トライステート駆動回路は、上記入力の電圧よりも低い第一の判定電圧と上記入力の電圧よりも高い第二の判定電圧とを備え、出力電圧が第一の判定電圧よりも低いときには出力を充電し、出力電圧が第二の判定電圧よりも高いときには出力を放電する手段を備えることを特徴とする。   In the semiconductor device of the present invention for further effectively achieving the object of (3), at least two first and second inputs that connect a reference voltage equal to the intermediate voltage and outputs in parallel to the same load. Complementary push-pull circuit and tri-state drive circuit, and a push-pull current amplification circuit that amplifies and outputs a reference current. The first complementary push-pull circuit receives the reference voltage input to the bias circuit. And a bias voltage source added to the input, and a voltage dividing circuit of the push-pull circuit forms a reference current circuit of the current amplifier circuit, and an output terminal of the current amplifier circuit is connected to the second complementary push The tri-state drive circuit is connected to a pull circuit bias circuit, and the tri-state drive circuit has a first voltage lower than the input voltage. A constant voltage and a second determination voltage higher than the input voltage, the output is charged when the output voltage is lower than the first determination voltage, and the output is output when the output voltage is higher than the second determination voltage. A means for discharging is provided.

すなわち本発明ではトライステート駆動回路をコンプリメンタリ・プッシュプル回路とともに負荷に対して並列に接続してプッシュプル回路による駆動能力を補うものである。   That is, in the present invention, the tri-state drive circuit is connected in parallel to the load together with the complementary push-pull circuit to supplement the drive capability of the push-pull circuit.

ここで、上記第一および第二のコンプリメンタリ・プッシュプル回路のバイアス電圧は、該電圧を印加する該プッシュプル回路のトランジスタのゲートしきい値電圧にほぼ等しい電圧にすること、あるいは上記電流増幅回路をカレントミラー型のプッシュプル増幅回路とすること、あるいは上記第一および第二のコンプリメンタリ・プッシュプル回路を電界効果トランジスタにより構成することが好ましいことは前述のとうりである。   Here, the bias voltage of the first and second complementary push-pull circuits is set to a voltage substantially equal to the gate threshold voltage of the transistor of the push-pull circuit to which the voltage is applied, or the current amplification circuit As described above, it is preferable to use a current mirror type push-pull amplifier circuit or to configure the first and second complementary push-pull circuits with field effect transistors.

ここで、上記の入力および出力の電圧を電源電圧の二分の一にすれば、DRAMのような回路への適正上好ましい。   Here, if the input and output voltages are halved of the power supply voltage, it is preferable in view of appropriateness to a circuit such as a DRAM.

さらに、複数の同種のブロックを少なくとも含み、動作時においては、ブロック選択信号によって選択した一つまたは複数のブロックを動作状態にする集積回路(LSI)と、ブロックを負荷として電圧供給し駆動する手段を有する半導体装置の場合においては、高速応答を達成するために、ブロックを駆動する上記駆動手段として、第一および第二の駆動回路と、各ブロック毎に設けられ動作状態にあるブロックを第一の駆動回路に、非動作状態にあるブロックを第二の駆動回路に、それぞれ接続する切換手段とを備えることとする。   Furthermore, an integrated circuit (LSI) which includes at least a plurality of the same type of blocks, and in operation, makes one or a plurality of blocks selected by a block selection signal in an operating state, and means for supplying and driving a voltage using the block as a load In order to achieve a high-speed response, the first and second drive circuits and the blocks in the operating state provided for each block are used as the drive means for driving the blocks. The drive circuit is provided with switching means for connecting the non-operating block to the second drive circuit.

このような手段は、大容量のダイナミックメモリのような集積回路に対して好適である。   Such means is suitable for an integrated circuit such as a large capacity dynamic memory.

そのような場合に、上記ブロックはメモリセルアレーを少なくとも含み、かつ上記負荷としてはメモリセル蓄積容量の対向電極およびメモリセルから信号検知回路に信号を伝達するデータ線のプリチャージ電圧供給線とを少なくとも含むようにするのがよい。   In such a case, the block includes at least a memory cell array, and the load includes a counter electrode of the memory cell storage capacitor and a precharge voltage supply line of a data line for transmitting a signal from the memory cell to the signal detection circuit. It is good to include at least.

ここで上記駆動回路を電源電圧の二分の一の電圧を発生するものとすることがDRAMへの適応上好ましい。   Here, it is preferable in terms of adaptation to the DRAM that the drive circuit generates a voltage half the power supply voltage.

さらに上記駆動回路として本発明の半導体装置を用いれば、大容量のLSIに対しても高精度化、高速化を達成できる。   Furthermore, if the semiconductor device of the present invention is used as the drive circuit, high accuracy and high speed can be achieved even for a large-capacity LSI.

(1)については、上記構成により、入出力制御回路を、データ線ピッチの2倍のピッチでレイアウトできるため、従来に比べて、チップ面積を大きく増大させることなく、最適な入出力回路構成をとることができる。これにより、入出力回路の動作マージンが格段に向上し、低い電圧でも、安定かつ高速に動作させることができる。また、並列に書込み、読み出しを行っても安定に動作するため、高い並列度の並列テストが可能となる。   With regard to (1), since the input / output control circuit can be laid out at a pitch twice the data line pitch with the above configuration, an optimal input / output circuit configuration can be achieved without significantly increasing the chip area as compared with the prior art. Can take. Thereby, the operation margin of the input / output circuit is remarkably improved, and it is possible to operate stably and at high speed even with a low voltage. In addition, the parallel operation with a high degree of parallelism is possible because the operation is stable even if writing and reading are performed in parallel.

(2)については、スタティック型のワードドライバは電源側にはPチャネルトランジスタ、グランド側にはNチャネルトランジスタが接続されている。このため、ワード線駆動時にゲートをグランドレベル(0V)にすれば、電源電圧がしきい値電圧VT以上であればPチャネルトランジスタが常にオン状態になり、その出力電圧は電源電圧まで上昇する。このように上記スタティック型のワードドライバは、ドライブトランジスタのゲート電圧がLowレベルで動作するので低電源電圧に対しても安定に動作する。   As for (2), the static type word driver has a P-channel transistor connected to the power supply side and an N-channel transistor connected to the ground side. Therefore, if the gate is set to the ground level (0 V) when driving the word line, if the power supply voltage is equal to or higher than the threshold voltage VT, the P-channel transistor is always turned on, and the output voltage rises to the power supply voltage. Thus, the static word driver operates stably even with a low power supply voltage because the gate voltage of the drive transistor operates at a low level.

したがってワードドライバの電源として上記電圧変換回路の出力を用いることにより、ワード線電圧としてデータ線電圧よりメモリセルアレーのスイッチトランジスタのしきい値電圧分以上高い電圧を印加することが可能になり、これにより、電源電圧が1V程度にまで低下してもメモリ動作を安定にすることが可能になる。   Therefore, by using the output of the voltage conversion circuit as the power source of the word driver, it is possible to apply a voltage higher than the data line voltage by the threshold voltage of the switch transistor of the memory cell array as the word line voltage. Thus, the memory operation can be stabilized even when the power supply voltage is reduced to about 1V.

さらに本発明のチャージポンプ回路は、その出力電圧をプリチャージトランジスタに帰還するもので、これを電圧変換回路に用いることにより、低い電源電圧に対しても速い立上りと高い出力電圧を得ることが可能になる。   Furthermore, the charge pump circuit of the present invention feeds back the output voltage to the precharge transistor. By using this in the voltage conversion circuit, it is possible to obtain a fast rise and a high output voltage even for a low power supply voltage. become.

また上記手段の第4項の整流回路は、整流用トランジスタのゲート電圧をチャージポンプ回路の出力電圧と同期させ、その出力がすなわちトランジスタのドレイン電圧がHighレベルのときはゲート電圧をそれよりしきい値電圧分以上高くし、Lowレベルのときは両者同レベルにするもので、これにより整流用トランジスタの電圧降下を低減させ、電荷の逆流も防ぐことが可能になる。   The rectifier circuit according to the fourth item of the above means synchronizes the gate voltage of the rectifying transistor with the output voltage of the charge pump circuit, and when the output, that is, the drain voltage of the transistor is at a high level, the gate voltage is made higher than that. The voltage is increased by at least the value voltage, and both are set to the same level when the level is Low, thereby reducing the voltage drop of the rectifying transistor and preventing the backflow of charges.

トランジスタのしきい値電圧を低電圧化すると一般にトランジスタの駆動能力が増加する。したがって上記手段の第5項のように、規模のあまり大きくない電圧変換回路にはこのようなトランジスタを用いると効果がある。しかし後述するように、ワードドライバのように多量のトランジスタを用いるようなものの場合は逆に、トランジスタのオフ状態で流れる漏れ電流が無視できなくなるのでしきい値電流として標準のものを用いる。またメモリセルアレーのトランジスタを低しきい値電圧化すると後述のようにリフレッシュ間隔を短くすることから消費電力の増加を招くことになり、したがって、これには標準より高いものを用いるのが好ましい。   When the threshold voltage of a transistor is lowered, the driving capability of the transistor generally increases. Therefore, it is effective to use such a transistor in a voltage conversion circuit which is not so large as in the fifth item of the above means. However, as will be described later, in the case of using a large number of transistors such as a word driver, on the contrary, since a leakage current flowing in the off state of the transistor cannot be ignored, a standard threshold current is used. Further, when the threshold voltage of the memory cell array transistors is lowered, the refresh interval is shortened as will be described later, which leads to an increase in power consumption. Therefore, it is preferable to use a transistor higher than the standard.

すなわち上記手段の第5項は、低電源電圧においても集積回路を一層安定化し
、高速化し、低消費電力化するよう作用するものである。
That is, the fifth term of the above means acts to stabilize the integrated circuit even at a low power supply voltage, to increase the speed, and to reduce the power consumption.

(3)については、中間電圧に等しい基準電圧の発生部をコンプリメンタリ・プッシュプル回路のバイアス回路から分けることにより、バイアス回路とは独立して電圧を設定することができ、中間電圧の出力を高精度化することが可能になる。   With regard to (3), by separating the generating part of the reference voltage equal to the intermediate voltage from the bias circuit of the complementary push-pull circuit, the voltage can be set independently of the bias circuit, and the output of the intermediate voltage can be increased. It becomes possible to improve accuracy.

また、入力と出力の電圧差を上記第一のコンプリメンタリ・プッシュプル回路のトランジスタを介して電流に変換し、その電流に比例する増幅電流で第二のコンプリメンタリ・プッシュプル回路を駆動することにより、入出力間に電圧差がある間は、プッシュプル回路の駆動能力を高くして、高速に負荷容量に対して充放電を行なうことになる。またその際の充電と放電の駆動能力を揃えることができ、したがって低電圧でも、高速かつ安定に動作する電圧供給回路(電圧フォロワ)を提供することが可能になる。   In addition, by converting the voltage difference between the input and output into a current through the transistor of the first complementary push-pull circuit, and driving the second complementary push-pull circuit with an amplified current proportional to the current, While there is a voltage difference between the input and output, the drive capability of the push-pull circuit is increased, and charging / discharging is performed on the load capacitance at high speed. In addition, it is possible to provide the driving capability for charging and discharging at that time, and therefore it is possible to provide a voltage supply circuit (voltage follower) that operates stably at high speed even at a low voltage.

さらに上記のようにコンプリメンタリ・プッシュプル回路のバイアス電圧を電圧印加トランジスタのしきい値電圧にほぼ等しくして該プッシュプル回路の電流を低い値に抑えれば、これにより半導体装置の定常時電力を小さくしながら、出力電圧の変動時には高い駆動能力を得るようにすることが可能になる。   Furthermore, if the bias voltage of the complementary push-pull circuit is made substantially equal to the threshold voltage of the voltage application transistor and the current of the push-pull circuit is suppressed to a low value as described above, the steady-state power of the semiconductor device can thereby be reduced. It is possible to obtain a high driving capability when the output voltage varies while being small.

また電流増幅回路にカレントミラー型の増幅回路を用いれば、簡単な回路構成で電流増幅が可能になるだけでなく、同一の特性を要するミラー回路相互のトランジスタに同種の素子を用いることにより、高い駆動能力をばらつき少なく容易に得ることが可能になる。   In addition, if a current mirror type amplifier circuit is used for the current amplifier circuit, not only current amplification is possible with a simple circuit configuration, but also by using the same type of elements for transistors between mirror circuits that require the same characteristics, The driving ability can be easily obtained with little variation.

電界効果トランジスタは不純物濃度を制御することによってゲートしきい値電圧を下げることができるので、第一および第二のコンプリメンタリ・プッシュプル回路を電界効果トランジスタで構成することにより、電源電圧が低くなっても所要の動作が得やすくなる。   Since the gate threshold voltage of the field effect transistor can be lowered by controlling the impurity concentration, the power supply voltage is lowered by configuring the first and second complementary push-pull circuits with the field effect transistor. However, it becomes easier to get the required action.

さらにトライステート駆動回路をコンプリメンタリ・プッシュプル回路とともに負荷に対して並列に接続する上記の手段によれば、入出力間の電圧誤差が上記の判定電圧以上に大きくなった場合には負荷容量を充電または放電することにより電圧誤差を判定電圧以内に収束するよう動作し、これによりプッシュプル回路動作を補って過渡時の応答速度をさらに高めるよう作用することになる。   Furthermore, according to the above means for connecting the tri-state drive circuit to the load together with the complementary push-pull circuit, the load capacity is charged when the voltage error between the input and output becomes larger than the above judgment voltage. Alternatively, by discharging, the voltage error is converged within the determination voltage, and thereby the push-pull circuit operation is supplemented to further increase the response speed during the transition.

また集積回路の中に複数の同種のブロックを含み、その一部を動作させる場合に、動作状態のブロックのみを負荷として選択するよう切り換える本発明の手段によれば、大容量のDRAMのような場合にもその一部の負荷を実質的に担うことになるため大きな過渡電流を流すことなく高速応答が可能になる。そのうえ、この駆動回路に本発明の装置を用いれば、前記したようにさらに効果的に高精度高速応答性を得ることが可能になる。   Further, when the integrated circuit includes a plurality of blocks of the same type and some of them are operated, according to the means of the present invention to switch only the operating block as a load, a large-capacity DRAM is used. Even in such a case, since a part of the load is substantially taken, a high-speed response is possible without flowing a large transient current. In addition, if the device of the present invention is used in this drive circuit, it is possible to obtain high-precision and high-speed response more effectively as described above.

本発明は以上説明したように、データ線とI/O線とを接続する入出力制御回路をメモリセルアレーの左右に交互に配置し、かつ、データ線とI/O線との伝達インピーダンスを読みだし動作と書き込み動作とで変化させる回路構成にしたことで、低電圧でも高速にしかも安定に動作させることができる。   As described above, according to the present invention, the input / output control circuits for connecting the data lines and the I / O lines are alternately arranged on the left and right of the memory cell array, and the transfer impedance between the data lines and the I / O lines is set. Since the circuit configuration is changed between the reading operation and the writing operation, the operation can be stably performed at a high speed even at a low voltage.

また、本発明は並列テストにも適しており、テスト時間の大幅な短縮が実現できる。   The present invention is also suitable for parallel tests, and can greatly reduce the test time.

さらに、本発明によればワード線のドライブトランジスタは、そのゲート電圧がLowレベルで動作するので、電源電圧が低下してもワードドライバとして安定に動作する。またデータ線電圧VLを、常に、データ線電圧VLよりメモリセルのスイッチトランジスタのしきい値電圧VT分以上高い電圧VCHに昇圧してワードドライバの電源として動作している電圧変換回路は、その整流用トランジスタのゲート電圧をそのドレイン電圧よりしきい値電圧以上高くでき、さらに電荷の逆流も防ぐことができるのでその出力電圧を倍電圧発生回路の理論値である2VLにまで高めることができる。また、RC遅延を利用した発振回路およびタイミング発生回路を用いることにより発振周波数、タイミング相互の遅延時間が電源電圧変動に対し安定になるので電圧変換効率を常に最良の状態にしておくことができる。さらにトランジスタのしきい値電圧3種に選択することにより、低電圧での安定化、高速化、低消費電力化を図ることができる。そしてこれらによって、電源電圧が電池1個分の起電力でも安定に動作する半導体集積回路を実現できる。   Furthermore, according to the present invention, the drive transistor of the word line operates with the gate voltage being at a low level, so that it operates stably as a word driver even when the power supply voltage decreases. The voltage conversion circuit operating as a power supply for the word driver by boosting the data line voltage VL to a voltage VCH that is always higher than the data line voltage VL by the threshold voltage VT of the switch transistor of the memory cell Since the gate voltage of the transistor can be higher than the drain voltage by a threshold voltage or more, and the backflow of charges can be prevented, the output voltage can be increased to 2 VL which is the theoretical value of the voltage doubler generation circuit. Further, by using an oscillation circuit and timing generation circuit using RC delay, the oscillation frequency and the delay time between timings are stable against fluctuations in the power supply voltage, so that the voltage conversion efficiency can always be in the best state. Further, by selecting three threshold voltages of the transistor, stabilization at low voltage, high speed, and low power consumption can be achieved. As a result, a semiconductor integrated circuit that operates stably even when the power supply voltage is an electromotive force of one battery can be realized.

また、さらに本発明によれば、超高集積のLSIにおいて、高い電圧精度で大きな負荷容量を高速に駆動する回路構成、あるいは、大きな過渡電流を流すことなく、大きな負荷容量を高速に駆動する回路方式を提供できる。 例えば、従来回路ではトランジスタのしきい値電圧差が0.2Vあると出力電圧が0.75Vに対して約13%変動するような場合に、本発明によれば約1%に抑制されるというように電圧精度が一桁以上向上し、また、電源投入後の出力電圧の立上り時間が従来回路に対して約一桁以上改善されるように高速応答性が得られる。   Furthermore, according to the present invention, in an ultra-high integrated LSI, a circuit configuration for driving a large load capacity at high speed with high voltage accuracy, or a circuit for driving a large load capacity at high speed without flowing a large transient current. Can provide formula. For example, in the conventional circuit, when the threshold voltage difference of the transistor is 0.2V, when the output voltage fluctuates about 13% with respect to 0.75V, the present invention suppresses it to about 1%. Thus, the voltage accuracy is improved by an order of magnitude or more, and the high-speed response is obtained so that the rise time of the output voltage after power-on is improved by about an order of magnitude or more compared to the conventional circuit.

以下実施例により本発明を具体的に説明する。なお、以下の説明では、本発明をダイナミックメモリ(DRAM)に適用した例について説明するが、これ以外の、例えば、スタティックメモリ(SRAM)やリード・オンリ・メモリ(ROM)についても同様に適用できる。また、MIS型のFET素子を用いたメモリ以外にも、バイポーラ素子を用いたメモリ、バイポーラ素子とMIS−FETとを組み合わせた、いわゆるBiCMOS型のメモリ、さらには、シリコン以外の半導体材料を用いたメモリについても、同様に適用することができる。   The present invention will be specifically described below with reference to examples. In the following description, an example in which the present invention is applied to a dynamic memory (DRAM) will be described. However, the present invention can be similarly applied to, for example, a static memory (SRAM) and a read-only memory (ROM). . In addition to a memory using a MIS type FET element, a memory using a bipolar element, a so-called BiCMOS type memory in which a bipolar element and a MIS-FET are combined, and a semiconductor material other than silicon are used. The same applies to the memory.

図1から図6は本発明のメモリ回路の一実施例である。図1から図6中、MAは1つのMIS−FETと1つの蓄積容量からなるメモリセルを二次元的に複数個配列したメモリセルアレー、CKT0,CKT1はメモリセル信号を検知したり、読出し線または書込み線を通して、メモリ外部と情報をやりとりするための入出力制御回路、D0とD0 ̄、D1とD1 ̄メモリセルと上記入出力制御回路の間で信号の伝送を行うためのデータ線対、WDはメモリセルアレーのうちの行アドレスを指定して1本のワード線に駆動信号を与えるためのワード線駆動回路、W0〜Wmはワード線、YDはメモリセルアレーのうちの列アドレスを指定するためのY(列)デコーダ、Y01は列選択信号線、をそれぞれ表している。また、入出力制御回路の中で、SA0、SA1はデータ線上の微小な信号電圧を検知するための検知回路(センスアンプ)、CSN0とCSP0、CSN1とCSP1は、それぞれ検知回路SA0、SA1の駆動信号線、CD0あるいはCD1は検知回路の駆動信号発生回路、PR0,PR1は、非動作状態において、データ線対を短絡するとともにセンスアンプの動作に都合の良い電圧に設定するためのプリチャージ回路、RG0あるいはRG1はデータ線対に現れた信号(電圧差)をメモリアレー外部に読みだすための読みだしゲート、T1〜T4は読みだしゲートを構成するNチャネルMIS−FET、WG0あるいはWG1は外部の情報に従ってデータ線を駆動する書き込みゲート、T5〜T8は1つの書き込みゲートを構成するNチャネルMIS−FET,RO0,RO0 ̄,RO1,RO1 ̄は読みだし線、WI0,WI0 ̄,WI1,WI1 ̄は書き込み線、RCS0,RCS0 ̄,RCS1,RCS1 ̄は読みだし制御線、WR0,WR0 ̄,WR1,WR1 ̄は書込み制御線、をそれぞれ示している。また、SWR0,SWR1は読みだし線から共通の読みだし線CRO,CRO ̄へ接続するためのスイッチ回路、SWW0,SWW1は書き込み線と共通の書き込み線CWI,CWI ̄を接続するためのスイッチ回路、SEL0,SEL1は左右いずれかのスイッチを選択する信号。AMPはCRO ̄,CROへ現れた信号を検知増幅するためのセンス増幅器、DOBは出力バッファ、DIBは入力バッファである。本実施例では、入出力制御回路CKT0,CKT1をデータ線対毎にメモリセルアレーの左右に交互に配置しており、かつ入出力制御回路内のI/O線を読みだし線(RO線)と書き込み線(WI線)に分離している。以下これらの具体的な構成と効果を説明する。   1 to 6 show an embodiment of the memory circuit of the present invention. 1 to 6, MA is a memory cell array in which a plurality of memory cells each having one MIS-FET and one storage capacitor are two-dimensionally arranged, and CKT0 and CKT1 are memory cell signals or read lines. Or an input / output control circuit for exchanging information with the outside of the memory through the write line, a data line pair for transmitting signals between the D0 and D0 デ ー タ, D1 and D1 ̄ memory cells and the input / output control circuit, WD is a word line driving circuit for designating a row address in the memory cell array and supplying a driving signal to one word line, W0 to Wm are word lines, and YD is a column address in the memory cell array. Y (column) decoder, Y01 represents a column selection signal line. In the input / output control circuit, SA0 and SA1 are detection circuits (sense amplifiers) for detecting minute signal voltages on the data lines, and CSN0 and CSP0, and CSN1 and CSP1 drive the detection circuits SA0 and SA1, respectively. A signal line, CD0 or CD1 is a drive signal generation circuit for the detection circuit, and PR0 and PR1 are precharge circuits for short-circuiting the data line pair and setting a voltage convenient for the operation of the sense amplifier in a non-operating state, RG0 or RG1 is a read gate for reading the signal (voltage difference) appearing on the data line pair to the outside of the memory array, T1 to T4 are N-channel MIS-FETs constituting the read gate, WG0 or WG1 is an external Write gates for driving data lines according to information, T5 to T8 are N constituting one write gate Channels MIS-FET, RO0, RO0 ̄, RO1, RO1 ̄ are read lines, WI0, WI0 ̄, WI1, WI1 ̄ are write lines, RCS0, RCS0 ̄, RCS1, RCS1 ̄ are read control lines, WR0, WR0.  ̄, WR1, WR1 ̄ respectively indicate write control lines. SWR0 and SWR1 are switch circuits for connecting the read lines to the common read lines CRO and CRO ̄, and SWW0 and SWW1 are switch circuits for connecting the write lines and the common write lines CWI and CWI ̄, SEL0 and SEL1 are signals for selecting one of the left and right switches. AMP is a sense amplifier for detecting and amplifying a signal appearing on CRO ̄ and CRO, DOB is an output buffer, and DIB is an input buffer. In this embodiment, the input / output control circuits CKT0 and CKT1 are alternately arranged on the left and right of the memory cell array for each data line pair, and the I / O lines in the input / output control circuit are read lines (RO lines). And writing lines (WI lines). These specific configurations and effects will be described below.

図2には読みだしゲートおよび書き込みゲート回路の平面レイアウト図を示す
。一般的には、メモリの高集積化が進むとともに入出力制御回路Ciをデータ線ピッチでレイアウトすることが困難になってくる。しかし本実施例のように入出力制御回路をメモリセルアレーの左右に交互に配置することで入出力制御回路のレイアウトピッチはデータ線対ピッチの2倍、すなわち2dyにできるのでチップ面積を大きく増大させること無しにレイアウトが可能になる。高集積メモリにおいては、たとえばアイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステート・サーキッツ,23(1988年)第1113頁から1119頁(IEEE, Journal of Solid-State Circuits, vol.23,No.5,October 1988,pp1113−1119)に述べられているように、隣接するデータ線間の容量結合により信号対雑音比が著しく低下するという問題がある。メモリセルアレー部分の容量結合雑音はデータ線をメモリセルアレーの途中で交差する等の方法により低減できることは知られているが、入出力制御回路部においては隣接データ線間の結合容量が場所により不均一であるため雑音を低減することが十分に行えなかった。本実施例では入出力制御回路のデータ線対間にシールド用の配線を配することにより、従来に比べて著しく線間容量結合雑音を低減することができる。以下、これについて説明する。図2に示すような入出力制御回路部のレイアウトにおいて、データ線対間にデータ線と同時に形成される他の信号配線を配置している。ここでは、例えば、読みだしゲートRGi部でデータ線と直行して配線された読みだし線RO,RO ̄及び読みだし制御線RCS,RCS ̄はスルーホールを通してデータ線と同時に形成される配線材に接続され、データ線と平行に配置される。このようにすることで、データ線と隣接データ線間の寄生容量を低減することができ、読みだし動作に伴う雑音を最低限に抑え、安定な動作を期すことができる。
FIG. 2 shows a plan layout diagram of the read gate and write gate circuits. In general, as the integration of the memory increases, it becomes difficult to lay out the input / output control circuit Ci with a data line pitch. However, by arranging the input / output control circuits alternately on the left and right sides of the memory cell array as in this embodiment, the layout pitch of the input / output control circuits can be double the data line pair pitch, that is, 2 dy, so that the chip area is greatly increased. Layout is possible without making it happen. In highly integrated memories, for example, IEE Journal of Solid State Circuits, 23 (1988), pages 1113 to 1119 (IEEE, Journal of Solid-State Circuits, vol. 23, No. 5, October 1988, pp 1113 to 1119), there is a problem that the signal-to-noise ratio is remarkably lowered due to capacitive coupling between adjacent data lines. It is known that the capacitive coupling noise in the memory cell array portion can be reduced by a method such as crossing the data lines in the middle of the memory cell array. However, in the input / output control circuit unit, the coupling capacitance between adjacent data lines depends on the location. The noise was not sufficiently reduced because of the non-uniformity. In this embodiment, by providing a shield wiring between the data line pairs of the input / output control circuit, the line-to-line capacitive coupling noise can be significantly reduced as compared with the conventional case. This will be described below. In the layout of the input / output control circuit section as shown in FIG. 2, another signal wiring formed simultaneously with the data line is arranged between the data line pair. Here, for example, the read lines RO and RO ̄ and the read control lines RCS and RCS ̄ that are wired perpendicularly to the data lines in the read gate RGi portion are wiring materials formed simultaneously with the data lines through the through holes. Connected and arranged parallel to the data lines. By doing so, it is possible to reduce the parasitic capacitance between the data line and the adjacent data line, to minimize the noise accompanying the reading operation, and to achieve a stable operation.

次に、読出しスイッチSWR0、書込みスイッチSWW0、センス増幅回路AMOの具体的な構成を説明する。   Next, specific configurations of the read switch SWR0, the write switch SWW0, and the sense amplifier circuit AMO will be described.

図3(a)は読出しスイッチSWRi(i=0,1)の構成例である。この回路は、複数の読出し線ROi、ROi ̄の内の1つを共通読出し線CRO、CRO ̄に選択的に接続するとともに、選択されたメモリブロックの読出し制御線RCSi、RCSi ̄の電圧を制御して、読出し線に信号を取り出すようにしている。同図において、T10〜T17はNチャネルMISFET、INV100はインバータ、NAND1は入力が共に高レベルの組合せのときのみ低レベルを出力する2入力の反転論理積回路、をそれぞれ示している。メモリブロックが選択されて選択信号SELiが高いレベル、かつメモリが読出し状態にあって書込み信号WEが高レベルになると、MISFET T10〜T13が導通、T14〜T17が非導通となる。したがって、読出し線ROi,ROi ̄はそれぞれ共通読出し線CRO、CRO ̄に接続されるとともに、読出し制御線RCSi、RCSiは接地される。これにより、例えば図1において列選択信号Y01が高レベルになると、T3およびT4が導通し、データ線対D0,D0 ̄の電圧差に応じて読出し線RO0、RO0 ̄から読出し制御線RCS0、RCS0 ̄に流れる電流の差として信号が得られる。ここで、読出し制御線RCS0、RCS0 ̄は、読出し動作だけを考えると、必ずしも分離する必要はないが、後述するうに並列テストを行なう場合には、分離が不可欠である。   FIG. 3A shows a configuration example of the read switch SWRi (i = 0, 1). This circuit selectively connects one of the plurality of read lines ROi and ROi ̄ to the common read lines CRO and CRO ̄ and controls the voltage of the read control lines RCSi and RCSi ̄ of the selected memory block. Thus, a signal is taken out to the readout line. In the figure, T10 to T17 are N-channel MISFETs, INV100 is an inverter, and NAND1 is a two-input inverting AND circuit that outputs a low level only when the inputs are both at a high level. When the memory block is selected and the selection signal SELi is at a high level, and the memory is in a read state and the write signal WE is at a high level, the MISFETs T10 to T13 are turned on and T14 to T17 are turned off. Therefore, the read lines ROi and ROi ̄ are connected to the common read lines CRO and CRO ̄, respectively, and the read control lines RCSi and RCSi are grounded. Thus, for example, when the column selection signal Y01 becomes high in FIG. 1, T3 and T4 are turned on, and the read control lines RCS0 and RCS0 are read from the read lines RO0 and RO0 ̄ according to the voltage difference between the data line pair D0 and D0 ̄. A signal is obtained as the difference in current flowing through the ridge. Here, the read control lines RCS0 and RCS0 are not necessarily separated when only the read operation is considered. However, the separation is indispensable when performing a parallel test as will be described later.

メモリブロックが非選択となり、選択信号SELiが低レベル、またはメモリが書込み状態にあって書込み信号WE ̄が低レベルになると、MISFET T10〜T13が非導通、T14〜T17が導通となる。したがって、読出し線ROi、ROi ̄および読出し制御線RCSi、RCSi ̄は同一の電圧(ここでは中間電圧HVL)に接続される。これにより、例えば図1において列選択信号Y01が高レベルになってT3およびT4が導通しても、読出し線ROi、ROi ̄から読出し制御線RCSi、RCSi ̄に電流が流れることがないため、例えば図10において述べるように、1本の列選択信号線で複数のメモリブロック(選択ブロックと非選択ブロックを含む)の列アドレスを選択するような場合に都合がよい。   When the memory block is deselected and the selection signal SELi is at a low level, or when the memory is in a write state and the write signal WE ̄ is at a low level, the MISFETs T10 to T13 are nonconductive and the T14 to T17 are conductive. Therefore, the read lines ROi and ROi ̄ and the read control lines RCSi and RCSi ̄ are connected to the same voltage (in this case, the intermediate voltage HVL). Thus, for example, even if the column selection signal Y01 becomes high in FIG. 1 and T3 and T4 are turned on, no current flows from the read lines ROi and ROi ̄ to the read control lines RCSi and RCSi ̄. As described in FIG. 10, it is convenient when a column address of a plurality of memory blocks (including a selected block and a non-selected block) is selected by one column selection signal line.

図3(b)は書込みスイッチSWWi(i=0,1)の構成例である。この回路は、複数の書込み線WIi、WIi ̄の内の1つを共通書込み線CWI、CWI ̄に選択的に接続するとともに、選択されたメモリブロックの書込み制御線WRiを高レベルにして、書込みを行なうようにしている。同図において、T20,T23〜T26はNチャネルMISFET、T21、T22はPチャネルMISFET、INV101〜INV103はインバータ、NAND2は2入力の反転論理積回路、をそれぞれ示している。メモリブロックが選択されて選択信号SELiが高レベル、かつメモリが書込み状態にあって書込み信号WEが高レベルになると、MISFET T20〜T23が導通、T24〜T26が非導通となる。したがって、書込み線WIi、WIi ̄はそれぞれ共通書込み線CWI、CWI ̄に接続されるとともに、書込み制御線WRiには高レベルが出力される。これにより、例えば図1において列選択信号Y01が高レベルになると、T5およびT6が導通し、データ線対D0,D0 ̄は書込み線WI0、WI0 ̄に接続され、書込み線上の書込み情報はデータ線に書き込まれる。   FIG. 3B is a configuration example of the write switch SWWi (i = 0, 1). This circuit selectively connects one of the plurality of write lines WIi, WIi ̄ to the common write line CWI, CWI ̄, and sets the write control line Wri of the selected memory block to the high level to perform writing. To do. In the figure, T20, T23 to T26 are N-channel MISFETs, T21 and T22 are P-channel MISFETs, INV101 to INV103 are inverters, and NAND2 is a 2-input inverting AND circuit. When the memory block is selected and the selection signal SELi is at a high level, and the memory is in a write state and the write signal WE is at a high level, the MISFETs T20 to T23 are turned on and T24 to T26 are turned off. Therefore, the write lines WIi and WIi ̄ are connected to the common write lines CWI and CWI ̄, respectively, and a high level is output to the write control line WRi. Thus, for example, in FIG. 1, when the column selection signal Y01 becomes high level, T5 and T6 become conductive, the data line pair D0, D0 ̄ is connected to the write lines WI0, WI0 ̄, and the write information on the write line is the data line. Is written to.

メモリブロックが非選択となり、選択信号SELiが低レベル、またはメモリが読出し状態にあって書込み信号WEが低レベルになると、MISFET T20〜T23が非導通、T24〜T26が導通となる。したがって、書込み線WIi、WIi ̄は同一の電圧(ここでは中間電圧HVL)に接続されるとともに、書込み制御線WRiは低レベルになる。これにより、例えば図1において列選択信号Y01が高レベルになってT5およびT6が導通しても、データ線と書込み線とは導通しないため、例えば図10において述べるように、1本の列選択信号線で複数のメモリブロック(選択ブロックと非選択ブロックを含む)の列アドレスを選択するような場合に都合がよい。   When the memory block is deselected and the selection signal SELi is at a low level, or when the memory is in a read state and the write signal WE is at a low level, the MISFETs T20 to T23 are nonconductive and the T24 to T26 are conductive. Therefore, the write lines WIi and WIi ̄ are connected to the same voltage (here, the intermediate voltage HVL), and the write control line WRi is at a low level. Thus, for example, even if the column selection signal Y01 becomes high in FIG. 1 and T5 and T6 are conducted, the data line and the write line are not conducted. For example, as shown in FIG. This is convenient when the column address of a plurality of memory blocks (including selected blocks and non-selected blocks) is selected by a signal line.

次に、図4は共通読出し線CRO,CRO ̄に読みだされた信号を増幅するためのセンス増幅回路の構成を示している。同図において、amp1は共通読出し線CRO,CRO ̄を入力、d1,d1を出力とする第一のセンス増幅回路、amp2はd1,d1 ̄を入力、d2,d2 ̄を出力とする第二のセンス増幅回路、amp3はd2,d2 ̄を入力、d3,d3 ̄を出力とする第三のセンス増幅回路、T42,T43は第三のセンス増幅回路を動作前に初期化するためのMISFETである。第一のセンス増幅回路amp1は同じ構成の2つの電流電圧変換回路で構成される。電流電圧変換回路は差動増幅回路DA1、PチャネルMISFET T30、NチャネルMISFET T31とからなる。また、第二のセンス増幅回路amp2は同じ構成の2つの差動増幅回路DA3,DA4で構成される。第三のセンス増幅回路amp3は2つの反転論理和回路MOR1,NOR2,2つのインバータINV105,INV106で構成される。   Next, FIG. 4 shows a configuration of a sense amplifier circuit for amplifying signals read out to the common read lines CRO and CRO ̄. In the figure, amp1 is a first sense amplifier circuit that inputs common readout lines CRO and CRO ̄ and outputs d1 and d1, and amp2 is a second sense amplifier that receives d1 and d1 ̄ and outputs d2 and d2 ̄. A sense amplifier circuit, amp3 is a third sense amplifier circuit with d2 and d2 ̄ as inputs and d3 and d3 ̄ as outputs, and T42 and T43 are MISFETs for initializing the third sense amplifier circuit before operation. . The first sense amplifier circuit amp1 is composed of two current-voltage conversion circuits having the same configuration. The current-voltage conversion circuit includes a differential amplifier circuit DA1, a P-channel MISFET T30, and an N-channel MISFET T31. The second sense amplifier circuit amp2 includes two differential amplifier circuits DA3 and DA4 having the same configuration. The third sense amplifier circuit amp3 includes two inverting OR circuits MOR1 and NOR2, and two inverters INV105 and INV106.

次に、本実施例の動作を図5および図6の動作波形を用いて説明する。なお、ここでは、データ線D0,D0 ̄に読出された情報を読出したり、外部からの情報をD0,D0 ̄に書込む場合の例について説明するが、同様の動作はメモリアレー内の全てのメモリセルに対して選択的に行なうことができるのは自明である。また、ここでは動作電圧が1.5Vの場合について説明しているが、これに限らず他の電圧で動作させても、本発明は同様に適用でき、かつ同様の効果を得ることができる。   Next, the operation of the present embodiment will be described using the operation waveforms of FIGS. Here, an example in which information read out to the data lines D0 and D0 読 出 し is read or information from the outside is written into D0 and D0 ̄ will be described, but the same operation is performed for all the memory arrays. Obviously, this can be done selectively for memory cells. Although the case where the operating voltage is 1.5 V has been described here, the present invention is not limited to this, and the present invention can be similarly applied and the same effect can be obtained even when operated at other voltages.

まずはじめに読出し動作を図5により説明する。プリチャージ回路部PR0の制御信号PCが時間t0で立ち下がり、データ線への予備充電動作が終了する。続いて選択されたワード線W0がt1 で立上り、メモリセルからデータ線D0,D0 ̄に信号が読みだされる。次に、t3にセンスアンプ駆動信号CSPを中間電位からHighレベルへ、CSNを中間電位からLow レベルにし、センスアンプSA0を駆動する。これにより、データ線に読みだされた信号がセンスアンプによりHigh,Low に増幅される。ここで、本実施例では、データ線は読みだしゲートRG0 中のトランジスタT1,T2のゲートに接続され、トランジスタT3,T4を通して、読出し線RO0,RO0 ̄へ接続してある。選択された入出力回路CKT0 の読出し制御線RCS0,RCS0 ̄はt1においてLow に駆動される。この構成によりデータ線と読出し線は分離されるため、データ線がHigh,Low レベルに確定する前の増幅途中において、ここではt3において、列選択信号線Y01を入力してもデータ線の情報を破壊することがない。したがって、データ線の情報を破壊すること無しに読出し線へ伝達することができるので、読みだし動作の高速化が図れる。なお、従来に比べて高速化できる理由、および効果については後で詳しく述べる。ここで、読出し線および共通読出し線の信号電圧、すなわちRO0とRO0 ̄およびCROとCRO ̄の電圧差は約20mV程度、第一のセンス増幅回路の出力信号振幅(d1とd1 ̄の電圧差)は約200mV程度、第二のセンス増幅回路の出力信号振幅(d2とd2 ̄の電圧差)は1〜1.5V程度である。すなわち、第一のセンス増幅回路の電圧増幅率は約10程度、第二のセンス増幅回路の電圧増幅率は約5〜7程度である。第三のセンス増幅回路の電圧増幅率は1〜2程度である。但し、第三のセンス増幅回路には出力情報を記憶する機能、いわゆるラッチ機能がある。すなわち、入力の信号を増幅した後に入力をともにlowにすることにより、次の入力が入るまでは先の入力に応じた出力が保持される。これにより、第一から第三の増幅回路の全てを常に動作状態にする必要がなく、出力された後には、第一あるいは第二あるいはその両方の増幅回路を非動作状態として、消費電力を低減することができる。   First, the reading operation will be described with reference to FIG. The control signal PC of the precharge circuit part PR0 falls at time t0, and the precharge operation to the data line is completed. Subsequently, the selected word line W0 rises at t1, and a signal is read from the memory cell to the data lines D0 and D0 ̄. Next, at t3, the sense amplifier drive signal CSP is changed from the intermediate potential to the high level, the CSN is changed from the intermediate potential to the low level, and the sense amplifier SA0 is driven. As a result, the signal read out to the data line is amplified to high and low by the sense amplifier. In this embodiment, the data line is connected to the gates of the transistors T1 and T2 in the read gate RG0, and is connected to the read lines RO0 and RO0 through the transistors T3 and T4. The read control lines RCS0 and RCS0 ̄ of the selected input / output circuit CKT0 are driven low at t1. Since the data line and the readout line are separated by this configuration, the information on the data line can be obtained even if the column selection signal line Y01 is input at t3 in the middle of amplification before the data line is determined to be high or low level. There is no destruction. Therefore, since the information on the data line can be transmitted to the read line without destroying it, the read operation can be speeded up. The reason why the speed can be increased compared to the conventional case and the effect will be described in detail later. Here, the signal voltage of the readout line and the common readout line, that is, the voltage difference between RO0 and RO0 ̄ and CRO and CRO ̄ is about 20 mV, and the output signal amplitude of the first sense amplifier circuit (voltage difference between d1 and d1 ̄) Is about 200 mV, and the output signal amplitude (voltage difference between d2 and d2 ̄) of the second sense amplifier circuit is about 1 to 1.5V. That is, the voltage amplification factor of the first sense amplifier circuit is about 10, and the voltage amplification factor of the second sense amplifier circuit is about 5-7. The voltage amplification factor of the third sense amplifier circuit is about 1-2. However, the third sense amplifier circuit has a function of storing output information, that is, a so-called latch function. That is, by amplifying an input signal and setting both inputs to low, an output corresponding to the previous input is held until the next input is input. As a result, it is not necessary to keep all the first to third amplifier circuits in an operating state, and after output, the first and / or the second amplifier circuit is made non-operating to reduce power consumption. can do.

この図では、一つの情報の読出しの後、列アドレスを切り換えて他の情報を読出すようにした、いわゆるスタティックカラム動作の例も示している。すなわち、列選択信号Y01の次にY23を立ち上げて情報を読出している。本実施例によれば、後述するようにセンス増幅回路の入力を電流とすることにより、読出し線および共通読出し線の電圧振幅は20mVと従来の1/10に低減している。これにより、読出し線および共通読出し線の寄生容量の充放電に要する時間を約1/10に短縮することができ、アドレスを切り換えてから情報を出力するまでの遅延を極めて小さくすることができる。   This figure also shows an example of a so-called static column operation in which after reading one piece of information, the column address is switched to read other pieces of information. That is, information is read by raising Y23 after the column selection signal Y01. According to the present embodiment, as will be described later, by using the input of the sense amplifier circuit as a current, the voltage amplitude of the readout line and the common readout line is reduced to 20 mV, which is 1/10 of the conventional one. As a result, the time required for charging and discharging the parasitic capacitances of the readout line and the common readout line can be reduced to about 1/10, and the delay from the address switching to the output of information can be extremely reduced.

つぎに、読出し動作に続いて書き込み動作を行なう場合の例を図6を用いて説明する。同図において、最初の読出し動作は図5と同じである。t4においてWEがhighになると列選択信号線Y01がHighのままで、RG0 の制御信号線RCS0 がHVL(0.75V)、書き込みゲートWG0の制御信号線WR0が゛Highになる。これとともに書き込み用の入出力線WI0,WI0 ̄に書き込みのデータを与えると、書き込みゲートWG0内のトランジスタT5、T7、およびT6、T8を通してデータ線D0,D0 ̄へデータが書き込まれる。   Next, an example in which a write operation is performed following a read operation will be described with reference to FIG. In this figure, the first read operation is the same as in FIG. When WE becomes high at t4, the column selection signal line Y01 remains High, the control signal line RCS0 of RG0 becomes HVL (0.75 V), and the control signal line WR0 of the write gate WG0 becomes “High”. At the same time, when write data is applied to the write input / output lines WI0 and WI0 ̄, data is written to the data lines D0 and D0 ̄ through the transistors T5, T7, T6, and T8 in the write gate WG0.

以上の例に示したように、書き込み動作と読みだし動作でI/O線とデータ線間の伝達インピーダンスを変化させる一手段として、読みだし線と書き込み線を分離することで、読みだし動作マージンと書き込み動作マージンをおのおの個別に設定することができるので、低電圧動作においても動作の高速化及び安定化を図ることができる。   As shown in the above example, as one means for changing the transfer impedance between the I / O line and the data line in the write operation and the read operation, the read operation margin is separated by separating the read line and the write line. Since the write operation margin can be set individually, the operation can be speeded up and stabilized even in the low voltage operation.

次に、本実施例で用いたセンス増幅回路は効果を図7、図8により説明する。図7(a)は従来のセンス増幅回路、図7(b)は本発明によるセンス増幅回路の構成を模式的に示したものである。また図7(c)は従来のセンス増幅回路と、本発明によるセンス増幅回路の動作波形を模式的に示したものである。従来回路では、メモリセルMCから、データ線(D0,D0 ̄)に読出された微小信号は、センスアンプSA0で増幅された後、列選択信号Y01で制御されるMISFET T50,T51 ̄をオンにして、読出し線(IO0,IO0 ̄)に伝えられていた。従来回路には、高速化を妨げる2つの問題がある。1つは、センスアンプで十分に増幅された後、MISFETをオンにする必要があることである。そうしないと、データ線(CD約0.3pF)と読出し線(CR約8pF)に、数10倍の容量差があるため、大きな電荷が読出し線から流れ込んで、せっかく増幅しかけた情報が破壊されてしまうためである。もう1つは、駆動能力の小さなセンスアンプで、大きな寄生容量の読出し線を200mVという大きな電圧まで増幅する必要があることである。これは、次段の第二のセンス増幅回路の信号検出感度のためである。   Next, the effect of the sense amplifier circuit used in this embodiment will be described with reference to FIGS. FIG. 7A schematically shows the configuration of a conventional sense amplifier circuit, and FIG. 7B schematically shows the configuration of the sense amplifier circuit according to the present invention. FIG. 7C schematically shows operation waveforms of the conventional sense amplifier circuit and the sense amplifier circuit according to the present invention. In the conventional circuit, a minute signal read from the memory cell MC to the data lines (D0, D0 ̄) is amplified by the sense amplifier SA0, and then the MISFETs T50, T51 ̄ controlled by the column selection signal Y01 are turned on. Then, it was transmitted to the read lines (IO0, IO0 ̄). The conventional circuit has two problems that hinder speeding up. One is that the MISFET needs to be turned on after being sufficiently amplified by the sense amplifier. Otherwise, there is a capacitance difference of several tens of times between the data line (CD about 0.3 pF) and the readout line (CR about 8 pF), so a large charge flows from the readout line, and the information that has already been amplified is destroyed. It is because it ends up. The other is a sense amplifier having a small driving capability, and it is necessary to amplify a large parasitic capacitance read line to a large voltage of 200 mV. This is because of the signal detection sensitivity of the second sense amplifier circuit at the next stage.

そこで、本発明では、データ線の信号をゲートで受けたNMOSトランジスタT1,T2を設け、センスアンプと読出し線を分離した。これによって、データ線が十分増幅されるのを待たずに、列選択信号で制御されるMISFET T3,T4をオンにできるため、データ線の電圧情報を、電流情報に変換して、高速に読みだすことができる。さらに、低電圧動作に適するように、PチャネルのMISFETと増幅回路により達成した、電流センス回路を設け、電流入力に比例した電圧出力を得られるようにした。電流入力とすることにより、信号線の電圧振幅は、従来に比べて、約1桁(200mV→20mV)小さく抑えることができ、寄生容量CRの充放電に要する時間が大幅に短縮されて高速化される。   Therefore, in the present invention, the NMOS transistors T1 and T2 that receive the signal of the data line at the gate are provided, and the sense amplifier and the read line are separated. As a result, the MISFETs T3 and T4 controlled by the column selection signal can be turned on without waiting for the data line to be sufficiently amplified. Therefore, the voltage information on the data line is converted into current information and read at high speed. You can start. Furthermore, a current sense circuit achieved by a P-channel MISFET and an amplifier circuit is provided so as to be suitable for low voltage operation, so that a voltage output proportional to the current input can be obtained. By using a current input, the voltage amplitude of the signal line can be reduced by about an order of magnitude (200 mV → 20 mV) compared to the conventional case, and the time required for charging and discharging the parasitic capacitance CR is greatly shortened and speeded up. Is done.

図8は、従来のセンス増幅回路と本発発明によるセンス増幅回路の動作速度を計算機シミュレーション結果をもとに比較したものである。ここでセンス時間とは、センスアンプを起動するための信号CSN,CSPが投入されてから、I/O線に200mVの信号電圧が得られるまで(従来の場合)の遅延時間、あるいは第一のセンス増幅回路の出力に200mVの出力が得られるまで(本発明の場合)の遅延時間で定義している。本発明の回路により、1.5Vで従来に比べて20ns高速化されることから、本発明が低電圧でかつ高速に動作することが示された。   FIG. 8 compares the operating speeds of the conventional sense amplifier circuit and the sense amplifier circuit according to the present invention based on the computer simulation results. Here, the sense time is a delay time from when the signals CSN and CSP for starting the sense amplifier are turned on until a signal voltage of 200 mV is obtained on the I / O line (conventional case), or the first time The delay time is defined until the output of the sense amplifier circuit is 200 mV (in the case of the present invention). With the circuit of the present invention, the speed is increased by 20 ns at 1.5 V compared with the prior art, indicating that the present invention operates at a low voltage and at a high speed.

以上述べたように本実施例では、入出力制御回路をメモリセルアレーの左右に交互に配置し、かつ読みだし用と書き込み用の入出力線を分離することで、低電圧動作においても動作の高速化及び安定化を図ることができる。さらには、読出し線の信号を検出する第一のセンス増幅回路を電流電圧変換回路で構成し、かつ読出し線駆動用のMISFETとデータ線の電圧を読出し線の電流に変換するためのMISFETを相補の構成とすることにより、1〜2V程度の低い電源電圧でも高速に動作するセンス増幅回路を提供することができる。   As described above, in this embodiment, the input / output control circuits are alternately arranged on the left and right sides of the memory cell array, and the reading and writing input / output lines are separated, so that the operation can be performed even in the low voltage operation. Speeding up and stabilization can be achieved. Further, the first sense amplifier circuit for detecting the signal on the read line is constituted by a current-voltage conversion circuit, and the MISFET for driving the read line and the MISFET for converting the voltage on the data line into the current on the read line are complementary. With this configuration, it is possible to provide a sense amplifier circuit that operates at a high speed even with a low power supply voltage of about 1 to 2V.

図9はさらに動作の安定化を図るための実施例である。前に述べたように、入出力制御回路部ではデータ線間の寄生容量を低減することができた。ここではメモリセルアレー部においてデータ線間の寄生容量のバランスをとることによりさらに動作の安定化を図っている。すなわちデータ線を一線対ごとにメモリセルアレーの中央部において交差させる。D1,D1 ̄とデータ線D0 ̄間の寄生容量はそれぞれCc01L、Cc01Rであるが、Cc01LとCc01Rは一致するのでD1,D1 ̄とデータ線D0 ̄間の寄生容量は等しくできる。同様にD1,D1 ̄とデータ線D2 間の寄生容量も等しくできるので、対となるデータ線同志で隣接データ線との寄生容量のバランスをとることができる。したがって、メモリセルアレー内においてもさらに読みだし動作の安定化を図ることができる。 FIG. 9 shows an embodiment for further stabilizing the operation. As described above, in the input / output control circuit section, the parasitic capacitance between the data lines can be reduced. Here, the operation is further stabilized by balancing the parasitic capacitance between the data lines in the memory cell array section. That is, the data lines are crossed at the center of the memory cell array for each pair of lines. The parasitic capacitances between D1, D1 ̄ and data line D0 ̄ are Cc01 L and Cc01 R , respectively. However, since Cc01L and Cc01R match, the parasitic capacitances between D1, D1 ̄ and data line D0 ̄ can be made equal. Similarly, since the parasitic capacitance between D1 and D1 ̄ and the data line D2 can be made equal, the parasitic capacitance with the adjacent data line can be balanced between the paired data lines. Therefore, the reading operation can be further stabilized in the memory cell array.

図10は複数のメモリセルアレーが存在した場合の実施例であり、ここでは読みだし動作を説明する。入出力制御回路CKTijは左右のメモリセルアレーで共用し、CKTijと各メモリセルアレーの間にはT60〜T63で示すスイッチトランジスタが接続され、それらのゲートにはメモリセルアレーの選択信号であるSHRijが入力される。SWRiは読みだし線ROと複数のRO線で共用する共通読出し線CROへ接続するスイッチであり、このスイッチへもメモリセルアレーの選択信号SHRijが入力される。SHRijはあらかじめHighにセットされており、たとえばメモリセルアレーMA2 が選択されると、SHR1R,SHR3LのみをLow にする。ここで、列選択信号Y01が選択されたとするとデータ線D1,D1 ̄、およびD0,D0 ̄へ読みだされた信号は入出力制御回路CKT12,CKT23を通してRO12,RO12 ̄,RO23,RO23 ̄へ読みだされる。これらは、さらにスイッチSWR1,SWR2を通して、共通のI/P線CRO0,CRO0 ̄,CRO1,CRO1 ̄へ読みだされる。このように、複数のメモリセルアレーが存在した場合にも、入出力制御回路をメモリセルアレーの左右に交互配置し左右のメモリセルアレーで共用することはチップ面積を大きく増加させることなく、これまで述べてきた特性の改善が実現できる。 FIG. 10 shows an embodiment in the case where a plurality of memory cell arrays exist. Here, the reading operation will be described. The input / output control circuit CKTij is shared by the left and right memory cell arrays, switch transistors indicated by T60 to T63 are connected between CKTij and each memory cell array, and SHRij, which is a memory cell array selection signal, is connected to their gates. Is entered. SWRi is a switch connected to a read line RO and a common read line CRO shared by a plurality of RO lines, and a memory cell array selection signal SHRij is also input to this switch. SHRij is set to High in advance. For example, when the memory cell array MA2 is selected, only SHR1 R and SHR3 L are set to Low. Here, if the column selection signal Y01 is selected, the signals read to the data lines D1, D1 ̄ and D0, D0 ̄ are read to the RO12, RO12 ̄, RO23, RO23 ̄ through the input / output control circuits CKT12, CKT23. It will be. These are further read out to the common I / P lines CRO0, CRO0P, CRO1, CRO1 ̄ through the switches SWR1 and SWR2. As described above, even when there are a plurality of memory cell arrays, it is possible to arrange the input / output control circuits alternately on the left and right sides of the memory cell array and share them with the left and right memory cell arrays without greatly increasing the chip area. Improvement of the characteristics described above can be realized.

図11は本発明を用いた並列テストの実施例である。並列テストは列選択信号を同時に複数選択(多重選択)することによって行う。すなわち、並列テスト時にはテスト信号TESTにより、列選択信号を多重に選択する。これにより、読みだし動作では、多重度に応じてデータ線の読だし信号が読みだし線に同時に読みだされる。同時に読みだされたデータ線の情報がすべて一致していれば、読みだし線ROとRO ̄は一方が読みだし情報に応じて“High”の電圧レベル、他方が“Low”の電圧レベルになる。もし1つでも誤情報が読みだされたとするとROとRO ̄共に“Low”の電圧レベルになる。一方、書き込み動作では、書き込み用の入出力線から選択された書き込みゲートに接続されたデータ線に書き込まれる。ここで、本発明では並列テストの場合にも新たにテスト用のI/O線を設けること無しに並列テストが行え、通常のテストと同様にデータ線からAMPへ情報が伝えられる。また、読みだし用の信号線と書き込み用の信号線を分離しているので、前述したように読みだし動作と書き込み動作で各々個別に動作マージンを設定でき、多重度を増やす上での制限は無くなり、高度の並列読出し/書込みが可能になる。同図で、読みだしゲートRGの駆動信号RCSは対線とし、読みだし動作において読出し線RO,RO ̄へ接続されるRCSを分離している。これは多重度を増やしたときにも1つの誤読みだしを判別するために有効な手段である。多重度を増やすとROからRCSへ流れる電流を増やす必要がある。一方RCSからGNDへ流れる電流は読出し線の配線抵抗によりある一定で飽和する。いいかえれば、RCSの電位が上昇する。そのためRCSを分離しないと誤読みだしがあった側のI/O線の信号電流は多重度の上昇と共に低下し検出が困難になる。RCSを分離することにより誤読みだしを行った側のRCSの電位は上昇せずROからRCSへ流れる電流のみを検出すればよいのでより精度の高い検出ができる。以上述べたように、本発明は高度な並列テストを可能にするのでテスト時間の大幅な短縮を実現できる。   FIG. 11 shows an embodiment of a parallel test using the present invention. The parallel test is performed by simultaneously selecting a plurality of column selection signals (multiple selection). That is, during the parallel test, the column selection signal is selected in multiple by the test signal TEST. Thereby, in the read operation, the read signal of the data line is simultaneously read on the read line according to the multiplicity. If all the information of the data lines read out at the same time is coincident, one of the read lines RO and RO ̄ has a “High” voltage level and the other has a “Low” voltage level according to the read information. . If even one piece of erroneous information is read, both RO and RO ̄ are at the “Low” voltage level. On the other hand, in the write operation, data is written to the data line connected to the write gate selected from the input / output line for writing. Here, in the present invention, a parallel test can be performed without providing a new test I / O line even in the case of a parallel test, and information is transmitted from the data line to the AMP as in the normal test. In addition, since the signal line for reading and the signal line for writing are separated, the operation margin can be set individually for the reading operation and the writing operation as described above, and there are no restrictions on increasing the multiplicity. Loss, enabling highly parallel read / write. In the figure, the driving signal RCS of the reading gate RG is a paired line, and the RCS connected to the reading lines RO and RO ̄ is separated in the reading operation. This is an effective means for discriminating one misread when the multiplicity is increased. When the multiplicity is increased, it is necessary to increase the current flowing from the RO to the RCS. On the other hand, the current flowing from RCS to GND is saturated at a certain level due to the wiring resistance of the readout line. In other words, the RCS potential rises. Therefore, if the RCS is not separated, the signal current of the I / O line on the side that has been erroneously read decreases as the multiplicity increases, making detection difficult. By separating RCS, the potential of the RCS on the side misread is not increased, and only the current flowing from RO to RCS needs to be detected, so detection with higher accuracy can be performed. As described above, the present invention enables a highly parallel test, so that the test time can be greatly shortened.

図12は多重度を決定する具体的回路の実施例である。列デコーダYDへは通常Y0からYn−1が入力される。Yn−1は列方向を2分割し、Yn−2はさらにそれぞれを2分割し、以下同様である。Y0は列選択信号ごとに“0”(Low)、“1”(High)を繰り返す。ここではテスト信号TESTをHighにし、Yn−1 ̄、Yn−1とTESTとのORゲート出力信号をAYn−1、AYn−1′とし、これをYn−1 ̄、Yn−1のかわりに列デコーダに入力することでYn−1のHigh、LowにかかわらずにAYn−1、AYn−1′ともにHighにでき列選択信号を2本選択できるので多重度を2にできる。   FIG. 12 shows an example of a specific circuit for determining the multiplicity. Usually, Y0 to Yn-1 are inputted to the column decoder YD. Yn-1 divides the column direction into two, Yn-2 further divides each into two, and so on. Y0 repeats “0” (Low) and “1” (High) for each column selection signal. Here, the test signal TEST is set to High, and the OR gate output signals of Yn−1 ̄, Yn−1 and TEST are AYn−1 and AYn−1 ′, which are replaced with Yn−1 ̄ and Yn−1. By inputting to the decoder, both AYn-1 and AYn-1 'can be set high regardless of Yn-1 high and low, and two column selection signals can be selected, so that the multiplicity can be set to two.

図13は多重度を4にした実施例である。Yn−1とYn−2のNANDゲート出力をTESTとともにNANDゲートに入力し、それらの出力をAYn−20 から3とし、それらを列デコーダに入力すれば多重度を4にできる。以上、図12および図13に示した実施例をもとに並列テスト時は列デコーダを多重に選択でき、通常のテスト時にはテスト信号TESTをLow にすることによって1本の列選択信号を選択できる。図14は並列テストを実現するためのセンス増幅回路の実施例である。並列テスト時のテスト結果を出力する方法について同図により説明する。通常の読出し動作に際しては、amp2Tを構成する2つの差動増幅回路DA4,DA5の反転および非反転入力には、電流電圧変換後の出力をそのまま入力し、それらの出力をamp3に入力する。並列テスト時には2つの差動増幅回路DA4,DA5の非反転入力には基準電圧としてVRTを入力する。並列テストにおいて、多重に選択されたデータ線に1つでも誤情報が含まれている場合は、RO,RO ̄にはともに電流が流れる。したがって、第一のセンス増幅回路amp1の電流電圧変換出力d1,d1 ̄は共に低いレベルになる。一方、基準電圧VRTを電流電圧変換出力の高レベルと低レベルの間の電圧に設定しておく。こうすれば、1つでも誤情報が含まれている場合は、2つの差動増幅回路DA4,DA5の出力には高レベルが出力される。すなわち、d2,d2 ̄共に高レベルの場合には並列に読出した情報が誤情報を含んでいると判定できる訳である。並列テスト時にはTEST ̄をLow にすることによってこれらの出力を判定回路TEJに取り込む。TEJはd2,d2 ̄の出力電圧に応じてERRにHighまたはLow を出力する。すなわち、並列テストの結果がすべて正しければ、ERRはLow を出力し、1つでもまちがっていればHighを出力する。このようにして多重度をあげた並列テスト結果の判別も本発明による入出力回路方式ならびにセンス増幅回路を用いて行うことができる。 FIG. 13 shows an embodiment in which the multiplicity is four. The NAND gate outputs of Yn-1 and Yn-2 are input to the NAND gate together with the TEST, their outputs are changed from AYn-20 to 3, and they are input to the column decoder, so that the multiplicity can be made 4. As described above, based on the embodiment shown in FIGS. 12 and 13, multiple column decoders can be selected during the parallel test, and one column selection signal can be selected by setting the test signal TEST to low during the normal test. . FIG. 14 shows an embodiment of a sense amplifier circuit for realizing a parallel test. A method for outputting the test result during the parallel test will be described with reference to FIG. In a normal read operation, the outputs after current-voltage conversion are input as they are to the inverting and non-inverting inputs of the two differential amplifier circuits DA4 and DA5 constituting the amp2T, and these outputs are input to the amp3. During parallel test to the non-inverting inputs of the two differential amplifier circuit DA4, DA5 inputs the V RT as the reference voltage. In the parallel test, if even one erroneous data is included in the multiple selected data lines, current flows through both RO and RO. Therefore, the current-voltage conversion outputs d1 and d1 ̄ of the first sense amplifier circuit amp1 are both at a low level. On the other hand, the reference voltage VRT is set to a voltage between the high level and the low level of the current-voltage conversion output. In this way, when even one piece of erroneous information is included, a high level is output to the outputs of the two differential amplifier circuits DA4 and DA5. That is, when both d2 and d2 are high, it can be determined that the information read in parallel includes erroneous information. At the time of the parallel test, these outputs are taken into the determination circuit TEST by setting TESTTE to Low. TEJ outputs high or low to ERR according to the output voltage of d2 and d2 ̄. That is, if all the parallel test results are correct, ERR outputs Low, and if one is wrong, it outputs High. In this way, discrimination of parallel test results with increased multiplicity can also be performed using the input / output circuit system and sense amplifier circuit according to the present invention.

図15は並列テストに用いる基準電圧VRT発生回路の実施例である。同図においても前に述べた電流−電圧変換回路を用いており、並列テスト時には並列テスト信号TESTをHighにすることでVRTを発生している。この回路においては、電流電圧変換回路の入力に信号電流の約半分に相当する基準電流を与えている。これにより両方のRO線に信号電流が流れると、変換後の電圧はVRTより小さくなる。また、並列テストの結果が正しければ一方の変換後の電圧はVRTよりも大きくなる。したがって、変換後の電圧をVRTと比較することにより、テスト結果の判別が可能になる。 FIG. 15 shows an embodiment of a reference voltage VRT generation circuit used for the parallel test. In the same figure, the current-voltage conversion circuit described above is used, and VRT is generated by setting the parallel test signal TEST to High during the parallel test. In this circuit, a reference current corresponding to about half of the signal current is applied to the input of the current-voltage conversion circuit. If this the signal current flows in both RO lines, the converted voltage is smaller than V RT. If the result of the parallel test is correct, the voltage after one conversion becomes larger than VRT . Therefore, the test result can be determined by comparing the converted voltage with the VRT.

図16は書き込みスイッチSWWの具体的実施例である。WEは書き込み信号である。本実施例は図10に基づいて複数のメモリセルアレーが存在した場合であり、SWWの右側のメモリセルアレーが動作すると仮定する(SELRがHigh、SELLがLow)。並列テスト時はTESTがLow である。読みだし動作時はWEがLow であり回路WSTによりWI,WI ̄を同電位にしておく。書き込み動作が開始されると、WEがHighになる。GRに入力する信号は読みだし動作においてはすべてHighになるので、WERはLow に、一方のWELはHighになる。したがって、書き込み制御信号WRはHighになるとともに、NチャネルMISFET T77,T78およびPチャネルMISFET T75,T76をとおしてCWI,CWIからWI,WI ̄へデータが書き込まれる。   FIG. 16 shows a specific example of the write switch SWW. WE is a write signal. This embodiment is based on the case where there are a plurality of memory cell arrays based on FIG. 10, and it is assumed that the memory cell array on the right side of SWW operates (SELR is High and SELL is Low). TEST is Low during parallel test. During the reading operation, WE is Low, and WI and WI are set to the same potential by the circuit WST. When the write operation is started, WE becomes High. Since all signals input to the GR are high during the reading operation, WER is low and one WEL is high. Therefore, the write control signal WR becomes High, and data is written from CWI, CWI to WI, WI ̄ through N-channel MISFETs T77, T78 and P-channel MISFETs T75, T76.

図17はメモリセルからデータ線へ読みだされた信号を検知増幅するセンスアンプの高電圧側の電源線の電圧レベルを任意に設定できるようにした実施例である。メモリセルへ“1”を書き込むときの書き込み電圧レベルはセンスアンプの高電圧側の電源線の電圧レベルである。したがって、高電圧側の電源線の電圧レベルを任意に設定できればよい。ここでは高電圧側の電源配線を2種類設け、一方の電源配線をVDLとして通常の書き込みに用いる。他方の電源配線VDMはたとえばチップ外部より任意に設定できるようにする。これにより、信号MT0,MT1をLow にすればセンスアンプの駆動信号CSPはVDL、反対に信号MT0,MT1 をHighにすればセンスアンプの駆動信号CSPはVDMにできる。本実施例によれば、情報“1”の電圧レベルのみを任意に設定できる。さらに、情報“1”の電圧レベルを一対おきに変えて設定することもできる。したがって、データ線間の結合雑音をテストする時のように、一対おきに、情報が反転するぎりぎりの電圧を書き込むことができ、マージンテストを行いたい場合に有効である。また、メモリセルの情報保持特性などのテスト時間の短縮も図れるなどの効果もある。 FIG. 17 shows an embodiment in which the voltage level of the power supply line on the high voltage side of the sense amplifier for detecting and amplifying the signal read from the memory cell to the data line can be arbitrarily set. The write voltage level when writing “1” to the memory cell is the voltage level of the power line on the high voltage side of the sense amplifier. Therefore, it is sufficient that the voltage level of the power supply line on the high voltage side can be arbitrarily set. Here provided two power supply wiring of the high voltage side, used for normal write one of the power lines as V DL. The other power supply wiring V DM can be arbitrarily set from the outside of the chip, for example. Thus, if the signals MT0 and MT1 are set to Low, the sense amplifier drive signal CSP can be set to V DL , and conversely if the signals MT0 and MT1 are set to High, the sense amplifier drive signal CSP can be set to V DM . According to the present embodiment, only the voltage level of information “1” can be set arbitrarily. Furthermore, the voltage level of the information “1” can be set by changing every other pair. Therefore, as in the case of testing the coupling noise between the data lines, it is possible to write a marginal voltage at which information is inverted every other pair, which is effective when a margin test is desired. In addition, the test time such as the information retention characteristic of the memory cell can be shortened.

図18および図19に、本発明によるワード駆動回路の1実施例を示す。本実施例の特徴は、従来のダイナミック型のワードドライバに変えてQD1、QD2、QP、QTからなるスタティック型のワードドライバを用いたことである。またその電源として常に、データ線電圧VLよりメモリセルのスイッチトランジスタQSのVT分以上高い電圧を発生する電圧変換回路VCHGを設けたことである。以下、本実施例の動作を説明する。   18 and 19 show an embodiment of a word driving circuit according to the present invention. The feature of this embodiment is that a static word driver composed of QD1, QD2, QP, and QT is used in place of the conventional dynamic word driver. In addition, a voltage conversion circuit VCHG that always generates a voltage higher than the data line voltage VL by VT of the switch transistor QS of the memory cell is provided as the power source. The operation of this embodiment will be described below.

まず、アドレス信号AiによりXデコーダXDが選択されるとその出力N1がLowレベルになる。そうするとトランジスタQTを通してN2のノードの電荷が引き抜かれN2もLowレベルとなる。そうするとトランジスタQD1がオンしワード線WをVCHのレベルにまで立ち上げる。VCHのレベルはVL+VT(QS)以上であるからメモリセルCSには最大VLの電圧が書き込まれる。   First, when the X decoder XD is selected by the address signal Ai, its output N1 becomes Low level. Then, the charge at the node N2 is pulled out through the transistor QT, and N2 also goes to the low level. Then, the transistor QD1 is turned on and the word line W is raised to the level of VCH. Since the level of VCH is equal to or higher than VL + VT (QS), the maximum voltage VL is written in the memory cell CS.

次に、プリチャージサイクルでは、まずφ ̄PがLowレベルとなりこれによりQPがオンしノードN2をVCHにする。そうすると、QD1がオフしQD2がオンするからワード線WはLowレベルとなりメモリセルには電荷が保持される。   Next, in the precharge cycle, φ ̄P first goes low, thereby turning on QP and setting node N2 to VCH. Then, since QD1 is turned off and QD2 is turned on, the word line W becomes a low level and electric charge is held in the memory cell.

以上のように、本実施例ではドライブトランジスタのゲート電圧がLowレベルで動作するので電源電圧が低くなってもワードドライバとして安定に動作する。   As described above, in this embodiment, the gate voltage of the drive transistor operates at a low level, so that it operates stably as a word driver even when the power supply voltage is lowered.

図22は、図18のワード線用電圧変換回路VCHGの具体的実施例を示している。また図23はその回路の起動時の内部波形と入力タイミングを示している。本実施例の特徴は、低電源電圧でも速い立上りと高い出力電圧を得るため、チャージポンプ回路において、その出力電圧プリチャージトランジスタ(図22のQB)に帰還していることである。以下動作を説明する。   FIG. 22 shows a specific example of the word line voltage conversion circuit VCHG of FIG. FIG. 23 shows the internal waveform and input timing when the circuit is activated. The feature of this embodiment is that the charge pump circuit feeds back to the output voltage precharge transistor (QB in FIG. 22) in order to obtain a fast rise and a high output voltage even with a low power supply voltage. The operation will be described below.

まず、入力パルスφ、φ ̄がそれぞれHigh、Lowの場合を考える。この時ノードBの電圧はVLからQCを通して充電されるためVL−VTとなる。一方ノードAはコンデンサCA、CDに蓄えられていた電荷とφの振幅で決まる値となる。本実施例では、この電圧をVLと仮定している。次に、φ、φ ̄の電圧が入れ替わるとノードBはCBにより昇圧されVL−VT+αVLとなる。ここで、αはCBとノードBの全容量の比である。このときノードAの電圧はBの電圧からQAのVTだけ下がった電圧VL−2VT+αVLとなる。   First, consider a case where the input pulses φ and φ ̄ are High and Low, respectively. At this time, the voltage of the node B is VL-VT because it is charged from VL through QC. On the other hand, the node A has a value determined by the electric charge stored in the capacitors CA and CD and the amplitude of φ. In this embodiment, this voltage is assumed to be VL. Next, when the voltages of φ and φ ̄ are switched, the node B is boosted by CB and becomes VL−VT + αVL. Where α is the ratio of the total capacity of CB and Node B. At this time, the voltage of the node A becomes a voltage VL−2VT + αVL that is lower than the voltage of B by the VT of QA.

次に、再びφ、φ ̄の電圧が入れ替わるとノードAは再び昇圧される。もし、このときそれがVLよりδだけ高いと、ノードBの電圧はQCによりVL−VTにプリチャージされているから、QBがオンしノードBの電圧をさらにδだけ上げる。従って、次のサイクルでノードBはさらに高く昇圧され、ノードAの電圧もさらに高くなる。以上のことを繰返しながらノードAの電圧は上昇し、最終的にはVLと2VDLの間を往復するようになる。   Next, when the voltages φ and φ ̄ are switched again, the node A is boosted again. If it is higher than VL by δ at this time, the voltage at node B is precharged to VL-VT by QC, so QB is turned on and the voltage at node B is further increased by δ. Therefore, the node B is further boosted in the next cycle, and the voltage at the node A is further increased. While repeating the above, the voltage at the node A rises and finally reciprocates between VL and 2VDL.

この出力に、2で示す整流回路すなわちダイオード接続したMOSトランジスタQDを接続し、さらにその出力に平滑コンデンサCDをいれると、昇圧された直流電圧VCHとなる。この出力電圧は、無負荷状態で2VL−VTとなる。   When this output is connected to a rectifier circuit indicated by 2, that is, a diode-connected MOS transistor QD, and a smoothing capacitor CD is further inserted to the output, a boosted DC voltage VCH is obtained. This output voltage is 2VL-VT in a no-load state.

ここで、QAとCAを接続した回路を二つに分け、それぞれの回路の出力点、すなわちQAとCAとの接続点の一方を整流回路2に、もう一方をQBのゲートに接続すればQBのゲートは負荷回路と分離されるので、ゲート電圧は負荷回路に電流が流れないぶん高くなりさらに速くノードAの電圧を立ち上げることができる。   Here, the circuit connecting QA and CA is divided into two. If one of the output points of each circuit, that is, one of the connection points of QA and CA is connected to the rectifier circuit 2 and the other is connected to the gate of QB, QB Since the gate is separated from the load circuit, the gate voltage becomes so high that no current flows through the load circuit, and the voltage at node A can be raised even faster.

本回路の特徴は、先に述べたように出力電圧をプリチャージ回路に帰還することによりプリチャージ電圧を高くし低電源電圧でも高い出力電圧を得ることができることである。例えば、VL=0.8(V)、VT=0.5(V)とすれば、帰還がない場合つまりQBがない場合、ノードBの電圧は最大1.1V(α=1のとき、2VL−VT)までしか上がらずその結果ノードAは1.4V(3VL−2VT)、VCHは0.9V(3VL−3VT)となる。それにたいしてQBがある場合は、それぞれ1.6V(2VL)、1.6V(2VL)、1.1V(2VL−VT)といずれも前者より高くなる。   The feature of this circuit is that, as described above, the output voltage is fed back to the precharge circuit so that the precharge voltage can be increased and a high output voltage can be obtained even with a low power supply voltage. For example, when VL = 0.8 (V) and VT = 0.5 (V), when there is no feedback, that is, when there is no QB, the voltage of the node B is 1.1 V at the maximum (when α = 1, 2 VL -VT), and as a result, node A is 1.4V (3VL-2VT) and VCH is 0.9V (3VL-3VT). On the other hand, when there is QB, 1.6V (2VL), 1.6V (2VL), and 1.1V (2VL-VT) are all higher than the former.

図28は、帰還用トランジスタQBがある場合(本発明)と、ない場合(従来方式)との昇圧率を計算機シミュレーションにより比較した結果である。ここで、実線はトランジスタのしきい値電圧が標準のもの、破線はそれが低いものを示している。この図から、従来方式ではいずれも電源電圧が1〜1.5Vで急激に低下しているのに対し、本発明では0.8Vまで一定であり、低電源電圧でも安定に動作することがわかる。なお、ここで整流回路ではトランジスタのしきい値電圧による電圧効果はないものとした。   FIG. 28 shows the result of comparison of the boosting rates with and without the feedback transistor QB (in the present invention) and without (conventional method) by computer simulation. Here, the solid line indicates that the threshold voltage of the transistor is standard, and the broken line indicates that the threshold voltage is low. From this figure, it can be seen that in all of the conventional methods, the power supply voltage drops sharply at 1 to 1.5 V, whereas in the present invention, it is constant up to 0.8 V and operates stably even at a low power supply voltage. . Here, it is assumed that the rectifier circuit has no voltage effect due to the threshold voltage of the transistor.

図24および図25に示す実施例は、さらに高い出力電圧を得るための回路である。本実施例の特徴は、整流用トランジスタでの電圧降下を低減させるためそのゲート電圧をチャージポンプ回路の出力電圧と同期させて、出力がHighレベル(2VL)のときはそれよりVT以上高く、Lowレベル(VL)のときはVLとしたことである。   The embodiment shown in FIGS. 24 and 25 is a circuit for obtaining a higher output voltage. The feature of the present embodiment is that the gate voltage is synchronized with the output voltage of the charge pump circuit in order to reduce the voltage drop in the rectifying transistor, and when the output is at the high level (2 VL), it is higher by VT or higher than that. The level (VL) means VL.

図24においてCPとQDは前述のチャージポンプ回路と整流回路である。また、Q1〜Q19、C1〜C4が追加した素子で、Q1は整流用トランジスタ、Q3〜Q10、C1〜C3がQ1のゲート電圧を制御する回路、Q11〜Q13、Q15〜Q18、C4がゲート昇圧用コンデンサC3の充電回路、Q19がVCHの立上りを早めるためのプリチャージトランジスタである。また、PA、PA ̄はチャージポンプ回路の、PB、PB ̄はゲート電圧制御回路の制御信号である。以下に動作を説明する。   In FIG. 24, CP and QD are the above-described charge pump circuit and rectifier circuit. Further, Q1 to Q19 and C1 to C4 are added elements, Q1 is a rectifying transistor, Q3 to Q10, C1 to C3 are circuits for controlling the gate voltage of Q1, Q11 to Q13, Q15 to Q18, and C4 are gate boosters. The capacitor C3 charging circuit, Q19, is a precharge transistor for speeding up the rise of VCH. PA and PA ̄ are control signals for the charge pump circuit, and PB and PB ̄ are control signals for the gate voltage control circuit. The operation will be described below.

1は、先に述べたチャージポンプでPA、PAが交互にHigh、LowとなることによってノードAの電圧は昇圧されVLとβVL(β≒2)の間を往復するようになる。このとき、PA、PA ̄は図25に示すようにHighの期間がお互いに重複しないようにする。これは、図22で上記PA ̄に相当するφ ̄が0Vに下がりきらずに、ノードBの電圧がまだVL+VT以上になっているときに、上記PAに相当するφが立上りノードAの電圧が上昇するとQAはオン状態であるからQAを通して電源側にCAに貯えられた電荷がもれてしまうからである。   1 is that the voltage at the node A is boosted and reciprocates between VL and βVL (β≈2) when PA and PA are alternately switched to High and Low by the charge pump described above. At this time, as shown in FIG. 25, PA and PA ̄ are set such that the High periods do not overlap each other. In FIG. 22, when φ ̄ corresponding to PA ̄ is not fully reduced to 0V and the voltage at node B is still higher than VL + VT, φ corresponding to PA rises and the voltage at rising node A rises. Then, since QA is in an ON state, the charge stored in CA leaks to the power source side through QA.

次に、整流回路であるがPA、PBがLow、PA ̄、PB ̄がHighのときQ4のゲートはC1によりVL+VT以上に昇圧されているからQ1のゲートGの電圧はVLに等しくなっている。このときノードAはVLだからVCHからノードAへの逆流はない。また、Q11のゲートは、Q13、Q18によりC4をVCH(2VL)−VTにプリチャージしたのちPA ̄(VL)で昇圧するので、3VL−VTとなる。従って、VL≧2VTならばVCH(2VL)+VT以上に昇圧されノードCはVCHとなる。このとき、Q10のゲート、ソース間電圧はVCH−VLでVTを越えているからオンしQ9のゲート電圧はノードCと等しくなる。したがって、Q9はオフしノードCからノードGへ電流が流れることはない。   Next, in the rectifier circuit, when PA and PB are Low, and PA ̄ and PB ̄ are High, the gate of Q4 is boosted to VL + VT or more by C1, so the voltage of the gate G of Q1 is equal to VL. . At this time, since node A is VL, there is no back flow from VCH to node A. The gate of Q11 becomes 3VL-VT because C4 is precharged to VCH (2VL) -VT by Q13 and Q18 and then boosted by PA ̄ (VL). Therefore, if VL ≧ 2VT, the voltage is boosted to VCH (2VL) + VT or more, and the node C becomes VCH. At this time, the gate-source voltage of Q10 is VCH-VL and exceeds VT, so it is turned on and the gate voltage of Q9 becomes equal to node C. Therefore, Q9 is turned off and no current flows from node C to node G.

次に、PA、PBがHigh、PA ̄、PB ̄がLowとなるとノードAは2VL、ノードCはVL+VCHとなる。一方、Q7のゲートはC3によりVL+VT以上に昇圧されるからそのソースはVLとなる。すなわちQ9のゲートはVLとなるからそのゲート、ソース間電圧はVCHとなりQ9はオンしQ1のゲートはVL+γVCH(γ≒1)となる。従って、図22の実施例のようにVTだけ降下することなく2VLがそのまま出力される。   Next, when PA and PB are High, PA ̄ and PB ̄ are Low, Node A is 2VL, and Node C is VL + VCH. On the other hand, since the gate of Q7 is boosted to VL + VT or more by C3, its source becomes VL. That is, since the gate of Q9 becomes VL, the voltage between the gate and the source becomes VCH, Q9 is turned on, and the gate of Q1 becomes VL + γVCH (γ≈1). Therefore, 2VL is output as it is without dropping by VT as in the embodiment of FIG.

なお、この実施例ではPBはPAより先にLowレベルとなるようになっているが、これはQ1のゲート電圧がまだVL+VT以上のときにPAがLowになりノードAの電圧がVLとなり出力からノードAに電荷が逆流するのを防ぐためである。また、Q4、Q7のソースのようにゲート制御回路の最低電位をVLとしているのは、トランジスタの電極間の電位差を小さくするためである。これにより電極間の電位差は2VL以下となり他の部分と同じ微細トランジスタが使用可能となる。   In this embodiment, PB is set to the low level before PA. However, when the gate voltage of Q1 is still higher than VL + VT, PA becomes low and the voltage at node A becomes VL. This is to prevent the charge from flowing back to the node A. The reason why the minimum potential of the gate control circuit is set to VL like the sources of Q4 and Q7 is to reduce the potential difference between the electrodes of the transistor. As a result, the potential difference between the electrodes becomes 2 VL or less, and the same fine transistor as other parts can be used.

以上が図24に示した実施例の特徴であるが、同図において、Q7、Q10を削除し、Q9のゲートをQ4のゲートに接続しても同様な効果が得られる。例えば、PBがVL、PB ̄が0のときはノードCがVCH+VL、Q4、Q9のゲートはVLとなるから、Q4はオフ、Q9はオンし、ノードGはVCH+VLとなる。一方、PBが0、PB ̄がVLのときは、ノードCがVCH(2VL)、Q4、Q9のゲートは2VLとなるから、Q4がオン、Q9がオフし、ノードGはVLとなる。   The above is the feature of the embodiment shown in FIG. 24. In FIG. 24, the same effect can be obtained by removing Q7 and Q10 and connecting the gate of Q9 to the gate of Q4. For example, when PB is VL and PB ̄ is 0, the gate of node C is VCH + VL, Q4, Q9 is VL, so Q4 is off, Q9 is on, and node G is VCH + VL. On the other hand, when PB is 0 and PB ̄ is VL, node C is VCH (2VL), and the gates of Q4 and Q9 are 2VL. Therefore, Q4 is on, Q9 is off, and node G is VL.

図26、図27は図25のタイミングを発生するための回路である。図26においてインバータI5〜I8、抵抗R2、コンデンサC2、NANDゲートNA2、NORゲートNO1はPA、PA ̄の重複を防ぐための回路、I2、I3、R1、C1はPAとPBの立ち下がりの遅延時間を決めるための回路、I9〜I13、NA3はPAとPBの立ち下がり時の遅延をつくる回路である。また、I14〜I25はバッファ用のインバータである。これは、段数の奇遇さえ同じなら何段あってもよく、負荷の大きさに応じて調整すれば良い。図27は前記回路の入力パルスOSCを発生するための回路例である。この回路は一般にリングオシレータと呼ばれている。本回路の特徴は発振周波数の電源電圧による変動を抑えるためにR、Cの時定数をインバータの遅延時間よりも充分大きくなるようにしたことである。このため、トランジスタのVTと電源電圧の比が1対3以下でインバータの遅延時間の電源電圧依存性が大きくても発振周波数は安定になる。   26 and 27 are circuits for generating the timing of FIG. In FIG. 26, inverters I5 to I8, resistor R2, capacitor C2, NAND gate NA2, and NOR gate NO1 are circuits for preventing the overlap of PA and PA ̄, and I2, I3, R1, and C1 are delays of the fall of PA and PB. Circuits for determining time, I9 to I13, NA3 are circuits for creating a delay at the fall of PA and PB. I14 to I25 are buffer inverters. This may be any number of stages as long as the odd number of stages is the same, and may be adjusted according to the magnitude of the load. FIG. 27 is a circuit example for generating the input pulse OSC of the circuit. This circuit is generally called a ring oscillator. The feature of this circuit is that the time constants of R and C are made sufficiently larger than the delay time of the inverter in order to suppress the fluctuation of the oscillation frequency due to the power supply voltage. For this reason, even if the ratio of the VT of the transistor to the power supply voltage is 1 to 3 or less and the delay time of the inverter has a large power supply voltage dependency, the oscillation frequency becomes stable.

以上の対策に加えて、図22、図24の実施例のトランジスタのVTを低くすることによりさらに低電圧での動作が安定になる。これは、低VT化によりトランジスタの駆動能力が増加するためである。低VT化によりサブスレッショルド電流も増加するが、電圧変換回路の素子数は高々数10個程度なのでチップ全体で見るとほとんど無視できる。一方、ワードドライバ、メモリセルも低VT化により駆動能力が増加するが、前者はMビット級のDRAMで103〜104個も使用するためトランジスタのオフ状態で流れる漏れ電流が無視できなくなる。また、後者では電荷の保持時間が短くなりリフレッシュの間隔を短くしなければならないという問題が生ずる。これは、最も消費電力の増加につながる。従って、VTは電圧変換回路は低く、ワードドライバは標準、メモリセルは標準より高く設定するのが最も良いことになる。 In addition to the measures described above, the operation at a lower voltage is further stabilized by lowering the VT of the transistors of the embodiments of FIGS. This is because the driving capability of the transistor increases due to the low VT. Although the subthreshold current increases as the VT is lowered, the number of elements of the voltage conversion circuit is about several tens at most, which is almost negligible when viewed from the whole chip. On the other hand, the driving capability of the word driver and the memory cell also increases due to the low VT. However, since the former uses 10 3 to 10 4 of the M-bit class DRAM, the leakage current flowing in the transistor off state cannot be ignored. In the latter case, the problem is that the charge retention time is shortened and the refresh interval must be shortened. This leads to the largest increase in power consumption. Therefore, it is best to set VT at a low voltage conversion circuit, word driver at a standard, and memory cell higher than a standard.

以上のように本実施例によれば整流用トランジスタのゲート電圧をそのドレイン電圧よりしきい値電圧VT以上高くでき、さらに電荷の逆流も防ぐことができるのでその出力電圧は倍電圧発生回路の理論値である2VLにまで高めることができる。また、RC遅延を利用した発振回路およびタイミング発生回路を用いることにより発振周波数、タイミング相互の遅延時間が電源電圧変動に対し安定になるので電圧変換効率を常に最良の状態にしておくことができる。また、トランジスタのVTを3種設け、電圧変換回路は低く、ワードドライバは標準、メモリセルは標準より高くすることにより低電圧での安定化と高速化、低消費電力化を図ることができる。従って、電源電圧が電池1個分の起電力でも安定に動作する半導体集積回路を実現できる。   As described above, according to this embodiment, the gate voltage of the rectifying transistor can be made higher than the drain voltage by the threshold voltage VT or more, and the backflow of charges can be prevented. The value can be increased to 2 VL. Further, by using an oscillation circuit and timing generation circuit using RC delay, the oscillation frequency and the delay time between timings are stable against fluctuations in the power supply voltage, so that the voltage conversion efficiency can always be in the best state. Further, by providing three types of transistor VTs, the voltage conversion circuit is low, the word driver is standard, and the memory cells are higher than standard, stabilization at low voltage, high speed, and low power consumption can be achieved. Therefore, it is possible to realize a semiconductor integrated circuit that operates stably even when the power supply voltage is an electromotive force of one battery.

次に、本発明を中間電圧発生回路に適用した実施例を説明する。なお、以下の実施例の説明の中で、高いほうの電源電圧を表す記号としてVCCを用いているが、今まで用いているVLと異なる必要はなく、そのままVLで置き換えてもなんら差し支えない。また、中間電圧を表す記号としてHVCを用いているが、今まで用いているHVLと異なる必要はなく、そのままHVLで置き換えてもなんら差し支えない。図29は本発明による電圧フォロワ回路の構成例である。この回路は、入力に印加された電圧にほぼ等しい電圧を出力し、大きい負荷容量を駆動するようにしたものである。同図(a)で1は第一のコンプリメンタリ・プッシュプル回路であり、NチャネルMOSトランジスタTN2とPチャネルMOSトランジスタTP2、およびバイアス用電圧源VN1、VP1により構成される
。2はカレントミラー型のプッシュプル増幅回路であり、カレントミラー回路を成すNチャネルMOSトランジスタ対TN1とTN3、PチャネルMOSトランジスタ対TP1とTP3、とから構成される。3は第二のコンプリメンタリ・プッシュプル回路であり、NチャネルMOSトランジスタTN4とPチャネルMOSトランジスタTP4、およびバイアス用電源VN2、VP2により構成される。
Next, an embodiment in which the present invention is applied to an intermediate voltage generating circuit will be described. In the following description of the embodiment, VCC is used as a symbol representing the higher power supply voltage, but it is not necessary to be different from the VL used so far, and it can be replaced by VL as it is. Further, although HVC is used as a symbol representing the intermediate voltage, it does not have to be different from the HVL used so far and can be replaced by HVL as it is. FIG. 29 is a configuration example of a voltage follower circuit according to the present invention. This circuit outputs a voltage substantially equal to the voltage applied to the input and drives a large load capacity. In FIG. 1A, reference numeral 1 denotes a first complementary push-pull circuit, which is composed of an N-channel MOS transistor TN2, a P-channel MOS transistor TP2, and bias voltage sources VN1 and VP1. Reference numeral 2 denotes a current mirror type push-pull amplifier circuit, which is composed of an N channel MOS transistor pair TN1 and TN3 and a P channel MOS transistor pair TP1 and TP3 forming a current mirror circuit. Reference numeral 3 denotes a second complementary push-pull circuit, which includes an N-channel MOS transistor TN4, a P-channel MOS transistor TP4, and bias power supplies VN2 and VP2.

この回路の各種トランジスタや電圧源の定数設定と定常状態における動作を説明する。電圧源VN1とVP1の値は、それぞれトランジスタTN2とTP2のゲートしきい値電圧にほぼ等しくなるように選んでいる。これにより、どの様な動作条件下においてもトランジスタTN2とTP2の両方が同時にカットオフすることがないようにしている。このため、出力インピーダンスが高くなって、電位が定まらなかったり、負荷条件によって出力電圧がふらついたりするのを防ぐことができる。電圧源の値をトランジスタのゲートしきい値電圧にほぼ等しくすることにより、定常状態において二つのトランジスタを貫通して流れる電流を低い値に抑え、集積回路の待機時の電力を小さくしながら、高い負荷駆動能力を得るようにしている。このようなバイアス条件での動作は一般にAB級動作と称される。さて、TN2とTP2に流れる電流値を、それぞれIC1、ID1とすると、これらの電流は、それぞれPチャネルMOSトランジスタ対TP1とTP3、NチャネルMOSトランジスタ対TN1とTN3とからなるカレントミラー回路により、TP3を流れる電流IC2、TN3を流れる電流ID2に変換される。IC1とIC2の電流比は、トランジスタTP1とTP3のβ比に、ID1とID2の電流比(ミラー比)は、トランジスタTN1とTN3のβ比に、それぞれほぼ等しくなる。すなわち、
p=IC2/IC1=βTP3/βTP1
N=ID2/ID1=βTN3/βTN1
である。この比を1以上の値にすることにより、電流を増幅し、次段の負荷(端子6、7)の駆動能力を高めることができる。本発明では、この比を1〜10程度の値に選んでいる。電圧源VN2とVP2の値は、第一のプッシュプル回路と同様、それぞれトランジスタTN4とTP4のゲートしきい値電圧にほぼ等しくなるようにしている。これにより、第二のプッシュプル回路もAB級動作を行なうようにしている。
The constant setting of various transistors and voltage sources in this circuit and the operation in the steady state will be described. The values of voltage sources VN1 and VP1 are selected to be approximately equal to the gate threshold voltages of transistors TN2 and TP2, respectively. This prevents both transistors TN2 and TP2 from being cut off simultaneously under any operating condition. For this reason, it is possible to prevent the output impedance from becoming high and the potential not being determined or the output voltage from fluctuating depending on the load condition. By making the value of the voltage source approximately equal to the gate threshold voltage of the transistor, the current flowing through the two transistors in a steady state is suppressed to a low value, and the standby power of the integrated circuit is reduced while being high. The load drive capability is obtained. An operation under such a bias condition is generally referred to as a class AB operation. Assuming that the current values flowing in TN2 and TP2 are IC1 and ID1, respectively, these currents are supplied to TP3 by a current mirror circuit composed of a P-channel MOS transistor pair TP1 and TP3 and an N-channel MOS transistor pair TN1 and TN3, respectively. Are converted to currents IC2 and TN3 flowing through current TN3. The current ratio of IC1 and IC2 is substantially equal to the β ratio of transistors TP1 and TP3, and the current ratio (mirror ratio) of ID1 and ID2 is substantially equal to the β ratio of transistors TN1 and TN3. That is,
M p = IC2 / IC1 = β TP3 / β TP1
M N = ID2 / ID1 = β TN3 / β TN1
It is. By setting this ratio to a value of 1 or more, it is possible to amplify the current and increase the drive capability of the next stage load (terminals 6 and 7). In the present invention, this ratio is selected to be about 1 to 10. Similar to the first push-pull circuit, the values of the voltage sources VN2 and VP2 are set to be approximately equal to the gate threshold voltages of the transistors TN4 and TP4, respectively. As a result, the second push-pull circuit also performs class AB operation.

さて、第一のプッシュプル回路が定常状態すなわちIC1=ID1が成り立っている状態からずれた場合にどうなるかを説明する。出力電圧を定常状態から強制的に電圧δVだけ換えたときの電流値は、以下のように表される。   Now, what happens when the first push-pull circuit deviates from a steady state, that is, a state where IC1 = ID1 is established. The current value when the output voltage is forcibly changed from the steady state by the voltage δV is expressed as follows.

IC1−ID1=−(√(2βNI)+√(2βPI))×δV+(βN−βP)
/2×δV2
ここに、βNとβPはそれぞれトランジスタTN2とTP2のβを、Iは定常状態において第一のプッシュプル回路に流れる電流(すなわちI=IC1=ID1)をそれぞれ示している。
IC1−ID1 = − (√ (2β N I) + √ (2β P I)) × δV + (βN−βP)
/ 2 × δV 2
Here, β N and β P represent β of the transistors TN2 and TP2, respectively, and I represents a current flowing through the first push-pull circuit in a steady state (ie, I = IC1 = ID1).

今、簡単のために、TN2とTP2の特性がほぼそろっており、βNとβPが等しい(β=βN=βP)と仮定すると、上式は
IC1−ID1≒−2√(2βI)×δV
となる。また、二つのカレントミラー回路のミラー比が等しい(M=MN=MP)とすると、
IC2−ID2≒−2×M×√(2βI)×δV
となる。
For the sake of simplicity, assuming that the characteristics of TN2 and TP2 are almost the same, and β N and β P are equal (β = β N = β P ), the above equation is IC1−ID1≈−2√ (2βI ) × δV
It becomes. If the mirror ratios of the two current mirror circuits are equal (M = M N = M P ),
IC2-ID2≈−2 × M × √ (2βI) × δV
It becomes.

例えば、M=5、β=1mA/V2、I=0.2μAとすると、出力電圧が0.1V低下したとき(δV=−0.1V)には、IC2−ID2=20μAとなる。 For example, if M = 5, β = 1 mA / V 2 , and I = 0.2 μA, IC2−ID2 = 20 μA when the output voltage decreases by 0.1 V (δV = −0.1 V).

すなわち、出力電圧の0.1Vの微小な変化に対してもIC2とID2の定常電流1 μA(0.2μA×5)に対して十分大きな20μAの駆動電流が得らる。したがって、出力電圧のわずかな変化に対しても端子6を最小VSSまで、また端子7を最大VCCまで、電源電圧範囲の限界まで駆動することができる。駆動する方向は、出力電圧が低下したときには端子7がVCCに、出力電圧が上昇したときには端子6がVSSに駆動される。これにより、出力電圧に誤差がある場合には、誤差を増幅した信号で第二のプッシュプル回路を駆動し、出力電圧の誤差を無くすように動作する。したがって、従来例のように単にソースフォロワ回路で駆動する場合に比べて、格段に高い駆動能力を持たせることができる。また、定常状態のバイアス電流を十分低い値に抑えても、誤差を増幅することにより高い駆動電流を得ることができる。また、この回路は上式からも容易にわかるように、誤差の方向に対して対称に動作するため、出力の充電と放電に対して同じ駆動能力を得ることができる。   That is, even when the output voltage is as small as 0.1 V, a sufficiently large drive current of 20 μA can be obtained with respect to the steady current of 1 μA (0.2 μA × 5) of IC2 and ID2. Therefore, the terminal 6 can be driven to the minimum VSS, and the terminal 7 can be driven to the maximum VCC to the limit of the power supply voltage range even with a slight change in the output voltage. In the driving direction, the terminal 7 is driven to VCC when the output voltage decreases, and the terminal 6 is driven to VSS when the output voltage increases. As a result, when there is an error in the output voltage, the second push-pull circuit is driven with a signal obtained by amplifying the error, and the operation is performed so as to eliminate the error in the output voltage. Therefore, it is possible to provide a much higher driving capability than in the case where the driving is simply performed by the source follower circuit as in the conventional example. Even if the steady-state bias current is suppressed to a sufficiently low value, a high driving current can be obtained by amplifying the error. Further, as can be easily understood from the above equation, this circuit operates symmetrically with respect to the direction of error, so that the same driving ability can be obtained for charging and discharging of the output.

次に、本回路の電圧フォロワとしての精度について説明する。本回路は、出力電圧の誤差を第一のプッシュプル回路で検出し、それを増幅した信号で第二のプッシュプル回路を駆動するようにしている。したがって、出力電圧精度(入出力電圧差)は第一のプッシュプル回路の電圧精度(入出力電圧差)で決定される。第一のプッシュプル回路において、定常状態すなわちIC1=ID1が成り立つ条件を求めると、入力電圧V(IN)と出力電圧V(OUT)の関係が得られ、次式のようになる。   Next, the accuracy of the circuit as a voltage follower will be described. In this circuit, an error in the output voltage is detected by the first push-pull circuit, and the second push-pull circuit is driven by a signal obtained by amplifying the error. Therefore, the output voltage accuracy (input / output voltage difference) is determined by the voltage accuracy (input / output voltage difference) of the first push-pull circuit. In the first push-pull circuit, when a steady state, that is, a condition that satisfies IC1 = ID1, is obtained, a relationship between the input voltage V (IN) and the output voltage V (OUT) is obtained, and the following equation is obtained.

V(OUT)−V(IN)=β×(VN1−VTN)−(VP1−VTP)/(
βR+1)
ここに
βR=√(βTN2/βTP2
であり、またVTNとVTPはそれぞれNチャネルおよびPチャネルMOSトランジスタのゲートしきい値電圧の絶対値である。この式から明らかなように、VN1とVP1にそれぞれVTNとVTPの変化に追従して変化する特性をもたせ、かつトランジスタのβを適正に選ぶことにより、製造プロセスのばらつき等によりNチャネルトランジスタとPチャネルトランジスタの素子特性が独立に変化しても、出力と入力の電圧差を零にすることができる。上述したような電圧源は、次の実施例で説明するように、各チャネル導電型のMOSトランジスタのゲートとドレインを接続し、それに所定の電流を流す事により容易に構成することができる。一般に、異なる導電形の素子間では特性にばらつきがあっても、同じ導電型のトランジスタは同じ製造工程を経るため、素子間の特性差は十分小さな値に抑えることができる。特に、加工形状のばらつきなどに対しては、ゲート幅やゲート長を加工精度に比べて十分大きな値で設計することにより、さらに、素子対間の特性差を小さなものにすることができる。例えば、ゲートしきい値電圧を例にとると、同じ導電型の素子対間での差は、容易に20〜30mV程度以下にすることができるが、異なる導電型の素子間では、その差のばらつきが最大200mV程度と、約一桁も大きな値になるのが通例である。以上説明したとおり、第一のプッシュプル回路の電圧精度(入出力電圧差)は、トランジスタ対のしきい値電圧差で決まる20〜30mV程度と従来方式の約一桁低い値に抑えられる。
V (OUT) −V (IN) = β × (VN1−VTN) − (VP1−VTP) / (
β R +1)
Where β R = √ (β TN2 / β TP2 )
VTN and VTP are the absolute values of the gate threshold voltages of the N-channel and P-channel MOS transistors, respectively. As is apparent from this equation, VN1 and VP1 have characteristics that change in accordance with changes in VTN and VTP, respectively, and by appropriately selecting β of the transistor, N channel transistors and P Even if the element characteristics of the channel transistor change independently, the voltage difference between the output and the input can be made zero. As described in the next embodiment, the voltage source as described above can be easily configured by connecting the gate and drain of each channel conductivity type MOS transistor and allowing a predetermined current to flow therethrough. In general, even if there are variations in characteristics between elements of different conductivity types, transistors of the same conductivity type go through the same manufacturing process, so that the difference in characteristics between elements can be suppressed to a sufficiently small value. In particular, with respect to variations in processing shape, the difference in characteristics between the element pairs can be further reduced by designing the gate width and gate length to be sufficiently larger than the processing accuracy. For example, taking the gate threshold voltage as an example, the difference between pairs of elements of the same conductivity type can be easily reduced to about 20 to 30 mV, but the difference between elements of different conductivity types is Usually, the variation is about 200 mV at maximum, which is about one digit larger. As described above, the voltage accuracy (input / output voltage difference) of the first push-pull circuit is suppressed to about 20 to 30 mV, which is determined by the threshold voltage difference between the transistor pair, and is about one digit lower than that of the conventional method.

さて、次に過渡的の動作を同図(b)を用いて説明する。今、入力電圧V(IN)が時刻t0からt1にかけて降下し、時刻t4からt5にかけて上昇した場合を考える。入力電圧が降下した直後は出力がすぐに追従しないので、トランジスタTN2は時刻t1からt2にかけてカットオフ状態となり、電流IC1の値はほぼ0となる。これに対してID1が増大し、端子6の電圧V(6)をほぼVSS(0V)まで引き落す。これにより、トランジスタTP4の駆動能力が増加し、出力OUTを高速に放電する。時刻t2を過ぎて、出力電圧と入力電圧の差が小さくなるとトランジスタTN2が導通し始め、最終的に入出力間の電圧差が無くなる時刻t2においてIC1=ID1となり、定常状態になる。入力電圧が上昇する時には、これと対称に端子7の電圧がVCCまで上昇し、出力を高速に充電する。   Next, a transient operation will be described with reference to FIG. Consider a case where the input voltage V (IN) falls from time t0 to t1 and rises from time t4 to t5. Since the output does not immediately follow immediately after the input voltage drops, the transistor TN2 is cut off from time t1 to time t2, and the value of the current IC1 becomes almost zero. On the other hand, ID1 increases, and the voltage V (6) at the terminal 6 is pulled down to approximately VSS (0V). This increases the driving capability of the transistor TP4 and discharges the output OUT at high speed. After the time t2, when the difference between the output voltage and the input voltage becomes small, the transistor TN2 starts to conduct, and finally IC1 = ID1 at time t2 when there is no voltage difference between the input and output, and a steady state is obtained. When the input voltage rises, the voltage at the terminal 7 rises to VCC in contrast with this, and the output is charged at high speed.

以上説明したように、本発明によれば、製造工程のばらつきがあっても、入出力電圧間の誤差が少なく、過渡時においては、大容量の負荷を高速に充放電することのできる電圧フォロワを提供することができる。なお、本回路は電圧フォロワとしての応用以外にも、出力端子OUTに信号電流を入力し、端子6か7から出力を取り出すことにより、高性能な電流検出回路として用いることも可能である。   As described above, according to the present invention, even if there is a variation in the manufacturing process, there is little error between input and output voltages, and in a transient state, a voltage follower that can charge and discharge a large-capacity load at high speed. Can be provided. In addition to the application as a voltage follower, this circuit can be used as a high-performance current detection circuit by inputting a signal current to the output terminal OUT and taking out the output from the terminal 6 or 7.

次に図31,図32を用いて、先に示した回路をダイナミックメモリの中間電圧(VCC/2)発生回路に適用した実施例を説明する。図31は本発明による中間電圧発生回路の構成例である。同図において、30は基準電圧発生回路、31は第一のコンプリメンタリ・プッシュプル回路、32はカレントミラー型増幅回路、33は第二のコンプリメンタリ・プッシュプル回路である。基準電圧発生回路は、等しい抵抗値を有する二つの抵抗R3とR4とにより電源電圧を半分に分圧することにより、端子34に中間電圧を発生している。抵抗R3とR4に同種の素子を用いることにより、中間電圧には、かなり精度の高い値を得ることができる。なお、中間電圧を得るための素子は抵抗に限らず、例えばMOSトランジスタ等を用いても同様の回路が構成できることは自明である。第一のプッシュプル回路は、基本的に図29(a)に示したプッシュプル回路1と同じである。ここでは、電圧源VN1の代わりに、抵抗R5とNチャネルMOSトランジスタTN10を、電圧源VP1の代わりに、抵抗R6とPチャネルMOSトランジスタTP10を、それぞれ用いている。こうすることにより、先の実施例でも説明したように、常に端子35の電圧を入力端子34に対して、ほぼNチャネルMOSトランジスタのゲートしきい値電圧分だけ高い値に自動的に設定することができる。なお、R5やR6を流れる電流が、R3やR4を流れる電流の数分の一から十分の一程度の小さな値になるように、抵抗値を選んでいる。これは、NチャネルトランジスタとPチャネルトランジスタの特性が独立にばらついて、プッシュプル回路から基準電圧発生回路に流入(あるいは流出)する電流値が変動しても、端子34の電圧が影響を受けて変動しないようにするためである。32のカレントミラー型増幅回路は図29(a)に示したカレントミラー型増幅回路2と全く同じ構成である。第二のプッシュプル回路は、基本的に図29(a)に示したプッシュプル回路3と同じである。ここでは、電圧源VN2の代わりに、NチャネルMOSトランジスタTN14を、電圧源VP2の代わりに、PチャネルMOSトランジスタTP14を、それぞれ用いている。こうすることにより、第一のプッシュプル回路の場合と同様、プッシュプル回路に流れるバイアス電流の値が、トランジスタのしきい値電圧の変化に対して変動しないようにしている。以上のような回路構成とすることにより、出力HVCには精度の高い中間電圧を得ることができ、かつ負荷容量CLを高速に充放電することができる。   Next, an embodiment in which the above-described circuit is applied to an intermediate voltage (VCC / 2) generation circuit of a dynamic memory will be described with reference to FIGS. FIG. 31 shows a configuration example of an intermediate voltage generating circuit according to the present invention. In the figure, 30 is a reference voltage generating circuit, 31 is a first complementary push-pull circuit, 32 is a current mirror type amplifier circuit, and 33 is a second complementary push-pull circuit. The reference voltage generation circuit generates an intermediate voltage at the terminal 34 by dividing the power supply voltage in half by two resistors R3 and R4 having equal resistance values. By using the same type of elements for the resistors R3 and R4, a fairly accurate value can be obtained for the intermediate voltage. It is obvious that the element for obtaining the intermediate voltage is not limited to the resistor, and a similar circuit can be configured even if, for example, a MOS transistor or the like is used. The first push-pull circuit is basically the same as the push-pull circuit 1 shown in FIG. Here, a resistor R5 and an N-channel MOS transistor TN10 are used instead of the voltage source VN1, and a resistor R6 and a P-channel MOS transistor TP10 are used instead of the voltage source VP1, respectively. By doing so, as described in the previous embodiment, the voltage at the terminal 35 is always automatically set higher than the input terminal 34 by a value substantially equal to the gate threshold voltage of the N-channel MOS transistor. Can do. Note that the resistance value is selected so that the current flowing through R5 and R6 becomes a small value that is a fraction to one-tenth of the current flowing through R3 and R4. This is because the characteristics of the N-channel transistor and the P-channel transistor vary independently, and the voltage at the terminal 34 is affected even if the current value flowing into (or out of) the push-pull circuit into the reference voltage generation circuit fluctuates. This is to prevent fluctuations. The current mirror type amplifier circuit 32 has the same configuration as the current mirror type amplifier circuit 2 shown in FIG. The second push-pull circuit is basically the same as the push-pull circuit 3 shown in FIG. Here, an N-channel MOS transistor TN14 is used instead of the voltage source VN2, and a P-channel MOS transistor TP14 is used instead of the voltage source VP2. By doing so, as in the case of the first push-pull circuit, the value of the bias current flowing through the push-pull circuit is prevented from fluctuating with respect to the change in the threshold voltage of the transistor. With the circuit configuration as described above, an accurate intermediate voltage can be obtained for the output HVC, and the load capacitance CL can be charged and discharged at high speed.

図31に示した本回路方式と図30に示した従来回路方式の性能比較を計算機解析により求めた結果を図32(a)および図32(b)に示す。図32(a)において、横軸はNチャネルトランジスタとPチャネルトランジスタのゲートしきい値電圧の絶対値の差、縦軸は中間電圧の値である。この結果より、従来回路においては、しきい値電圧差が±0.2V変動したときには、出力電圧が約±100mV(0.75Vに対して約±13%)変動するのに対して、本発明の回路では出力電圧変動は約±8mV(0.75Vに対して約±1%)と、従来に比べて一桁以上低減することができる。図32(b)は電源投入後の出力電圧の立上り時間を電源電圧に対してプロットしたものである。立上り時間は、出力の電圧が定常値の90%に達する時間で定義している。また、負荷容量の値には、64MビットDRAMのビット線プリチャージ電源およびプレート電極の総容量を想定している。この解析結果からもわかるように、本発明の回路によれば、従来回路に比べて約一桁短い時間で負荷を立ち上げることができる。   FIG. 32 (a) and FIG. 32 (b) show results obtained by computer analysis of the performance comparison between the present circuit system shown in FIG. 31 and the conventional circuit system shown in FIG. In FIG. 32A, the horizontal axis represents the difference between the absolute values of the gate threshold voltages of the N-channel transistor and the P-channel transistor, and the vertical axis represents the value of the intermediate voltage. From this result, in the conventional circuit, when the threshold voltage difference fluctuates by ± 0.2 V, the output voltage fluctuates by about ± 100 mV (about ± 13% with respect to 0.75 V), whereas the present invention In this circuit, the output voltage fluctuation is about ± 8 mV (about ± 1% with respect to 0.75 V), which can be reduced by one digit or more as compared with the conventional circuit. FIG. 32B is a plot of the rise time of the output voltage after the power is turned on against the power supply voltage. The rise time is defined as the time when the output voltage reaches 90% of the steady value. Further, the value of the load capacity is assumed to be the total capacity of the bit line precharge power source and the plate electrode of the 64 Mbit DRAM. As can be seen from the analysis result, according to the circuit of the present invention, it is possible to start up the load in about one digit shorter time than the conventional circuit.

図33(a)は本発明の他の一実施例を示す回路構成図である。同図において、40はコンプリメンタリ・プッシュプル型の電圧フォロワ回路、41はトライステート・バッファである。電圧フォロワ回路は、基本的には図29(a)のプッシュプル回路1と同じである。ここでは、プッシュプル回路の駆動能力を補うようにトライステート・バッファが動作する。トライステート・バッファは負荷駆動用のPチャネルトランジスタTP21とNチャネルトランジスタTN21、これらトランジスタを駆動する二つの差動型増幅回路(コンパレータ)AMP1とAMP2、および、オフセット量の設定のための二つの電圧源VOSLとVOSHとから構成される。この回路の動作は次の三つの電圧の条件のいずれにあてはまるかによってきまる。   FIG. 33 (a) is a circuit diagram showing another embodiment of the present invention. In the figure, 40 is a complementary push-pull type voltage follower circuit, and 41 is a tri-state buffer. The voltage follower circuit is basically the same as the push-pull circuit 1 of FIG. Here, the tristate buffer operates so as to supplement the drive capability of the push-pull circuit. The tristate buffer includes a P-channel transistor TP21 and an N-channel transistor TN21 for driving a load, two differential amplifier circuits (comparators) AMP1 and AMP2 for driving these transistors, and two voltages for setting an offset amount. It consists of sources VOSL and VOSH. The operation of this circuit depends on which of the following three voltage conditions applies:

(1) V(OUT)>V(IN)+VOSH
(2) V(IN)+VOSH>V(OUT)>V(IN)−VOSL
(3) V(IN)−VOSL>V(OUT)
(1)の電圧条件においては、端子43の電圧よりも出力OUTの電圧が高くなり端子45の電圧は高い電圧レベル(VCC)になる。また、端子44の電圧も高い電圧レベル(VCC)になる。したがって、NチャネルトランジスタTN21が導通、PチャネルトランジスタTP21がカットオフとなり、負荷を放電する。(2)の電圧条件においては、端子43の電圧よりも出力OUTの電圧が低くなり端子45の電圧は低い電圧レベル(VSS)になる。また、端子44の電圧は高い電圧レベル(VCC)を保つ。したがって、二つのトランジスタTN21とTP21は共にカットオフとなり、出力は高インピーダンス状態になる。(3)の電圧条件においては、端子42の電圧よりも出力OUTの電圧が低くなり端子44の電圧は低い電圧レベル(VSS)になる。また、端子45の電圧は低い電圧レベル(VSS)を保つ。したがって、NチャネルトランジスタTN21がカットオフ、PチャネルトランジスタTP21が導通となり、負荷を充電する。このように、出力の電圧が入力の電圧を中心としたある一定範囲を越えて大きくなると放電、一定範囲を越えて小さくなると充電、一定範囲内にあれば充電も放電もしないという三つの状態(トライステート)を有する駆動回路を実現できる。この回路の過渡時の動作を同図(b)に示す。今、入力電圧V(IN)が時刻t0で降下し、時刻t2で上昇した場合を考える。立ち下がり時においては、時刻t0から出力の電圧が「(定常状態での電圧)+VOSH」に等しくなる時刻t1まで端子45の電圧がVCCになり、トランジスタTN21を導通させ、負荷を放電する。また、立ち上がり時においては、時刻t2から出力の電圧が「(定常状態での電圧)−VOSL」に等しくなる時刻t3まで端子44の電圧がVSSになり、トランジスタTP21を導通させ、負荷を充電する。
(1) V (OUT)> V (IN) + VOSH
(2) V (IN) + VOSH> V (OUT)> V (IN) -VOSL
(3) V (IN) −VOSL> V (OUT)
Under the voltage condition (1), the voltage at the output OUT is higher than the voltage at the terminal 43, and the voltage at the terminal 45 is at a high voltage level (VCC). The voltage at the terminal 44 is also at a high voltage level (VCC). Therefore, the N-channel transistor TN21 becomes conductive, the P-channel transistor TP21 becomes cut off, and the load is discharged. Under the voltage condition (2), the voltage at the output OUT is lower than the voltage at the terminal 43 and the voltage at the terminal 45 is at a lower voltage level (VSS). Further, the voltage at the terminal 44 maintains a high voltage level (VCC). Therefore, the two transistors TN21 and TP21 are both cut off, and the output is in a high impedance state. Under the voltage condition (3), the voltage at the output OUT is lower than the voltage at the terminal 42, and the voltage at the terminal 44 is at a lower voltage level (VSS). Further, the voltage at the terminal 45 maintains a low voltage level (VSS). Therefore, the N-channel transistor TN21 is cut off and the P-channel transistor TP21 is turned on to charge the load. In this way, there are three states in which discharge occurs when the output voltage increases beyond a certain range centered on the input voltage, charging occurs when the output voltage decreases beyond a certain range, and neither charging nor discharging occurs within the certain range ( A driving circuit having a tristate can be realized. The operation at the time of transition of this circuit is shown in FIG. Consider a case where the input voltage V (IN) drops at time t0 and rises at time t2. At the time of falling, the voltage at the terminal 45 becomes VCC from time t0 until time t1 when the output voltage becomes equal to “(voltage in steady state) + VOSH”, the transistor TN21 is turned on, and the load is discharged. At the time of rising, the voltage at the terminal 44 becomes VSS from time t2 until time t3 when the output voltage becomes equal to “(voltage in steady state) −VOSL”, the transistor TP21 is turned on, and the load is charged. .

このように、プッシュプル回路にトライステート・バッファを組合せることにより、入出力間の電圧誤差がある程度以上大きくなった時には、駆動能力の高いトランジスタを導通させることにより、過渡時の応答速度を高めることができる。オフセット量の設定のための二つの電圧源VOSLとVOSHの値はなるべく小さな値にしたほうが設定電圧への収束を速めることができるが、誤動作を避けるために、差動型増幅回路(コンパレータ)AMP1とAMP2の入力オフセット電圧よりも十分大きな値にする必要がある。MOSトランジスタで回路を構成する場合には、この値は50mV以上にするのが望ましい。なお、トライステート・バッファの回路構成は、ここに示した例に限らず、同様の機能を実現するものであれば、他の方式であっても差し支えない。   In this way, by combining a push-pull circuit with a tristate buffer, when the voltage error between input and output becomes larger than a certain level, the transistor with high drive capability is made conductive to increase the response speed during transients. be able to. The convergence of the two voltage sources VOSL and VOSH for setting the offset amount can be made faster by setting the values as small as possible. However, in order to avoid malfunction, a differential amplifier circuit (comparator) AMP1 is used. And a value sufficiently larger than the input offset voltage of AMP2. When a circuit is constituted by MOS transistors, this value is desirably 50 mV or more. Note that the circuit configuration of the tri-state buffer is not limited to the example shown here, and any other scheme may be used as long as the same function is realized.

次に図34,図35を用いて、トライステート・バッファを用いた電圧フォロワをダイナミックメモリの中間電圧(VCC/2)発生回路に適用した実施例を説明する。図34は本発明による中間電圧発生回路の構成例である。図34において、50は基準電圧発生回路、51は図29で説明した電圧フォロワ回路、52はトライステート・バッファである。これは、図31に示した中間電圧発生回路にトライステート・バッファを付加することにより、入出力間の電圧の誤差が大きくなったときの復元能力を高めている。以下、トライステート・バッファの構成と動作について説明する。本実施例の特徴は、第一のプッシュプル回路をそのまま利用し、カレントミラー回路のミラー比の差を利用して誤差電圧を検出しトライステートバッファを起動する点にある。図34において、TP36とTP37はPチャネルMOSトランジスタ、TN36とTN37はNチャネルMOSトランジスタINV1とINV2はインバータ、TP38はインバータINV1の出力で負荷を駆動するようにしたPチャネルMOSトランジスタ、TN38はインバータINV2の出力で負荷を駆動するようにしたNチャネルMOSトランジスタを、それぞれ示している。TP32とTP36、TP32とTN37とが、それぞれカレントミラー回路を構成している。今、トランジスタTN31に流れる電流をIC1、トランジスタTP31に流れる電流をID1、トランジスタTN36に流れる電流をID2、トランジスタTP36に流れる電流をIC2、とそれぞれ置く。出力電圧の誤差δVとIC1、ID1の関係は、先に説明したように、
IC1−ID1≒−2√(2βI)×δV
と近似することができる。カレントミラー回路のミラー比を、
P1=IC2/IC1=βTP36/βTP32
N1=ID2/ID1=βTN36/βTP32
とすると、下式のようになる。
IC2/MP1−ID2/MN1≒−2√(2βI)×δV
今出力にオフセット電圧Vosを印加したときに、IC2=ID2となるとし
、その時の電流値をI2と置くと、オフセット電圧Vosは
Vos≒I2/(2×α)×(MP1−MN1)/(MN1×MP1
と表される。ここで、
α=√(2βI1
またβは第一のプッシュプル回路を構成するトランジスタのβ、I1は定常状態において第一のプッシュプル回路に流れる電流である。例えば、I1=0.2μA、I2=1μA、β=1mA/V2、MN1=1、MP1=0.2とすると、オフセット電圧Vosは−100mVとなる。すなわち、出力電圧が定常値から100mV以上低下すると、インバータINV1の入力電圧は低レベルから高レベルに、出力電圧は高レベルから低レベルに遷移して駆動用のPチャネルMOSトランジスタTP38を導通させ、負荷を充電する。これと同様に、トランジスタTP37とTN37の定数を適当に選ぶことにより、所定のプラス側のオフセットがあったときに、NチャネルMOSトランジスタTN38を導通させ、負荷を放電するようにすることができる。
Next, an embodiment in which a voltage follower using a tristate buffer is applied to an intermediate voltage (VCC / 2) generation circuit of a dynamic memory will be described with reference to FIGS. FIG. 34 shows a configuration example of the intermediate voltage generating circuit according to the present invention. 34, reference numeral 50 denotes a reference voltage generation circuit, 51 denotes the voltage follower circuit described in FIG. 29, and 52 denotes a tri-state buffer. This increases the restoring capability when the voltage error between the input and output becomes large by adding a tristate buffer to the intermediate voltage generating circuit shown in FIG. The configuration and operation of the tristate buffer will be described below. The feature of this embodiment is that the first push-pull circuit is used as it is, the error voltage is detected using the difference in the mirror ratio of the current mirror circuit, and the tristate buffer is activated. In FIG. 34, TP36 and TP37 are P-channel MOS transistors, TN36 and TN37 are N-channel MOS transistors INV1 and INV2, inverters TP38 are P-channel MOS transistors configured to drive a load by the output of the inverter INV1, and TN38 is an inverter INV2. N-channel MOS transistors configured to drive a load with the output of are shown. TP32 and TP36, and TP32 and TN37 each constitute a current mirror circuit. Now, the current flowing through the transistor TN31 is IC1, the current flowing through the transistor TP31 is ID1, the current flowing through the transistor TN36 is ID2, and the current flowing through the transistor TP36 is IC2. The relationship between the output voltage error δV and IC1 and ID1 is as described above.
IC1-ID1≈−2√ (2βI) × δV
And can be approximated. The mirror ratio of the current mirror circuit
M P1 = IC2 / IC1 = β TP36 / β TP32
M N1 = ID2 / ID1 = β TN36 / β TP32
Then, it becomes like the following formula.
IC2 / M P1 −ID2 / M N1 ≈−2√ (2βI) × δV
Upon application of the offset voltage Vos now output, and the IC 2 = ID2, placing the current value at that time and I 2, the offset voltage Vos is Vos ≒ I 2 / (2 × α) × (M P1 -M N1 ) / (M N1 × M P1 )
It is expressed. here,
α = √ (2βI 1 )
Further, β is β of the transistor constituting the first push-pull circuit, and I 1 is a current flowing through the first push-pull circuit in a steady state. For example, if I 1 = 0.2 μA, I 2 = 1 μA, β = 1 mA / V 2 , M N1 = 1, M P1 = 0.2, the offset voltage Vos is −100 mV. That is, when the output voltage is lowered by 100 mV or more from the steady value, the input voltage of the inverter INV1 is changed from the low level to the high level, the output voltage is changed from the high level to the low level, and the driving P-channel MOS transistor TP38 is made conductive. Charge the load. Similarly, by appropriately selecting the constants of the transistors TP37 and TN37, the N-channel MOS transistor TN38 can be turned on and the load can be discharged when there is a predetermined positive offset.

以上、説明したように、本実施例に示したような回路構成をとることにより、図33に示したのと同様な機能を実現することができる。また、この回路方式では、カレントミラー回路のミラー比によってオフセット量を決めているため、トランジスタ対の特性差が小さくなるように配慮すれば、オフセット量を精度良く設定することができる。さらに、高精度の差動型増幅回路を別に設ける必要がないため、消費電力が小さく、かつ簡単な構成で高い性能を実現することができる
As described above, by adopting the circuit configuration as shown in the present embodiment, the same function as shown in FIG. 33 can be realized. Further, in this circuit system, the offset amount is determined by the mirror ratio of the current mirror circuit. Therefore, the offset amount can be set with high accuracy if consideration is given to reducing the difference in characteristics of the transistor pair. Further, since it is not necessary to provide a high-precision differential amplifier separately, high power consumption can be achieved and high performance can be realized with a simple configuration.

本回路方式と図30に示した従来回路方式の性能比較を計算機解析により求めた結果を図35に示す。図35は電源投入後の出力電圧の立上り時間を電源電圧に対してプロットしたものである。立上り時間は、出力の電圧が定常値の90%に達する時間で定義している。また、負荷容量の値には、64MビットDRAMのビット線プリチャージ電源およびプレート電極の総容量を想定している。この解析結果からもわかるように、本発明の回路によれば、先に図31で示した実施例よりも、さらに立上り時間を約半桁短縮することができる。従来回路に比べると約一桁半短い時間で負荷を立ち上げることができる。以上説明したように、プッシュプル回路にトライステート・バッファを組合せることにより、さらに高速に入力に追従することの可能な電圧フォロワ回路を供することができるようになる。なお、電圧の設定精度はプッシュプル回路によって決まるため、先の実施例の場合と同様、入手力間の電圧誤差を極めて小さな値にすることができる。   FIG. 35 shows the result of calculating the performance comparison between this circuit system and the conventional circuit system shown in FIG. 30 by computer analysis. FIG. 35 is a plot of the rise time of the output voltage after power-on with respect to the power-supply voltage. The rise time is defined as the time when the output voltage reaches 90% of the steady value. Further, the value of the load capacity is assumed to be the total capacity of the bit line precharge power source and the plate electrode of the 64 Mbit DRAM. As can be seen from the analysis result, according to the circuit of the present invention, the rise time can be further shortened by about a half digit as compared with the embodiment shown in FIG. Compared with the conventional circuit, the load can be started up in a time that is about one and a half digits shorter. As described above, by combining a push-pull circuit with a tristate buffer, a voltage follower circuit capable of following the input at higher speed can be provided. Since the voltage setting accuracy is determined by the push-pull circuit, the voltage error between the available powers can be made extremely small as in the case of the previous embodiment.

以上の実施例では、集積回路(LSI)中の大容量負荷を高速で駆動する回路構成について説明した。しかしながら、さらに高速に駆動しようとすると、充放電に際しての過渡電流が大きな問題になる。例えば、64Mビット程度のDRAMの中間電圧発生回路の負荷容量は115nF程度になるが、これを5μsの間に振幅1Vで駆動したときの電流値は23mAに達する。これは、DARMの消費電流値に匹敵する大きさであり、これ以上高速に駆動することは、主たる回路特性への影響、例えば電源線の雑音発生や、駆動信号配線の信頼性低下などを招く危険があるため、好ましくない。一般に、超高集積のLSI、特にメモリにおいてはLSI全体を同種の複数のブロックで構成し、動作時においては、それらブロックの内の一部のみを活性化するような構成をとることが多い。こうしたLSIにおいては、以下に述べる実施例を適用することが有効である。   In the above embodiments, the circuit configuration for driving a large-capacity load in an integrated circuit (LSI) at high speed has been described. However, when driving at higher speed, the transient current during charging and discharging becomes a big problem. For example, the load capacity of an intermediate voltage generation circuit of a DRAM of about 64 Mbit is about 115 nF, and the current value reaches 23 mA when driven with an amplitude of 1 V for 5 μs. This is a size comparable to the current consumption value of DARM, and driving at a higher speed causes influence on main circuit characteristics, for example, generation of noise in the power supply line and reduction in reliability of the drive signal wiring. It is not preferable because of danger. In general, in an ultra-highly integrated LSI, particularly a memory, the entire LSI is often composed of a plurality of blocks of the same type, and during operation, only a part of these blocks is activated. In such an LSI, it is effective to apply the embodiments described below.

図36,図37はダイナミック・メモリ(DRAM)の中間電圧供給方式に本発明を適用した実施例を示している。図36において、MB0、MB1〜MBiはi+1個のメモリ・ブロック、60〜62はワード線選択回路、68〜70は各メモリ・ブロックからの中間電圧引出線、76と77は二組の中間電圧発生回路、74と75は二組の中間電圧発生回路から各メモリ・ブロックに中間電圧HVC1とHVC2を供給する信号線、71〜73は二つの信号線の内のいずれかをメモリ・ブロックに供給するように各ブロック毎に設けたスイッチである。また、メモリ・ブロックMB0は、メモリセルを二次元に配列したメモリセルアレーMA0、メモリセルから読出した信号を増幅して外部に出力したり外部からの信号をメモリセルに書き込んだりする入出力制御回路ブロックMC0、入出力回路67等から構成される。DL0、DL0 ̄、DLj ̄はメモリセルに信号を伝送するデータ線、63は蓄積容量の対向電極を成すプレート電極、64は非選択時にデータ線を中間電圧にするために配されたプリチャージ電圧供給線、PCはプリチャージ信号線、SA0〜SAjはメモリセルから読出した信号を検知増幅するセンスアンプ、65と66は入出力回路67と各データ線との間の信号伝送を行なう共通入出力線対、IO0〜IOjはアドレス指定信号によって選択されたデータ線対と共通入出力線対との間の接続を制御するIOゲートである。   36 and 37 show an embodiment in which the present invention is applied to an intermediate voltage supply system of a dynamic memory (DRAM). In FIG. 36, MB0, MB1 to MBi are i + 1 memory blocks, 60 to 62 are word line selection circuits, 68 to 70 are intermediate voltage lead lines from each memory block, and 76 and 77 are two sets of intermediate voltages. Generating circuits 74 and 75 are signal lines for supplying intermediate voltages HVC1 and HVC2 to each memory block from two sets of intermediate voltage generating circuits, and 71 to 73 are for supplying one of the two signal lines to the memory block. This is a switch provided for each block. The memory block MB0 is a memory cell array MA0 in which memory cells are two-dimensionally arranged, and input / output control for amplifying a signal read from the memory cell and outputting it to the outside or writing an external signal to the memory cell. The circuit block MC0, the input / output circuit 67, and the like are included. DL0, DL0 ̄, DLj ̄ are data lines for transmitting signals to the memory cells, 63 is a plate electrode forming a counter electrode of the storage capacitor, and 64 is a precharge voltage arranged to make the data line an intermediate voltage when not selected. Supply line, PC is a precharge signal line, SA0 to SAj are sense amplifiers for detecting and amplifying signals read from the memory cells, and 65 and 66 are common input / outputs for transmitting signals between the input / output circuit 67 and each data line. Line pairs IO0 to IOj are IO gates for controlling connection between the data line pair selected by the addressing signal and the common input / output line pair.

今、仮にi+1個のメモリ・ブロックの内、一つブロックMB0のみが選択され、動作状態になる場合を考える。この時、ワード線選択回路60によってMA0の中の一本のワード線が選択され、高レベルに遷移する。と同時に、スイッチ71が制御され、中間電圧引出線68は中間電圧供給用の信号線75に接続される。一方、非選択状態にあるメモリ・ブロックMB1〜MBiからの引出線69や70は、中間電圧供給用の信号線74に接続される。このようにすると、中間電圧発生回路76にはi個のメモリ・ブロックの負荷が接続されるのに対して、中間電圧発生回路77には一つのメモリ・ブロックの負荷しか接続されない。例えば、i=15とすると、中間電圧発生回路77が駆動する負荷容量は、中間電圧発生回路76が駆動する負荷容量の15分の1になる。したがって、仮に76と77に同じ回路を用いても、選択されたブロックMB0の中間電圧は非選択ブロックの中間電圧に比べて15倍高速に動作するようになる。回路の性能の点からに、非選択のメモリ・ブロックの応答速度はメモリの性能には無関係であるから、過渡電流をほとんど増大させることなく、メモリ全体の性能向上を図ることができる。図37はメモリ動作の間に電源電圧が変動した場合の中間電圧の時間変化を示している。すなわち、時刻t0からt2の間に電圧VCCが低下したとする。また、時刻t0からt1の間および時刻t3以後はメモリ・ブロックMB0が、時刻t1からt3の間はメモリ・ブロックMB1が選択されるとする。時刻t0からt1の間は、ブロックMB1は非選択であるため、中間電圧V(69)はゆっくり応答しているのに対して、ブロックMB0は選択されているため、中間電圧V(68)は高速に追従している。時刻t1でブロックMB1が選択、ブロックMB0が非選択に切り替わると、今度はV(69)が設定すべき電圧に向け、速やかに変化する。このように、本実施例によれば、ダイナミックメモリの中間電圧のような大容量の負荷を、過渡電流をほとんど増大させることなく、実質的に高速に駆動することが可能になる。なお、この例では、ダイナミックメモリの中間電圧に本発明を適用した例について説明したが、適用範囲はこれに限るものではなく、同種のブロックで構成され、動作時はその内の一部が活性化されるような集積回路一般に適用することができる。   Now, suppose that only one block MB0 is selected from the i + 1 memory blocks and enters the operating state. At this time, one word line in MA0 is selected by the word line selection circuit 60 and transits to a high level. At the same time, the switch 71 is controlled, and the intermediate voltage lead line 68 is connected to the signal line 75 for supplying the intermediate voltage. On the other hand, the lead lines 69 and 70 from the memory blocks MB1 to MBi in the non-selected state are connected to a signal line 74 for supplying an intermediate voltage. In this way, the load of i memory blocks is connected to the intermediate voltage generation circuit 76, whereas the load of one memory block is connected to the intermediate voltage generation circuit 77. For example, when i = 15, the load capacity driven by the intermediate voltage generation circuit 77 is 1/15 of the load capacity driven by the intermediate voltage generation circuit 76. Therefore, even if the same circuit is used for 76 and 77, the intermediate voltage of the selected block MB0 operates 15 times faster than the intermediate voltage of the non-selected block. From the viewpoint of circuit performance, the response speed of the non-selected memory block is not related to the performance of the memory, so that the performance of the entire memory can be improved with almost no increase in transient current. FIG. 37 shows the change over time of the intermediate voltage when the power supply voltage fluctuates during the memory operation. In other words, it is assumed that the voltage VCC decreases between the times t0 and t2. It is assumed that the memory block MB0 is selected between time t0 and t1 and after time t3, and the memory block MB1 is selected between time t1 and t3. Between time t0 and t1, since the block MB1 is not selected, the intermediate voltage V (69) responds slowly, whereas the block MB0 is selected, so the intermediate voltage V (68) is Following high speed. When the block MB1 is selected and the block MB0 is switched to non-selection at time t1, this time, V (69) quickly changes toward the voltage to be set. As described above, according to this embodiment, a large-capacity load such as an intermediate voltage of a dynamic memory can be driven substantially at a high speed with almost no increase in transient current. In this example, the example in which the present invention is applied to the intermediate voltage of the dynamic memory has been described. However, the scope of application is not limited to this, and it is composed of the same type of blocks, and some of them are active during operation. The present invention can be applied to integrated circuits in general.

以上、各実施例によって本発明の詳細を説明したが、本発明の適用範囲はこれらに限定されるものではない。例えば、ここではCMOSトランジスタによりLSIを構成する場合を主に説明したが、バイポーラトランジスタを用いたLSI、接合型FETを用いたLSI、CMOSトランジスタとバイポーラトランジスタを組合せたBiCMOS型のLSI、さらにはシリコン以外の材料、例えばガリウムの砒素などの基板に素子を形成したLSIなどでも、そのまま適用できる。   The details of the present invention have been described above with reference to the respective embodiments, but the scope of the present invention is not limited to these. For example, although the case where an LSI is constituted by a CMOS transistor has been mainly described here, an LSI using a bipolar transistor, an LSI using a junction FET, a BiCMOS type LSI combining a CMOS transistor and a bipolar transistor, and silicon Other materials, for example, an LSI in which an element is formed on a substrate such as gallium arsenide, can be applied as it is.

また本実施例の中では電流増幅回路としてカレントミラー回路を用いたが、他の電流増幅回路を用いることもできる。   In the present embodiment, the current mirror circuit is used as the current amplifier circuit, but other current amplifier circuits may be used.

本発明の第1の実施例を示す図。The figure which shows the 1st Example of this invention. 本発明の第1の実施例を示す図。The figure which shows the 1st Example of this invention. 本発明の第1の実施例を示す図。The figure which shows the 1st Example of this invention. 本発明の第1の実施例を示す図。The figure which shows the 1st Example of this invention. 本発明の第1の実施例を示す図。The figure which shows the 1st Example of this invention. 本発明の第1の実施例を示す図。The figure which shows the 1st Example of this invention. 本発明の効果を示す図。The figure which shows the effect of this invention. 本発明の効果を示す図。The figure which shows the effect of this invention. 図1〜図6を用いたことによる効果を更に高めた実施例を示す図。The figure which shows the Example which further heightened the effect by using FIGS. 複数のメモリセルアレーが存在した場合の実施例を示す図。The figure which shows the Example when a some memory cell array exists. 並列テストの実施例を示す図。The figure which shows the Example of a parallel test. 並列テストの実施例を示す図。The figure which shows the Example of a parallel test. 並列テストの実施例を示す図。The figure which shows the Example of a parallel test. 並列テストの実施例を示す図。The figure which shows the Example of a parallel test. 並列テストの実施例を示す図。The figure which shows the Example of a parallel test. 並列テストの実施例を示す図。The figure which shows the Example of a parallel test. メモリセルへ任意の書き込み電圧を書き込むための実施例を示す図。The figure which shows the Example for writing arbitrary write-in voltages to a memory cell. 本発明の実施例。Examples of the present invention. タイミングチャート。Timing chart. 従来例とそのタイミングチャートである。It is a prior art example and its timing chart. 従来例とそのタイミングチャートである。It is a prior art example and its timing chart. 本発明の実施例。Examples of the present invention. タイミングチャート。Timing chart. 本発明の実施例。Examples of the present invention. タイミングチャート。Timing chart. 本発明の実施例。Examples of the present invention. 本発明の実施例。Examples of the present invention. 図22の実施例の効果を示す図。The figure which shows the effect of the Example of FIG. (a)は本発明の基本概念を説明する実施例。 (b)はその過渡時の動作を説明する図。(A) is an embodiment for explaining the basic concept of the present invention. (B) is a diagram for explaining the operation during the transition. DRAM用中間電圧発生回路の従来例。A conventional example of an intermediate voltage generating circuit for DRAM. 本発明をDRAMの中間電圧発生回路に適用した具体的実施例。A specific embodiment in which the present invention is applied to an intermediate voltage generation circuit of a DRAM. 本発明の効果を説明する図。The figure explaining the effect of this invention. (a)は本発明の他の基本概念を説明する実施例。(b)はその動作を説明する図。(A) is an embodiment for explaining another basic concept of the present invention. FIG. 6B is a diagram for explaining the operation. DRAMの中間電圧発生回路に適用した具体的実施例。A specific embodiment applied to an intermediate voltage generation circuit of a DRAM. その効果を説明する図。The figure explaining the effect. 本発明の他の基本概念をDRAMの中間電圧駆動方式に適用した具体的実施例を説明する図。The figure explaining the specific Example which applied the other basic concept of this invention to the intermediate voltage drive system of DRAM. メモリ動作の間に電源電圧が変動した場合の同図(a)の実施例の中間電圧変化を説明する図である。It is a figure explaining the intermediate voltage change of the Example of the figure (a) when a power supply voltage fluctuates during memory operation.

符号の説明Explanation of symbols

MA…メモリセルアレー、CKT…入出力制御回路、RG0,RG1…読みだしゲート、WG0,WG1…書き込みゲート、SA0,SA1…センスアンプ、SWR0,SWR1…読みだしスイッチ、SWW0,SWW1…書き込みスイッチ、RO,RO ̄…読みだし線、WI,WI ̄…書き込みI/O線、dy…データ線ピッチ、WD…ワードドライバ、XD…Xデコーダ、VLG…メモリアレー用電圧変換回路、VCHG…ワード線用電圧変換回路、W…ワード線、φ ̄P…プリチャージ信号、FX…ワード線駆動パルス発生回路、φX…ワード線駆動パルス、CP…チャージポンプ回路、RECT…整流回路、VL…データ線電圧あるいは内部(アレー用)電源電圧、VCH…ワード線用電圧変換回路出力電圧、φ、φ ̄、PA、PA ̄、PB、PB ̄…ワード線用電圧変換回路用昇圧パルス、OSC…リングオシレータ出力パルス、C、C1、C2、C3、C4、CA、CB、CD…コンデンサ、R、R1、R2…抵抗、QD1、QP、Q9、Q10…PチャネルMOSトランジスタ、QT、QD2、QS、QD、QA、QB、QC、QP、Q1、Q8、Q11、Q19…NチャネルMOSトランジスタ、I1、I25、I30、I33…インバータ、NA1、NA2…NAND回路、NO1…NOR回路、VEXT…外部電源電圧、1、31、40…第一のコンプリメンタリ・プッシュプル回路、2、32…カレントミラー型プッシュプル増幅回路、3、33…第二のコンプリメンタリ・プッシュプル回路、30、50…基準電圧発生回路、41、52…トライステート・バッファ、AMP1、AMP2…差動型増幅回路、MB0〜MBi…メモリ・ブロック、60〜62…ワード線選択回路、71〜73…スイッチ、76、77…中間電圧発生回路(駆動回路)、M
A0…メモリセルアレー、MC0…信号増幅および入出力制御回路群、SA0〜SAj…検知増幅回路(センスアンプ)、IO0〜IOj…入出力ゲート、67…入出力回路。
MA ... Memory cell array, CKT ... Input / output control circuit, RG0, RG1 ... Read gate, WG0, WG1 ... Write gate, SA0, SA1 ... Sense amplifier, SWR0, SWR1 ... Read switch, SWW0, SWW1 ... Write switch, RO, RO ̄ ... read line, WI, WI ̄ ... write I / O line, dy ... data line pitch, WD ... word driver, XD ... X decoder, VLG ... voltage conversion circuit for memory array, VCHG ... for word line Voltage conversion circuit, W ... word line, φ 、 P ... precharge signal, FX ... word line drive pulse generation circuit, φX ... word line drive pulse, CP ... charge pump circuit, RECT ... rectifier circuit, VL ... data line voltage or Internal (for array) power supply voltage, VCH ... Word line voltage conversion circuit output voltage, φ, φ ̄, PA, PA ̄ PB, PB ̄ ... Word line voltage conversion circuit boost pulse, OSC ... Ring oscillator output pulse, C, C1, C2, C3, C4, CA, CB, CD ... Capacitor, R, R1, R2 ... Resistance, QD1, QP, Q9, Q10 ... P channel MOS transistors, QT, QD2, QS, QD, QA, QB, QC, QP, Q1, Q8, Q11, Q19 ... N channel MOS transistors, I1, I25, I30, I33 ... inverters, NA1, NA2 ... NAND circuit, NO1 ... NOR circuit, VEXT ... external power supply voltage, 1, 31, 40 ... first complementary push-pull circuit, 2, 32 ... current mirror type push-pull amplifier circuit, 3, 33 ... first Two complementary push-pull circuits, 30, 50... Reference voltage generation circuit, 41, 52. Buffer, AMP1, AMP2 ... differential amplifier circuit, MB0 to MBi ... memory block, 60-62 ... word line selection circuit, 71-73 ... switch, 76, 77 ... intermediate voltage generation circuit (drive circuit), M
A0: memory cell array, MC0: signal amplification and input / output control circuit group, SA0-SAj: detection amplifier circuit (sense amplifier), IO0-IOj: input / output gate, 67: input / output circuit.

Claims (1)

複数の第1データ線対と、複数の第2データ線対と、前記複数の第1及び第2データ線対に交差する複数の第1ワード線の交点に設けられた複数の第1メモリセルとを含み4角形の領域に形成された第1メモリアレイと、
複数の第3データ線対と、複数の第4データ線対と、前記複数の第3及び第4データ線対に交差する複数の第2ワード線の交点に設けられた複数の第2メモリセルとを含み4角形の領域に形成された第2メモリアレイと、
複数の第5データ線対と、複数の第6データ線対と、前記複数の第5及び第6データ線対に交差する複数の第3ワード線の交点に設けられた複数の第3メモリセルとを含み4角形の領域に形成された第3メモリアレイと、
前記第1メモリアレイの4角形の領域における1つの辺に沿って設けられたYデコーダと、
前記第1メモリアレイの4角形の領域における前記1つの辺と前記Yデコーダとの間に設けられ、前記複数の第1データ線対のそれぞれに対して第1MOSFET対を介して接続される複数の第1センスアンプと、
前記第1メモリアレイの4角形の領域における前記1つの辺と対向する他の辺と、前記第2メモリアレイの4角形の領域における1つの辺との間に沿って設けられ、前記複数の第1データ線対のそれぞれに対して第2MOSFET対を介して接続されるとともに前記複数の第3データ線対のそれぞれに対して第3MOSFET対を介して接続される複数の第2センスアンプと、
前記第1メモリアレイの4角形の領域における前記1つの辺と対向する他の辺と、前記第2メモリアレイの4角形の領域における1つの辺との間に沿って設けられ、前記複数の第1データ線対のそれぞれに対して第2MOSFET対を介して接続される前記第2メモリアレイの4角形の領域における前記一つの辺と対向する他の辺と、前記第3メモリアレイの4角形の領域における一つの辺との間に沿って設けられ、前記複数の第2データ線対のそれぞれに対して第4MOSFET対を介して接続されるとともに前記複数の第4データ線対のそれぞれに対して第5MOSFET対を介して接続される第3センスアンプとを具備し、
前記複数の第1ワード線のうち一つが選択される際に、前記選択された第1ワード線と前記複数の第1データ線対の交点に設けられる前記複数の第1メモリセルから読み出された情報は、対応する前記第2スイッチ手段を介して前記第2センスアンプで増幅されるのと並列して、前記選択された第1ワード線と前記複数の第2データ線対の交点に設けられる前記複数の第1メモリセルから読み出された情報は、対応する前記第1スイッチ手段を介して前記第1センスアンプで増幅され、
前記第1センスアンプで増幅されたデータの一部と、前記第2センスアンプで増幅されたデータの一部は、並列して読み出されることを特徴とする半導体装置。
A plurality of first memory cells provided at intersections of a plurality of first data line pairs, a plurality of second data line pairs, and a plurality of first word lines intersecting the plurality of first and second data line pairs. A first memory array formed in a quadrangular region including:
A plurality of second memory cells provided at intersections of a plurality of third data line pairs, a plurality of fourth data line pairs, and a plurality of second word lines intersecting the plurality of third and fourth data line pairs. A second memory array formed in a quadrangular region including:
A plurality of third memory cells provided at intersections of a plurality of fifth data line pairs, a plurality of sixth data line pairs, and a plurality of third word lines intersecting the plurality of fifth and sixth data line pairs. And a third memory array formed in a quadrangular region,
A Y decoder provided along one side of the quadrangular region of the first memory array;
And a plurality of first data line pairs connected to each of the plurality of first data line pairs via a first MOSFET pair. The plurality of first data line pairs are provided between the one side in the quadrangular region of the first memory array and the Y decoder. A first sense amplifier;
The plurality of second memory arrays are provided between another side facing the one side in the quadrangular region of the first memory array and one side in the quadrangular region of the second memory array. A plurality of second sense amplifiers connected to each of one data line pair via a second MOSFET pair and connected to each of said plurality of third data line pairs via a third MOSFET pair;
A plurality of second sides arranged between a side opposite to the one side in the quadrangular region of the first memory array and a side of the quadrangle region of the second memory array; The other side facing the one side in the quadrangular region of the second memory array connected to each of the one data line pair via the second MOSFET pair, and the quadrangle of the third memory array Provided along one side in the region, connected to each of the plurality of second data line pairs via a fourth MOSFET pair, and to each of the plurality of fourth data line pairs. A third sense amplifier connected via a fifth MOSFET pair;
When one of the plurality of first word lines is selected, data is read from the plurality of first memory cells provided at the intersections of the selected first word line and the plurality of first data line pairs. The information is provided at the intersection of the selected first word line and the plurality of second data line pairs in parallel with being amplified by the second sense amplifier via the corresponding second switch means. The information read from the plurality of first memory cells is amplified by the first sense amplifier via the corresponding first switch means,
A part of the data amplified by the first sense amplifier and a part of the data amplified by the second sense amplifier are read in parallel.
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