JP4259739B2 - Semiconductor memory device - Google Patents

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【0001】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にダイナミック型RAM(ランダム・アクセス・メモリ、以下単にDRAMと略す)の電源構成に関するものである。
【0002】
【従来の技術】
近年、高集積で低消費電力なDRAMを実現する方法として、2対のビット線を1つのセンスアンプで共有するシェアードセンス方式を用い、さらにビット線のプリチャージ電位を電源電圧VDDの半分の1/2VDDに設定する1/2VDDプリチャージ方式を組み合わせた構成を有するDRAMが用いられている。
【0003】
以下に従来の代表的な1/2VDDプリチャージシェアードセンス方式DRAMの構成について説明する。
【0004】
図8は従来の代表的な1/2VDDプリチャージシェアードセンス方式DRAMの構成の概略を示すものである。図8において、80はビット線プリチャージ回路、81はクロスカップリング型センスアンプ、82はビット線プリチャージ電圧発生回路、VDDは第1電源電圧、VBPはビット線プリチャージ電圧、VCPはメモリセルプレート電極電圧、BLL,NBLL,BLR,NBLRはセルアレイ部ビット線、SBL,NSBLはセンスアンプ部ビット線、SAN,SAPはセンスアンプ駆動電源線、WL0,WL1はワード線、PRはビット線プリチャージ信号線、SHRL,SHRRはシェアードセンスアンプ分離信号線、QN800〜QN812はNMOSトランジスタ、QP80〜83はPMOSトランジスタ、C80,C81はメモリセル容量、R80,R81は抵抗器であって、NMOSメモリアクセストランジスタQN800,QN801とそれに直列に接続されるメモリセル容量C80,C81とからなるメモリセルと、NMOSトランジスタQN802〜QN804から成るプリチャージ回路80と、NMOSトランジスタQN805,QN806から成る第1の分離回路と、NMOSトランジスタQN807,QN808とPMOSトランジスタQP80,QP81から成るクロスカップリングCMOS増幅回路(センスアンプ)81と、NMOSトランジスタQN809,QN810から成る第2の分離回路と、第1電源電圧VDDを抵抗器R80,R81、NMOSトランジスタQN811、PMOSトランジスタQP82からなるバイアス回路と、NMOSトランジスタQN812とPMOSトランジスタQP83からなるプッシュプル出力バッファから構成されるビット線プリチャージ電圧発生回路82を含んでいる。
【0005】
DRAM外部からは第1の電圧と第2の電圧の2電源が供給されており、第1の電圧VDDはセンスアンプ81に供給される。ロウアドレスデコーダ、カラムスイッチ回路、カラムアドレスデコーダ、メインアンプ等の増幅回路等にも電源電圧VDDが供給される。第1の電圧よりも大きい第2の電圧VPPは、ワード線WL0,WL1やシェアードセンスアンプ分離信号線SHRL,SHRR、ビット線プリチャージ信号線PRに供給される。
【0006】
センスアンプ81はNMOS駆動信号線SAN及びPMOS駆動信号線SAPによって駆動される。第1、第2の分離回路は、それぞれシェアードセンスアンプ分離信号線SHRL、SHRRにゲートによって制御され、センスアンプ81をビット線BLL(NBLL)とBLR(NBLR)の一方に接続する。ビット線プリチャージ回路80はビット線プリチャージ信号線PRによってゲート制御され、ビット線をビット線プリチャージ電圧VBPに設定する。
【0007】
センスアンプ81をアクティブにするとき、NMOS駆動信号線SAN及びPMOS駆動信号線SAPはそれぞれ第1の電圧VDD及び接地電圧VSSに駆動される。これによってセンスアンプで増幅した際のビット線SBL,NSBLの高電位側電位はVDD、低電位側電位は接地電位VSSとなる。通常、ビット線プリチャージ電圧VBPはビット線プリチャージ電圧発生回路82において、抵抗器R80,R81の抵抗値を等しく、NMOSトランジスタQN811と812及びQP82と83のしきい電圧を等しくすることによって、第1の電圧VDDと接地電圧VSSの中心の電位、1/2VDDに設定される。
【0008】
【発明が解決しようとする課題】
しかしながら前記構成において、内部昇圧回路を省いてチップ面積を縮小し、電源効率を上げるために、前記第1の電圧と前記第2の電圧を独立に外部から供給する場合、電源電圧の変動によって第2の電圧VPP<VDD+VTN(VTN:シェアードゲートトランジスタ、メモリアクセストランジスタしきい電圧)となる状況が生じ得る。もちろん第2の電圧を第1の電圧の電圧からDRAM内部で昇圧して生成する際も、昇圧回路の設計いかんでは上記と同様の状況が生じ得る。このとき、メモリセルへの”H”レベル再書き込み電位が第1の電圧VDDよりも小さくなり、”H”レベル読み出し動作のマージンが少なくなることが問題となる。このことを図8,9を用い、以下において説明する。
【0009】
図9は前記図8の動作電圧を模式的に示すものである。図9においてVDDは前記第1の電圧、VPPは前記第2の電圧、VBPは前記ビット線プリチャージ電圧、VSSは接地電圧、BLL,NBLLはメモリアレイ部ビット線対電圧、SBL,NSBLはセンスアンプ部ビット線対電圧、SHRLは選択シェアードゲート制御信号電圧、WL0は選択ワード線電圧、ΔVは読み出し電位差、VTNはシェアードゲートトランジスタ、メモリアクセストランジスタのしきい電圧である。プリチャージ状態でビット線が1/2VDDにプリチャージされているとし、この状態から読み出し動作を開始する。まず、SHRRの電位を0V,SHRLの電位をVPP(<VDD+VTN)し、第1の分離回路を介してBLLとSBL及びNBLLとNSBLがそれぞれ接続されるようにしてから、WL0を第2の電圧VPPとしてメモリアクセストランジスタQN1をアクティブとし、BLLに”H”のデータを読み出し、引き続きSANとSAPをそれぞれVDD、VSSとしてセンスアンプ92をアクティブにすると、SBLは第1の電圧VDDに、NSBLは接地電圧VSSに増幅される。しかしながら第1の分離回路のNMOSゲート電圧VPPが低いためにBLLの電位はVPP-VTN(<VDD)、NBLLの電位はVSSとなる。また、前記メモリアクセストランジスタも第2の電源VPPで駆動されているため、メモリセルアクセストランジスタのしきい電圧がシェアードゲートトランジスタのしきい電圧よりも高い場合は、メモリセルキャパシタC1に書き込まれる再書き込み電位はメモリセルアクセストランジスタによって制限されることとなる。
【0010】
今ビット線容量をCBL、メモリセル”H”レベル書き込み電位VMHとしたときの読み出し電位差ΔVHは、ΔVH=C1/(C1+CBL)x(VMH-VBL)であり、一方、メモリセル”L”レベル書き込み電位を0Vとしたときの読み出し電位差ΔVLは、ΔVL=C1/(C1+CBL)xVBPとなる。つまりVBP=VMH/2となるとき、ΔVH=ΔVLとなり、読み出しマージンが最大になる。また、上式からVBP=1/2VDDで、メモリセルへの”H”レベル書き込み電位VH<VDDの時に、”H”レベル読み出し電位差が”L”レベルのそれと比べて減少する、つまり”H”レベルの読み出しマージンが減少することがわかる。
【0011】
第2の電圧VPP<VDD+VTNとするとき、”H”レベルデータの読み出しマージンが小さくなる問題はシェアードゲートがなく、1ビット線ペアに対して直接センスアンプが接続される1/2VDDプリチャージ方式のDRAMにおいても生じる。つまり、ビット線の電位がVDDであったとしても、ワード線の電位VPPが低いために、実質的にメモリセルキャパシタに書き込まれる電位はVPP-VTN(<VDD)であり、”H”レベル再書き込みレベルが減少する。よって”H”レベルデータの読み出しマージンが小さくなることとなる。
【0012】
本発明は、上記の従来の問題点を解決するもので、ビット線プリチャージ電位を第1の電圧VDD及び第2の電圧VPPとから生成することによって、”H”レベルデータに対する読み出し時のマージンを広げることができる半導体記憶装置を提供することを目的とする。
【0017】
本発明の請求項1記載の半導体記憶装置は、互いに対向して概ね平行して配置されるとともに、1対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型RAMであり、第1の電圧と前記第1の電圧よりも大きい第2の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第2の電圧が供給され、前記センスアンプ及び周辺回路に前記第1の電圧が供給され、ビット線の高レベル電圧が前記第1の電圧となり、低レベルの電圧が接地電位となり、前記第1の電圧、第2の電圧、接地電位の電圧値、及び前記第1の電圧、第2の電圧及び接地電位のそれぞれに接続された抵抗手段の抵抗比に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、一端が第1の電源に接続された第1の抵抗手段と、ダイオード形状にされた第1のN型MOSFETと、ダイオード形状にされた第1のP型MOSFETと、一端が接地電位に接続された第2の抵抗手段とが、上記の順に直列接続され、一端が第2の電源に接続された第3の抵抗手段の他端が、前記第1のP型MOSFETと前記第2の抵抗手段との接点に並列接続されてなる分圧回路と、前記第1のN型MOSFETの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが前記第1の電源に接続された第2のN型出力MOSFETと、前記第1のP型MOSFETの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが接地電位に接続された第2のP型出力MOSFETからなり、前記第1の電源電圧と、前記第2の電源電圧と、前記第1〜第3の抵抗手段の抵抗値によって決まる電圧によって、前記第2のN型出力MOSFETと、前記第2のP型出力MOSFETの共通化されたソースからの出力電圧を得るものとした電圧発生回路を具備することを特徴とする。
【0018】
この構成によって、本発明の半導体記憶装置は、前記第1の電圧と前記第2の電圧の値を抵抗手段によってレシオ分圧することによってビット線プリチャージ電圧を発生し、プッシュプル出力段を介して出力する。前記第1の電圧と前記第2の電圧に依存したプリチャージ参照電圧を発生することができるため、前記第2の電圧が減少する時にビット線プリチャージ電圧を下げることができ、”H”レベル読み出し動作マージンを大きくすることができる。また、出力段とバイアス段の電圧が等しい状態にある時には出力段のトランジスタに貫通電流が流れないために、低消費電力なビット線プリチャージ電圧発生回路が実現される。
【0021】
本発明の請求項2記載の半導体記憶装置は、互いに対向して概ね平行して配置されるとともに、1対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型RAMであり、第1の電圧と前記第1の電圧よりも大きい第2の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第2の電圧が供給され、前記センスアンプ及び周辺回路に前記第1の電圧が供給され、ビット線の高レベル電圧が前記第1の電圧となり、低レベルの電圧が接地電位となり、前記第1の電圧、第2の電圧、接地電位の電圧値、及び前記第1の電圧、第2の電圧及び接地電位のそれぞれに接続された抵抗手段の抵抗比に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、一端が前記第1の電源に接続された第7の抵抗手段の他端と、一端が接地電位に接続された第8の抵抗手段の他端と、一端が前記第2の電源に接続された第9の抵抗手段の他端とが共通に接続され、前記共通接点の電圧が分圧回路の出力となり、さらに第1の差動増幅器と第5のP型MOSFETからなる電圧複製回路を備え、前記電圧複製回路は、前記分圧回路の出力が前記第1の差動増幅器の一端に供給され、前記第5のP型MOSFETのソース端子が前記第1の差動増幅器の他端子に接続され、前記第1の電圧が前記第5のP型MOSFETのドレイン端子に供給され、前記第1の差動増幅器の出力が前記第5のP型MOSFETのゲート端子に供給され、前記第5のP型MOSFETのソース端子の電圧を電圧発生回路出力電圧とし、前記電圧発生回路出力電圧は前記分圧回路の出力電圧と等しくなることを特徴とする。
【0022】
この構成によって、本発明の半導体集積回路は、前記第1の電圧と前記第2の電圧の値を抵抗手段によってレシオ分圧することによって、ビット線プリチャージ電圧を発生し、電圧複製回路を介して出力する。このため、前記第1の電圧と前記第2の電圧に依存したプリチャージ参照電圧を発生することができ、前記第2の電圧が減少する時にビット線プリチャージ電圧を下げることができるので、”H”レベル読み出し動作マージンを大きくすることができる。また、前記電圧複製回路は、前記ビット線プリチャージ参照電圧とビット線プリチャージ出力電圧の電圧差を差動増幅器によって検知するため、特にビット線プリチャージ参照電圧と出力電圧の電位差が微小であるときでもビット線プリチャージ電圧発生回路の出力電圧が前記ビット線プリチャージ参照電圧と等しくなるように高速に制御される。
【0024】
この構成によって、本発明の半導体記憶装置は、前記第1の電圧と前記第2の電圧に依存したプリチャージ参照電圧を発生することができ、前記第2の電圧が減少する時にビット線プリチャージ電圧を下げることができるため、”H”レベル読み出し動作マージンを大きくすることができる。さらに、第1の電圧よりも第2の電圧が大きくなった場合に、ビット線プリチャージ電圧が上昇し、”H”レベル読み出し動作のマージンを狭めることがない。また、ビット線プリチャージ参照電圧とビット線プリチャージ出力電圧の電圧差を差動増幅器によって検知することで、特にビット線プリチャージ参照電圧と出力電圧の電位差が微小であるときでもビット線プリチャージ電源回路の出力電圧が前記ビット線プリチャージ参照電圧と等しくなるように高速に制御される。さらに、第10〜第13の抵抗手段及びしきい値参照トランジスタの特性を変えることでビット線プリチャージ電圧の前記第1及び第2の電圧依存性をそれぞれ独立に変えることができ、ビット線プリチャージ電圧設定の自由度が大きくできる。
【0025】
本発明の請求項3記載の半導体記憶装置は、互いに対向して概ね平行して配置されるとともに、1対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型RAMであり、第1の電圧と前記第1の電圧よりも大きい第2の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第2の電圧が供給され、前記センスアンプ及び周辺回路に前記第1の電圧が供給され、ビット線の高レベル電圧が前記第1の電圧となり、低レベルの電圧が接地電位となり、前記第1の電圧、第2の電圧、接地電位の電圧値に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、ゲートが前記第2の電源に接続され、ドレインが前記第1の電源に接続された第7のN型しきい値参照MOSFETのソースに一端が接続された第14の抵抗手段と、ダイオード形状にされた第8のN型MOSFETと、ダイオード形状にされた第8のP型MOSFETと、一端が接地電位に接続された第15の抵抗手段とが、上記の順に直列接続されてなる分圧回路と、前記第8のN型MOSFETの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが前記第1の電源に接続された第12のN型出力MOSFETと、前記第8のP型MOSFETの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが接地電位に接続された第12のP型出力MOSFETからなり、前記第1の電源電圧と、前記第2の電源電圧と、前記第14、第15の抵抗手段の抵抗値によって決まる電圧によって、前記第12のN型出力MOSFETと、前記第12のP型出力MOSFETの共通化されたソースからの出力電圧を得るものとした電圧発生回路を具備することを特徴とする。
【0026】
この構成によって、本発明の半導体記憶装置は、前記第1の電圧と前記第2の電圧に依存したプリチャージ参照電圧を発生することができ、前記第2の電圧が減少する時にビット線プリチャージ電圧を下げることができるため、”H”レベル読み出し動作マージンを大きくすることができる。さらに、第1の電圧よりも第2の電圧が極端に大きくなった場合にも、ビット線プリチャージ電位が上昇し、”H”レベル読み出し動作のマージンを狭めることを無くすことができる。また、出力段とバイアス段の電圧が等しく、安定状態にある時には出力段のトランジスタに貫通電流が流れないために、低消費電力でかつ、小素子数、小面積のビット線プリチャージ電圧発生回路が実現される。
【0027】
本発明の請求項4記載の半導体記憶装置は、互いに対向して概ね平行して配置されるとともに、1対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型RAMであり、第1の電圧と前記第1の電圧よりも大きい第2の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第2の電圧が供給され、前記センスアンプ及び周辺回路に前記第1の電圧が供給され、ビット線の高レベル電圧が前記第1の電圧となり、低レベルの電圧が接地電位となり、前記第1の電圧、第2の電圧、接地電位の電圧値に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、ゲートが前記第2の電源に接続され、ドレインが前記第1の電源に接続された第13のN型しきい値参照MOSFETのソースに一端が接続された第16の抵抗手段の他端と、一端が接地電位に接続された第17の抵抗手段の他端とが共通に接続され、前記共通接点の電圧が分圧回路の出力となり、さらに第4の差動増幅器と第13のP型MOSFETからなる電圧複製回路を備え、前記電圧複製回路は、前記分圧回路の出力が前記第4の差動増幅器の一端に供給され、前記第13のP型MOSFETのソース端子が前記第4の差動増幅器の他端子に接続され、前記第1の電圧が前記第13のP型MOSFETのドレイン端子に供給され、前記第4の差動増幅器の出力が前記第13のP型MOSFETのゲート端子に供給され、前記第13のP型MOSFETのソース端子の電圧を電圧発生回路出力電圧とし、前記電圧発生回路出力電圧は前記分圧回路の出力電圧と等しくなることを特徴とする。
【0028】
この構成によって、本発明の半導体記憶装置は、前記第1の電圧と前記第2の電圧に依存したプリチャージ参照電圧を発生することができ、前記第2の電圧が減少する時にビット線プリチャージ電圧を下げることができ、”H”レベル読み出し動作マージンを大きくすることができる。さらに、第1の電圧よりも第2の電圧が極端に大きくなった場合にも、ビット線プリチャージ電位が上昇し、”H”レベル読み出し動作のマージンを狭めることを無くすことができる。また、ビット線プリチャージ参照電圧とビット線プリチャージ出力電圧の電圧差を差動増幅器によって検知することで、特にビット線プリチャージ参照電圧と出力電圧の電位差が微小であるときでもビット線プリチャージ電源回路の出力電圧が前記ビット線プリチャージ参照電圧と等しくなるように高速に制御され、かつ小素子数、小面積のビット線プリチャージ電圧発生回路が実現される。
【0029】
本発明の請求項5記載の半導体記憶装置は、請求項3〜4のいずれかに記載の半導体記憶装置であって、前記第5、第7、第13のN型しきい値参照MOSFETは、同一チップ上に形成されるNMOSシェアードスイッチトランジスタと同一のプロセスによって同一寸法に形成され、同一の動作特性及び同一しきい電圧を有するものであることを特徴とする。
【0030】
本発明の請求項6記載の半導体記憶装置は、請求項3〜4のいずれかに記載の半導体記憶装置であって、前記第5、第7、第13のN型しきい値参照MOSFETは、同一チップ上に形成されるNMOSメモリアクセストランジスタと同一のプロセスによって同一寸法に形成され、同一の動作特性及び同一しきい電圧を有するものであることを特徴とする。
【0031】
この構成によって、本発明の半導体記憶装置は、しきい値参照トランジスタをシェアードゲートトランジスタと同一プロセス、同一寸法に形成することによって、プロセスの変動、前記第1の電圧及び前記第2の電圧、温度の変動があったときも、しきい値モニタートランジスタのソース電圧はビット線”H”レベル電圧に自己整合的に一致する。前記しきい値モニタートランジスタのソース電圧を抵抗分圧する事によってビット線プリチャージ参照電圧を形成することによって、ビット線”H”電位とビット線プリチャージ電圧を一定値に保つことができるために、読み出しマージンが常に最大にできるビット線プリチャージ参照電圧が発生される。
【0032】
この構成によって、本発明の半導体記憶装置は、しきい値参照トランジスタをメモリアクセストランジスタと同一プロセス、同一寸法に形成することによって、プロセスの変動、前記第1の電圧及び前記第2の電圧、温度の変動があったときも、しきい値モニタートランジスタのソース電圧はメモリ蓄積容量”H”レベル電圧に自己整合的に一致する。前記しきい値モニタートランジスタのソース電圧を抵抗分圧する事によってビット線プリチャージ参照電圧を形成することによって、メモリ蓄積容量”H”レベル電圧とビット線プリチャージ電圧を一定値に保つことができるために、読み出しマージンが常に最大にできるビット線プリチャージ参照電圧が発生される。
【0033】
本発明の請求項7記載の半導体記憶装置は、前記第1〜第17の抵抗手段が、すべてポリシリコン抵抗もしくは拡散層抵抗によって構成されていることを特徴とする。
【0034】
この構成によって、本発明の半導体記憶装置は、プロセス条件等のばらつきでNMOS,PMOSのしきい値がばらついた場合でも、レシオ電圧として発生されるビット線プリチャージ電圧は一定とすることができる。
【0037】
本発明の請求項8記載の半導体記憶装置は、前記第1、第2、第4、第5、第7、第9、第10、第12、第14、第16の抵抗手段が、ゲートに接地電位が与えられているP型MOSFETであり、前記第3、第6、第8、第11、第13、第15、第17の抵抗手段は、ゲートに前記第1の電源が与えられているN型MOSFETであることを特徴とする。
【0038】
この構成によって、本発明の半導体記憶装置は、デプレッション型MOSトランジスタをポリシリコン抵抗や拡散層抵抗に置き換えることによって、小面積で高い抵抗値が得られる。このため、小面積なビット線プリチャージ電圧発生回路が実現される。また、NMOSもしくはPMOSの一方の極性で抵抗が構成できるため、プロセス条件等のばらつきでNMOS,PMOSのしきい値がばらついた場合でも、レシオ電圧として発生されるビット線プリチャージ電圧は一定とすることができる。
【0039】
本発明の請求項9記載の半導体記憶装置は、前記第1〜第17の抵抗手段が、すべてデプレッション型トランジスタによって構成されていることを特徴とする。
【0040】
この構成によって、本発明の半導体記憶装置は、抵抗値をヒューズトリミングで変化させることによってビット線プリチャージ電圧の設定電圧を微調整することができるために、プロセスばらつきが生じた場合も、プリチャージ電圧を所望の値に設定することができる。
【0041】
本発明の請求項10記載の半導体記憶装置は、前記電圧発生回路はビット線プリチャージ電圧として供給するものであることを特徴とする。
【0042】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【0043】
本発明の一実施形態に係る半導体記憶装置の全体的な構成は、ビット線プリチャージ電圧発生回路を除いて、図8に従来例として示したものと同様である。第1の電源電圧VDD、第2の電源電圧VPPも、従来例として示したものと同様に各部分に印加される。以下、本発明の一実施形態の半導体記憶装置のビット線プリチャージ電圧発生回路の詳細について説明する。
【0044】
図1には、本発明によるビット線プリチャージ電圧発生回路の第1の実施例が示されている。図1においてVDDは第1の電源電圧、VPPは第2の電源電圧、VBPはビット線プリチャージ電圧、QN10,11はNMOSトランジスタ、QP10,11はPMOSトランジスタ、R10a,b、R11a,b、R12a,bは抵抗器、H10〜12はヒューズ、a,bはタップである。
【0045】
図1のビット線プリチャージ電圧発生回路は、バイアス段とプッシュプル出力段で構成されており、QN10,11及びQP10,11のトランジスタのしきい電圧VTの絶対値が等しいとすると、ノードa,bの電圧はそれぞれVBP+VT、VBP-VTとなり、出力電圧はVBPで安定化する。出力電圧が変動しようとしても、出力段のNMOSトランジスタQN21,PMOSトランジスタQP21のいずれか一方のトランジスタがオンとなり、その変動を抑える。実際はQP10のNウェルはソースに接続されているのに対し、QP11のNウェルには前記第1の電源電圧が与えられており、PMOSトランジスタQP11のしきい電圧の絶対値はPMOSトランジスタQP10のそれに比べて大きい。このため、出力電圧がVBPで安定している時は、PMOSトランジスタQP11は完全にオフでありとなり、出力段に貫通電流が流れない。また、バイアス段に流れる定常電流は抵抗器R10a,b、R11a,b、R12a,bの抵抗値を大きくすることによって小さく抑えることができ、低消費電力のビット線プリチャージ電圧発生回路が構成できる。さらに、前記構成によって第1の電圧VDDと第2の電圧VPPの値に依存してビット線プリチャージ電圧VBPを変化させることができる。ビット線プリチャージ電圧VBPのVDD、VPP依存性は抵抗器R10a,b、R11a,b、R12a,bの抵抗値を変化させることによって変化させることができる。このため、第2の電圧VPP<VDD+VTNとなって、メモリセルの”H”レベル書き込み電圧が第1の電圧VDDを下回る時にも、ビット線プリチャージ電圧VBPが1/2VDDよりも低い電圧に設定することができ、”H”レベル書き込み情報の読み出しマージンを大きくすることができる。
【0046】
また図2において、一方の端子が第2の電圧VPPに接続される抵抗器の他方の端子がタップbに接続されているが、タップaに接続しても良く、それによってVBPのVDD、VPP依存性を変化させることができる。また、ビット線プリチャージ電圧VBPはヒューズを切断することによって調整することが出来る。なお、抵抗やヒューズの数が図中に示されるものに限定されないことは言うまでもない。
【0047】
図2には、本発明によるビット線プリチャージ電圧発生回路の第2の実施例が示されている。図2において、VDDは第1の電源電圧、VPPは第2の電源電圧、VBPはビット線プリチャージ電圧、QN20〜22はNMOSトランジスタ、QP20〜23はPMOSトランジスタ、a,bはタップである。図1中に示される抵抗をトランジスタに置き換えた構成であり、その他の構成、動作は前記第1の実施例と同様なので、説明は省略する。
【0048】
図3には、本発明によるビット線プリチャージ電圧発生回路の第3の実施例が示されている。図3において、30は差動増幅器、VDDは第1の電源電圧、VPPは第2の電源電圧、VREFはビット線プリチャージ参照電圧、VBPはビット線プリチャージ電圧、QP30はPMOSトランジスタ、R30a〜c、R31a〜c、R32a〜cは抵抗器、H30a,b、H31a,b、H32a,bはヒューズ、a〜gはタップである。
【0049】
図3の回路は分圧段と出力バッファによって構成されている。分圧段の抵抗のレシオ電圧としてプリチャージ参照電圧VREFが生成され、参照電圧VREFと同電圧となるように出力電圧を素早くフィードバック制御する差動増幅器30を介してビット線プリチャージ電圧VBPが出力される。ビット線プリチャージ電圧VBPのVDD、VPP依存性は抵抗器R30a〜c、R31a〜c、R32a〜cの抵抗値を変化させることによって変化させることができる。このため、第2の電圧VPP<VDD+VTNとなって、メモリセルの”H”レベル書き込み電圧が第1の電圧VDDを下回る時にも、ビット線プリチャージ電圧VBPが1/2VDDよりも低い電圧に設定することができ、”H”レベル書き込み情報の読み出しマージンを大きくすることができる。
【0050】
またVREFを出力するタップを図中ではeとしているが、aからgのいずれの場所から取っても良く、それによってVBPのVDD、VPP依存性を変化させることができる。また、参照電圧VREFはヒューズを切断することによって調整することが出来る。なお、抵抗やヒューズ、タップの数が図中に示されるものに限定されないことは言うまでもない。
【0051】
図4には、本発明によるビット線プリチャージ電圧発生回路の第4の実施例が示されている。図4において、VDDは第1の電源電圧、VPPは第2の電源電圧、VREFはビット線プリチャージ参照電圧、VBPはビット線プリチャージ電圧、40は差動増幅器、QP40〜42はPMOSトランジスタ、QN40はNMOSトランジスタである。図4は図3に示される抵抗をトランジスタに置き換えた構成であり、その他の構成、動作は前記第3の実施例と同様なので、説明は省略する。
【0052】
図5には、本発明によるビット線プリチャージ電圧発生回路の第5の実施例が示されている。
【0053】
図5において、50,51は差動増幅器、52はインバーター、VDDは第1の電源電圧、VPPは第2の電源電圧、VBPはビット線プリチャージ電圧、VREF1〜3はビット線プリチャージ参照電圧、QN50〜QN52はNMOSトランジスタ、QP50はPMOSトランジスタ、R50a,b、R51a,b、R52a,b、R53a,bは抵抗器、H50〜53はヒューズである。
【0054】
図5のビット線プリチャージ電圧発生回路は、第1の電圧から第1のビット線プリチャージ参照電圧VREF1を発生する第1のビット線プリチャージ参照電圧発生回路と第2の電圧から第2のビット線プリチャージ参照電圧VREF2を発生する第2のビット線プリチャージ参照電圧発生回路と、VREF1とVREF2のうちの低い方の電圧を第3のビット線プリチャージ参照電圧VREF3として出力する比較回路と、ビット線プリチャージ電圧VBPがVREF3と同電圧となるように素早くフィードバック制御する出力バッファから構成される。
【0055】
今例えば、抵抗器R50a,b、R51a,b、R52a,b、R53a,bの抵抗値がすべて等しいとしたとき、第1のビット線プリチャージ参照電圧発生回路では第1の電圧を抵抗分割して第1のビット線プリチャージ参照電圧VREF1=1/2VDDが出力されている。第2のビット線プリチャージ参照電圧発生回路ではNMOSトランジスタダイオードQN50のソース電圧を抵抗分割した第2のビット線プリチャージ参照電圧VREF2が出力されている。
【0056】
今、QN50にはシェアードゲートトランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いる時を考える。この時、NMOSトランジスタダイオードQN50のソース電圧はVPP-VTN1(VTN1:シェアードゲートトランジスタのしきい電圧)であり、VREF2=(VPP-VTN1)/2である。差動増幅器50はコンパレーターとして働き、第2の電圧VPP>第1の電圧VDD+VTN1の時はビット線プリチャージ電圧VBP=VREF3=VREF1=1/2VDDとなるのに対して、第2の電圧VPP>第1の電圧VDD+VTN1の時はビット線プリチャージ電圧VBP=VREF3=VREF2=(VPP-VTN1)/2となる。つまり、第1の電圧VDD、第2の電圧VPP及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧VBPは常にビット線振幅の1/2の電圧に設定されることとなる。シェアードゲートトランジスタのしきい電圧がメモリセルトランジスタのしきい電圧よりも小さい時は、ビット線プリチャージ電圧がメモリセル書き込み電位の1/2に設定されるために、”H”レベル読み出し電位及び”L”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【0057】
また、QN50にはメモリアクセストランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いることもできる。前記条件の時、NMOSトランジスタダイオードQN50のソース電圧はVPP-VTN2(VTN2:メモリアクセストランジスタのしきい電圧)であり、VREF2=(VPP-VTN1)/2である。差動増幅器50はコンパレーターとして働き、第2の電圧VPP>第1の電圧VDD+VTN2の時はビット線プリチャージ電圧VBP=VREF3=VREF1=1/2VDDとなるのに対して、第2の電圧VPP>第1の電圧VDD+VTN1の時はビット線プリチャージ電圧VBP=VREF3=VREF2=(VPP-VTN2)/2となる。つまり、第1の電圧VDD、第2の電圧VPP及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧VBPは常に”H”レベルのメモリ書き込み電圧の1/2の電圧に設定されることとなる。よって”H”レベル読み出し電位及び”L”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【0058】
ビット線プリチャージ電圧VBPはQN50のソース電圧を分圧する抵抗値の比を変えることによって調整できる。また図5に示すヒューズを切断することによっても調整することが出来る。なお、抵抗の素子数が図5に示されるものに限定されないことは言うまでもない。
【0059】
図6には、本発明によるビット線プリチャージ電圧発生回路の第6の実施例が示されている。
【0060】
図6において、VDDは第1の電源電圧、VPPは第2の電源電圧、VBPはビット線プリチャージ電圧、QN60,61はNMOSトランジスタ、QP60,61はPMOSトランジスタ、R60a,b、R61a,bは抵抗器、H60,61はヒューズ、a,bはタップである。
【0061】
図6のビット線プリチャージ電圧発生回路は、バイアス段とプッシュプル出力段で構成されており、QN60,61及びQP60,61のトランジスタのしきい電圧VTの絶対値が等しいとすると、ノードa,bの電圧はそれぞれVBP+VT、VBP-VTとなり、出力電圧はVBPで安定化する。出力電圧が変動しようとしても、出力段のトランジスタQN21,QP21のいずれか一方のトランジスタがオンとなり、その変動を抑える。実際はQP60のNウェルはソースに接続されているのに対し、QP61のNウェルには前記第1の電源電圧が与えられており、PMOSトランジスタQP61のしきい電圧の絶対値はPMOSトランジスタQP60のそれに比べて大きい。このため、出力電圧がVBPで安定している時は、PMOSトランジスタQP61は完全にオフでありとなり、出力段に貫通電流が流れない。また、バイアス段に流れる定常電流は抵抗器R60a,b、R61a,bの抵抗値を大きくすることによって小さく抑えることができ、低消費電力のビット線プリチャージ電圧発生回路が構成できる。
【0062】
今、QN60にはシェアードゲートトランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いることができる。前記条件の時、第2の電圧VPP>VDD+VTN1(VTN1:シェアードゲートトランジスタのしきい電圧)であるときは、QN60のソース電位は第1の電圧VDDであり、第2の電圧VPP<VDD+VTN1の場合、QN60のソース電位はVPP-VTN1となる。つまり、TN60のソース電圧は常に”H”レベル書き込み時のビット線電位と自己整合的に一致する。よって、図6において抵抗器R60a,b、R61a,bの抵抗が等しいとしたとき、第1の電圧VDD、第2の電圧VPP及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧VBPは常にビット線振幅の1/2の電圧に設定されることとなる。シェアードゲートトランジスタのしきい電圧がメモリセルトランジスタのしきい電圧よりも小さい時は、ビット線プリチャージ電圧がメモリセル書き込み電位の1/2に設定されるために、”H”レベル読み出し電位及び”L”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【0063】
また、QN60にはメモリアクセストランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いることができる。前記条件の時、第2の電圧VPP>VDD+VTN2(VTN2:メモリアクセストランジスタのしきい電圧)であるときは、QN60のソース電位は第1の電圧VDDであり、第2の電圧VPP<VDD+VTN2の場合、QN60のソース電位はVPP-VTN2となる。つまり、TN60のソース電圧は常に”H”レベル書き込み時のビット線電位と自己整合的に一致する。図6において抵抗器R60a,b、R61a,bの抵抗が等しいとしたとき、第1の電圧VDD、第2の電圧VPP及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧VBPは常に”H”レベルのメモリ書き込み電圧の1/2の電圧に設定されることとなる。よって”H”レベル読み出し電位及び”L”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【0064】
ビット線プリチャージ電圧VBPはQN60のソース電圧を分圧する抵抗値の比を変えることによって調整できる。また図6に示すヒューズを切断することによっても調整することが出来る。なお、抵抗の素子数が図6に示されるものに限定されないことは言うまでもない。
【0065】
図7において、VDDは第1の電源電圧、VPPは第2の電源電圧、VBPはビット線プリチャージ電圧、70は差動増幅器、QN70はNMOSトランジスタ、QP70はPMOSトランジスタ、R70a,b、R71a,bは抵抗器、H70,71はヒューズである。
【0066】
ビット線プリチャージ参照電圧回路によって発生されるビット線プリチャージ参照電圧VREFは分圧段の抵抗のレシオ電圧としてプリチャージ参照電圧VREFが生成され、差動増幅器70によって、ビット線プリチャージ電圧VBPは参照電圧VREFと同電圧となるように素早くフィードバック制御される。
【0067】
今、QN70にはシェアードゲートトランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いるとする。この時、第2の電圧VPP>VDD+VTN1(VTN1:シェアードゲートトランジスタのしきい電圧)であるときは、QN70のソース電位は第1の電圧VDDであり、第2の電圧VPP<VDD+VTN1の場合、QN70のソース電位はVPP-VTN1となる。つまり、TN70のソース電圧は常に”H”レベル書き込み時のビット線電位と自己整合的に一致する。よって、図7において抵抗器R70a,b、R71a,bの抵抗値が等しいとしたとき、第1の電圧VDD、第2の電圧VPP及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧VBPは常にビット線振幅の1/2の電圧に設定されることとなる。シェアードゲートトランジスタのしきい電圧がメモリセルトランジスタのしきい電圧よりも小さい時は、ビット線プリチャージ電圧がメモリセル書き込み電位の1/2に設定されるために、”H”レベル読み出し電位及び”L”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【0068】
また、QN70にはメモリアクセストランジスタと同一プロセス、同一サイズに形成されたトランジスタ、つまり同一しきい値のトランジスタを用いることができる。前記条件の時、第2の電圧VPP>VDD+VTN2(VTN2:メモリアクセストランジスタのしきい電圧)であるときは、QN70のソース電位は第1の電圧VDDであり、第2の電圧VPP<VDD+VTN2の場合、QN70のソース電位はVPP-VTN2となる。つまり、TN30のソース電圧は常に”H”レベル書き込み時のビット線電位と自己整合的に一致する。図7において抵抗器R70a,b、R71a,bの抵抗値が等しいとしたとき、第1の電圧VDD、第2の電圧VPP及びトランジスタしきい電圧の温度、プロセスによる変動があったとしても、ビット線プリチャージ電圧VBPは常に”H”レベルのメモリ書き込み電圧の1/2の電圧に設定されることとなる。よって”H”レベル読み出し電位及び”L”レベル読み出し電位を等しくできるため、読み出しマージンを大きくすることができる。
【0069】
ビット線プリチャージ電圧VBPはQN70のソース電圧を分圧する抵抗値の比を変えることによって調整できる。図7中に示されるヒューズを切断することによっても調整することが出来る。なお、抵抗の素子数が図7に示されるものに限定されないことは言うまでもない。
【0070】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、第1の電圧および第2の電圧を参照してビット線プリチャージ電圧を発生するので、第2の電圧が小さくなって”H”レベルメモリ書き込み電位が減少しても、ビット線プリチャージ電圧をそれに応じて低くすることができるので、”H”レベル読出し動作マージンを大きくすることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第1の例を示す図
【図2】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第2の例を示す図
【図3】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第3の例を示す図
【図4】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第4の例を示す図
【図5】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第5の例を示す図
【図6】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第6の例を示す図
【図7】本発明の一実施形態に係る半導体記憶装置のビット線プリチャージ電圧発生回路の第7の例を示す図
【図8】従来のプリチャージ電圧発生回路を用いた、1/2VDDプリチャージシェアードセンス方式半導体記憶装置の構成を示す図
【図9】図8の半導体記憶装置の動作電圧の概略を示す図
【符号の説明】
VDD 第1の電源電圧
VPP 第2の電源電圧
VBP ビット線プリチャージ電圧
QN10,QN11 NMOSトランジスタ
QP10,QP11 PMOSトランジスタ
R10a,R10b 抵抗器
R11a,R11b 抵抗器
R12a,R12b 抵抗器
H10,H11,H12 ヒューズ
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly to a power supply configuration of a dynamic RAM (random access memory, hereinafter simply referred to as DRAM).
[0002]
[Prior art]
In recent years, as a method of realizing a highly integrated and low power consumption DRAM, a shared sense system in which two pairs of bit lines are shared by one sense amplifier is used, and the precharge potential of the bit lines is set to one half of the power supply voltage VDD. A DRAM having a configuration combined with a 1 / 2VDD precharge method for setting to / 2VDD is used.
[0003]
The configuration of a conventional typical 1 / 2VDD precharge shared sense DRAM will be described below.
[0004]
FIG. 8 schematically shows the structure of a conventional typical 1 / 2VDD precharge shared sense DRAM. In FIG. 8, 80 is a bit line precharge circuit, 81 is a cross coupling type sense amplifier, 82 is a bit line precharge voltage generation circuit, VDD is a first power supply voltage, VBP is a bit line precharge voltage, and VCP is a memory cell. Plate electrode voltage, BLL, NBLL, BLR and NBLR are cell array bit lines, SBL and NSBL are sense amplifier bit lines, SAN and SAP are sense amplifier drive power lines, WL0 and WL1 are word lines, and PR is bit line precharge Signal lines, SHRL and SHRR are shared sense amplifier isolation signal lines, QN800 to QN812 are NMOS transistors, QP80 to 83 are PMOS transistors, C80 and C81 are memory cell capacitors, R80 and R81 are resistors, and NMOS memory access transistors QN800, QN801 and so on A memory cell comprising memory cell capacitors C80 and C81 connected in series, a precharge circuit 80 comprising NMOS transistors QN802 to QN804, a first separation circuit comprising NMOS transistors QN805 and QN806, and an NMOS transistor QN807 , QN808 and PMOS transistors QP80 and QP81, a cross-coupled CMOS amplifier circuit (sense amplifier) 81, a second isolation circuit consisting of NMOS transistors QN809 and QN810, a first power supply voltage VDD to resistors R80 and R81, NMOS A bit line primitive comprising a bias circuit comprising a transistor QN811 and a PMOS transistor QP82, and a push-pull output buffer comprising an NMOS transistor QN812 and a PMOS transistor QP83. It contains over di voltage generating circuit 82.
[0005]
Two power supplies of the first voltage and the second voltage are supplied from the outside of the DRAM, and the first voltage VDD is supplied to the sense amplifier 81. The power supply voltage VDD is also supplied to a row address decoder, a column switch circuit, a column address decoder, an amplifier circuit such as a main amplifier, and the like. A second voltage VPP higher than the first voltage is supplied to the word lines WL0 and WL1, the shared sense amplifier isolation signal lines SHRL and SHRR, and the bit line precharge signal line PR.
[0006]
The sense amplifier 81 is driven by an NMOS drive signal line SAN and a PMOS drive signal line SAP. The first and second separation circuits are controlled by the shared sense amplifier separation signal lines SHRL and SHRR, respectively, and connect the sense amplifier 81 to one of the bit lines BLL (NBLL) and BLR (NBLR). The bit line precharge circuit 80 is gate-controlled by the bit line precharge signal line PR, and sets the bit line to the bit line precharge voltage VBP.
[0007]
When the sense amplifier 81 is activated, the NMOS drive signal line SAN and the PMOS drive signal line SAP are driven to the first voltage VDD and the ground voltage VSS, respectively. As a result, when amplified by the sense amplifier, the high potential side potential of the bit lines SBL and NSBL is VDD, and the low potential side potential is the ground potential VSS. In general, the bit line precharge voltage VBP is equalized in the bit line precharge voltage generation circuit 82 by equalizing the resistance values of the resistors R80 and R81 and equalizing the threshold voltages of the NMOS transistors QN811 and 812 and QP82 and 83. The potential at the center of the voltage 1 of VDD and the ground voltage VSS is set to 1/2 VDD.
[0008]
[Problems to be solved by the invention]
However, in the above configuration, when the first voltage and the second voltage are independently supplied from the outside in order to reduce the chip area by omitting the internal booster circuit and increase the power supply efficiency, the first voltage and the second voltage are supplied due to the fluctuation of the power supply voltage. 2 voltage VPP <VDD + VTN (VTN: shared gate transistor, memory access transistor threshold voltage) may occur. Of course, when the second voltage is boosted from the first voltage inside the DRAM, the same situation as described above can occur depending on the design of the booster circuit. At this time, the “H” level rewrite potential to the memory cell becomes lower than the first voltage VDD, and the margin of the “H” level read operation is reduced. This will be described below with reference to FIGS.
[0009]
FIG. 9 schematically shows the operating voltage of FIG. In FIG. 9, VDD is the first voltage, VPP is the second voltage, VBP is the bit line precharge voltage, VSS is a ground voltage, BLL and NBLL are memory array bit line pair voltages, and SBL and NSBL are senses. Amplifier unit bit line pair voltage, SHRL is a selected shared gate control signal voltage, WL0 is a selected word line voltage, ΔV is a read potential difference, and VTN is a threshold voltage of the shared gate transistor and memory access transistor. Assume that the bit line is precharged to 1/2 VDD in the precharge state, and the read operation is started from this state. First, the SHRR potential is set to 0V, and the SHRL potential is set to VPP ( <VDD + VTN), and BLL and SBL and NBLL and NSBL are connected via the first separation circuit, and then WL0 is set to the second voltage VPP to activate the memory access transistor QN1 and to BLL. When the data of “H” is read and the sense amplifier 92 is subsequently activated by setting SAN and SAP to VDD and VSS, SBL is amplified to the first voltage VDD, and NSBL is amplified to the ground voltage VSS. However, since the NMOS gate voltage VPP of the first separation circuit is low, the potential of BLL is VPP-VTN ( <VDD), the potential of NBLL is VSS. In addition, since the memory access transistor is also driven by the second power supply VPP, when the threshold voltage of the memory cell access transistor is higher than the threshold voltage of the shared gate transistor, rewriting is performed to the memory cell capacitor C1. The potential is limited by the memory cell access transistor.
[0010]
The read potential difference ΔVH when the bit line capacitance is CBL and the memory cell “H” level write potential VMH is ΔVH = C1 / (C1 + CBL) × (VMH−VBL), while the memory cell “L”. The read potential difference ΔVL when the level write potential is 0 V is ΔVL = C1 / (C1 + CBL) × VBP. That is, when VBP = VMH / 2, ΔVH = ΔVL and the read margin is maximized. Further, from the above formula, VBP = 1/2 VDD and “H” level write potential VH to the memory cell. It can be seen that when <VDD, the “H” level read potential difference is smaller than that of the “L” level, that is, the “H” level read margin is reduced.
[0011]
Second voltage VPP When <VDD + VTN, there is a problem that the read margin of “H” level data becomes small. There is no shared gate, and even in a 1/2 VDD precharge type DRAM in which a sense amplifier is directly connected to one bit line pair. Arise. That is, even if the potential of the bit line is VDD, since the potential VPP of the word line is low, the potential written to the memory cell capacitor is substantially VPP-VTN ( <VDD), and the “H” level rewrite level decreases. Therefore, the read margin of “H” level data is reduced.
[0012]
The present invention solves the above-described conventional problems, and generates a bit line precharge potential from a first voltage VDD and a second voltage VPP, thereby allowing a margin at the time of reading for “H” level data. An object of the present invention is to provide a semiconductor memory device capable of extending the range.
[0017]
According to a first aspect of the present invention, a semiconductor memory device is disposed so as to face each other substantially in parallel, and is divided into a plurality of bit line pairs by a pair of shared switch gates, and the extension of the bit line pairs. Amplifying a potential difference between the word line arranged in a direction substantially perpendicular to the direction, a dynamic memory cell arranged in an array at each intersection of the bit line and the word line, and the bit line pair A sense amplifier that performs writing, a precharge gate that supplies a predetermined voltage to the bit line pair, and an equalize gate that becomes conductive at the same time as the precharge gate and balances the precharge level of the bit line pair. This is a half-precharge type dynamic RAM, which is connected to a first voltage and a second voltage higher than the first voltage. The potential is supplied, the second voltage is supplied to the shared gate, the word line, the precharge gate, and the equalize gate, the first voltage is supplied to the sense amplifier and the peripheral circuit, and the bit line The high level voltage becomes the first voltage, the low level voltage becomes the ground potential, the first voltage, the second voltage, the voltage value of the ground potential, and the first voltage, the second voltage, and the ground. A semiconductor memory device comprising a voltage generation circuit that obtains an output voltage depending on a resistance ratio of a resistance means connected to each of potentials, and supplying an output of the voltage generation circuit as a bit line precharge voltage. A first resistance means having one end connected to a first power source, a first N-type MOSFET in the form of a diode, and a first P-type MOS in the form of a diode ET and the second resistance means whose one end is connected to the ground potential are connected in series in the above order, and the other end of the third resistance means whose one end is connected to the second power source is the first resistance means. A voltage dividing circuit connected in parallel to a contact point between a P-type MOSFET and the second resistance means; a gate and a drain connected in common to the first N-type MOSFET; A second N-type output MOSFET connected to one power source, and a second P-type MOSFET having a gate connected to the commonly connected gate and drain of the first P-type MOSFET and a drain connected to the ground potential. The second N-type output MOSFET, and the second N-type output MOSFET according to the first power supply voltage, the second power supply voltage, and the voltage determined by the resistance values of the first to third resistance means, 2nd P type It is characterized by comprising a voltage generation circuit that obtains an output voltage from a common source of the power MOSFET.
[0018]
With this configuration, the semiconductor memory device of the present invention generates a bit line precharge voltage by ratio-dividing the values of the first voltage and the second voltage by a resistance means, and via the push-pull output stage. Output. Since the precharge reference voltage depending on the first voltage and the second voltage can be generated, the bit line precharge voltage can be lowered when the second voltage decreases, and the “H” level The read operation margin can be increased. In addition, when the output stage and bias stage voltages are equal, no through current flows through the output stage transistor, thereby realizing a low power consumption bit line precharge voltage generating circuit.
[0021]
According to a second aspect of the present invention, there is provided a semiconductor memory device, wherein the bit line pair is arranged in parallel and opposite to each other and divided into a plurality by a pair of shared switch gates, and the bit line pair extends. Amplifying a potential difference between the word line arranged in a direction substantially perpendicular to the direction, a dynamic memory cell arranged in an array at each intersection of the bit line and the word line, and the bit line pair A sense amplifier that performs writing, a precharge gate that supplies a predetermined voltage to the bit line pair, and an equalize gate that becomes conductive at the same time as the precharge gate and balances the precharge level of the bit line pair. This is a half-precharge type dynamic RAM, which is connected to a first voltage and a second voltage higher than the first voltage. The potential is supplied, the second voltage is supplied to the shared gate, the word line, the precharge gate, and the equalize gate, the first voltage is supplied to the sense amplifier and the peripheral circuit, and the bit line The high level voltage becomes the first voltage, the low level voltage becomes the ground potential, the first voltage, the second voltage, the voltage value of the ground potential, and the first voltage, the second voltage, and the ground. A semiconductor memory device comprising a voltage generation circuit that obtains an output voltage depending on a resistance ratio of a resistance means connected to each of potentials, and supplying an output of the voltage generation circuit as a bit line precharge voltage. The other end of the seventh resistor means having one end connected to the first power source, the other end of the eighth resistor means having one end connected to the ground potential, and the other end to the second power source. Connection The other end of the ninth resistor means is connected in common, the voltage at the common contact becomes the output of the voltage dividing circuit, and further, a voltage replica circuit comprising a first differential amplifier and a fifth P-type MOSFET is provided. The voltage replicating circuit is configured such that the output of the voltage dividing circuit is supplied to one end of the first differential amplifier, and the source terminal of the fifth P-type MOSFET is connected to the other terminal of the first differential amplifier. Connected, the first voltage is supplied to the drain terminal of the fifth P-type MOSFET, the output of the first differential amplifier is supplied to the gate terminal of the fifth P-type MOSFET, and the fifth The voltage of the source terminal of the P-type MOSFET is a voltage generation circuit output voltage, and the voltage generation circuit output voltage is equal to the output voltage of the voltage dividing circuit.
[0022]
With this configuration, the semiconductor integrated circuit according to the present invention generates a bit line precharge voltage by ratio-dividing the values of the first voltage and the second voltage by a resistance means, and passes through the voltage replication circuit. Output. Therefore, a precharge reference voltage depending on the first voltage and the second voltage can be generated, and the bit line precharge voltage can be lowered when the second voltage decreases. The H ”level read operation margin can be increased. In addition, since the voltage replication circuit detects a voltage difference between the bit line precharge reference voltage and the bit line precharge output voltage by a differential amplifier, the potential difference between the bit line precharge reference voltage and the output voltage is particularly small. Even at this time, the output voltage of the bit line precharge voltage generation circuit is controlled at high speed so as to be equal to the bit line precharge reference voltage.
[0024]
With this configuration, the semiconductor memory device of the present invention can generate a precharge reference voltage depending on the first voltage and the second voltage, and a bit line precharge when the second voltage decreases. Since the voltage can be lowered, the “H” level read operation margin can be increased. Further, when the second voltage is higher than the first voltage, the bit line precharge voltage is not increased, and the margin for the “H” level read operation is not reduced. In addition, by detecting the voltage difference between the bit line precharge reference voltage and the bit line precharge output voltage with a differential amplifier, the bit line precharge is performed even when the potential difference between the bit line precharge reference voltage and the output voltage is very small. The output voltage of the power supply circuit is controlled at high speed so as to be equal to the bit line precharge reference voltage. Furthermore, the first and second voltage dependencies of the bit line precharge voltage can be independently changed by changing the characteristics of the tenth to thirteenth resistance means and the threshold reference transistor, and the bit line pre-charge can be changed independently. The degree of freedom in setting the charge voltage can be increased.
[0025]
According to a third aspect of the present invention, there is provided a semiconductor memory device, wherein the bit line pair is arranged in parallel and opposite to each other and divided into a plurality by a pair of shared switch gates, and the bit line pair extends. Amplifying a potential difference between the word line arranged in a direction substantially perpendicular to the direction, a dynamic memory cell arranged in an array at each intersection of the bit line and the word line, and the bit line pair A sense amplifier that performs writing, a precharge gate that supplies a predetermined voltage to the bit line pair, and an equalize gate that becomes conductive at the same time as the precharge gate and balances the precharge level of the bit line pair. This is a half-precharge type dynamic RAM, which is connected to a first voltage and a second voltage higher than the first voltage. The potential is supplied, the second voltage is supplied to the shared gate, the word line, the precharge gate, and the equalize gate, the first voltage is supplied to the sense amplifier and the peripheral circuit, and the bit line A voltage generation circuit for obtaining an output voltage depending on a voltage value of the first voltage, the second voltage, and the ground potential, wherein a high level voltage becomes the first voltage and a low level voltage becomes a ground potential; The output of the voltage generation circuit bit A semiconductor memory device, characterized in that it is supplied as a line precharge voltage, wherein a gate is connected to the second power supply and a drain is connected to the first power supply. Fourteenth resistance means having one end connected to the source of the MOSFET, an eighth N-type MOSFET in the form of a diode, an eighth P-type MOSFET in the form of a diode, and one end connected to the ground potential A voltage dividing circuit in which the fifteenth resistor means is connected in series in the order described above; the gate connected to the commonly connected gate and drain of the eighth N-type MOSFET; and the drain connected to the first power supply The gate is connected to the commonly connected gate and drain of the twelfth N-type output MOSFET and the eighth P-type MOSFET, and the drain is connected to the ground potential. The twelfth P-type output MOSFET comprises the twelfth N-type output by a voltage determined by the first power supply voltage, the second power supply voltage, and the resistance value of the fourteenth and fifteenth resistance means. A voltage generation circuit is provided which obtains an output voltage from a common source of the MOSFET and the twelfth P-type output MOSFET.
[0026]
With this configuration, the semiconductor memory device of the present invention can generate a precharge reference voltage depending on the first voltage and the second voltage, and a bit line precharge when the second voltage decreases. Since the voltage can be lowered, the “H” level read operation margin can be increased. Further, even when the second voltage is extremely higher than the first voltage, the bit line precharge potential can be prevented from rising and the margin of the “H” level read operation can be reduced. Also, since the output stage and bias stage voltages are equal and the through-state current does not flow to the output stage transistor when the output stage and the bias stage are in a stable state, the bit line precharge voltage generating circuit has low power consumption, small number of elements, and small area. Is realized.
[0027]
According to a fourth aspect of the present invention, there is provided a semiconductor memory device, wherein the bit line pair is arranged in parallel with each other and is divided into a plurality by a pair of shared switch gates, and the bit line pair is extended. Amplifying a potential difference between the word line arranged in a direction substantially perpendicular to the direction, a dynamic memory cell arranged in an array at each intersection of the bit line and the word line, and the bit line pair A sense amplifier that performs writing, a precharge gate that supplies a predetermined voltage to the bit line pair, and an equalize gate that becomes conductive at the same time as the precharge gate and balances the precharge level of the bit line pair. This is a half-precharge type dynamic RAM, which is connected to a first voltage and a second voltage higher than the first voltage. The potential is supplied, the second voltage is supplied to the shared gate, the word line, the precharge gate, and the equalize gate, the first voltage is supplied to the sense amplifier and the peripheral circuit, and the bit line A voltage generation circuit for obtaining an output voltage depending on a voltage value of the first voltage, the second voltage, and the ground potential, wherein a high level voltage becomes the first voltage and a low level voltage becomes a ground potential; The output of the voltage generation circuit bit A semiconductor memory device, characterized in that it is supplied as a line precharge voltage, wherein a gate is connected to the second power supply and a drain is connected to the first power supply. The other end of the sixteenth resistance means whose one end is connected to the source of the MOSFET and the other end of the seventeenth resistance means whose one end is connected to the ground potential are connected in common, and the voltage at the common contact is divided. A voltage duplicating circuit comprising a fourth differential amplifier and a thirteenth P-type MOSFET. The voltage duplicating circuit has an output of the voltage dividing circuit at one end of the fourth differential amplifier. Supplied, the source terminal of the thirteenth P-type MOSFET is connected to the other terminal of the fourth differential amplifier, the first voltage is supplied to the drain terminal of the thirteenth P-type MOSFET, 4 differential amplifiers The output is supplied to the gate terminal of the thirteenth P-type MOSFET, the voltage at the source terminal of the thirteenth P-type MOSFET is used as the voltage generation circuit output voltage, and the voltage generation circuit output voltage is the output voltage of the voltage dividing circuit. It is characterized by being equal to.
[0028]
With this configuration, the semiconductor memory device of the present invention can generate a precharge reference voltage depending on the first voltage and the second voltage, and a bit line precharge when the second voltage decreases. The voltage can be lowered, and the “H” level read operation margin can be increased. Further, even when the second voltage is extremely higher than the first voltage, the bit line precharge potential can be prevented from rising and the margin of the “H” level read operation can be reduced. In addition, by detecting the voltage difference between the bit line precharge reference voltage and the bit line precharge output voltage with a differential amplifier, the bit line precharge is performed even when the potential difference between the bit line precharge reference voltage and the output voltage is very small. A bit line precharge voltage generating circuit having a small number of elements and a small area, which is controlled at high speed so that the output voltage of the power supply circuit becomes equal to the bit line precharge reference voltage, is realized.
[0029]
A semiconductor memory device according to a fifth aspect of the present invention is the semiconductor memory device according to any one of the third to fourth aspects, wherein the fifth, seventh, and thirteenth N-type threshold reference MOSFETs are The NMOS shared switch transistors formed on the same chip are formed in the same size by the same process and have the same operating characteristics and the same threshold voltage.
[0030]
A semiconductor memory device according to claim 6 of the present invention is 3-4 14. The semiconductor memory device according to claim 1, wherein the fifth, seventh, and thirteenth N-type threshold reference MOSFETs have the same dimensions by the same process as the NMOS memory access transistors formed on the same chip. And having the same operating characteristics and the same threshold voltage.
[0031]
With this configuration, the semiconductor memory device according to the present invention forms the threshold reference transistor in the same process and the same size as the shared gate transistor, thereby changing the process, the first voltage, the second voltage, and the temperature. Even when there is a fluctuation, the source voltage of the threshold monitor transistor coincides with the bit line “H” level voltage in a self-aligning manner. The bit line “H” potential and the bit line precharge voltage can be kept constant by forming the bit line precharge reference voltage by resistance-dividing the source voltage of the threshold monitor transistor. A bit line precharge reference voltage that can always maximize the read margin is generated.
[0032]
With this configuration, the semiconductor memory device according to the present invention forms the threshold reference transistor in the same process and the same size as the memory access transistor, thereby changing the process, the first voltage, the second voltage, and the temperature. Even when there is a fluctuation, the source voltage of the threshold monitor transistor coincides with the memory storage capacitor “H” level voltage in a self-aligned manner. Since the bit line precharge reference voltage is formed by resistance-dividing the source voltage of the threshold monitor transistor, the memory storage capacitor “H” level voltage and the bit line precharge voltage can be kept constant. In addition, a bit line precharge reference voltage that can always maximize the read margin is generated.
[0033]
The semiconductor memory device according to claim 7 of the present invention is characterized in that the first to seventeenth resistance means are all constituted by polysilicon resistance or diffusion layer resistance.
[0034]
With this configuration, the semiconductor memory device of the present invention can keep the bit line precharge voltage generated as a ratio voltage constant even when the NMOS and PMOS thresholds vary due to variations in process conditions and the like.
[0037]
According to an eighth aspect of the present invention, in the semiconductor memory device, the first, second, fourth, fifth, seventh, ninth, tenth, twelfth, fourteenth and sixteenth resistance means are provided at the gate. The third, sixth, eighth, eleventh, thirteenth, fifteenth, and seventeenth resistance means are provided with the first power supply at their gates. N-type MOSFET.
[0038]
With this configuration, the semiconductor memory device of the present invention can obtain a high resistance value in a small area by replacing the depletion type MOS transistor with a polysilicon resistor or a diffusion layer resistor. For this reason, a small-area bit line precharge voltage generating circuit is realized. In addition, since the resistance can be configured with one polarity of NMOS or PMOS, the bit line precharge voltage generated as a ratio voltage is constant even when the threshold values of NMOS and PMOS vary due to variations in process conditions and the like. be able to.
[0039]
The semiconductor memory device according to claim 9 of the present invention is characterized in that all of the first to seventeenth resistance means are constituted by depletion type transistors.
[0040]
With this configuration, the semiconductor memory device of the present invention can finely adjust the set voltage of the bit line precharge voltage by changing the resistance value by fuse trimming. The voltage can be set to a desired value.
[0041]
According to a tenth aspect of the present invention, in the semiconductor memory device, the voltage generation circuit is bit It is characterized by being supplied as a line precharge voltage.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0043]
The overall configuration of the semiconductor memory device according to the embodiment of the present invention is the same as that shown as the conventional example in FIG. 8 except for the bit line precharge voltage generating circuit. The first power supply voltage VDD and the second power supply voltage VPP are also applied to each part in the same manner as shown in the conventional example. Details of the bit line precharge voltage generation circuit of the semiconductor memory device according to the embodiment of the present invention will be described below.
[0044]
FIG. 1 shows a first embodiment of a bit line precharge voltage generating circuit according to the present invention. In FIG. 1, VDD is a first power supply voltage, VPP is a second power supply voltage, VBP is a bit line precharge voltage, QN10 and 11 are NMOS transistors, QP10 and 11 are PMOS transistors, R10a, b, R11a, b, and R12a. , b are resistors, H10-12 are fuses, and a, b are taps.
[0045]
The bit line precharge voltage generation circuit of FIG. 1 is composed of a bias stage and a push-pull output stage. If the absolute values of the threshold voltages VT of the transistors QN10, 11 and QP10, 11 are equal, the nodes a, The voltages of b are VBP + VT and VBP-VT, respectively, and the output voltage is stabilized at VBP. Even if the output voltage tends to fluctuate, one of the output stage NMOS transistor QN21 and PMOS transistor QP21 is turned on to suppress the fluctuation. Actually, the N well of QP10 is connected to the source, whereas the first power supply voltage is applied to the N well of QP11, and the absolute value of the threshold voltage of the PMOS transistor QP11 is that of the PMOS transistor QP10. Bigger than that. For this reason, when the output voltage is stable at VBP, the PMOS transistor QP11 is completely off and no through current flows through the output stage. Further, the steady current flowing in the bias stage can be suppressed by increasing the resistance values of the resistors R10a, b, R11a, b, R12a, b, and a low power consumption bit line precharge voltage generating circuit can be configured. . Further, the bit line precharge voltage VBP can be changed depending on the values of the first voltage VDD and the second voltage VPP with the above-described configuration. The dependency of the bit line precharge voltage VBP on VDD and VPP can be changed by changing the resistance values of the resistors R10a, b, R11a, b, and R12a, b. For this reason, the second voltage VPP Even when <VDD + VTN and the “H” level write voltage of the memory cell falls below the first voltage VDD, the bit line precharge voltage VBP can be set to a voltage lower than 1 / 2VDD. The read margin of the H ″ level write information can be increased.
[0046]
In FIG. 2, the other terminal of the resistor whose one terminal is connected to the second voltage VPP is connected to the tap b. However, it may be connected to the tap a, so that VDD, VPP of VBP can be connected. The dependency can be changed. The bit line precharge voltage VBP can be adjusted by cutting the fuse. Needless to say, the number of resistors and fuses is not limited to that shown in the figure.
[0047]
FIG. 2 shows a second embodiment of the bit line precharge voltage generating circuit according to the present invention. In FIG. 2, VDD is a first power supply voltage, VPP is a second power supply voltage, VBP is a bit line precharge voltage, QN20 to 22 are NMOS transistors, QP20 to 23 are PMOS transistors, and a and b are taps. The resistor shown in FIG. 1 is replaced with a transistor, and the other configuration and operation are the same as those in the first embodiment, and thus the description thereof is omitted.
[0048]
FIG. 3 shows a third embodiment of the bit line precharge voltage generating circuit according to the present invention. In FIG. 3, 30 is a differential amplifier, VDD is a first power supply voltage, VPP is a second power supply voltage, VREF is a bit line precharge reference voltage, VBP is a bit line precharge voltage, QP30 is a PMOS transistor, R30a˜ c, R31a to c and R32a to c are resistors, H30a and b, H31a and b, H32a and b are fuses, and a to g are taps.
[0049]
The circuit shown in FIG. 3 includes a voltage dividing stage and an output buffer. A precharge reference voltage VREF is generated as a ratio voltage of the resistance of the voltage dividing stage, and the bit line precharge voltage VBP is output via the differential amplifier 30 that quickly feedback-controls the output voltage so as to be the same voltage as the reference voltage VREF. Is done. The dependency of the bit line precharge voltage VBP on VDD and VPP can be changed by changing the resistance values of the resistors R30a-c, R31a-c, and R32a-c. For this reason, the second voltage VPP Even when <VDD + VTN and the “H” level write voltage of the memory cell falls below the first voltage VDD, the bit line precharge voltage VBP can be set to a voltage lower than 1 / 2VDD. The read margin of the H ″ level write information can be increased.
[0050]
In addition, although the tap for outputting VREF is e in the figure, it may be taken from any place from a to g, whereby the dependence of VBP on VDD and VPP can be changed. The reference voltage VREF can be adjusted by cutting the fuse. Needless to say, the number of resistors, fuses and taps is not limited to that shown in the figure.
[0051]
FIG. 4 shows a fourth embodiment of the bit line precharge voltage generating circuit according to the present invention. In FIG. 4, VDD is a first power supply voltage, VPP is a second power supply voltage, VREF is a bit line precharge reference voltage, VBP is a bit line precharge voltage, 40 is a differential amplifier, QP40 to 42 are PMOS transistors, QN40 is an NMOS transistor. FIG. 4 shows a configuration in which the resistor shown in FIG. 3 is replaced with a transistor. Since other configurations and operations are the same as those in the third embodiment, description thereof will be omitted.
[0052]
FIG. 5 shows a fifth embodiment of the bit line precharge voltage generating circuit according to the present invention.
[0053]
In FIG. 5, 50 and 51 are differential amplifiers, 52 is an inverter, VDD is a first power supply voltage, VPP is a second power supply voltage, VBP is a bit line precharge voltage, and VREF1 to 3 are bit line precharge reference voltages. , QN50 to QN52 are NMOS transistors, QP50 is a PMOS transistor, R50a, b, R51a, b, R52a, b, R53a, b are resistors, and H50-53 are fuses.
[0054]
The bit line precharge voltage generation circuit of FIG. 5 generates a first bit line precharge reference voltage VREF1 from the first voltage and a second voltage from the second bit voltage precharge reference voltage generation circuit. A second bit line precharge reference voltage generation circuit for generating a bit line precharge reference voltage VREF2, and a comparison circuit for outputting the lower one of VREF1 and VREF2 as a third bit line precharge reference voltage VREF3; The bit line precharge voltage VBP is composed of an output buffer that performs quick feedback control so that the voltage is the same as VREF3.
[0055]
Now, for example, when the resistance values of the resistors R50a, b, R51a, b, R52a, b, R53a, b are all equal, the first bit line precharge reference voltage generating circuit divides the first voltage by resistance. Thus, the first bit line precharge reference voltage VREF1 = 1 / 2VDD is output. The second bit line precharge reference voltage generating circuit outputs a second bit line precharge reference voltage VREF2 obtained by resistance-dividing the source voltage of the NMOS transistor diode QN50.
[0056]
Consider a case where a transistor formed in the same process and the same size as the shared gate transistor, that is, a transistor having the same threshold value is used as the QN50. At this time, the source voltage of the NMOS transistor diode QN50 is VPP-VTN1 (VTN1: the threshold voltage of the shared gate transistor), and VREF2 = (VPP-VTN1) / 2. The differential amplifier 50 functions as a comparator. When the second voltage VPP> the first voltage VDD + VTN1, the bit line precharge voltage VBP = VREF3 = VREF1 = 1 / 2VDD, whereas the second voltage VPP> the first voltage VDD + VTN1. When the voltage VPP> the first voltage VDD + VTN1, the bit line precharge voltage VBP = VREF3 = VREF2 = (VPP-VTN1) / 2. In other words, the bit line precharge voltage VBP is always set to ½ of the bit line amplitude even if the first voltage VDD, the second voltage VPP and the transistor threshold voltage vary depending on the process and process. The Rukoto. When the threshold voltage of the shared gate transistor is smaller than the threshold voltage of the memory cell transistor, the bit line precharge voltage is set to 1/2 of the memory cell write potential. Since the L ″ level read potential can be made equal, the read margin can be increased.
[0057]
The QN 50 may be a transistor formed in the same process and the same size as the memory access transistor, that is, a transistor having the same threshold value. Under the above conditions, the source voltage of the NMOS transistor diode QN50 is VPP-VTN2 (VTN2: threshold voltage of the memory access transistor), and VREF2 = (VPP-VTN1) / 2. The differential amplifier 50 functions as a comparator. When the second voltage VPP> the first voltage VDD + VTN2, the bit line precharge voltage VBP = VREF3 = VREF1 = 1 / 2VDD, whereas the second voltage VPP> the first voltage VDD + VTN2. When the voltage VPP> the first voltage VDD + VTN1, the bit line precharge voltage VBP = VREF3 = VREF2 = (VPP−VTN2) / 2. That is, the bit line precharge voltage VBP is always ½ of the “H” level memory write voltage even if there are variations in the temperature of the first voltage VDD, the second voltage VPP, the transistor threshold voltage, and the process. It will be set to the voltage of. Therefore, since the “H” level read potential and the “L” level read potential can be made equal, the read margin can be increased.
[0058]
The bit line precharge voltage VBP can be adjusted by changing the ratio of resistance values for dividing the source voltage of the QN50. It can also be adjusted by cutting the fuse shown in FIG. Needless to say, the number of resistance elements is not limited to that shown in FIG.
[0059]
FIG. 6 shows a sixth embodiment of the bit line precharge voltage generating circuit according to the present invention.
[0060]
In FIG. 6, VDD is the first power supply voltage, VPP is the second power supply voltage, VBP is the bit line precharge voltage, QN60 and 61 are NMOS transistors, QP60 and 61 are PMOS transistors, and R60a, b and R61a and b are Resistors, H60 and 61 are fuses, and a and b are taps.
[0061]
The bit line precharge voltage generation circuit shown in FIG. 6 includes a bias stage and a push-pull output stage. If the absolute values of the threshold voltages VT of the transistors QN60, 61 and QP60, 61 are equal, the nodes a, The voltages of b are VBP + VT and VBP-VT, respectively, and the output voltage is stabilized at VBP. Even if the output voltage tends to fluctuate, one of the transistors QN21 and QP21 in the output stage is turned on to suppress the fluctuation. Actually, the N well of QP60 is connected to the source, whereas the first power supply voltage is applied to the N well of QP61, and the absolute value of the threshold voltage of the PMOS transistor QP61 is that of the PMOS transistor QP60. Bigger than that. For this reason, when the output voltage is stable at VBP, the PMOS transistor QP61 is completely off, and no through current flows through the output stage. Further, the steady current flowing in the bias stage can be reduced by increasing the resistance values of the resistors R60a, b and R61a, b, and a low power consumption bit line precharge voltage generating circuit can be configured.
[0062]
Now, a transistor formed in the same process and the same size as the shared gate transistor, that is, a transistor having the same threshold value can be used for the QN60. Under the above condition, when the second voltage VPP> VDD + VTN1 (VTN1: the threshold voltage of the shared gate transistor), the source potential of the QN60 is the first voltage VDD and the second voltage VPP In the case of <VDD + VTN1, the source potential of QN60 is VPP-VTN1. That is, the source voltage of the TN 60 always coincides with the bit line potential at the time of “H” level writing in a self-aligned manner. Therefore, when the resistances of the resistors R60a, b and R61a, b in FIG. 6 are equal, even if there are variations in the temperature of the first voltage VDD, the second voltage VPP, and the transistor threshold voltage due to the process, The bit line precharge voltage VBP is always set to 1/2 the bit line amplitude. When the threshold voltage of the shared gate transistor is smaller than the threshold voltage of the memory cell transistor, the bit line precharge voltage is set to 1/2 of the memory cell write potential. Since the L ″ level read potential can be made equal, the read margin can be increased.
[0063]
The QN 60 can be a transistor formed in the same process and the same size as the memory access transistor, that is, a transistor having the same threshold value. Under the above conditions, when the second voltage VPP> VDD + VTN2 (VTN2: threshold voltage of the memory access transistor), the source potential of QN60 is the first voltage VDD and the second voltage VPP In the case of <VDD + VTN2, the source potential of QN60 is VPP-VTN2. That is, the source voltage of the TN 60 always coincides with the bit line potential at the time of “H” level writing in a self-aligned manner. In FIG. 6, when the resistances of the resistors R60a, b and R61a, b are equal, even if there are variations in the temperature of the first voltage VDD, the second voltage VPP, and the transistor threshold voltage due to the process, the bit line The precharge voltage VBP is always set to ½ of the memory write voltage of “H” level. Therefore, since the “H” level read potential and the “L” level read potential can be made equal, the read margin can be increased.
[0064]
The bit line precharge voltage VBP can be adjusted by changing the ratio of resistance values for dividing the source voltage of the QN 60. It can also be adjusted by cutting the fuse shown in FIG. Needless to say, the number of resistors is not limited to that shown in FIG.
[0065]
In FIG. 7, VDD is a first power supply voltage, VPP is a second power supply voltage, VBP is a bit line precharge voltage, 70 is a differential amplifier, QN70 is an NMOS transistor, QP70 is a PMOS transistor, R70a, b, R71a, b is a resistor, and H70 and 71 are fuses.
[0066]
As the bit line precharge reference voltage VREF generated by the bit line precharge reference voltage circuit, a precharge reference voltage VREF is generated as a ratio voltage of the resistors of the voltage dividing stage, and the bit line precharge voltage VBP is generated by the differential amplifier 70. The feedback control is quickly performed so as to be the same voltage as the reference voltage VREF.
[0067]
Now, it is assumed that a transistor formed in the same process and the same size as the shared gate transistor, that is, a transistor having the same threshold value is used as the QN 70. At this time, when the second voltage VPP> VDD + VTN1 (VTN1: threshold voltage of the shared gate transistor), the source potential of the QN 70 is the first voltage VDD, and the second voltage VPP In the case of <VDD + VTN1, the source potential of QN70 is VPP-VTN1. That is, the source voltage of the TN 70 always coincides with the bit line potential at the time of “H” level writing in a self-aligning manner. Therefore, when the resistance values of the resistors R70a, b, R71a, b in FIG. 7 are equal, even if there are variations due to the temperature and process of the first voltage VDD, the second voltage VPP, and the transistor threshold voltage. Therefore, the bit line precharge voltage VBP is always set to a voltage of 1/2 the bit line amplitude. When the threshold voltage of the shared gate transistor is smaller than the threshold voltage of the memory cell transistor, the bit line precharge voltage is set to 1/2 of the memory cell write potential. Since the L ″ level read potential can be made equal, the read margin can be increased.
[0068]
The QN 70 may be a transistor formed in the same process and the same size as the memory access transistor, that is, a transistor having the same threshold value. Under the above condition, when the second voltage VPP> VDD + VTN2 (VTN2: threshold voltage of the memory access transistor), the source potential of the QN 70 is the first voltage VDD and the second voltage VPP In the case of <VDD + VTN2, the source potential of QN70 is VPP-VTN2. That is, the source voltage of the TN 30 always coincides with the bit line potential at the time of “H” level writing in a self-aligned manner. In FIG. 7, when the resistance values of the resistors R70a, b and R71a, b are equal, even if there are variations due to the temperature and process of the first voltage VDD, the second voltage VPP, and the transistor threshold voltage, the bit The line precharge voltage VBP is always set to 1/2 the memory write voltage at the “H” level. Therefore, since the “H” level read potential and the “L” level read potential can be made equal, the read margin can be increased.
[0069]
The bit line precharge voltage VBP can be adjusted by changing the ratio of resistance values for dividing the source voltage of the QN 70. It can also be adjusted by cutting the fuse shown in FIG. Needless to say, the number of resistance elements is not limited to that shown in FIG.
[0070]
【The invention's effect】
As described above, according to the semiconductor memory device of the present invention, since the bit line precharge voltage is generated with reference to the first voltage and the second voltage, the second voltage is reduced to “H”. Even if the level memory write potential decreases, the bit line precharge voltage can be lowered accordingly, so that the “H” level read operation margin can be increased.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first example of a bit line precharge voltage generation circuit of a semiconductor memory device according to an embodiment of the present invention;
FIG. 2 is a diagram showing a second example of the bit line precharge voltage generation circuit of the semiconductor memory device according to the embodiment of the present invention.
FIG. 3 is a diagram showing a third example of the bit line precharge voltage generation circuit of the semiconductor memory device according to the embodiment of the present invention;
FIG. 4 is a diagram showing a fourth example of the bit line precharge voltage generation circuit of the semiconductor memory device according to the embodiment of the present invention.
FIG. 5 is a diagram showing a fifth example of the bit line precharge voltage generation circuit of the semiconductor memory device according to the embodiment of the present invention;
FIG. 6 is a diagram showing a sixth example of the bit line precharge voltage generation circuit of the semiconductor memory device according to one embodiment of the invention.
FIG. 7 is a diagram showing a seventh example of the bit line precharge voltage generation circuit of the semiconductor memory device according to one embodiment of the invention.
FIG. 8 is a diagram showing a configuration of a 1 / 2VDD precharge shared sense semiconductor memory device using a conventional precharge voltage generation circuit;
9 is a diagram showing an outline of an operating voltage of the semiconductor memory device of FIG. 8;
[Explanation of symbols]
VDD First power supply voltage
VPP second power supply voltage
VBP Bit line precharge voltage
QN10, QN11 NMOS transistor
QP10, QP11 PMOS transistor
R10a, R10b resistors
R11a, R11b resistors
R12a, R12b resistors
H10, H11, H12 fuses

Claims (10)

互いに対向して概ね平行して配置されるとともに、1対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型RAMであり、第1の電圧と前記第1の電圧よりも大きい第2の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第2の電圧が供給され、前記センスアンプ及び周辺回路に前記第1の電圧が供給され、ビット線の高レベル電圧が前記第1の電圧となり、低レベルの電圧が接地電位となり、前記第1の電圧、第2の電圧、接地電位の電圧値、及び前記第1の電圧、第2の電圧及び接地電位のそれぞれに接続された抵抗手段の抵抗比に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、一端が第1の電源に接続された第1の抵抗手段と、ダイオード形状にされた第1のN型MOSFETと、ダイオード形状にされた第1のP型MOSFETと、一端が接地電位に接続された第2の抵抗手段とが、上記の順に直列接続され、一端が第2の電源に接続された第3の抵抗手段の他端が、前記第1のP型MOSFETと前記第2の抵抗手段との接点に並列接続されてなる分圧回路と、前記第1のN型MOSFETの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが前記第1の電源に接続された第2のN型出力MOSFETと、前記第1のP型MOSFETの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが接地電位に接続された第2のP型出力MOSFETからなり、前記第1の電源電圧と、前記第2の電源電圧と、前記第1〜第3の抵抗手段の抵抗値によって決まる電圧によって、前記第2のN型出力MOSFETと、前記第2のP型出力MOSFETの共通化されたソースからの出力電圧を得るものとした電圧発生回路を具備することを特徴とする半導体記憶装置。 A bit line pair that is arranged substantially parallel to each other and divided into a plurality by a pair of shared switch gates, and a word that is arranged in a direction substantially orthogonal to the extending direction of the bit line pair A dynamic memory cell arranged in an array at each intersection of the bit line and the word line, a sense amplifier that amplifies the potential difference of the bit line pair and rewrites, and the bit line pair A half precharge type dynamic RAM comprising a precharge gate for supplying a predetermined voltage and an equalize gate which is in a conductive state simultaneously with the precharge gate and balances the precharge levels of the bit line pairs. A first voltage, a second voltage greater than the first voltage, and a ground potential, the shared gate; The second voltage is supplied to the word line, the precharge gate and the equalize gate, the first voltage is supplied to the sense amplifier and the peripheral circuit, and the high level voltage of the bit line is the first voltage. The low level voltage becomes the ground potential, and the first voltage, the second voltage, the voltage value of the ground potential, and the resistance means connected to each of the first voltage, the second voltage, and the ground potential A semiconductor memory device comprising: a voltage generation circuit that obtains an output voltage that depends on a resistance ratio of the first power supply; and the output of the voltage generation circuit is supplied as a bit line precharge voltage. A first resistance means connected to the diode, a diode-shaped first N-type MOSFET, a diode-shaped first P-type MOSFET, and a second one end connected to the ground potential. The resistance means is connected in series in the above order, and the other end of the third resistance means, one end of which is connected to the second power source, is the contact point between the first P-type MOSFET and the second resistance means. A voltage dividing circuit connected in parallel and a gate and a drain connected in common to the first N-type MOSFET, a gate connected to the drain, and a drain connected to the first power source, the second N-type output MOSFET And a second P-type output MOSFET whose gate is connected to the commonly connected gate and drain of the first P-type MOSFET and whose drain is connected to the ground potential, and the first power supply voltage, From the common source of the second N-type output MOSFET and the second P-type output MOSFET according to the second power supply voltage and the voltage determined by the resistance values of the first to third resistance means. of A semiconductor memory device comprising a voltage generation circuit for obtaining an output voltage. 互いに対向して概ね平行して配置されるとともに、1対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型RAMであり、第1の電圧と前記第1の電圧よりも大きい第2の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第2の電圧が供給され、前記センスアンプ及び周辺回路に前記第1の電圧が供給され、ビット線の高レベル電圧が前記第1の電圧となり、低レベルの電圧が接地電位となり、前記第1の電圧、第2の電圧、接地電位の電圧値、及び前記第1の電圧、第2の電圧及び接地電位のそれぞれに接続された抵抗手段の抵抗比に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、一端が前記第1の電源に接続された第7の抵抗手段の他端と、一端が接地電位に接続された第8の抵抗手段の他端と、一端が前記第2の電源に接続された第9の抵抗手段の他端とが共通に接続され、前記共通接点の電圧が分圧回路の出力となり、さらに第1の差動増幅器と第5のP型MOSFETからなる電圧複製回路を備え、前記電圧複製回路は、前記分圧回路の出力が前記第1の差動増幅器の一端に供給され、前記第5のP型MOSFETのソース端子が前記第1の差動増幅器の他端子に接続され、前記第1の電圧が前記第5のP型MOSFETのドレイン端子に供給され、前記第1の差動増幅器の出力が前記第5のP型MOSFETのゲート端子に供給され、前記第5のP型MOSFETのソース端子の電圧を電圧発生回路出力電圧とし、前記電圧発生回路出力電圧は前記分圧回路の出力電圧と等しくなることを特徴とする半導体記憶装置。 A bit line pair that is arranged substantially parallel to each other and divided into a plurality by a pair of shared switch gates, and a word that is arranged in a direction substantially orthogonal to the extending direction of the bit line pair A dynamic memory cell arranged in an array at each intersection of the bit line and the word line, a sense amplifier that amplifies the potential difference of the bit line pair and rewrites, and the bit line pair A half precharge type dynamic RAM comprising a precharge gate for supplying a predetermined voltage and an equalize gate which is in a conductive state simultaneously with the precharge gate and balances the precharge levels of the bit line pairs. A first voltage, a second voltage greater than the first voltage, and a ground potential, the shared gate; The second voltage is supplied to the word line, the precharge gate and the equalize gate, the first voltage is supplied to the sense amplifier and the peripheral circuit, and the high level voltage of the bit line is the first voltage. The low level voltage becomes the ground potential, and the first voltage, the second voltage, the voltage value of the ground potential, and the resistance means connected to each of the first voltage, the second voltage, and the ground potential And a voltage generation circuit for obtaining an output voltage depending on a resistance ratio of the first and second outputs, and supplying an output of the voltage generation circuit as a bit line precharge voltage . The other end of the seventh resistor means connected to the power source, the other end of the eighth resistor means connected at one end to the ground potential, and the ninth resistor means connected at one end to the second power source. Common connection with the other end The voltage at the common contact becomes the output of the voltage divider circuit, and further includes a voltage replica circuit composed of a first differential amplifier and a fifth P-type MOSFET, and the voltage replica circuit has an output of the voltage divider circuit. Supplyed to one end of the first differential amplifier, the source terminal of the fifth P-type MOSFET is connected to the other terminal of the first differential amplifier, and the first voltage is supplied to the fifth P-type. The voltage is supplied to the drain terminal of the MOSFET, the output of the first differential amplifier is supplied to the gate terminal of the fifth P-type MOSFET, and the voltage of the source terminal of the fifth P-type MOSFET is used as the voltage generation circuit output voltage. The voltage generation circuit output voltage is equal to the output voltage of the voltage dividing circuit. 互いに対向して概ね平行して配置されるとともに、1対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型RAMであり、第1の電圧と前記第1の電圧よりも大きい第2の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第2の電圧が供給され、前記センスアンプ及び周辺回路に前記第1の電圧が供給され、ビット線の高レベル電圧が前記第1の電圧となり、低レベルの電圧が接地電位となり、前記第1の電圧、第2の電圧、接地電位の電圧値に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、ゲートが前記第2の電源に接続され、ドレインが前記第1の電源に接続された第7のN型しきい値参照MOSFETのソースに一端が接続された第14の抵抗手段と、ダイオード形状にされた第8のN型MOSFETと、ダイオード形状にされた第8のP型MOSFETと、一端が接地電位に接続された第15の抵抗手段とが、上記の順に直列接続されてなる分圧回路と、前記第8のN型MOSFETの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが前記第1の電源に接続された第12のN型出力MOSFETと、前記第8のP型MOSFETの共通接続されたゲート、ドレインにそのゲートが接続され、ドレインが接地電位に接続された第12のP型出力MOSFETからなり、前記第1の電源電圧と、前記第2の電源電圧と、前記第14、第15の抵抗手段の抵抗値によって決まる電圧によって、前記第12のN型出力MOSFETと、前記第12のP型出力MOSFETの共通化されたソースからの出力電圧を得るものとした電圧発生回路を具備することを特徴とする半導体記憶装置。A bit line pair that is arranged substantially parallel to each other and divided into a plurality by a pair of shared switch gates, and a word that is arranged in a direction substantially orthogonal to the extending direction of the bit line pair A dynamic memory cell arranged in an array at each intersection of the bit line and the word line, a sense amplifier that amplifies the potential difference of the bit line pair and rewrites, and the bit line pair A half precharge type dynamic RAM comprising a precharge gate for supplying a predetermined voltage and an equalize gate which is in a conductive state simultaneously with the precharge gate and balances the precharge levels of the bit line pairs. A first voltage, a second voltage greater than the first voltage, and a ground potential, the shared gate; The second voltage is supplied to the word line, the precharge gate and the equalize gate, the first voltage is supplied to the sense amplifier and the peripheral circuit, and the high level voltage of the bit line is the first voltage. A voltage generation circuit that obtains an output voltage depending on the first voltage, the second voltage, and the voltage value of the ground potential, and the output of the voltage generation circuit is connected to the bit line. A semiconductor memory device that is supplied as a precharge voltage, wherein a seventh N-type threshold reference MOSFET having a gate connected to the second power supply and a drain connected to the first power supply 14th resistance means, one end of which is connected to the source of the diode, an eighth N-type MOSFET which is diode-shaped, an eighth P-type MOSFET which is diode-shaped, and one end which is connected A voltage dividing circuit in which the fifteenth resistance means connected to the potential is connected in series in the above order; the gate connected to the commonly connected gate and drain of the eighth N-type MOSFET; The twelfth N-type output MOSFET connected to the first power source and the eighth P-type MOSFET connected in common to the gate and drain of the twelfth N-type output MOSFET and the drain connected to the ground potential. And the twelfth N-type output MOSFET according to the first power supply voltage, the second power supply voltage, and the voltage determined by the resistance values of the fourteenth and fifteenth resistance means. A semiconductor memory device comprising a voltage generation circuit for obtaining an output voltage from a common source of the twelfth P-type output MOSFET. 互いに対向して概ね平行して配置されるとともに、1対のシェアードスイッチゲートによって複数に分割されたビット線対と、前記ビット線対の延進方向に対して概ね直交する方向に配置されたワード線と、前記ビット線と前記ワード線の各交点にアレイ状に配置されたダイナミック型メモリセルと、前記ビット線対の電位差を増幅するとともに再書込みを行うセンスアンプと、前記ビット線対に対して所定の電圧を供給するプリチャージゲートと、前記プリチャージゲートと同時に導通状態になり、ビット線対のプリチャージレベルをバランスさせるイコライズゲートからなる、ハーフプリチャージ方式のダイナミック型RAMであり、第1の電圧と前記第1の電圧よりも大きい第2の電圧と接地電位が供給され、前記シェアードゲート、前記ワード線、前記プリチャージゲート及びイコライズゲートには前記第2の電圧が供給され、前記センスアンプ及び周辺回路に前記第1の電圧が供給され、ビット線の高レベル電圧が前記第1の電圧となり、低レベルの電圧が接地電位となり、前記第1の電圧、第2の電圧、接地電位の電圧値に依存した出力電圧を得る電圧発生回路を具備し、前記電圧発生回路の出力をビット線プリチャージ電圧として供給することを特徴とする半導体記憶装置であって、ゲートが前記第2の電源に接続され、ドレインが前記第1の電源に接続された第13のN型しきい値参照MOSFETのソースに一端が接続された第16の抵抗手段の他端と、一端が接地電位に接続された第17の抵抗手段の他端とが共通に接続され、前記共通接点の電圧が出力となる分圧回路と、さらに第4の差動増幅器と第13のP型MOSFETからなる電圧複製回路を備え、前記電圧複製回路は、前記分圧回路の出力が前記第4の差動増幅器の一端に供給され、前記第13のP型MOSFETのソース端子が前記第4の差動増幅器の他端子に接続され、前記第1の電圧が前記第13のP型MOSFETのドレイン端子に供給され、前記第4の差動増幅器の出力が前記第13のP型MOSFETのゲート端子に供給され、前記第13のP型MOSFETのソース端子の電圧を電圧発生回路出力電圧とし、前記電圧発生回路出力電圧は前記分圧回路の出力電圧と等しくなることを特徴とする半導体記憶装置。A bit line pair that is arranged substantially parallel to each other and divided into a plurality by a pair of shared switch gates, and a word that is arranged in a direction substantially orthogonal to the extending direction of the bit line pair A dynamic memory cell arranged in an array at each intersection of the bit line and the word line, a sense amplifier that amplifies the potential difference of the bit line pair and rewrites, and the bit line pair A half precharge type dynamic RAM comprising a precharge gate for supplying a predetermined voltage and an equalize gate which is in a conductive state simultaneously with the precharge gate and balances the precharge levels of the bit line pairs. A first voltage, a second voltage greater than the first voltage, and a ground potential, the shared gate; The second voltage is supplied to the word line, the precharge gate and the equalize gate, the first voltage is supplied to the sense amplifier and the peripheral circuit, and the high level voltage of the bit line is the first voltage. A voltage generation circuit that obtains an output voltage depending on the first voltage, the second voltage, and the voltage value of the ground potential, and the output of the voltage generation circuit is connected to the bit line. A thirteenth N-type threshold reference MOSFET having a gate connected to the second power supply and a drain connected to the first power supply, wherein the semiconductor memory device is supplied as a precharge voltage the other end of the sixteenth resistor means having one end to the source is connected, one end of which is connected to the other end of the common resistance means of the first 17 connected to the ground potential, it and the voltage of the common contact output A voltage dividing circuit further comprises a fourth differential amplifier and a voltage replica circuit comprising a first 13 P-type MOSFET of the voltage replica circuit, one end of the output of the dividing circuit is the fourth differential amplifier Supplied, the source terminal of the thirteenth P-type MOSFET is connected to the other terminal of the fourth differential amplifier, the first voltage is supplied to the drain terminal of the thirteenth P-type MOSFET, 4 is supplied to the gate terminal of the thirteenth P-type MOSFET, the voltage at the source terminal of the thirteenth P-type MOSFET is the voltage generation circuit output voltage, and the voltage generation circuit output voltage is A semiconductor memory device characterized by being equal to an output voltage of a voltage dividing circuit. 請求項3〜4のいずれかに記載の半導体記憶装置であって、前記第5、第7、第13のN型しきい値参照MOSFETは、同一チップ上に形成されるNMOSシェアードスイッチトランジスタと同一のプロセスによって同一寸法に形成され、同一の動作特性及び同一しきい電圧を有するものであることを特徴とする半導体記憶装置。5. The semiconductor memory device according to claim 3 , wherein the fifth, seventh, and thirteenth N-type threshold reference MOSFETs are the same as NMOS shared switch transistors formed on the same chip. A semiconductor memory device having the same dimensions and the same operating characteristics and the same threshold voltage. 請求項3〜4のいずれかに記載の半導体記憶装置であって、前記第5、第7、第13のN型しきい値参照MOSFETは、同一チップ上に形成されるNMOSメモリアクセストランジスタと同一のプロセスによって同一寸法に形成され、同一の動作特性及び同一しきい電圧を有するものであることを特徴とする半導体記憶装置。5. The semiconductor memory device according to claim 3 , wherein the fifth, seventh, and thirteenth N-type threshold reference MOSFETs are the same as NMOS memory access transistors formed on the same chip. A semiconductor memory device having the same dimensions and the same operating characteristics and the same threshold voltage. 前記第1〜第17の抵抗手段が、すべてポリシリコン抵抗もしくは拡散層抵抗によって構成される請求項1〜4いずれか一項記載の半導体記憶装置。The first to seventeenth resistor means, all the semiconductor memory device of claim 1, wherein any one constituted by polysilicon resistor or diffusion layer resistance. 前記第1、第2、第4、第5、第7、第9、第10、第12、第14、第16の抵抗手段が、ゲートに接地電位が与えられているP型MOSFETであり、前記第3、第6、第8、第11、第13、第15、第17の抵抗手段は、ゲートに前記第1の電源が与えられているN型MOSFETである請求項1〜4いずれか一項記載の半導体記憶装置。The first, second, fourth, fifth, seventh, ninth, tenth, twelfth, fourteenth, and sixteenth resistance means are P-type MOSFETs having a gate provided with a ground potential; the third, sixth, eighth, eleventh, thirteenth, fifteenth, resistance means 17 is any one of claims 1 to 4, a N-type MOSFET to the first power supply is given to the gate The semiconductor memory device according to one item. 前記第1〜第17の抵抗手段が、すべてデプレッション型トランジスタによって構成される請求項1〜4いずれか一項記載の半導体記憶装置。The first to seventeenth resistor means, all the semiconductor memory device of claim 1 any one claim constituted by a depletion type transistor. 前記電圧発生回路はビット線プリチャージ電圧として供給するものであることを特徴とする請求項1〜4または6〜9のいずれかに記載の半導体記憶装置。The semiconductor memory device according to claim 1 or 6 to 9 wherein the voltage generating circuit is characterized in that to supply as a bit line precharge voltage.
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