JP2005093918A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 高周波特性を低下させることなく、ベース・エミッタ間の逆方向サージ耐圧を向上させることができる半導体装置を提供する。
【解決手段】 コレクタが半導体基板１００と接続され、ベースがベース配線１３０ａおよびベース引出配線１８０を介してベースパッド１６０と接続され、エミッタがエミッタ配線１２０ａおよびエミッタ引出配線１７０を介してエミッタパッド１５０と接続されたトランジスタ群１１０ａと、コレクタが半導体基板１００と接続され、ベースおよびエミッタがエミッタ配線１２０ｂおよびベース配線１３０ｂを介してトランジスタ群１１０ａのベース・エミッタ間に逆接続されたトランジスタ群１１０ｂとを備える半導体装置。
【選択図】 図３

Description

本発明は、複数個のバイポーラトランジスタが同一半導体基板上に形成された半導体装置に関し、特に、ベース・エミッタ間の逆方向サージ耐圧を向上することを目的とした半導体装置及びその製造方法に関するものである。

従来、高周波用途のシリコン系バイポーラトランジスタは、ダブルポリシリコン構造に代表されるセルフアライン技術、エミッタ幅の微細化などにより、寄生容量および寄生抵抗の低減を行い、更にはベース層の薄膜化により電子の走行時間を短縮することにより、高周波特性の向上を図ってきた。

図８は、従来のバイポーラトランジスタの平面図である。
図８に示されるように、従来のバイポーラトランジスタは、Ｎ型導電型の半導体基板８００と、半導体基板８００の所定領域に形成され、エミッタ、ベースおよびコレクタを有する複数の単位トランジスタが電気的に並列に接続してなるトランジスタ群８１０と、スルーホール８４０を介してトランジスタ群８１０のエミッタと接続されるエミッタ配線８２０と、スルーホール８４０を介してトランジスタ群８１０のベースと接続されるベース配線８３０と、スルーホール８４０と、エミッタ引出配線８７０によりエミッタ配線８２０と接続されるエミッタパッド８５０と、ベース引出配線８８０によりベース配線８３０と接続されるベースパッド８６０と、エミッタ引出配線８７０と、ベース引出配線８８０と、絶縁膜８９０とから構成される。なお、図示していないが、コレクタの電極引き出しは半導体基板８００の裏面からなされる。

図９は、従来のバイポーラトランジスタの断面図（図８のＸ−Ｘ’線における断面図）である。なお、図８と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
図９に示されるように、トランジスタ群８１０には、エピタキシャル成長法で半導体基板８００上に形成されたＮ型導電型のコレクタ層９００と、例えばトレンチ分離法やＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等で形成され、コレクタ層９００を島状に分離する素子分離領域９１０と、Ｐ型導電型のシリコンを選択的にエピタキシャル成長させてコレクタ層９００上に形成されたベース層９２０と、ベース層９２０領域にＮ型不純物を導入して形成されたエミッタ層９３０と、シリコン酸化膜等からなり、ベース層９２０の両サイドを開口し、サイドウォール９８０をマスクにしてウェトエッチ等により開口部９８０ａ内の一部を開口してベース層９２０上に形成された絶縁膜９４０と、Ｐ型導電型の多結晶シリコン膜からなり、ベース層９２０の両サイドの開口部と接触するように形成されたベース電極９５０と、シリコン酸化膜等からなり、ベース電極９５０上に形成された絶縁膜９６０と、シリコン酸化膜等からなり、ベース電極９５０および絶縁膜９６０により形成された開口部９８０ａの側壁に形成された絶縁膜９７０およびサイドウォール９８０と、Ｎ型導電型の多結晶シリコン膜からなり、ベース層９２０の開口部９８０ａ内の開口部と接触するように形成されたエミッタ電極９９０とからなる複数の単位トランジスタが形成されており、複数の単位トランジスタは、単位トランジスタが形成された後に形成される絶縁膜８９０で被覆されている。

ここで、ベース電極９５０およびエミッタ電極９９０は、それぞれ絶縁膜８９０を貫通するスルーホール８４０を介してエミッタ配線８２０およびベース配線８３０と接続されている。
図１０は、従来のバイポーラトランジスタの等価回路図である。
図１０に示されるように、トランジスタ群８１０のコレクタは半導体基板８００と接続され、エミッタはエミッタ配線８２０およびエミッタ引出配線８７０を介してエミッタパッド８５０と接続され、ベースはベース配線８３０およびベース引出配線８８０を介してベースパッド８６０と接続される。

以上のような構成を有する従来のバイポーラトランジスタにおいて、ベース層９２０を薄膜化するとベース走行時間は短縮化し、また、ベース電極９５０とエミッタ電極９９０とを絶縁する絶縁膜９７０あるいはサイドウォール９８０を薄くするとベース・エミッタ間の距離が短くなり、ベース抵抗は低減するので、従来の半導体装置は、ベース層を薄膜化し、ベース・エミッタ間の絶縁膜を薄くすることで、高周波特性を向上させている。

しかしながら、上記従来のバイポーラトランジスタでは、ベース・エミッタ間に逆方向のサージ電圧が加えられた場合、ベース層が薄膜化されているため、瞬時の大電流印加に耐えられずに熱破壊が生じ、また、ベース・エミッタ間の絶縁膜が薄くされているため、電界破壊が生じるという問題がある。
このような問題を解決する技術として、ベースに流れ込む電流を抑える直列抵抗素子をベースの前段に挿入する技術がある。

図１１は、上記技術を適用した従来の半導体装置（例えば、特許文献１参照。）の平面図である。なお、図８と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
図１１に示されるように、従来の半導体装置は、半導体基板８００と、トランジスタ群８１０と、エミッタ配線８２０と、ベース配線８３０と、スルーホール８４０と、エミッタパッド８５０と、ベースパッド８６０と、エミッタ引出配線８７０と、ベース引出配線８８０と、絶縁膜８９０と、両端のスルーホール８４０を介して一方がベース配線８３０と接続され、他方がベース引出配線８８０と接続される抵抗素子１１００とから構成される。なお、図示していないが、コレクタの電極引き出しは半導体基板８００の裏面からなされる。

図１２は、従来の半導体装置の断面図（図１１のＹ−Ｙ’線における断面図）である。なお、図９と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
図１２に示されるように、トランジスタ群８１０には、コレクタ層９００と、素子分離領域９１０と、ベース層９２０と、エミッタ層９３０と、絶縁膜９４０と、ベース電極９５０と、絶縁膜９６０と、絶縁膜９７０と、サイドウォール９８０と、エミッタ電極９９０とからなる複数の単位トランジスタが形成されており、複数の単位トランジスタは、絶縁膜８９０で被覆されている。

ここで、ベース電極９５０、エミッタ電極９９０および抵抗素子１１００の両端は、それぞれ絶縁膜８９０を貫通するスルーホール８４０を介してエミッタ配線８２０、ベース配線８３０およびベース引出配線８８０と接続されている。

図１３は、従来の半導体装置の等価回路図である。
図１３に示されるように、トランジスタ群８１０のコレクタは半導体基板８００と接続され、エミッタはエミッタ配線８２０およびエミッタ引出配線８７０を介してエミッタパッド６５０と接続され、ベースはベース配線８３０とベース引出配線８８０との間に直列に接続された抵抗素子１１００、ベース配線８３０およびベース引出配線８８０を介してベースパッド８６０と接続される。

以上のような構成を有する半導体装置において、ベースの前段に直列抵抗素子が挿入されているので、従来の半導体装置は、大幅にベース・エミッタ間の逆方向サージ耐圧を向上させることができる。
特開平７−３０７３４８号公報

しかしながら、上記特許文献１に記載された従来技術では、大幅にベース・エミッタ間の逆方向サージ耐圧を向上させることができるが、抵抗素子の抵抗成分とバイポーラトランジスタの持つ容量成分とがローパスフィルタを形成し、高周波特性が大幅に低下するという問題がある。
そこで、本発明は、かかる問題点に鑑み、高周波特性を低下させること無く、ベース・エミッタ間の逆方向サージ耐圧を向上させることができる半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタのエミッタと反対の導電型であって、前記エミッタと接続された第１の半導体層と、前記第１のバイポーラトランジスタのベースと反対の導電型であって、前記ベースと接続された第２の半導体層とを有するダイオードとを備えることを特徴とする。

これによって、半導体装置は保護ダイオードを備えることとなり、抵抗素子を用いること無く、つまり、高周波特性を低下させること無く、ベース・エミッタ間の逆方向サージ耐圧を向上させることができる半導体装置を実現できるという効果が発揮される。

また、前記ダイオードは、さらに、前記第２の半導体層と同じ導電型であって、前記第１の半導体層と接合された第３の半導体層を有する第２のバイポーラトランジスタであってもよい。ここで、前記第１のバイポーラトランジスタと、前記第２のバイポーラトランジスタとは同一基板上に形成されていてもよいし、前記第１のバイポーラトランジスタと、前記第２のバイポーラトランジスタとは同時に形成されていてもよいし、前記第１および第２のバイポーラトランジスタのコレクタ電極は、前記基板の前記第１および第２のバイポーラトランジスタが形成される面とは反対側の面に形成されていてもよい。

これによって、同一の製造工程により形成されるバイポーラトランジスタに保護ダイオードとしての機能を持たせることができるので、製造工程を追加することなく高周波特性の低下を抑える半導体装置を実現できるという効果が発揮される。

また、前記第１および第２のバイポーラトランジスタのベース層は、エピタキシャル層であってもよい。ここで、前記第１および第２のバイポーラトランジスタのベース層は、シリコン層またはゲルマニウムが添加されたシリコン層であってもよい。

これによって、ベース層を薄膜化することができるので、高周波特性を向上させる半導体装置を実現できるという効果が発揮される。
また、当該半導体装置は、複数の前記第１および第２のバイポーラトランジスタを備え、前記複数の第１および第２のバイポーラトランジスタは、それぞれ並列接続され、前記第１のバイポーラトランジスタのエミッタ、ベースは、それぞれ前記第２のバイポーラトランジスタのベース、エミッタに接続されていてもよい。ここで、当該半導体装置は、さらに、ボンディングパッドと、前記ボンディングパッドと前記複数の第１および第２のバイポーラトランジスタとを選択的に接続する引き出し配線とを備えてもよい。

これによって、引き出し配線で選択する第１および第２のバイポーラトランジスタの組み合わせを変化させることにより、トランジスタサイズおよび逆方向サージ耐圧を変化させることができるので、設計自由度の高い半導体装置を実現できるという効果が発揮される。

また、本発明は、トランジスタとして機能する第１のバイポーラトランジスタと、ダイオードとして機能する第２のバイポーラトランジスタとを備える半導体装置の製造方法であって、コレクタ電極となる半導体基板上にコレクタ層を形成し、コレクタ層上にベース層およびエミッタ層を形成して前記第１および第２のバイポーラトランジスタを形成する第１のステップと、前記第１のバイポーラトランジスタの前記エミッタ層と前記第２のバイポーラトランジスタの前記ベース層とを接続し、前記第１のバイポーラトランジスタの前記ベース層と前記第２のバイポーラトランジスタの前記エミッタ層とを接続する第２のステップとを含むことを特徴とする半導体装置の製造方法であってもよい。ここで、前記第１のステップにおいて、エピタキシャル成長法により前記ベース層を形成してもよいし、前記ベース層はシリコン層であり、前記第１のステップは、さらに、前記シリコン層にゲルマニウムを添加するサブステップを含んでもよい。

これによって、トランジスタとして機能するバイポーラトランジスタと、ダイオードとして機能する第２のバイポーラトランジスタとを配線の接続によって作り分けることができるので、高周波特性を低下させること無く、ベース・エミッタ間の逆方向サージ耐圧を向上させることができる半導体装置を簡易に製造できる半導体装置の製造方法を実現できるという効果が発揮される。

本発明に係る半導体装置によれば、トランジスタ動作させるトランジスタ群のベース・エミッタ間に逆方向のサージ電圧が加わった場合、保護ダイオードとして機能させるトランジスタ群のベース、エミッタで構成された保護ダイオードには順方向の電圧が加わるので、逆方向サージ耐圧を向上させる半導体装置を実現できるという効果が奏される。また、本発明に係る半導体装置によれば、保護ダイオードとして機能させるトランジスタ群はトランジスタ動作させるトランジスタ群と同構造であるので、高周波特性の低下を抑える半導体装置を実現できるという効果が奏される。また、本発明に係る半導体装置によれば、トランジスタ群と同一の製造工程により製造されるトランジスタ群を保護ダイオードとして機能させるので、製造工程を追加することなく高周波特性の低下を抑える半導体装置を実現できるという効果が奏される。また、本発明に係る半導体装置によれば、半導体装置は異なる単位トランジスタ数を有するトランジスタ群を複数備え、エミッタ配線およびベース配線で選択するトランジスタ群の組み合わせを変化させることにより、トランジスタサイズを変化させることができ、また、エミッタ配線およびベース配線で選択するトランジスタ群の組み合わせを変化させることにより、逆方向サージ耐圧を変化させることができるので、設計自由度の高い半導体装置を実現できるという効果が奏される。

よって、本発明により、高周波特性を低下させること無く、ベース・エミッタ間の逆方向サージ耐圧を向上させる半導体装置を提供することが可能となり、実用的価値は極めて高い。

以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
（実施の形態１）
図１は、第１の実施の形態の半導体装置の平面図である。
本実施の形態の半導体装置は、高周波特性を低下させること無く、ベース・エミッタ間の逆方向サージ耐圧を向上させることを目的とするものであって、Ｎ型導電型の半導体基板１００と、半導体基板１００の所定領域に形成され、エミッタ、ベースおよびコレクタを有する複数の単位トランジスタが電気的に並列に接続してなるトランジスタ群１１０ａ、１１０ｂと、スルーホール１４０を介してトランジスタ群１１０ａのエミッタと接続されるエミッタ配線１２０ａと、スルーホール１４０を介してトランジスタ群１１０ｂのベースと接続されるエミッタ配線１２０ｂと、スルーホール１４０を介してトランジスタ群１１０ａのベースと接続されるベース配線１３０ａと、スルーホール１４０を介してトランジスタ群１１０ｂのエミッタと接続されるベース配線１３０ｂと、スルーホール１４０と、エミッタ引出配線１７０によりエミッタ配線１２０ａ、１２０ｂと接続されるエミッタパッド１５０と、ベース引出配線１８０によりベース配線１３０ａ、１３０ｂと接続されるベースパッド１６０と、エミッタ引出配線１７０と、ベース引出配線１８０と、絶縁膜１９０とから構成される。なお、図示していないが、コレクタの電極引き出しは半導体基板１００の裏面からなされる。

図２は、本実施の形態の半導体装置の断面図（図１のＺ−Ｚ’線における断面図）である。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
図２に示されるように、トランジスタ群１１０ａ、１１０ｂには、エピタキシャル成長法で半導体基板１００上に形成されたＮ型導電型のコレクタ層２００と、例えばトレンチ分離法やＬＯＣＯＳ法等で形成され、コレクタ層２００を島状に分離する素子分離領域２１０と、例えばＰ型導電型のシリコンを選択的にエピタキシャル成長させてコレクタ層２００上に形成されたベース層２２０と、ベース層２２０領域にＮ型不純物を導入して形成されたエミッタ層２３０と、シリコン酸化膜等からなり、ベース層２２０の両サイドを開口し、サイドウォール２８０をマスクにしてウェトエッチ等により開口部２８０ａ内の一部を開口してベース層２２０上に形成された絶縁膜２４０と、Ｐ型導電型の多結晶シリコン膜からなり、ベース層２２０の両サイドの開口部と接触するように形成されたベース電極２５０と、シリコン酸化膜等からなり、ベース電極２５０上に形成された絶縁膜２６０と、シリコン酸化膜等からなり、ベース電極２５０および絶縁膜２６０により形成された開口部２８０ａの側壁に形成された絶縁膜２７０およびサイドウォール２８０と、Ｎ型導電型の多結晶シリコン膜からなり、ベース層２２０の開口部２８０ａ内の開口部と接触するように形成されたエミッタ電極２９０とからなる複数の単位トランジスタが形成されており、複数の単位トランジスタは、単位トランジスタが形成された後に形成される絶縁膜１９０で被覆されている。なお、ベース層２２０は、シリコンにゲルマニウムが添加されたエピタキシャル層であってもよいし、エピタキシャル成長法ではなくイオン注入法により形成された拡散層であってもよい。また、サイドウォール２８０は、例えばＮ型導電型のドープドポリシリコン膜であってもよいし、シリコン窒化膜からなる絶縁膜であってもよい。また、エミッタ層２３０は、エミッタ電極２９０が形成された後に熱処理を行ってから形成される。

ここで、トランジスタ群１１０ａのベース電極２５０およびエミッタ電極２９０は、それぞれ絶縁膜１９０を貫通するスルーホール１４０を介してエミッタ配線１２０ａおよびベース配線１３０ａと接続され、トランジスタ群１１０ｂのベース電極２５０およびエミッタ電極２９０は、それぞれ絶縁膜１９０を貫通するスルーホール１４０を介してエミッタ配線１２０ｂおよびベース配線１３０ｂと接続されている。

図３は、本実施の形態の半導体装置の等価回路図である。
図３に示されるように、トランジスタ群１１０ａ、１１０ｂのコレクタは半導体基板１００と接続され、トランジスタ群１１０ａのベースはベース配線１３０ａおよびベース引出配線１８０を介してベースパッド１６０と接続され、トランジスタ群１１０ａのエミッタはエミッタ配線１２０ａおよびエミッタ引出配線１７０を介してエミッタパッド１５０と接続され、トランジスタ群１１０ｂのベースおよびエミッタはエミッタ配線１２０ｂおよびベース配線１３０ｂを介してトランジスタ群１１０ａのベース・エミッタ間に逆接続される。このとき、トランジスタ群１１０ｂは保護ダイオードとして機能する。なお、トランジスタ群１１０ａが通常のトランジスタ動作をおこなっている際には、トランジスタ群１１０ｂのベース・エミッタ間は逆バイアス状態となり、トランジスタ群１１０ｂは、トランジスタ群１１０ａのトランジスタ動作は妨げない。

図４は、本実施の形態の半導体装置におけるベース・エミッタ間の逆方向サージ耐圧特性を示す図であり、図５は、本実施の形態の半導体装置における高周波特性、つまり、雑音特性およびゲイン特性を示す図である。ここで、雑音指数およびゲイン特性は寄生容量および寄生抵抗に敏感であるので、高周波特性の評価項目として選択した。なお、図４において、縦軸はベース・エミッタ間の逆方向サージ耐圧を示し、図５において、一方の縦軸は周波数２ＧＨｚでの雑音指数を示し、他方の縦軸は周波数２ＧＨｚでのゲインを示し、横軸は、コレクタ電流を示している。

図４から、ベース・エミッタ間の逆方向サージ耐圧に関して、ベース・エミッタ間の逆方向サージ耐圧特性に関する対策が講じられていない、つまり保護素子が無い半導体装置において、約２１０Ｖであり、ベースの前段に直列抵抗素子を挿入した半導体装置において、約４０００Ｖであり、本実施の形態の半導体装置において、約１４００Ｖであるので、本実施の形態の半導体装置は、ベースに直列抵抗素子を挿入した半導体装置程ではないが、保護素子が無い半導体装置よりは確実にベース・エミッタ間の逆方向サージ耐圧特性を向上させることがわかる。

図５から、周波数２ＧＨｚでの雑音指数に関して、保護素子が無い半導体装置において、１．２ｄＢであり、ベースの前段に直列抵抗素子を挿入した半導体装置において、６．３ｄＢであり、本実施の形態の半導体装置において、１．３ｄＢであり、また、周波数２ＧＨｚでのゲインに関して、保護素子が無い半導体装置において、１１ｄＢであり、ベースの前段に直列抵抗素子を挿入した半導体装置において、６ｄＢであり、本実施の形態の半導体装置において、１１ｄＢであるので、本実施の形態の半導体装置は、周波数２ＧＨｚで雑音指数を増加させること無く、かつ、ゲインを低下させない、つまり、高周波特性を低下させないことがわかる。

以上のように本実施の形態によれば、トランジスタ動作させるトランジスタ群１１０ａのベース・エミッタ間に逆方向のサージ電圧が加わった場合、保護ダイオードとして機能させるトランジスタ群１１０ｂのベース、エミッタで構成された保護ダイオードには順方向の電圧が加わる。つまり、トランジスタ動作させるトランジスタ群のベース・エミッタ間に、保護ダイオードの順方向降伏電圧以上の逆方向サージ電圧が加えられた場合、保護ダイオードの降伏現象が生じ、エミッタパッドから保護ダイオードを通じてベースパッドに向かって電流が流れるので、本実施の形態の半導体装置は、逆方向サージ耐圧を向上させる半導体装置を実現することができる。

また、本実施の形態によれば、保護ダイオードとして機能させるトランジスタ群１１０ｂはトランジスタ動作させるトランジスタ群１１０ａと同構造である。つまり、トランジスタ群１１０ｂの寄生容量が極めて小さく抑えられるので、本実施の形態の半導体装置は、高周波特性の低下を抑える半導体装置を実現することができる。
また、本実施の形態によれば、トランジスタ群１１０ａと同一の製造工程により製造されるトランジスタ群１１０ｂを保護ダイオードとして機能させる。よって、本実施の形態の半導体装置は、製造工程を追加することなく高周波特性の低下を抑える半導体装置を実現することができる。

以上、本発明を実施例に基づき具体的に説明したが、本実施の形態の半導体装置は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることは言うまでもない。
例えば、本発明の実施例として、第１導電型をＮ型、第２導電型をＰ型で説明したが、Ｎ型、Ｐ型が逆の場合でも勿論よい。また、本発明の実施例を示す図において、トランジスタ動作させるトランジスタ群１１０ａおよび保護ダイオードとして機能させるトランジスタ群１１０ｂは１つずつしか図示されていないが、複数個形成されても勿論よい。

（実施の形態２）
図６は、第２の実施の形態の半導体装置の平面図である。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。

本実施の形態の半導体装置は、高周波特性を低下させることなく、ベース・エミッタ間の逆方向サージ耐圧を向上させることに加えて、設計自由度の高い半導体装置を実現することを目的とするものであって、半導体基板１００と、半導体基板１００の所定領域に形成され、エミッタ、ベースおよびコレクタを有する複数の単位トランジスタが電気的に並列に接続してなる第１のトランジスタ群６１０ａ、第２のトランジスタ群６１０ｂ、第３のトランジスタ群６１０ｃ、第４のトランジスタ群６１０ｄ、第５のトランジスタ群６１０ｅと、スルーホール１４０を介して各トランジスタ群のエミッタとエミッタ引出配線１７０とを接続するエミッタ配線６２０ａと、スルーホール１４０を介して各トランジスタ群のベースとベース引出配線１８０とを接続するベース配線６３０ａと、スルーホール１４０を介して各トランジスタ群のベースとエミッタ引出配線１７０とを接続するエミッタ配線６２０ｂと、スルーホール１４０を介して各トランジスタ群のエミッタとベース引出配線１８０とを接続するベース配線６３０ｂと、スルーホール１４０と、エミッタパッド１５０と、ベースパッド１６０と、エミッタ引出配線１７０と、ベース引出配線１８０と、絶縁膜１９０とから構成される。なお、図示していないが、コレクタの電極引き出しは半導体基板１００の裏面からなされる。

ここで、各トランジスタ群の単位トランジスタ数は、それぞれ異なる。
また、各トランジスタ群の間には、各トランジスタ群を島状に完全分離するための、例えばトレンチ分離法やＬＯＣＯＳ法等で形成される、チャンネルストッパー用の絶縁分離領域が形成されている。なお、各トランジスタ群は、第１の実施の形態のトランジスタ群と同様の構造を有する。

図７は、本実施の形態の半導体装置の等価回路図である。なお、等価回路図は、エミッタ配線６２０ａおよびベース配線６３０ａにより第１のトランジスタ群６１０ａおよび第２のトランジスタ群６１０ｂが選択接続され、エミッタ配線６２０ｂおよびベース配線６３０ｂにより第４のトランジスタ群６１０ｄおよび第５のトランジスタ群６１０ｅが選択接続された半導体装置におけるものである。

図７に示されるように、第１のトランジスタ群６１０ａおよび第２のトランジスタ群６１０ｂ、第４のトランジスタ群６１０ｄおよび第５のトランジスタ群６１０ｅはそれぞれ並列に接続されており、第１のトランジスタ群６１０ａ、第２のトランジスタ群６１０ｂ、第４のトランジスタ群６１０ｄおよび第５のトランジスタ群６１０ｅのコレクタは半導体基板１００と接続され、第１のトランジスタ群６１０ａおよび第２のトランジスタ群６１０ｂのベースはベース配線６３０ａおよびベース引出配線１８０を介してベースパッド１６０と接続され、第１のトランジスタ群６１０ａおよび第２のトランジスタ群６１０ｂのエミッタはエミッタ配線６２０ａおよびエミッタ引出配線１７０を介してエミッタパッド１５０と接続され、第４のトランジスタ群６１０ｄおよび第５のトランジスタ群６１０ｅのベースおよびエミッタはエミッタ配線６２０ｂおよびベース配線６３０ｂを介して第１のトランジスタ群６１０ａおよび第２のトランジスタ群６１０ｂのベース・エミッタ間に逆接続される。このとき、第４のトランジスタ群６１０ｄおよび第５のトランジスタ群６１０ｅは保護ダイオードとして機能する。

以上のような構成を有する半導体装置において、トランジスタ動作させるトランジスタ群として第１のトランジスタ群６１０ａ、第２のトランジスタ群６１０ｂ、第３のトランジスタ群６１０ｃ、第４のトランジスタ群６１０ｄ、第５のトランジスタ群６１０ｅから任意のトランジスタ群を選択し、エミッタ配線６２０ａおよびベース配線６３０ａと選択したトランジスタ群のエミッタおよびベースとを接続し、保護ダイオードとして機能させるトランジスタ群として第１のトランジスタ群６１０ａ、第２のトランジスタ群６１０ｂ、第３のトランジスタ群６１０ｃ、第４のトランジスタ群６１０ｄ、第５のトランジスタ群６１０ｅから任意のトランジスタ群を選択し、エミッタ配線６２０ｂおよびベース配線６３０ｂと選択したトランジスタ群のベースおよびエミッタとを接続することにより、必要に応じて逆方向サージ耐圧およびトランジスタサイズを変化させることができる。

以上のように本実施の形態によれば、半導体装置は異なる単位トランジスタ数を有するトランジスタ群を複数備える。よって、エミッタ配線６２０ａおよびベース配線６３０ａで選択するトランジスタ群の組み合わせを変化させることにより、トランジスタサイズを変化させることができ、また、エミッタ配線６２０ｂおよびベース配線６３０ｂで選択するトランジスタ群の組み合わせを変化させることにより、逆方向サージ耐圧を変化させることができるので、本実施の形態の半導体装置は、設計自由度の高い半導体装置を実現することができる。

本発明は、半導体装置に利用でき、特にバイポーラトランジスタを用いた移動体通信端末や無線ＬＡＮ端末等に利用することができる。

本発明の第１の実施の形態の半導体装置の平面図である。 同実施の形態の半導体装置の断面図（図１のＺ−Ｚ’線における断面図）である。 同実施の形態の半導体装置の等価回路図である。 同実施の形態の半導体装置におけるベース・エミッタ間の逆方向サージ耐圧特性を示す図である。 同実施の形態における高周波特性を示す図である。 第２の実施の形態の半導体装置の平面図である。 同実施の形態の半導体装置の等価回路図である。 従来のバイポーラトランジスタの平面図である。 従来のバイポーラトランジスタの断面図（図８のＸ−Ｘ’線における断面図）である。 従来のバイポーラトランジスタの等価回路図である。 従来の半導体装置の平面図である。 従来の半導体装置の断面図（図１１のＹ−Ｙ’線における断面図）である。 従来の半導体装置の等価回路図である。

符号の説明

１００、８００ 半導体基板
１１０ａ、１１０ｂ、８１０ トランジスタ群
１２０ａ、１２０ｂ、６２０ａ、６２０ｂ、８２０ エミッタ配線
１３０ａ、１３０ｂ、６３０ａ、６３０ｂ、８３０ ベース配線
１４０、８４０ スルーホール
１５０、８５０ エミッタパッド
１６０、８６０ ベースパッド
１７０、８７０ エミッタ引き出し配線
１８０、８８０ ベース引き出し配線
１９０、２４０、２６０、２７０、８９０、９４０、９６０、９７０ 絶縁膜
２００、９００ コレクタ層
２１０、９１０ 素子分離領域
２２０、９２０ ベース層
２３０、９３０ エミッタ層
２５０、９５０ ベース電極
２８０、９８０ サイドウォール
２９０、９９０ エミッタ電極
６１０ａ 第１のトランジスタ群
６１０ｂ 第２のトランジスタ群
６１０ｃ 第３のトランジスタ群
６１０ｄ 第４のトランジスタ群
６１０ｅ 第５のトランジスタ群
６１０ｆ 第６のトランジスタ群
１１００ 抵抗素子

Claims (12)

1. 第１のバイポーラトランジスタと、
   前記第１のバイポーラトランジスタのエミッタと反対の導電型であって、前記エミッタと接続された第１の半導体層と、前記第１のバイポーラトランジスタのベースと反対の導電型であって、前記ベースと接続された第２の半導体層とを有するダイオードとを備える
   ことを特徴とする半導体装置。
2. 前記ダイオードは、さらに、前記第２の半導体層と同じ導電型であって、前記第１の半導体層と接合された第３の半導体層を有する第２のバイポーラトランジスタである
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１のバイポーラトランジスタと、前記第２のバイポーラトランジスタとは同一基板上に形成されている
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記第１のバイポーラトランジスタと、前記第２のバイポーラトランジスタとは同時に形成されている
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記第１および第２のバイポーラトランジスタのコレクタ電極は、前記基板の前記第１および第２のバイポーラトランジスタが形成される面とは反対側の面に形成されている
   ことを特徴とする請求項３又は４に記載の半導体装置。
6. 前記第１および第２のバイポーラトランジスタのベース層は、エピタキシャル層である
   ことを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
7. 前記第１および第２のバイポーラトランジスタのベース層は、シリコン層またはゲルマニウムが添加されたシリコン層である
   ことを特徴とする請求項６に記載の半導体装置。
8. 当該半導体装置は、複数の前記第１および第２のバイポーラトランジスタを備え、
   前記複数の第１および第２のバイポーラトランジスタは、それぞれ並列接続され、
   前記第１のバイポーラトランジスタのエミッタ、ベースは、それぞれ前記第２のバイポーラトランジスタのベース、エミッタに接続されている
   ことを特徴とする請求項２〜７のいずれか１項に記載の半導体装置。
9. 当該半導体装置は、さらに、ボンディングパッドと、前記ボンディングパッドと前記複数の第１および第２のバイポーラトランジスタとを選択的に接続する引き出し配線とを備える
   ことを特徴とする請求項８に記載の半導体装置。
10. トランジスタとして機能する第１のバイポーラトランジスタと、ダイオードとして機能する第２のバイポーラトランジスタとを備える半導体装置の製造方法であって、
    コレクタ電極となる半導体基板上にコレクタ層を形成し、コレクタ層上にベース層およびエミッタ層を形成して前記第１および第２のバイポーラトランジスタを形成する第１のステップと、
    前記第１のバイポーラトランジスタの前記エミッタ層と前記第２のバイポーラトランジスタの前記ベース層とを接続し、前記第１のバイポーラトランジスタの前記ベース層と前記第２のバイポーラトランジスタの前記エミッタ層とを接続する第２のステップとを含む
    ことを特徴とする半導体装置の製造方法。
11. 前記第１のステップにおいて、エピタキシャル成長法により前記ベース層を形成する
    ことを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記ベース層はシリコン層であり、
    前記第１のステップは、さらに、
    前記シリコン層にゲルマニウムを添加するサブステップを含む
    ことを特徴とする請求項１１に記載の半導体装置の製造方法。
    
    

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