JP2005091652A

JP2005091652A - 表示装置

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Publication number: JP2005091652A
Application number: JP2003323897A
Authority: JP
Inventors: Norio Manba; 則夫萬場; Yasuyuki Kudo; 泰幸工藤; Hideo Sato; 秀夫佐藤
Original assignee: Hitachi Ltd; Hitachi Displays Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 2003-09-17
Filing date: 2003-09-17
Publication date: 2005-04-07
Also published as: US7358952B2; CN1598906A; US20050057475A1; CN100394465C

Abstract

【課題】
フレームメモリを使用せずに、異なる２つの表示信号を非同期で表示し、また、２つの映像の重ね合わせを水平ライン上で制御する。
【解決手段】
複数の水平表示制御線CTLを信号線Dと並列に配置すると共に画素のスイッチング素子ｃｔｌに接続し、ゲート線Gからの選択電圧によってスイッチング素子ｓｗがオン状態となった画素のうち、表示信号の書換えを行わない画素は、スイッチング素子ｃｔｌをオフ状態とし該液晶セルへの表示信号の印加を行わず、表示信号の書換えを行う画素は、水平表示制御回路109により書換え選択信号を印加することによってスイッチング素子ｃｔｌをオン状態とし、信号回路が出力する該画素に対応する表示信号を該液晶セルに印加することで表示信号の書換えを行う。
【選択図】図１

Description

本発明は、信号源の異なる複数の映像を１画面上に表示する表示装置に関する。

従来の表示装置は、信号線駆動回路やゲート線走査回路はそれぞれ１組づつ配置されるのが一般的である。従って、どのようなフォーマットの映像信号（例えば、写真等の高精細が必要な画像信号や、携帯機器の待機画面のような精細度が低くても支障のない画像信号など）を表示する場合でも、同一の回路が動作することになり、消費電力はほとんど変わらない。

近年、上記課題を鑑みて、使用時と待機時とで、それぞれの要求に合った駆動が可能で、また、複数の画像データをあらかじめ合成することなく、重ねて表示することが可能な表示装置及びそれを用いた電子機器が提案されている。

特許文献１に記載の画像表示装置は、複数の異なる構成をなすデータ信号線駆動回路および走査信号線駆動回路を具備している。それぞれのデータ信号線駆動回路または走査信号線駆動回路は、表示可能なフォーマットが異なっている。入力される映像の種類や使用環境に応じて、動作させる駆動回路を切り替えることによって、最適な表示フォーマットでの表示が可能となり、かつ、消費電力の低減も実現される。また、複数の駆動回路を用いて時間差をつけて信号ラインに映像信号を書込むことにより、画像の上書きをすることが出来るので映像信号を外部で信号処理することなく、重ねて表示することが可能となる。

特開2002−32048号公報

上記特許文献１では、映像の重ね合わせ（上書き）を１水平ライン上で任意に制御することが困難であった。また、映像データと画像データのように、フレームレートの異なる２つの信号を合成表示するためには、それぞれの映像の同期化が必要となり、この同期化を行うために、外部システム（映像信号や画像信号を出力するシステム）に負担をかけている。

本発明の目的は、複数の表示信号を水平方向で合成して表示することができる表示装置を提供することである。

本発明の目的は、周期の異なる複数の表示信号を非同期で表示することができる表示装置を提供することである。

本発明は、複数の水平表示制御線を信号線と並列に配置し、ゲート線に接続された複数の画素における表示信号の書換えを制御する書換え選択信号を、水平表示制御線に印加する水平表示制御回路を有し、画素は少なくとも２つのスイッチング素子ｓｗ、ｃｔｌと液晶セルで構成され、画素に含まれるスイッチング素子ｓｗはゲート線により制御され、もう一方のスイッチング素子ｃｔｌは水平表示制御線により制御され、ゲート線に選択電圧が印加され、スイッチング素子ｓｗがオン状態となった複数の画素のうち、表示信号の書換えを行わない画素は、該画素に含まれるスイッチング素子ｃｔｌをオフ状態として該液晶セルへの表示信号の印加を行わず、表示信号の書換えを行う画素は、水平表示制御回路により書換え選択信号を印加して該画素に含まれるスイッチング素子ｃｔｌをオン状態とし、信号回路が出力する該画素に対応する表示信号を該液晶セルに印加することで表示信号の書換えを行う。

また、本発明は、ゲート線に選択電圧が印加された複数の画素のうち、表示信号を書換える画素に対応する信号線には、信号回路が生成した該画素に対応する表示信号を出力し、表示信号を書換えない画素に対応する信号線には、少なくとも選択電圧から該ＴＦＴ素子の閾値電圧だけ低い（又は高い）電位よりも、少なくとも高い（又は低い）電位を出力する水平表示制御回路と、該ゲート線に選択電圧が印加された複数の画素のうち、表示信号を書換える画素に対応するコモン線には、信号回路が出力する表示信号の基準電位となるコモン電極電圧を出力し、表示信号を書換えない画素に対応するコモン線には、該画素の画素電極電位が少なくとも選択電圧から該ＴＦＴ素子の閾値電圧だけ低い（又は高い）電位よりも、少なくとも高い（又は低い）電位となるように該コモン線に電圧を印加するコモン駆動回路とを有し、該ゲート線に選択電圧が印加された複数の画素のうち、表示信号を書換える画素では、ＴＦＴ素子がオン状態となり、該画素の液晶セル及び補償容量に対応する表示信号が印加されて書換えられ、該ゲート線に選択電圧が印加された複数の画素のうち、表示信号を書換えない画素では、ＴＦＴ素子がオフ状態となり、該画素は保持動作をおこなう。

本発明によれば、複数の表示信号を水平方向で合成して表示することができる。

本発明によれば、周期の異なる複数の表示信号を非同期で表示することができる。

以下、本発明を実施するための最良の形態を説明する。

以下の実施例の説明では、画素部分に液晶材料を用いた液晶表示装置の例を示すが、その基本的な構造や駆動方法は画素部にエレクトロルミネセンス材料や発光ダイオード素子を用いた表示装置にも適用され得る。

まず、本発明における表示装置および駆動方法の実施例1について、図１から図１０を参照して説明する。

図１は、本発明における表示装置の構成を示す概略図である。以下、表示装置の構成を説明する。図１において第１信号源１０１は、第１の映像信号であるデジタル表示信号ＤＡＴＡ１と制御信号ＳＹＮＣ１とを表示装置１０３に出力する。第２信号源１０２は、第２の映像信号であるデジタル表示信号ＤＡＴＡ２と制御信号ＳＹＮＣ２とを表示装置１０３に出力する。表示装置１０３は、第１ＤＡ変換回路１０４と、第２ＤＡ変換回路１０５と、表示制御回路１０６と、信号合成回路１０７と、２重走査回路１０８と、水平表示制御回路１０９と、画素アレイ１１０から成る。尚、信号源は、３以上であってもよい。

ここで、画素アレイ１１０は、水平方向にｎ個（ｎは自然数）、垂直方向にｍ個（ｍは自然数）マトリックス状に配列された画素１１４と、画素へ表示信号を供給するためｎ本配置された信号線Ｄ１、Ｄ２、・・・、Ｄｎと、水平方向の表示領域を制御するためにｎ本配置された水平表示制御線ＣＴＬ１、ＣＴＬ２、・・・、ＣＴＬｎと、マトリックス状に配置された画素のうち、水平方向のｎ個の画素（以下１水平ラインと呼ぶ）を選択するためにｍ本配置されたゲート線Ｇ１、Ｇ２、・・・、Ｇｍとから成る。

ここで、画素１１４について説明する。画素１１４は、２つのスイッチング素子ｓｗ、ｃｎｔと、液晶容量Ｃｌｃと、コモン電極電圧Ｖｃｏｍが印加されるコモン電極とから成る。ここでは、スイッチング素子としてｎ型の薄膜トランジスタ（ＴＦＴ）を引き合いに出して説明するが、スイッチング素子はこれに限定されない。また、図示しないが液晶容量Ｃｌｃの実効電圧を保持するための保持容量（又は補償容量）が設けられる。図１においてスイッチング素子ｓｗは、ゲート端子がゲート線Ｇに接続され、ドレイン端子（又はソース端子）が信号線Ｄに接続され、ソース端子（又はドレイン端子）がスイッチング素子ｃｎｔに接続される。一方、スイッチング素子ｃｎｔは、ゲート端子が水平表示制御線ＣＴＬに接続され、ドレイン端子（又はソース端子）がスイッチング素子ｓｗに接続され、ソース端子（又はドレイン端子）が液晶容量Ｃｌｃに表示信号を印加する画素電極に接続される。液晶容量Ｃｌｃのもう一方の電極はコモン電極である。ここで、液晶容量Ｃｌｃは、画素電極とコモン電極との電位差が印加される。ここで、画素１１４は、ゲート線Ｇと水平表示制御線ＣＴＬとが選択状態にある場合に、信号線Ｄから転送されるアナログ表示信号が画素電極に印加される。ここで、図２は、実施例1における画素１１４の、もう一つの構成図である。図２においてスイッチング素子ｃｎｔは、ゲート端子が水平表示制御線ＣＴＬｘに接続され、ドレイン端子（又はソース端子）が信号線Ｄｘに接続され、ソース端子（又はドレイン端子）がスイッチング素子ｓｗに接続される。スイッチング素子ｓｗは、ゲート端子がゲート線Ｇｙに接続され、ドレイン端子（又はソース端子）がスイッチング素子ｃｎｔに接続され、ソース端子（又はドレイン端子）が液晶容量Ｃｌｃにアナログ表示信号を印加する画素電極に接続される。図２に示す画素１１４においても、ゲート線Ｇｙと水平表示制御線ＣＴＬｘとが選択状態にある場合に、信号線Ｄｘから転送されるアナログ表示信号が画素電極に印加される。本実施例の画素アレイ１１０に含まれる画素１１４は、図１又は図２のいずれかの構造とする。アナログの表示信号は、階調ごとに定められた電圧（階調電圧）であるのが好ましい。

また、図１に示す表示装置の概略図において、表示制御回路１０６は、第１信号源１０１が出力した制御信号ＳＹＮＣ１と、第２信号源１０２が出力した制御信号ＳＹＮＣ２と、表示装置１０３における第１及び第２の映像信号の表示状態を制御する表示制御信号ＤＣＮＴとを受け、第１の映像信号の表示タイミングを制御するタイミング信号１１１と、第２の映像信号の表示タイミングを制御するタイミング信号１１２と、表示領域を制御する表示領域制御信号１１３を出力する。また、第１ＤＡ変換回路１０４は、第１の映像信号であるデジタル表示信号ＤＡＴＡ１を受け、アナログ表示信号ＡＮＡ１に変換して信号合成回路１０７に出力する。第２ＤＡ変換回路１０５は、第２の映像信号であるデジタル表示信号ＤＡＴＡ２を受け、アナログ表示信号ＡＮＡ２に変換して信号合成回路１０７に出力する。信号合成回路１０７は、第１の映像信号であるＡＮＡ１と第２の映像信号であるＡＮＡ２とを受け、表示制御回路１０６が出力するタイミング信号１１１、１１２に基づいて信号を合成し、信号線Ｄ１、Ｄ２、・・・、Ｄｎに出力する。また、２重走査回路１０８は、表示制御回路１０６が出力するタイミング信号１１１、１１２と表示領域制御信号１１３を受け、これらの信号に基づきゲート線Ｇ１、Ｇ２、・・・、Ｇｍを選択する。また、水平表示制御回路１０９は、表示制御回路１０６が出力する表示領域制御信号１１３を受け、水平表示制御線ＣＴＬ１、ＣＴＬ２、・・・、ＣＴＬｎを駆動する。

従って、図１に示す表示装置において、２重走査回路１０８により選択電圧が印加されたゲート線Ｇに接続された画素のうち、水平表示制御回路１０９により水平表示制御線ＣＴＬに選択信号が印加された画素に、信号合成回路１０７が出力した表示信号が印加される。

ここで、図１に示す表示装置は、画素アレイ１１０をアモルファスＳｉによりガラス基板上に形成して残りの回路をガラス周辺に設置する構成としてもよいし、また、画素アレイ１１０と２重走査回路１０８と水平表示制御回路１０９とを多結晶Ｓｉを用いることでガラス基板上に形成し、残りの回路をガラス周辺に設置する構成としてもよいし、また、表示装置１０３に含まれる回路と画素アレイ１１０とを多結晶Ｓｉを用いることでガラス基板上に形成してもよいし、画素アレイ１１０と同一基板上に形成する表示装置の回路は限定しない。

次に図３と図４を用いて、図１に示す表示装置１０３の表示について説明する。

図３は、第１信号源１０１が出力する第１の映像に関わる信号と、第２信号源１０２が出力する第２の映像に関わる信号と、表示制御信号ＤＣＮＴのうち垂直方向の表示制御信号ＶＤＣＮＴとを示すタイミングチャートである。図４は、第１の映像に関わる信号と、第２の映像に関わる信号と、表示制御信号ＤＣＮＴとにより、本発明実施例1における表示装置１０３が表示する画面を簡易的に示したものである。

図３において、第１の映像信号は、上述したようにデジタル表示信号ＤＡＴＡ１と制御信号ＳＹＮＣ１から成り、ＳＹＮＣ１に含まれる信号は、垂直同期信号ＶＣＬＫ１と、水平同期信号ＨＣＬＫ１とがある。図３には示さないが、ＳＹＮＣ１にはデジタル表示信号を転送するためのドットクロックや、デジタル表示信号の有効範囲を判定するためのディスプ信号などが含まれる。ここで、第１の映像信号は、垂直同期信号ＶＣＬＫ１の周期であるフレーム周期Ｔｆ１、水平同期信号ＨＣＬＫ１の周期である水平周期Ｔｈ１の速度で出力される信号である。ここで、水平周期Ｔｈ１はｎ個の画素に対応したデジタル表示信号を含み、更にフレーム周期Ｔｆ１はｍライン分のデジタル表示信号を含むこととする。一方、第２の映像信号は、信号の構成（種類）は図３に示すように第１の映像信号と同じである。第２の映像信号においては、垂直同期信号ＶＣＬＫ２の周期であるフレーム周期Ｔｆ２、水平同期信号ＨＣＬＫ２の周期である水平周期Ｔｈ２の速度で出力される信号である。ここで、水平周期Ｔｈ２はｎ個の画素に対応したデジタル表示信号を含み、更にフレーム周期Ｔｆ２はｍライン分のデジタル表示信号を含む。ここでｍ、ｎは自然数である。また、本発明における実施例の説明では、第１の映像信号と第２の映像信号の画素数と水平ライン数が同じ場合について説明するが、異なる場合でもよい。

ここで、第１の映像信号のフレーム周期Ｔｆ１（又は水平周期Ｔｈ１）は、第２の映像信号のフレーム周期Ｔｆ２（又は水平周期Ｔｈ２）以上とする。ここでは、説明を容易にするため水平ライン数ｍを１０とし、第２の映像信号のフレーム周期Ｔｆ２（水平周期Ｔｈ２）を第１の映像信号のフレーム周期Ｔｆ１（水平周期Ｔｈ１）の２倍として説明するが、実際はこれに限定されない。また、第１の映像信号の位相と、第２の映像信号の位相は、図３に示した関係に限定されない。

また、ＶＤＣＮＴ１、ＶＤＣＮＴ２は、表示制御信号ＤＣＮＴに含まれる垂直方向の表示制御信号であり、前者は、第１の映像信号で表示装置１０３に表示する水平期間のみ表示レベルとし、その他は非表示レベルとなり、後者は、第２の映像信号で表示装置１０３に表示する水平期間のみ表示レベルとし、その他は非表示レベルとなる。図３は、例えば、ＶＤＣＮＴ信号のＨｉレベルを表示レベルとし、Ｌｏｗレベルを非表示レベルとして示しており、ＶＤＣＮＴ１は表示レベル（Ｈｉレベル）とし、ＶＤＣＮＴ２は、第４水平ラインから第７水平ラインに相当する水平期間で表示レベル（Ｈｉレベル）とし、それ以外の期間を非表示レベルとしている。

図４は、表示装置１０３が表示する画面を簡易的に示したものである。図４に示す画面の垂直方向（走査方向）の制御は、図３に示した垂直方向の表示制御信号ＶＤＣＮＴ１、ＶＤＣＮＴ２により制御され、第１〜３水平ラインと第８〜１０水平ラインは、第１の映像信号のみが表示される表示領域（単一表示領域）となり、第４〜７水平ラインは、ＶＤＣＮＴ１とＶＤＣＮＴ２が共に表示レベルであるため、第１の映像信号と第２の映像信号が表示される合成表示領域となる。一方、画面の水平方向（水平ラインに沿う方向）の制御は、表示制御信号ＤＣＮＴに含まれる水平方向の表示制御信号ＨＤＣＮＴで行う。制御信号ＨＤＣＮＴは、１水平ライン上に存在する画素のうち、第１の映像信号を表示する画素と、第２の映像信号を表示する画素とを区別する信号である。図３には、制御信号ＨＤＣＮＴは図示しないが、第１〜３、８〜１０水平ラインの単一表示領域では、全画素に第１の映像信号を表示する制御を行い、第４〜７水平ラインの合成表示領域では、第１の映像信号を表示する領域Ａと、第２の映像信号を表示する領域Ｂとを区別する制御を行う。以上のように、本発明における表示装置１０３では、表示制御信号ＤＣＮＴにより指定された領域に第２の映像信号を表示させ、それ以外の領域に第１の映像信号を表示する。

次に、図５から図１０を用いて、上述した図４ような画面を表示する場合の表示装置１０３の動作について説明する。

まず、図５、第１ＤＡ変換回路１０４と、第２ＤＡ変換回路１０５と、信号合成回路１０７の動作を示すタイミングチャートである。第１ＤＡ変換回路１０４は、第１信号源が出力する１水平ライン分のデジタル表示信号ＤＡＴＡ１を一旦記憶し、その後に１水平ライン分のアナログ表示信号ＡＮＡ１を出力する。図５おいて、第１ＤＡ変換回路１０４は、例えば１水平周期Ｔｈ１内に転送される１水平ライン分のデジタル表示信号を記憶し、次の水平周期で、その記憶したデジタル表示信号に対応するアナログ表示信号を出力する。これと同様に、第２ＤＡ変換回路１０５は、第２信号源が出力する１水平ライン分のデジタル表示信号ＤＡＴＡ２を一旦記憶し、その後に１水平ライン分のアナログ表示信号ＡＮＡ２を出力する。図５おいて、第２ＤＡ変換回路１０５は、例えば１水平周期Ｔｈ２内に転送される１水平ライン分のデジタル表示信号を記憶し、次の水平周期で、その記憶したデジタル表示信号に対応するアナログ表示信号を出力する。図５示すＤＡＴＡ１、ＤＡＴＡ２、ＡＮＡ１、及びＡＮＡ２の数字は、対応する水平ラインの番号を示す。

信号合成回路１０７は、表示制御回路１０６が出力するタイミング信号１１１に含まれる第１の映像信号の表示タイミング信号ＤＴＭ１と、タイミング信号１１２に含まれる第２の映像信号の表示タイミング信号ＤＴＭ２に基づいて、第１ＤＡ変換回路１０４と第２ＤＡ変換回路１０５が出力するアナログ表示信号ＡＮＡ１とＡＮＡ２を合成し、信号線Ｄへ印加するアナログ表示信号ＡＮＡを出力する。

ここで、表示制御回路１０６が出力する表示タイミング信号ＤＴＭ１、及びＤＴＭ２について説明する。表示制御回路１０６は、第１の映像信号と第２の映像信号のうち水平周期が短いほうの水平周期を複数の期間に時分割する。ここで、第１の映像信号と第２の映像信号の水平周期が同じ場合は、どちらか一方の映像信号の水平周期を時分割する。従って、本実施例の説明では、例えばＴｈ２よりＴｈ１が短いため、第１の映像信号の水平周期Ｔｈ１を複数の期間（ＴｈＡ、ＴｈＢ）に時分割する。そして、表示制御回路１０６は、各水平期間Ｔｈ１において時分割された期間のどちらか一方の期間ＴｈＡ（又はＴｈＢ）を、水平周期を時分割した映像信号（本実施例の説明の場合は、第１の映像信号）の表示に割り当て、その期間中は表示タイミング信号ＤＴＭ１の信号レベルを表示レベルとして出力する。図５は、例えば、ＤＴＭ１の表示レベルをＨｉレベルとし、時分割した水平期間Ｔｈ１の前半の期間を第１の映像信号の表示に割り当てた場合を示している。一方で、表示制御回路１０６は、先にＴｈ１を時分割した複数の期間のうち、第１の映像信号（水平周期を時分割した映像信号）の表示に割り当てた期間を除く期間から、第２の映像信号の水平周期Ｔｈ２内に１つの期間を選択し、第２の映像信号（水平周期を時分割していない映像信号）の表示期間として割り当て、その該当する期間を表示レベルとして第２の映像信号の表示タイミング信号ＤＴＭ２を出力する。図５では、例えば、ＤＴＭ２の表示レベルをＨｉレベルとし、第２の映像信号の表示期間を、第１の映像信号の表示期間となっていない時分割された期間の後半期間の中から、第２の水平周期Ｔｈ２内で１つ選択し、割り当てた場合を示している。

従って、信号合成回路１０７は、表示制御回路１０６が出力するタイミング信号に基づき、第１の映像信号の表示タイミング信号ＤＴＭ１が表示レベルの期間に、第１の映像信号のアナログ表示信号ＡＮＡ１を選択して、信号線Ｄに印加するアナログ信号ＡＮＡとして出力し、第２の映像信号の表示タイミング信号ＤＴＭ２が表示レベルの期間に、第２の映像信号のアナログ信号ＡＮＡ２を選択して、信号線Ｄに印加するアナログ信号ＡＮＡとして出力する。

図６は、第２の映像信号のフレーム周期Ｔｆ２が、第１の映像信号のフレーム周期Ｔｆ２の２倍の場合における、２重走査回路１０８の動作を説明するためのタイミングチャートである。以下、図６を用いて、２重走査回路の動作を説明する。ＶＤＳＰ１及びＶＤＳＰ２は、表示制御回路１０６が垂直方向の表示制御信号ＶＤＣＮＴ１及びＶＤＣＮＴ２のタイミングを参照して生成する垂直表示期間信号である。ＶＧ１、ＶＧ２、・・・、ＶＧ１０は、それぞれ対応する水平ライン（第１水平ライン、第２水平ライン、・・・、第１０水平ライン）のゲート線（Ｇ１、Ｇ２、・・・、Ｇ１０）に、２重走査回路１０８が印加するゲート線走査電圧を示す。本実施例の説明では、例えば、スイッチング素子ｓｗとしてｎ型のＭＯＳトランジスタを使用した場合を引き合いに出すが、これに限定されない。ここでは、ゲート線走査電圧ＶＧがＨｉレベルのときにスイッチング素子ｓｗがオンし、Ｌｏｗレベルのときにスイッチング素子ｓｗがオフする。

２重走査回路１０８は、第１の映像信号の表示タイミング信号ＤＴＭ１と、第２の映像信号の表示タイミング信号ＤＴＭ２との、２つのタイミングで水平ラインを走査する。まず、第１の映像信号のＤＴＭ１に基づく２重走査回路１０８の動作は、ＤＴＭ１をクロックとして、順次水平ラインを選択する。その際に、垂直表示期間信号ＶＤＳＰ１が表示レベルの場合だけ、選択した水平ラインのゲート線に選択レベルのゲート線走査電圧を印加する。ここで、２重走査回路がＤＴＭ１に基づく動作でゲート線に選択レベルのゲート線走査電圧を印加する期間は、ＤＴＭ１の表示レベルの期間に対応する。また上述したように、信号合成回路１０７はＤＴＭ１が表示レベルの期間に、第１の映像信号に対応するアナログ表示信号ＡＮＡ１を信号線Ｄに印加する。従って、ＤＴＭ１に基づき２重走査回路１０８が、ある水平ラインのゲート線に選択レベルのゲート走査電圧を印加する期間には、信号合成回路１０７から、その水平ラインに対応した第１の映像信号のアナログ表示信号ＡＮＡ１が信号線Ｄに印加される。図６では、例えば、ＶＤＳＰ1の表示レベルをＨｉレベルとし、フレーム期間Ｔｈ１にわたりＶＤＳＰ１が表示レベルであるため、全水平ライン（ここでは、第１から第１０水平ライン）に選択レベルのゲート走査電圧が印加される。次に、第２の映像信号のＤＴＭ２に基づく２重走査回路１０８の動作は、ＤＴＭ２をクロックとして、順次水平ラインを選択する。その際に、垂直表示期間信号ＶＤＳＰ２が表示レベルの場合だけ、選択した水平ラインのゲート線に選択レベルのゲート線走査電圧を印加する。ここで、２重走査回路がＤＴＭ２に基づく動作でゲート線に選択レベルのゲート線走査電圧を印加する期間は、ＤＴＭ２の表示レベルの期間に対応する。また上述したように、信号合成回路１０７はＤＴＭ２が表示レベルの期間に、第２の映像信号に対応するアナログ表示信号ＡＮＡ２を信号線Ｄに印加する。従って、ＤＴＭ２に基づき２重走査回路１０８が、ある水平ラインのゲート線に選択レベルのゲート走査電圧を印加する期間には、信号合成回路１０７から、その水平ラインに対応した第２の映像信号のアナログ表示信号ＡＮＡ２が信号線Ｄに印加される。図６では、例えば、ＶＤＳＰ２の表示レベルをＨｉレベルとし、第４から第７水平ラインの期間でＶＤＳＰ２が表示レベルであるため、第４から第７水平ラインに選択レベルのゲート線走査電圧が印加される。また、参考として図７に、第１の映像信号のフレーム周期Ｔｆ１と、第２の映像信号のフレーム周期Ｔｆ２とが同じ場合の駆動を説明するタイミングチャートを示した。

ここで、２重走査回路１０８は、シフトレジスタを基本として構成される回路でもよいし、デコーダを基本として構成される回路でもよい。シフトレジスタを基本とする回路である場合、タイミング信号１１１、１１２には、少なくとも第１及び第２の映像信号において、それぞれのフレームの先頭を規定するスタートパルスが含まれる。また、デコーダを基本として構成される回路の場合、タイミング信号１１１、１１２には、少なくとも第１及び第２の映像信号において、それぞれのフレームの先頭を規定するスタートパルス、或いは、水平ラインの位置を指定するアドレス情報が含まれる。２重走査回路１０８が、デコーダで構成される回路で、タイミング信号１１１、１１２に含まれる信号が水平ラインの位置を指定するアドレス情報を含む場合には、任意に水平ラインを選択して表示することも可能である。

次に、図８から図１０を用いて、水平表示制御回路１０９の動作と、表示装置１０３の水平方向の表示動作について説明する。

表示装置１０３の水平方向の表示動作は、水平表示制御回路１０９により制御される。表示制御信号ＤＣＮＴから表示制御回路１０６が生成する表示領域制御信号１１３は、２重走査回路１０８により選択状態となった水平ラインに属する画素の動作状態（信号書込み、又は信号非書込み）を制御する水平方向の表示領域制御信号を含む。水平表示制御回路１０９は、この水平方向の表示領域制御信号を受け、２重走査回路１０８が選択状態とした水平ラインの画素の中で、信号書込み動作を行う画素が接続される水平表示制御線ＣＴＬには、書込み可能レベルの信号を印加し、信号非書込み動作を行う画素が接続される表示領域制御線ＣＴＬには、書込み不可レベルの信号を印加する。（以下では、例えば、水平表示制御線ＣＴＬの書込み可能レベルをＨｉレベルとし、書込み不可レベルをＬｏｗレベルとし、画素１１４に含まれるスイッチ素子ｃｎｔをｎ型ＴＦＴとして説明する。）
ここで、表示装置１０３において、図４に示すように、第１の映像信号のみ（一種類の映像信号のみ）を表示する単一表示領域（例えば、本実施例の説明における第１から第３と、第８から第１０水平ライン）の画素（例えば、第ｉ水平ライン、第ｊ列の画素ＰＩＸｉｊ）の動作について、図８を用いて説明する。図８において、ゲート線走査信号ＶＧｉにより選択レベルが印加される期間ＴｈＡの間に、信号合成回路１０７は、画素ＰＩＸｉｊの第１の映像信号に対応するアナログ表示信号ＡＮＡ１ｉｊを、第ｊ列目の信号線Ｄｊに印加する。この期間、水平表示制御回路１０９は、画素ＰＩＸｉｊが接続されている水平表示制御線ＣＴＬｊにＨｉレベルを印加する。これにより、第１の映像信号に対応するＡＮＡ１ｉｊが画素ＰＩＸｉｊの液晶Ｃｌｃに印加され、表示信号に対応した実効電圧が保持される。

次に、表示装置１０３において、図４に示すように、第１の映像信号を表示する画素と第２の映像信号を表示する画素とを含む水平ラインの領域（合成表示領域、例えば、本実施例の説明における第４から第７水平ライン）において、第１の映像信号を表示する領域（図中領域Ａ）の画素（例えば、第ｓ水平ライン、第ｔ列の画素ＰＩＸｓｔ）の動作について、図９を用いて説明する。図９において、第１の映像信号のアナログ表示信号ＡＮＡ１ｓｔが信号合成回路１０７から出力され第ｔ列の信号線Ｄｔに印加される期間ＴｈＡ１に、２重走査回路１０８は第ｓ水平ラインのゲート線走査信号ＶＧｓにＨｉレベルを出力する。この期間、画素ＰＩＸｓｔは第１の映像信号を表示するため、水平表示制御回路１０９は画素ＰＩＸｓｔが接続されている第ｔ列の水平表示制御線ＣＴＬｔにＨｉレベルを印加する。これにより、第１の映像信号に対応するＡＮＡ１ｓｔが画素ＰＩＸｓｔの液晶Ｃｌｃに印加され、表示信号に対応した実効電圧が保持される。一方、第２の映像信号のアナログ表示信号ＡＮＡ２ｓｔが信号合成回路１０７から出力され第ｔ列の信号線Ｄｔに印加される期間ＴｈＢ２に、２重走査回路１０８は第ｓ水平ラインのゲート線走査信号ＶＧｓにＨｉレベルを出力する。この期間、画素ＰＩＸｓｔは第２の映像信号を表示しないため、水平表示制御回路１０９は第ｔ列の水平表示制御線ＣＴＬｔにＬｏｗレベルを印加する。これにより、期間ＴｈＢ２で第ｔ水平ラインが選択状態となっても、画素ＰＩＸｓｔに第２の映像信号のアナログ表示信号ＡＮＡ２ｓｔが印加されることなく、液晶Ｃｌｃに第１の映像信号のＡＮＡ１ｓｔに対応する実効電圧が保持される。

次に、表示装置１０３において、図４に示す合成表示領域において、第２の映像信号を表示する領域（図中領域Ｂ）の画素（例えば、第ｐ水平ライン、第ｑ列の画素ＰＩＸｐｑ）の動作について、図１０を用いて説明する。図１０において、第２の映像信号のアナログ表示信号ＡＮＡ２ｐｑが信号合成回路１０７から出力され第ｑ列の信号線Ｄｑに印加される期間ＴｈＢ１に、２重走査回路１０８は第ｐ水平ラインのゲート線走査信号ＶＧｐにＨｉレベルを出力する。この期間、画素ＰＩＸｐｑは第２の映像信号を表示するため、水平表示制御回路１０９は画素ＰＩＸｐｑが接続されている第ｑ列の水平表示制御線ＣＴＬｑにＨｉレベルを印加する。これにより、第２の映像信号に対応するＡＮＡ２ｐｑが画素ＰＩＸｐｑの液晶Ｃｌｃに印加され、表示信号に対応した実効電圧が保持される。一方、第１の映像信号のアナログ表示信号ＡＮＡ１ｐｑが信号合成回路１０７から出力され第ｑ列の信号線Ｄｑに印加される期間ＴｈＡ２に、２重走査回路１０８は第ｐ水平ラインのゲート線走査信号ＶＧｐにＨｉレベルを出力する。この期間、画素ＰＩＸｐｑは第１の映像信号を表示しないため、水平表示制御回路１０９は第ｑ列の水平表示制御線ＣＴＬｑにＬｏｗレベルを印加する。これにより、期間ＴｈＡ２で第ｑ水平ラインが選択状態となっても、画素ＰＩＸｐｑに第１の映像信号のアナログ表示信号ＡＮＡ１ｐｑが印加されることなく、液晶Ｃｌｃに第２の映像信号のＡＮＡ２ｐｑに対応する実効電圧が保持される。

また、上述の例では、合成表示領域において、ある表示信号の表示領域では、その映像信号の書込み動作を行った後で、もう一方の映像信号の書込み動作を停止するように水平表示制御回路１０９は動作する。しかし、入力される２つの映像信号のフレーム周波数が異なる場合には、合成表示領域におけるフレーム周波数が高い映像信号を表示させる表示領域においては、フレーム周波数が低い映像信号の非書込み動作は行わず、もう一方のフレーム周波数が高い映像信号を上書きさせる処理を行ってもよい。

上述したように、２つの信号源から供給される２つの映像信号と、これら２つの映像信号の表示領域を制御する信号とを入力として、本発明実施例1における表示装置１０３を用いることで、表示領域を制御する信号で任意に指定したそれぞれの領域に、該当する映像を表示することが出来る。

また、１つの信号源で表示される映像信号において、背景など静止画領域をフレーム周波数が低い背景映像信号として出力し、その他のキャラクターや文字等の動画領域の映像をフレーム周波数の高い動画映像信号として、その動画領域を指定する制御信号と共に出力することにより、本発明第１の実施の形態である表示装置１０３においては、駆動周波数を低下させることができ、低電力化が実現できる。

また、フレーム周波数の異なる２つの映像信号を入力信号源とした場合でも、２つの映像信号のフレームを同期化することなく、表示領域を制御する信号で指定した表示領域ごとに、非同期で、それぞれ対応した映像信号を表示することが出来る。また、これにより、同期化（画像合成）に必要とされたフレームメモリ（１画面分の表示データを格納可能な容量をメモリ）が不要となり、低コスト化、周辺回路面積の縮小による狭額縁化などが実現できる。

次に、本発明における表示装置および駆動方法の実施例2について、図１１を用いて説明する。図１１は、本発明における実施例2である表示装置の構成を示す概略図である。以下、図１１を用いて表示装置の構成を説明するが、実施例1である表示装置と同じ部分は同じ番号、及び記号として説明を省略する。

第１ＤＡ変換回路１０４と第２ＤＡ変換回路１０５は、図１に示すように画素アレイ１１０に対して片側のみ（上側のみ）に位置してもよいし、画素アレイ１１０に対して両側（上側と下側）の夫々に位置してもよい（図示なし）。また、第１ＤＡ変換回路１０４、第２ＤＡ変換回路１０５、信号合成回路１０７、２重走査回路１０８及び水平表示制御回路１０９の一部又は全部は、画素アレイ１１０の中、即ち、画素アレイ１１０を構成するガラス基板上に位置してもよい。また、第１ＤＡ変換回路１０４、第２ＤＡ変換回路１０５、信号合成回路１０７及び水平表示制御回路１０９の一部又は全部は、１つのＬＳＩ（信号回路）で構成されてもよいし、第２ＤＡ変換回路１０５、信号合成回路１０７及び水平表示制御回路１０９は、別々のＬＳＩで構成されてもよい。第１ＤＡ変換回路１０４と第２ＤＡ変換回路１０５がインターフェース回路を有する場合は、図１に示すように第１ＤＡ変換回路１０４と第２ＤＡ変換回路１０５は第１信号源１０１及び第２信号線１０２から直接にＤＡＴＡ１、ＳＹＮＣ１、ＤＡＴＡ２、ＳＹＮＣ２を受信し、第１ＤＡ変換回路１０４と第２ＤＡ変換回路１０５がインターフェース回路を有さない場合は、第１ＤＡ変換回路１０４と第２ＤＡ変換回路１０５は第１信号源１０１及び第２信号線１０２から表示制御回路１０６を介して間接的にＤＡＴＡ１、ＳＹＮＣ１、ＤＡＴＡ２、ＳＹＮＣ２を受信するのが好ましい。

信号合成回路１０７は、図１に示すように第１ＤＡ変換回路１０４と第２ＤＡ変換回路１０５の後段側（画素アレイ１１０側）に位置し、アナログ表示信号ＡＮＡ１とアナログ表示信号ＡＮＡ２を合成してもよいし、第１ＤＡ変換回路１０４と第２ＤＡ変換回路１０５の前段側（第１信号源１０１及び第２信号源１０２側）に位置し、デジタル表示信号ＤＡＴＡ１とデジタル表示信号ＤＡＴＡ２を合成してもよい（図示なし）。

本発明である実施例2の表示装置１１０３は、実施例1の表示装置１０３と比べて、表示信号の処理経路が異なる。表示装置１１０３において、第１データラッチ回路１１０４は、第１信号源１０１から転送される第１の映像信号であるデジタル表示信号ＤＡＴＡ１を一旦記憶し、信号合成回路１１０７にデジタル表示信号ＬＤＡＴＡ１を出力する。また、第２データラッチ回路１１０５は、第２信号源１０２から転送される第２の映像信号であるデジタル表示信号ＤＡＴＡ２を一旦記憶し、信号合成回路１１０７にデジタル表示信号ＬＤＡＴＡ２を出力する。信号合成回路１１０７は、本発明実施例1で説明した表示タイミング信号ＤＴＭ１、及びＤＴＭ２に基づき、第１データラッチ回路１１０４から入力されるデジタル表示信号ＬＤＡＴＡ１と、第２データラッチ回路１１０５から入力されるデジタル表示信号ＬＤＡＴＡ２との２つのデジタル表示信号のうち、どちらか一方を選択して、ＤＡ変換回路１１１５に出力する。ＤＡ変換回路１１１５は、信号合成回路１１０７が出力するデジタル表示信号をアナログ表示信号ＡＮＡに変換して、信号線Ｄｘに出力する。

次に表示装置１１０３の回路の動作を説明する。第１データラッチ回路１１０４は、記憶手段を少なくとも２つ有する。一方の記憶手段は、第１信号源から転送されるデジタル表示信号ＤＡＴＡ１を順次記憶する働きをし、もう一方の記憶手段は、前者の記憶手段が順次記憶した表示信号を任意の時点で記憶し、外部装置にデジタル表示信号ＬＤＡＴＡ１を出力する働きをする。従って、例えば、前者の記憶手段は１水平ラインに相当するデジタル表示信号ＤＡＴＡ１を順次記憶し、その後、次の１水平ラインの表示信号が転送される前の任意の時点で、前者に記憶されている１水平ライン分の表示信号を、後者の記憶手段が記憶しデジタル表示信号ＬＤＡＴＡ１として出力する。後者の記憶手段がＬＤＡＴＡ１を出力中に、前者の記憶手段は次の１水平ラインのデジタル表示信号ＤＡＴＡ１を、また順次記憶する。第１データラッチ回路１１０４は、この動作を繰り返す。また、第２データラッチ回路１１０５もまた記憶手段を少なくとも２つ有する。一方の記憶手段は、第２信号源から転送されるデジタル表示信号ＤＡＴＡ２を順次記憶する働きをし、もう一方の記憶手段は、前者の記憶手段が順次記憶した表示信号を任意の時点で記憶し、外部装置にデジタル表示信号ＬＤＡＴＡ２を出力する働きをする。従って、例えば、前者の記憶手段は１水平ラインに相当するデジタル表示信号ＤＡＴＡ２を順次記憶し、その後、次の１水平ラインの表示信号が転送される前の任意の時点で、前者に記憶されている１水平ライン分の表示信号を、後者の記憶手段が記憶しデジタル表示信号ＬＤＡＴＡ２として出力する。後者の記憶手段がＬＤＡＴＡ２を出力中に、前者の記憶手段は次の１水平ラインのデジタル表示信号ＤＡＴＡ２を、また順次記憶する。第２データラッチ回路１１０５も、この動作を繰り返す。信号合成回路１１０７は、表示制御回路１０６が出力する第１の映像信号の表示タイミング信号ＤＴＭ１が表示レベルの期間内に、第１データラッチ回路ＬＤＡＴＡ１を選択してＤＡ変換回路１１１５に出力し、表示制御信号１０６が出力する第２の映像信号の表示タイミング信号ＤＴＭ２が表示レベルの期間内に、第２データラッチ回路ＬＤＡＴＡ２を選択してＤＡ変換回路１１１５に出力する。ＤＡ変換回路１１１５は、信号合成回路１１０７が出力するデジタル表示信号に対応するアナログ表示信号ＡＮＡに変換し、信号線Ｄｘに印加する。

上述のように、本発明実施例1である表示装置１０３に含まれる第１ＤＡ変換回路１０４と、第２ＤＡ変換回路と、信号合成回路１０７とがアナログ表示信号ＡＮＡを生成するのと同様の働きを、本発明実施例2である表示装置１１０３に含まれる第１データラッチ回路１１０４と、第２データラッチ回路１１０５と、信号合成回路１１０７と、ＤＡ変換回路１１１５とで行うことが出来る。

従って、２つの信号源から供給される２つの映像信号と、これら２つの映像信号の表示領域を制御する信号とを入力として、本発明実施例2における表示装置１１０３を用いることで、表示領域を制御する信号で任意に指定したそれぞれの領域に、該当する映像を表示することが出来る。

また、１つの信号源で表示される映像信号において、背景など静止画領域をフレーム周波数が低い背景映像信号として出力し、その他のキャラクターや文字等の動画領域の映像をフレーム周波数の高い動画映像信号として、その動画領域を指定する制御信号と共に出力することにより、本発明第２の実施の形態である表示装置１１０３においては、駆動周波数を低下させることができ、低電力化が実現できる。

また、フレーム周波数の異なる２つの映像信号を入力信号源とした場合でも、２つの映像信号のフレームを同期化することなく、表示領域を制御する信号で指定した表示領域ごとに、非同期で、それぞれ対応した映像信号を表示することが出来る。また、これにより、同期化（画像合成）に必要とされたフレームメモリが不要となり、低コスト化、周辺回路面積の縮小による狭額縁化などが実現できる。

次に、本発明における表示装置および駆動方法の実施例3について、図１２から図１５を用いて説明する。

図１２は、本発明における実施例3である表示装置の構成を示す概略図である。以下、図１２を用いて表示装置の構成を説明するが、実施例1である表示装置と同じ部分は同じ番号、及び記号として説明を省略する。

本発明である実施例3の表示装置１２０３は、各信号源からアナログ表示信号ＡＮＡを生成するまでの方法や、２重走査回路１０８による垂直方向の表示領域の制御方法に関しては、実施例1の表示装置１０３と同じであるが、水平方向の表示領域の制御方法が異なる。また、水平方向の表示領域の制御方法が異なることに伴い画素アレイ１２１０の構成と、画素１２１４も異なる。

まず、画素アレイ１２１０は、水平方向にｎ個（ｎは自然数）、垂直方向にｍ個（ｍは自然数）マトリックス状に配列された画素１２１４と、画素列へ表示信号を供給するためｎ本配置された信号線Ｄ１、Ｄ２、・・・、Ｄｎと、画素列にコモン電極電圧を供給するためにｎ本配置されたコモン線ＣＯＭ１、ＣＯＭ２、・・・、ＣＯＭｎと、マトリックス状に配置された画素のうち、水平方向のｎ個の画素（以下１水平ラインと呼ぶ）を選択するためにｍ本配置されたゲート線Ｇ１、Ｇ２、・・・、Ｇｍとから成る。

この画素アレイ１２１０に含まれる画素１２１４の構成について説明する。画素１２１４は、１つのスイッチング素子ｓｗと、液晶容量Ｃｌｃと、保持容量Ｃｓｔとからなる。ここでは、スイッチング素子ｓｗとしてｎ型の薄膜トランジスタ（ＴＦＴ）を引き合いに出して説明するが、スイッチング素子はこれに限定されるものではない。図においてスイッチング素子ｓｗは、ゲート端子がゲート線Ｇｙに接続され、ドレイン端子（又はソース端子）が信号線Ｄｘに接続され、ソース端子（又はドレイン端子）が液晶容量Ｃｌｃ、及び保持容量Ｃｓｔに信号電圧を印加する画素電極に接続される。液晶容量Ｃｌｃ、及び保持容量Ｃｓｔのもう一方の電極であるコモン電極ＣＯＭは、コモン線ＣＯＭｘに接続され、コモン電極電圧Ｖｃｏｍが印加される。画素１２１４において、スイッチング素子ｓｗがオン状態の場合には、信号線Ｄｘに印加されているアナログ表示信号が画素電極に印加される。また、スイッチング素子ｓｗがオフ状態の場合、画素電極とコモン電極ＣＯＭとの電位差が液晶容量Ｃｌｃ、及び保持容量Ｃｓｔに保持される。

一方、図１２に示す本発明第３の実施の形態における表示装置１２０３の構成において、水平方向の表示領域の制御を行う回路は、水平表示制御回路１２１５とコモン駆動回路１２０９である。水平表示制御回路１２１５は、表示制御回路１０６が出力する表示領域制御信号１１３に含まれる水平方向の表示領域制御信号に基づいて、信号合成回路１０７が出力したアナログ表示信号ＡＮＡか、書込み不可レベルのどちらか一方を選択して信号線Ｄｘに印加する。また、コモン駆動回路１２０９も、表示制御回路１０６が出力する表示領域制御信号１１３に含まれる水平方向の表示領域制御信号に基づいて、書込み可能レベルのコモン電極電圧Ｖｃｏｍと書込み不可レベルのコモン電極電圧Ｖｃｏｍ＿ｎのどちらか一方の電圧を選択してコモン線ＣＯＭｘに印加する。

以下に、図４に示す表示装置１２０３の表示画面の簡易図と、図１３から図１５に示す各表示領域における画素１２１４の駆動電圧のタイミングチャートにより、水平方向の表示領域制御の方法について説明する。

表示装置１２０３において、図４に示すように、第１の映像信号のみ（一種類の映像信号のみ）を表示する単一表示領域（例えば、本実施例の説明における第１から第３と、第８から第１０水平ライン）の画素（例えば、第ｉ水平ライン、第ｊ列の画素ＰＩＸｉｊ）の動作について、図１３を用いて説明する。表示制御回路１０６は、第ｉ水平ラインが第１の映像信号のみを表示する単一表示領域であるため、第１の映像信号を表示する期間ＴｈＡの間、コモン駆動回路１２０９が、書込み可能レベルのコモン電極電圧Ｖｃｏｍを選択しコモン線ＣＯＭに印加するように、また、水平表示制御回路１２１５が、信号合成回路１０７の出力するアナログ表示信号ＡＮＡを選択し信号線Ｄに出力するように、表示領域制御信号１１３に含まれる水平方向の表示領域制御信号を生成して出力する。そのため、図１３において、期間ＴｈＡの間に、ゲート線走査信号ＶＧｉにより第ｉ水平ラインのゲート線に選択レベルが印加され、同じ期間内に信号合成回路１０７が出力した画素ＰＩＸｉｊの第１の映像信号に対応するアナログ表示信号ＡＮＡ１ｉｊを水平表示制御回路１２１５が選択して第ｊ列目の信号線Ｄｊに出力し、コモン駆動回路１２０９が書込み可能レベルのコモン電極電圧Ｖｃｏｍを選択して第ｊ列目のコモン線ＣＯＭｊに出力する。ここで、例えば、ゲート線走査信号ＶＧの選択レベルは、画素１２１４のスイッチング素子がｎ型のＴＦＴである場合、ＤＡ変換回路が出力するアナログ表示信号の中で最も高電位な電圧レベルよりも、スイッチング素子ｓｗの閾値電圧Ｖｔｈ以上高い電位レベルである。これは、選択レベル印加時に、画素に含まれるスイッチング素子ｓｗがオン状態となり、信号線Ｄから転送されるアナログ表示信号ＡＮＡを液晶容量Ｃｌｃの画素電極に印加するためである。これにより、画素ＰＩＸｉｊの画素電極ＶＳｉｊにアナログ表示信号ＡＮＡ１ｉｊが印加され、コモン電極ＣＯＭｉｊにはコモン電極電圧Ｖｃｏｍが印加され、表示信号に対応した実効電圧ＶＬＣＤｉｊが液晶容量Ｃｌｃ及び保持容量Ｃｓｔに保持される。

次に、表示装置１２０３において、図４に示すように、第１の映像信号を表示する画素と第２の映像信号を表示する画素とを含む水平ラインの領域（合成表示領域、例えば、本実施例の説明における第４から第７水平ライン）において、第１の映像信号を表示する領域（図中領域Ａ）の画素（例えば、第ｓ水平ライン、第ｔ列の画素ＰＩＸｓｔ）の動作について、図１４を用いて説明する。表示制御回路１０６は、画素ＰＩＸｓｔが第１の映像信号を表示する画素であるため、第１の映像信号を表示する期間ＴｈＡ１の間に、コモン駆動回路１２０９が、書込み可能レベルのコモン電極電圧Ｖｃｏｍを選択し第ｔ列のコモン線ＣＯＭｔに印加するように、また、水平表示制御回路１２１５が、信号合成回路１０７の出力する第１の映像信号に対応したアナログ表示信号ＡＮＡ１ｓｔを選択し、第ｔ列の信号線Ｄｔに出力するようにし、また一方で第２の映像信号を表示する期間ＴｈＢ２の間に、コモン駆動回路１２０９が書込み不可レベルのコモン電極電圧Ｖｃｏｍ＿ｎを選択し、第ｔ列のコモン線ＣＯＭｔに印加するように、また、水平表示制御回路１２１５が書込み不可レベルを選択し、第ｔ列の信号線Ｄｔに出力するように、表示領域制御信号１１３に含まれる水平方向の表示領域制御信号を生成して出力する。そのため、図１４において、期間ＴｈＡ１の間に、ゲート線走査信号ＶＧｓにより第ｓ水平ラインのゲート線に選択レベルが印加され、同じ期間内に信号合成回路１０７が出力した画素ＰＩＸｓｔの第１の映像信号に対応するアナログ表示信号ＡＮＡ１ｓｔを水平表示制御回路１２１５が選択し、第ｔ列目の信号線Ｄｔに出力し、コモン駆動回路１２０９は書込み可能レベルのコモン電極電圧Ｖｃｏｍを第ｔ列目のコモン線ＣＯＭｔに出力する。これにより、画素ＰＩＸｓｔの画素電極ＶＳｓｔにアナログ表示信号ＡＮＡ１ｓｔが印加され、コモン電極ＣＯＭｓｔには書込み可能レベルのコモン電極電圧Ｖｃｏｍｔが印加され、表示信号に対応した実効電圧ＶＬＣＤ１ｓｔが液晶容量Ｃｌｃ及び保持容量Ｃｓｔに保持される。一方、第２の映像信号を表示する期間ＴｈＢ２の間に、ゲート線走査信号ＶＧｓにより第ｓ水平ラインのゲート線に選択レベルが印加され、同じ期間内に水平表示制御回路１２１５は書込み不可レベルＶＤ＿ｎを選択し第ｔ列目の信号線Ｄｔに出力し、コモン駆動回路１２０９も書込み不可レベルのコモン電極電圧Ｖｃｏｍ＿ｎを第ｔ列目のコモン線ＣＯＭｔに出力する。ここで、例えば、水平表示制御回路１２０９が選択する書込み不可レベルＶＤ＿ｎの電圧レベルは、ゲート走査信号ＶＧの選択レベル以上とする。また、ここで、例えば、コモン駆動回路１２１５が選択する書込み不可レベルＶｃｏｍ＿ｎの電圧レベルは、コモン電極電圧変動後の画素電極電位ＶＳｓｔ’がゲート走査信号ＶＧの選択レベル以上となるように設定する。これにより、期間ＴｈＢ２においても画素ＰＩＸｓｔのスイッチング素子ｓｗはオフ状態となり、画素ＰＩＸｓｔには期間ＴｈＡ１で書込れた実効電圧ＶＬＣＤ１ｓｔが保持される。

次に、表示装置１２０３において、図４に示すように、第１の映像信号を表示する画素と第２の映像信号を表示する画素とを含む水平ラインの領域（合成表示領域、例えば、本実施例の説明における第４から第７水平ライン）において、第２の映像信号を表示する領域（図中領域Ｂ）の画素（例えば、第ｐ水平ライン、第ｑ列の画素ＰＩＸｐｑ）の動作について、図１５を用いて説明する。表示制御回路１０６は、画素ＰＩＸｐｑが第２の映像信号を表示する画素であるため、第２の映像信号を表示する期間ＴｈＢ１の間に、コモン駆動回路１２０９が、書込み可能レベルのコモン電極電圧Ｖｃｏｍを選択し第ｑ列のコモン線ＣＯＭｑに印加するように、また、水平表示制御回路１２１５が、信号合成回路１０７の出力する第２の映像信号に対応したアナログ表示信号ＡＮＡ２ｐｑを選択し、第ｑ列の信号線Ｄｑに出力するようにし、また一方で第１の映像信号を表示する期間ＴｈＡ２の間に、コモン駆動回路１２０９が書込み不可レベルのコモン電極電圧Ｖｃｏｍ＿ｎを選択し、第ｑ列のコモン線ＣＯＭｑに印加するように、また、水平表示制御回路１２１５が書込み不可レベルを選択し、第ｑ列の信号線Ｄｔに出力するように、表示領域制御信号１１３に含まれる水平方向の表示領域制御信号を生成して出力する。そのため、図１５において、期間ＴｈＢ１の間に、ゲート線走査信号ＶＧｐにより第ｐ水平ラインのゲート線に選択レベルが印加され、同じ期間内に信号合成回路１０７が出力した画素ＰＩＸｐｑの第２の映像信号に対応するアナログ表示信号ＡＮＡ２ｐｑを水平表示制御回路１２１５が選択し、第ｑ列目の信号線Ｄｑに出力し、コモン駆動回路１２０９は書込み可能レベルのコモン電極電圧Ｖｃｏｍを第ｑ列目のコモン線ＣＯＭｑに出力する。これにより、画素ＰＩＸｐｑの画素電極ＶＳｐｑにアナログ表示信号ＡＮＡ２ｐｑが印加され、コモン電極ＣＯＭｐｑには書込み可能レベルのコモン電極電圧Ｖｃｏｍｑが印加され、表示信号に対応した実効電圧ＶＬＣＤ２ｐｑが液晶容量Ｃｌｃ及び保持容量Ｃｓｔに保持される。一方、第１の映像信号を表示する期間ＴｈＡ２の間に、ゲート線走査信号ＶＧｐにより第ｐ水平ラインのゲート線に選択レベルが印加され、同じ期間内に水平表示制御回路１２１５は書込み不可レベルＶＤ＿ｎを選択し第ｑ列目の信号線Ｄｑに出力し、コモン駆動回路１２０９も書込み不可レベルのコモン電極電圧Ｖｃｏｍ＿ｎを第ｑ列目のコモン線ＣＯＭｑに出力する。これにより、期間ＴｈＡ２においても画素ＰＩＸｐｑのスイッチング素子ｓｗはオフ状態となり、画素ＰＩＸｐｑには期間ＴｈＢ１で書込れた実効電圧ＶＬＣＤ２ｐｑが保持される。

また、上述の例では、合成表示領域において、ある表示信号の表示領域では、その映像信号の書込み動作を行った後で、もう一方の映像信号の書込み動作を停止するように水平表示制御回路１２０９とコモン駆動回路１２１５は動作する。しかし、入力される２つの映像信号のフレーム周波数が異なる場合には、合成表示領域におけるフレーム周波数が高い映像信号を表示させる表示領域においては、フレーム周波数が低い映像信号の非書込み動作は行わず、もう一方のフレーム周波数が高い映像信号を上書きさせる処理を行ってもよい。

上述したように、２つの信号源から供給される２つの映像信号と、これら２つの映像信号の表示領域を制御する信号とを入力として、本発明実施例3における表示装置１２０３を用いることで、表示領域を制御する信号で任意に指定したそれぞれの領域に、該当する映像を表示することが出来る。

また、１つの信号源で表示される映像信号において、背景など静止画領域をフレーム周波数が低い背景映像信号として出力し、その他のキャラクターや文字等の動画領域の映像をフレーム周波数の高い動画映像信号として、その動画領域を指定する制御信号と共に出力することにより、本発明第３の実施の形態である表示装置１２０３においては、駆動周波数を低下させることができ、低電力化が実現できる。

また、本発明第３の実施の形態である表示装置１２０３に含まれる第１ＤＡ変換回路１０４、第２ＤＡ変換回路１０５、信号合成回路１０７を、本発明第２の実施の形態である表示装置１１０３のように、第１データラッチ回路１１０４、第２データラッチ回路１１０５、信号合成回路１１０７、ＤＡ変換回路１１１５に置換しても、上述と同様の効果が得られる。

本発明の実施例による表示装置及び駆動方法を使用することで、２つの信号源から供給される２つの映像信号と、これら２つの映像信号の表示領域を制御する信号とを入力とした場合に、表示領域を制御する信号で任意に指定したそれぞれの領域に、該当する映像を表示することが出来る。言い換えれば、任意の領域を選択して、その領域に任意の映像を表示することが可能になる。また、１つの信号源で表示される映像信号において、背景など静止画領域をフレーム周波数が低い背景映像信号として出力し、その他のキャラクターや文字等の動画領域の映像をフレーム周波数の高い動画映像信号として、その動画領域を指定する制御信号と共に出力することにより、駆動周波数を低下させることができ、消費電力を抑えた表示装置が実現できる。また、フレーム周波数の異なる２つの映像信号を入力信号源とした場合でも、２つの映像信号のフレームを同期化することなく、表示領域を制御する信号で指定した表示領域ごとに、非同期で、それぞれ対応した映像信号を表示することが出来る。これにより、同期化（画像合成）に必要とされたフレームメモリが不要となり、低コスト化、周辺回路面積の縮小による狭額縁化を実現する表示装置が得られる。

本発明は、信号源の異なる複数の映像を１画面上に表示する表示装置に適用できる。

実施例1における表示装置の構成を示す概略図実施例1における画素の構成図実施例1における映像信号と表示制御信号のタイミングチャート実施例1における映像信号と表示制御信号による表示装置の表示画面実施例1におけるＤＡ変換回路と信号合成回路のタイミングチャート実施例1における２重走査回路のタイミングチャート実施例1における２重走査回路のタイミングチャート実施例1における各表示領域での画素の駆動のタイミングチャート実施例1における各表示領域での画素の駆動のタイミングチャート実施例1における各表示領域での画素の駆動のタイミングチャート実施例2における表示装置の構成を示す概略図実施例3における表示装置の構成を示す概略図実施例3における各表示領域での画素の駆動のタイミングチャート実施例3における各表示領域での画素の駆動のタイミングチャート実施例3における各表示領域での画素の駆動のタイミングチャート

符号の説明

１０１第１信号源
１０２第２信号源
１０３表示装置
１０４第１ＤＡ変換回路
１０５第２ＤＡ変換回路
１０６表示制御回路
１０７信号合成回路
１０８２重走査回路
１０９水平表示制御回路
１１０画素アレイ
１１１第１の映像信号のタイミング信号
１１２第２の映像信号のタイミング信号
１１３表示領域制御信号
１１４画素
１１０３表示装置
１１０４第１データラッチ回路
１１０５第２データラッチ回路
１１０７信号合成回路
１１１５ＤＡ変換回路
１２０３表示装置
１２０９コモン駆動回路
１２１０画素アレイ
１２１４画素
１２１５水平表示制御回路

Claims

互いに交差する複数本の信号線と複数本のゲート線とその交差部に対応して配置された画素を有する画素アレイと、
前記ゲート線に選択電圧を印加する走査回路と、
前記選択電圧が印加された前記ゲート線に接続される画素に対応した表示信号を前記信号線に出力する信号回路とを有する表示装置において、
前記信号線に沿って前記画素アレイに配置された複数本の水平表示制御線と、
前記ゲート線に接続された各画素における前記表示信号の書換えを制御する書換え選択信号を前記水平表示制御線に出力する水平表示制御回路とを有し、
前記画素は、前記ゲート線からの前記選択電圧によって制御される第１のスイッチング素子と前記水平表示制御線からの前記書換え選択信号によって制御される第２のスイッチング素子とを有し、
前記水平表示制御回路は、前記第１のスイッチング素子がオン状態となった複数の画素のうち、前記表示信号の書換えを行わない画素に対して前記画素に含まれる前記第２のスイッチング素子をオフ状態とし、前記表示信号の書換えを行う画素に対して前記画素に含まれる前記第２のスイッチング素子を前記書換え選択信号によってオン状態とすることを特徴とする表示装置。
互いに交差する複数本の信号線と複数本のゲート線と、前記ゲート線と交差しかつ前記信号線に沿って配置された複数のコモン線と、その交差部に対応して配置された画素であって液晶セルと前記液晶セルに対応する補償容量とゲートが前記ゲート線に接続されドレインが前記信号線に接続されソースが前記液晶セル及び前記補償容量の画素電極に接続されたｎ型ＴＦＴ素子とを有し前記液晶セル及び前記補償容量のコモン電極が前記コモン線に接続された画素を有する画素アレイと、
前記ゲート線に選択電圧を印加する走査回路と、
前記ゲート線により前記選択電圧を印加された前記画素に対応する表示信号を生成する信号回路とを有する表示装置において、
前記ゲート線に前記選択電圧が印加された複数の画素のうち、前記表示信号を書換える画素に対応する前記信号線に前記信号回路が生成した前記画素に対応する表示信号を出力し、前記表示信号を書換えない画素に対応する前記信号線に前記選択電圧から前記ＴＦＴ素子の閾値電圧だけ低い電位よりも高い電位を出力する水平表示制御回路と、
前記ゲート線に前記選択電圧が印加された複数の画素のうち、前記表示信号を書換える画素に対応する前記コモン線に前記信号回路が出力する前記表示信号の基準電位となるコモン電極電圧を出力し、前記表示信号を書換えない画素に対応するコモン線に前記画素の画素電極電位が前記選択電圧から前記ＴＦＴ素子の閾値電圧だけ低い電位よりも高い電位となるように前記コモン線に電圧を印加するコモン駆動回路とを有し、
前記水平表示制御回路は、前記ゲート線に選択電圧が印加された複数の画素のうち、前記表示信号を書換える画素の前記ＴＦＴ素子をオン状態とし、前記表示信号を書換えない画素の前記ＴＦＴ素子をオフ状態とすることを特徴とする表示装置。
互いに交差する複数本の信号線と複数本のゲート線と、前記ゲート線と交差しかつ前記信号線に沿って配置された複数のコモン線と、その交差部に対応して配置された画素であって液晶セルと前記液晶セルに対応する補償容量とゲートが前記ゲート線に接続されドレインが前記信号線に接続されソースが前記液晶セル及び前記補償容量の画素電極に接続されたｐ型ＴＦＴ素子とを有し前記液晶セル及び前記補償容量のコモン電極が前記コモン線に接続された画素を有する画素アレイと、
前記ゲート線に選択電圧を印加する走査回路と、
前記ゲート線により前記選択電圧を印加された前記画素に対応する表示信号を生成する信号回路とを有する表示装置において、
前記ゲート線に前記選択電圧が印加された複数の画素のうち前記表示信号を書換える画素に対応する前記信号線に、前記信号回路が生成した前記画素に対応する表示信号を出力し、前記表示信号を書換えない画素に対応する前記信号線に、前記選択電圧から前記ＴＦＴ素子の閾値電圧だけ高い電位よりも低い電位を出力する水平表示制御回路と、
前記ゲート線に前記選択電圧が印加された複数の画素のうち前記表示信号を書換える画素に対応する前記コモン線に、前記信号回路が出力する前記表示信号の基準電位となるコモン電極電圧を出力し、前記表示信号を書換えない画素に対応するコモン線に、前記画素の画素電極電位が前記選択電圧から前記ＴＦＴ素子の閾値電圧だけ高い電位よりも低い電位となるように前記コモン線に電圧を印加するコモン駆動回路とを有し、
前記水平表示制御回路は、前記ゲート線に選択電圧が印加された複数の画素のうち、前記表示信号を書換える画素の前記ＴＦＴ素子をオン状態とし、前記表示信号を書換えない画素の前記ＴＦＴ素子をオフ状態とすることを特徴とする表示装置。
信号源の異なる第１の表示信号と第２の表示信号の表示領域及び前記第１の表示信号並びに第２の表示信号の表示タイミングを制御する表示制御回路を有し、
前記信号回路は、前記第１の表示信号をアナログの第１の表示信号へ変換する第１のＤＡ変換回路と、前記第２の表示信号をアナログの第２の表示信号へ変換する第２のＤＡ変換回路と、前記第１のＤＡ変換回路からの前記第１の表示信号と前記第２のＤＡ変換回路からの前記第２の表示信号を合成する信号合成回路を有し、
前記走査回路は、前記表示制御回路が出力する制御信号に基づき、前記第１の表示信号の第１の走査周波数で前記ゲート線に前記選択電圧を印加すると共に、前記第２の表示信号の第２の走査周波数で前記ゲート線に選択電圧を印加することを特徴とする請求項１〜３の何れかに記載の表示装置。
信号源の異なる第１の表示信号と第２の表示信号の表示領域及び前記第１の表示信号並びに第２の表示信号の表示タイミングを制御する表示制御回路を有し、
前記信号回路は、前記第１の表示信号をラッチする第１のラッチ回路と、前記第２の表示信号をラッチする第２のラッチ回路と、前記第１のラッチ回路からの前記第１の表示信号と前記第２のラッチ回路からの前記第２の表示信号を合成する信号合成回路と、合成された前記表示信号をアナログの表示信号へ変換するＤＡ変換回路を有し、
前記走査回路は、前記表示制御回路が出力する制御信号に基づき、前記第１の表示信号の第１の走査周波数で前記ゲート線に前記選択電圧を印加すると共に、前記第２の表示信号の第２の走査周波数で前記ゲート線に前記選択電圧を印加することを特徴とする請求項１〜３の何れかに記載の表示装置。
前記表示制御回路は、前記第１の表示信号の第１の水平周期と前記第２の表示信号の第２の水平周期のうち短い方の水平周期を時分割し、前記時分割して得た複数の期間期間のうちの少なくとも１つの期間を、前記走査回路が前記第１の表示信号の前記第１の走査周波数で前記ゲート線を走査する場合に前記ゲート線に前記選択電圧を印加する第１の期間として割り当て、前記時分割して得た複数の期間期間のうち少なくとも他の１つの期間を、前記走査回路が前記第２の映像信号の前記第２の走査周波数で前記ゲート線を走査する場合に前記ゲート線に前記選択電圧を印加する第２の期間として割り当てることを特徴とする請求項４又は５に記載の表示装置。
前記走査回路は、前記表示制御回路が出力する垂直表示期間信号により、前記第１の走査周波数及び前記第２の走査周波数で前記選択電圧を印加する前記ゲート線を選択し、
前記水平表示制御回路は、前記表示制御回路の出力する水平方向の表示領域制御信号に基づき、前記走査回路が前記選択電圧を印加した前記ゲート線に接続される前記画素のうち前記第１の表示信号を書込む前記画素又は前記第２の表示信号を書込む前記画素を選択し、
前記画素アレイの第１の領域は、前記第１の表示信号を表示し、
前記画素アレイの第２の領域は、前記第２の表示信号を表示することを特徴とする請求項６に記載の表示装置。
前記走査回路と前記信号回路と前記水平表示制御回路と前記表示制御回路のうち少なくとも１つは、前記画素アレイと同一基板上に形成されることを特徴とする請求項４又は５に記載の表示装置。
マトリックス状に配置された複数の画素を有する画素アレイと、外部からの表示信号を前記アレイの画素へ出力する信号回路と、前記表示信号を出力すべき画素行を選択する走査回路とを備えた表示装置において、
前記表示信号を出力すべき画素列を選択する水平表示制御回路を備えたことを特徴とする表示装置。
前記外部からの表示信号は、信号源の異なる複数の表示信号の夫々を含み、
前記表示制御回路は、前記信号源の異なる複数の表示信号のうちの一部の表示信号を更新する場合に、前記一部の表示信号に対応する前記画素列を選択し、前記他の表示信号に対応する前記画素列を非選択にすることを特徴とする請求項９に記載の表示装置。
前記信号回路は、前記信号源の異なる複数の表示信号の夫々を、画素行分まとめて時分割で前記画疎アレイの画素へ出力することを特徴とする請求項１０に記載の表示装置。
前記信号源の異なる複数の表示信号は互いに、水平同期信号の周期と垂直同期信号の周期少なくとも１つが異なり、
前記走査回路は、前記信号源の異なる複数の表示信号の夫々の前記水平同期信号の周期及び前記垂直同期信号の周期で、前記画素行を選択することを特徴とする請求項１１に記載の表示装置。