JP2005086301A - 画像信号処理回路及び携帯端末装置 - Google Patents

Abstract

【課題】ＴＶ映像表示機能付き携帯端末装置において、消費電力を削減する。
【解決手段】ＴＶ映像信号の奇数フィールド期間においてＡ／Ｄ１６ｄにてデジタル信号に変換して第１ＲＡＭ１６ａに記憶する。偶数フィールドにおいて第１ＲＡＭ１６ａからフィールドデータを読み出してＬＣＤコントローラ１８、ＬＣＤパネル２０に供給して表示する。偶数フィールドにおいてＡ／Ｄ１６ｄをスタンバイ状態に移行させ、スタンバイ状態からの復帰開始時間をＡ／Ｄ１６ｄの機能ブロック毎に変化させる。
【選択図】図１

Description

本発明は画像信号処理回路及び携帯端末装置に関し、特にテレビ映像信号を入力して携帯端末用表示装置に出力するための技術に関する。

従来より、携帯電話機やＰＤＡ（Personal Digital Assistant）等の携帯端末装置にテレビ映像信号を受信するＴＶチューナを内蔵し、携帯端末装置の表示装置にテレビ映像を表示してユーザが視聴できる技術が知られている。

図１１には、ＴＶ映像を表示できる携帯電話機の全体構成が示されている。携帯電話機１は、携帯電話部５の他、ＴＶアンテナ１０、ＴＶ映像信号を受信するチューナモジュール１２、チューナモジュール１２にて受信したＴＶ映像信号からＲ信号、Ｇ信号、Ｂ信号を分離抽出するＲ、Ｇ、Ｂデコーダ１４、Ｒ、Ｇ、Ｂ各信号をアナログデジタルコンバータにてデジタル信号に変換して各種処理を行いメモリに記憶するＬＳＩ処理チップ１６、表示装置としての液晶パネル（ＬＣＤパネル）２０、及びＬＣＤパネル２０にＴＶ映像信号を供給するＬＣＤコントローラ（ＬＣＤドライバ）１８を含んで構成される。ＬＣＤパネル２０は、例えばＱＶＧＡ（２４０×３２０）あるいはＶＧＡ（４８０×６４０）の解像度を有する。ＬＳＩ処理チップ１６には、２つのＲＡＭが設けられ、これらがＴＶ映像信号データを構成する各フィールドデータを記憶するフィールドメモリとして機能する。ＬＳＩ処理チップ１６のＲＡＭに記憶され、読み出されたＴＶ映像信号データはＬＣＤコントローラ１８のＲＡＭに一旦記憶され、ＬＣＤパネル２０に供給される。したがって、ＴＶ映像信号データを記憶するＲＡＭとしては、ＬＳＩ処理チップ１６内の２個のＲＡＭと、ＬＣＤコントローラ１８内の１個のＲＡＭが存在する。

図１２には、図１１におけるＬＳＩ処理チップ１６と、ＬＣＤコントローラ１８におけるメモリ構成が模式的に示されている。ＬＳＩ処理チップ１６は２つのＲＡＭ１６ａ、１６ｂ及びアナログデジタルコンバータＡ／Ｄ１６ｄを有し、ＬＣＤコントローラ１８は１個のＲＡＭ１８ａを有する。ＲＡＭ１６ａを第１ＲＡＭ、ＲＡＭ１６ｂを第２ＲＡＭ、ＲＡＭ１８ａを第３ＲＡＭと便宜上称する。

Ｒ，Ｇ，Ｂデコーダ１４からのＴＶ映像信号はＡ／Ｄ１６ｄにてデジタル信号に変換された後、第１ＲＡＭ１６ａ及び第２ＲＡＭ１６ｂに交互に書込まれる。ＬＣＤコントローラ１８は、２個のＲＡＭ１６ａ、１６ｂのうち、データが書込まれていないＲＡＭからデータを読み出して第３ＲＡＭ１８ａに書込み、ＬＣＤパネル２０に表示する。

以下、図１３のタイミングチャートを用いて各ＲＡＭの動作をより詳細に説明する。

図１３（ａ）は同期検出器で検出されるＴＶ映像信号の垂直同期信号Ｖｓｙｎｃの信号波形である。周知の如く、ＴＶの１画面は奇数フィールド（ＯＤＤ）及び偶数フィールド（ＥＶＥＶ）から構成され、図では第１フレームを構成する第１奇数フィールド（ＯＤＤ１）、第１偶数フィールド（ＥＶＥＮ１）、第２フレームを構成する第２奇数フィールド（ＯＤＤ２）、第２偶数フィールド（ＥＶＥＮ２）、第３フレームを構成する第３奇数フィールド（ＯＤＤ３）が示されている。

図１３（ｂ）、図１３（ｃ）、はそれぞれ第１ＲＡＭ１６ａ及び第２ＲＡＭ１６ｂの書込（ライト）と読み出し（リード）のタイミングである。また、図１３（ｄ）は第３ＲＡＭ１８ａの書込タイミングである。ＯＤＤ１の期間において、第１ＲＡＭ１６ａにＯＤＤ１のフィールドデータを第１ＲＡＭ１６ａに書込み（図ではライトＯ１）、ＯＤＤ１の前のフィールド期間であるＥＶＥＶ０のときに第２ＲＡＭ１６ｂに既に書込まれていたＥＶＥＮ０のフィールドデータを第２ＲＡＭ１６ｂから読み出す（図ではリードＥ０）。なお、図において「ライトＯ１」における「Ｏ」はＯＤＤフレームであることを示し、「１」は１番目のフィールドであることを示す。ＯＤＤ１に続くＥＶＥＮ１のフィールド期間においては、第１ＲＡＭ１６ａからＯＤＤ１のフィールドデータを読み出すとともに、第２ＲＡＭ１６ｂにＥＶＥＮ１のフィールドデータを書込む。第１ＲＡＭ１６ａから読み出されたＯＤＤ１のフィールドデータは第３ＲＡＭ１８ａに書込まれる。

ＥＶＥＮ１に続くＯＤＤ２のフィールド期間においては、ＯＤＤ２のフィールドデータは第１ＲＡＭ１６ａに書込まれ、第２ＲＡＭ１６ｂからはＥＶＥＮ１のフィールドデータが読み出されて第３ＲＡＭ１８ａに書込まれる。ＯＤＤ２に続くＥＶＥＮ２のフィールド期間においては、ＥＶＥＮ２のフィールドデータが第２ＲＡＭ１６ｂに書込まれ、第１ＲＡＭ１６ａからはＯＤＤ２のフィールドデータが読み出されて第３ＲＡＭ１８ａに書込まれる。

このように、各フィールド期間において第１ＲＡＭ１６ａ、第２ＲＡＭ１６ｂへの書込と読み出しが交互に行われてＯＤＤとＥＶＥＮの各フィールドデータが順次第３ＲＡＭ１８ａに書込まれ、さらにＬＣＤパネル２０に供給される。従って、図１３（ｅ）に示されるように、ＬＣＤパネル２０には１フィールド期間だけ遅れて第１フレーム、第２フレーム、・・・と順次ＴＶ画面が表示される。

下記に示す従来技術には、ＴＶ映像信号を受信して視聴できる携帯電話やＡ／Ｄが開示されている。

特開２００３−１１１００４号公報 特開平１０−５６３８３号公報 特開平１０−１５４９３７号公報

このように、ＬＳＩ処理チップ１６内のＡ／Ｄ１６ｄにてＴＶ映像信号をデジタル信号に変換してＬＣＤパネル２０にＴＶ画像を表示しているが、Ａ／Ｄ１６ｄはアナログ部を含んでいるため多くの消費電力を必要とし、これが携帯端末装置全体の消費電力を増大させる一因となっている。

そこで、ＬＳＩ処理チップ１６での消費電力を低減するために、ＬＳＩ処理チップ１６をパーソナルコンピュータＰＣ等で周知となっているスタンバイ状態（あるいはスタンバイモード）に移行させることで消費電力を抑えることも提案されているが、スタンバイモードから通常の動作状態に復帰させるまでに時間を要するため、円滑なＴＶ画像の表示が困難となる。

本発明の目的は、スタンバイ状態を用いることで消費電力の低減を図るとともに、スタンバイ状態から迅速に通常の動作状態に復帰させることができる回路及び装置を提供することにある。

本発明は、ＴＶ映像信号を処理して表示装置に表示するための画像信号処理回路であって、前記ＴＶ映像信号をデジタル信号に変換するアナログ／デジタル変換部と、前記デジタル信号に変換されたＴＶ映像信号のうちの奇数フィールドデータを記憶する記憶部と、前記記憶部へのデータの書込み及び読出しを制御する制御部であって、前記ＴＶ映像信号の垂直同期信号で規定される奇数フィールド期間において前記記憶部に奇数フィールドデータを書込み、かつ、前記奇数フィールド期間に続く偶数フィールド期間において前記記憶部から前記奇数フィールドデータを読み出して前記表示装置側に出力する第１制御部と、前記偶数フィールド期間において前記アナログ／デジタル変換部を動作状態からスタンバイ状態に移行させる第２制御部とを有する。

アナログ／デジタル変換部でデジタル信号に変換された奇数フィールドデータは該奇数フィールド期間において記憶部に書込まれ、偶数フィールドにおいては書き込まれないのでこの偶数フィールドにおいてはアナログ／デジタル変換部を動作させる必要がない。そこで、この期間においてアナログデジタル変換部を動作状態からスタンバイ状態に移行させることでアナログデジタル変換部での電力消費を抑制する。

本発明において、前記第２制御部は、前記アナログ／デジタル変換部を、前記スタンバイ状態から前記動作状態に復帰させるために要する時間が互いに異なる複数の機能ブロックに分割し、各機能ブロック毎に前記スタンバイ状態から前記動作状態に復帰させる開始タイミングを制御することが好適である。

偶数フィールド期間においてスタンバイ状態に移行させ、次の奇数フィールドにおいては再びＴＶ映像信号をデジタル信号に変換して記憶部に書込む必要があるためアナログデジタル変換部をスタンバイ状態から動作状態に復帰させるが、復帰に要する時間が互いに異なると所望のタイミングでアナログ／デジタル変換部が動作を再開できない。そこで、各機能ブロック毎に復帰の開始タイミングを制御することで、所望のタイミングで動作を再開させる。

本発明において、前記第２制御部は、前記スタンバイ状態から前記動作状態に復帰させるために要する時間が長い機能ブロックほど、前記スタンバイ状態から前記動作状態に復帰させる開始タイミングを早く制御して前記偶数フィールドに続く次の奇数フィールド期間の開始時において全ての機能ブロックを動作状態に移行させることが好適である。

また、本発明において、前記第２制御部は、各機能ブロックのスタンバイ時間を記憶する第２記憶部を有し、前記第２制御部は、前記第２記憶部に記憶されたスタンバイ時間に応じて各機能ブロックを前記偶数フィールド期間内でスタンバイ状態から前記動作状態に復帰させてもよい。

また、本発明において、前記アナログ／デジタル変換部は、前記機能ブロックとして、基準電流生成ブロック、オペアンプブロック、及びバイアス電圧生成ブロックを有し、前記第２制御部は、前記スタンバイ状態から前記動作状態に復帰させる際に、前記バイアス電圧生成ブロックを先に復帰させ、その後に前記基準電流生成ブロック及びオペアンプブロックを復帰させてもよい。

また、本発明は、ＴＶ映像信号を処理して表示装置に表示するための画像信号処理回路であって、前記ＴＶ映像信号をデジタル信号に変換するアナログ／デジタル変換部と、前記デジタル信号に変換されたＴＶ映像信号のうちの偶数フィールドデータを記憶する記憶部と、前記記憶部へのデータの書込み及び読出しを制御する制御部であって、前記ＴＶ映像信号の垂直同期信号で規定される偶数フィールド期間において前記記憶部に偶数フィールドデータを書込み、かつ、前記偶数フィールド期間に続く奇数フィールド期間において前記記憶部から前記偶数フィールドデータを読み出して前記表示装置側に出力する第１制御部と、前記奇数フィールド期間において前記アナログ／デジタル変換部を動作状態からスタンバイ状態に移行させる第２制御部とを有する。

アナログ／デジタル変換部でデジタル信号に変換された偶数フィールドデータは該偶数フィールド期間において記憶部に書込まれ、奇数フィールドにおいては書き込まれないのでこの奇数フィールドにおいてはアナログ／デジタル変換部を動作させる必要がない。そこで、この期間においてアナログデジタル変換部を動作状態からスタンバイ状態に移行させることでアナログデジタル変換部での電力消費を抑制する。

本発明の画像信号処理回路は、前記回路から出力されたフィールドデータを表示する前記表示装置を備える携帯端末装置に組み込むことができる。

以下、図面に基づき本発明の実施形態について、携帯電話を例にとり説明する。

図１には、ＴＶ映像を表示できる携帯電話機１の要部構成が示されている。なお、携帯電話機１の全体構成は図１１に示された従来の携帯電話機と同様であるのでその説明は省略する。

従来においては、ＬＳＩ処理チップ１６に第１ＲＡＭ１６ａ及び第２ＲＡＭ１６ｂの２個のＲＡＭ（フィールドメモリ）を有しているが、本実施形態では第１ＲＡＭ１６ａのみが搭載され、第２ＲＡＭ１６ｂは搭載されていない。第１ＲＡＭ１６ａへのＴＶ映像信号データの書込及び読み出しは、ＬＳＩ処理チップ１６に入力される垂直同期信号Ｖｓｙｎｃに基づいてプロセッサ１６ｃにより制御され、プロセッサ１６ｃはバスを介してＶｓｙｎｃに同期したタイミングでＴＶ映像信号データの書込及び読み出しを制御する。第１ＲＡＭ１６ａは、例えば１ＭＢのメモリ容量を有する。第２ＲＡＭ１６ｂを削減することで、ＬＳＩ処理チップ１６におけるＲＡＭの占有面積を７０％以下に低減でき、これによりＬＳＩ処理チップ１６、さらには携帯電話機１のサイズも縮小され得る。

一方、ＬＣＤコントローラ１８には従来と同様に第３ＲＡＭ１８ａが搭載される。第３ＲＡＭ１８ａへのＴＶ映像信号データの書込及び読み出しはプロセッサ１８ｃにより制御され、プロセッサ１８ｃもＶｓｙｎｃに同期してＴＶ映像信号データの書込及び読み出しを制御し、読み出したＴＶ映像信号データをＬＣＤパネル２０に表示する。ＬＣＤパネル２０は、例えばＱＶＧＡ（横２４０×縦３２０）の解像度を有して横向きにＴＶ画面を表示する。

本実施形態では、ＬＳＩ処理チップ１６は第１ＲＡＭ１６ａのみを有しており、この第１ＲＡＭ１６ａにＴＶ画面を構成する奇数フィールド（ＯＤＤ）あるいは偶数フィールド（ＥＶＥＮ）のいずれかのフィールドのみを書込む。ＯＤＤフィールドのみを書込んだ場合、書込まれたＯＤＤフィールドは第１ＲＡＭ１６ａから読み出されて第３ＲＡＭ１８ａに書込まれ、ＬＣＤパネル２０に表示される。したがって、この場合ＬＣＤパネル２０にはＯＤＤフィールドのみが表示されることになるが、ＬＣＤパネル２０は小型で解像度も大きくないため、視聴者は違和感をほとんど感じることはない。ＱＶＧＡの垂直解像度は２４０程度であり、ＯＤＤフィールドあるいはＥＶＥＮフィールドを構成する２６０本程度の垂直走査信号と略等しく、フィールドのみで画像を構成するのに都合がよい。

以下、図１のメモリ構成における処理について、図２のタイミングチャートに基づき説明する。

図２には、垂直同期信号Ｖｓｙｎｃ、第１ＲＡＭ１６ａ、第３ＲＡＭ１８ａ及びＬＣＤパネル２０のタイミングチャートが示されている。ＯＤＤ１のフィールド期間において、プロセッサ１６ｃはＬＳＩ処理チップ１６内のＡ／Ｄコンバータによりデジタル信号に変換されたＯＤＤ１のフィールドデータを第１ＲＡＭ１６ａに書込む。

ＯＤＤ１に続くＥＶＥＮ１のフィールド期間においては、プロセッサ１６ｃは第１ＲＡＭ１６ａに記憶されているＯＤＤ１のフィールドデータを読み出してＬＣＤコントローラ１８に出力する。ＬＣＤコントローラ１８のプロセッサ１８ｃは、第１ＲＡＭ１６ａからのＯＤＤ１フィールドデータを第３ＲＡＭ１８ａに書込み、さらにＬＣＤパネル２０に表示する。ＬＣＤパネル２０にはＯＤＤ１フィールド（フィールド１）が表示される。

ＥＶＥＮ１に続くＯＤＤ２のフィールド期間においては、プロセッサ１６ｃはＡ／ＤコンバータからのＯＤＤ２フィールドデータを第１ＲＡＭ１６ａに書込む。一方、このタイミングに同期してＬＣＤコントローラ１８のプロセッサ１８ｃは、第３ＲＡＭ１８ａに既に記憶されているＯＤＤ１フィールドデータを再度読み出してＬＣＤパネル２０に表示する。したがって、ＯＤＤ２のフィールド期間においても、引き続きＬＣＤパネル２０にはＯＤＤ１フィールドが表示されることになる。

ＯＤＤ２に続くＥＶＥＮ２のフィールド期間においては、プロセッサ１６ｃは第１ＲＡＭ１６ａに記憶されているＯＤＤ２のフィールドデータを読み出してＬＣＤコントローラ１８に出力する。ＬＣＤコントローラ１８のプロセッサ１８ｃは、第１ＲＡＭ１６ａからのＯＤＤ２フィールドデータを第３ＲＡＭ１８ａに書込み、さらにＬＣＤパネル２０に表示する。ＬＣＤパネル２０にはＯＤＤ２フィールド（フィールド２）が表示される。

ＥＶＥＮ２に続くＯＤＤ３のフィールド期間においては、プロセッサ１６ｃはＡ／ＤコンバータからのＯＤＤ３のフィールドデータを第１ＲＡＭ１６ａに書込む。このとき、ＬＣＤコントローラ１８のプロセッサ１８ｃは、第３ＲＡＭ１８ａに既に記憶されているＯＤＤ２フィールドデータを再び読み出してＬＣＤパネル２０に表示する。従って、ＯＤＤ３のフィールド期間においても、引き続きＬＣＤパネル２０にはＯＤＤ２フォールドが表示されることになる。

このように、ＬＳＩ処理チップ１６に第１ＲＡＭ１６ａのみを搭載し、ＯＤＤフィールド期間において第１ＲＡＭ１６ａにＯＤＤフィールドデータを書込み、ＥＶＥＮフィールド期間においては第１ＲＡＭ１６ａに記憶されたＯＤＤフィールドデータを読み出して第３ＲＡＭ１８ａに書込むとともに、ＯＤＤフィールドにおいては第３ＲＡＭ１８ａに既に記憶されているＯＤＤフィールドデータを再度読み出すことで、ＬＣＤパネル２０に６０Ｈｚのフィールド周波数でＴＶ映像を表示することができる。

なお、ＬＣＤパネル２０のＴＶ映像を表示する領域は通常のＴＶ受像機と異なり２４０×３２０の縦長画像であるため、横向きにＴＶ画像を表示するためには第１ＲＡＭ１６ａに記憶されたフィールドデータを読み出して第３ＲＡＭ１８ａに書込む際に、横方向に順次記憶されたフィールドデータに対し、縦方向に走査して読み出しＬＣＤパネル２０に供給することで横向きの画面を表示できる。

ここで、図２のタイミングチャートから分かるように、ＥＶＥＮフィールド期間においてはＴＶ映像信号を第１ＲＡＭ１６ａに書き込む必要がないため、このＥＶＥＮフィールドにおいてはＴＶ映像信号をデジタル信号に変換する必要もない。すなわち、ＥＶＥＮフィールド期間においては、ＬＳＩ処理チップ１６内のＡ／Ｄ１６ｄは通常動作をさせる必要がないことを意味する。そこで、本実施形態では、ＥＶＥＮフィールド期間においてＡ／Ｄ１６ｄを通常の動作状態からスタンバイ状態に移行させることで消費電力を低減する。

図３には、ＴＶ映像信号の垂直同期信号ＶｓｙｎｃとＡ／Ｄ１６ｄの動作モードのタイミングチャートが示されている。図３（ａ）はＶｓｙｎｃ、図３（ｂ）はＡ／Ｄ１６ｄの動作モードである。ＯＤＤフィールド期間においては、Ａ／Ｄ１６ｄは通常の動作状態にあり、入力されたＴＶ映像信号をデジタル信号に変換して第１ＲＡＭ１６ａに書き込む。一方、次のＥＶＥＮフィールド期間においては、Ａ／Ｄ１６ｄはスタンバイ状態に移行する。スタンバイ状態では、Ａ／Ｄ１６ｄに供給すべきクロック信号を停止させてＡ／Ｄ１６ｄ内の各機能ブロックを停止させる。具体的には、プロセッサ１６ｃは、垂直同期信号Ｖｓｙｎｃに応じてＥＶＥＮフィールド期間の開始タイミングに同期してスタンバイ信号ＳＴＢＹをＡ／Ｄ１６ｄのスタンバイ端子に出力し、Ａ／Ｄ１６ｄはスタンバイ端子に供給されたこのスタンバイ信号に応じてクロック信号の供給を停止して動作を停止する。また、プロセッサ１６ｃは、次のＯＤＤフィールド期間においてスタンバイ停止信号（あるいは動作信号）をＡ／Ｄ１６ｄのスタンバイ端子に出力し、Ａ／Ｄ１６ｄはスタンバイ端子に供給されたこのスタンバイ停止（あるいは動作信号）に応じてクロック信号を供給して動作状態に移行する。消費電力の比較的大きなＡ／Ｄ１６ｄをＯＤＤフィールド期間のみ動作させ、ＥＶＥＮフィールド期間においてスタンバイ状態に移行して電力消費を抑えることで、全体の消費電力を抑制することができる。

一方、ＥＶＥＮフィールド期間からＯＤＤフィールド期間へ移行するときにＡ／Ｄ１６ｄをスタンバイ状態から動作状態に移行（復帰）させる場合、瞬時に復帰させることができれば理想的であるが、現実にはある程度の時間を要し、かつ、Ａ／Ｄ１６ｄを構成する部位毎に復帰の要する時間が異なっている。一般的に、Ａ／Ｄ１６ｄは入力信号をサンプリングしてホールドするサンプルホールド（Ｓ／Ｈ）部、サンプリングされたアナログ値に対応するデジタル値を探索する探索部、探索部で得られたデジタル値をアナログ値に戻して入力値と比較する比較部を備え、入力値との差が最小となるデジタル値を出力するように構成されているが、サンプルホールド部が有するキャパシタを充電するためにある程度の時間を要する、あるいはオペアンプを起動するために多少の時間を要する等、各部位が復帰するまでの時間は種々である。このように、各部位により復帰するまでの時間にバラツキが存在するため、仮にＯＤＤフィールド期間の開始を規定するＶｓｙｎｃに同期してＡ／Ｄ１６ｄをスタンバイ状態から動作状態に復帰させたのでは、全ての部位が動作状態に移行するまでに時間を要し、結局ＯＤＤフィールド期間においてＯＤＤフィールドをデジタル信号に変換して第１ＲＡＭ１６ａに書き込むことが困難となる。もちろん、ＯＤＤフィールド期間を規定するＶｓｙｎｃのタイミングより所定時間前のタイミングでスタンバイ状態から動作状態への復帰を開始することも好適であるが、消費電力の低減の観点からはできるだけスタンバイ状態を維持するのが望ましい。

そこで、本実施形態では、Ａ／Ｄ１６ｄを、スタンバイ状態から動作状態に復帰するまでに要する時間が異なる機能ブロックに分割し、各機能ブロック毎にスタンバイ状態から動作状態に復帰するタイミングを調整する。

図４には、Ａ／Ｄ１６ｄの構成ブロック図が示されている。Ａ／Ｄ１６ｄは、クロック端子ＣＬＫ１６ｄ−１、スタンバイ端子１６ｄ−３、スタンバイ信号コントローラ１６ｄ−４、出力端子１６ｄ−５及び複数の機能ブロックから構成される。図では、機能ブロックとしてブロックＡ、ブロックＢ、ブロックＣが示されているがこれらは任意の数に分割することができる。機能ブロックとしては、上述したようにサンプルホールド部、探索部、Ｄ／Ａ部、比較部に分けても良く、他の方法で分けてもよい。要は、スタンバイ状態から動作状態への復帰時間が異なる機能ブロックに分ければよい。本実施形態では、一例として、内部基準電流を生成するブロック（ブロックＣ）、オペアンプを有するブロック（ブロックＢ）、及び内部基準電圧生成回路等のキャパシタを有するブロック（ブロックＡ）に機能分割している。復帰時間の大小関係は、ブロックＡ＞ブロックＢ＞ブロックＣである。すなわち、ブロックＡが最も復帰に時間を要し、ブロックＣは最も短時間に復帰できるブロックである。

なお、Ａ／Ｄ１６ｄを複数の機能ブロックに分割する場合、Ａ／Ｄ１６ｄを構成する全ての部品をいずれかのブロックに含める必要はなく、例えばＡ／Ｄ１６ｄを構成する主要な部位のみを対象としてもよく、あるいは復帰に要する時間が所定の時間以上の部位のみを対象としてもよい。後者の場合、所定の時間より小さい時間で復帰できる部位は、復帰時間を考慮することなく瞬時に復帰できるとみなして処理する。

各機能ブロックにはクロック端子１６ｄ−１からクロック信号が供給され、入力信号をデジタル信号に変換して出力端子１６ｄ−５からデジタル信号として出力する。プロセッサ１６ｃからのスタンバイ信号ＳＴＢＹはスタンバイ端子１６ｄ−３に供給される。スタンバイ信号ＳＴＢＹは、機能ブロックＡ，Ｂ，Ｃ毎にそのスタンバイ状態を規定する信号として供給される。例示すると、スタンバイＡ信号（ブロックＡをスタンバイ状態に維持する信号）、スタンバイＢ信号（ブロックＢをスタンバイ状態に維持する信号）、スタンバイＣ信号（ブロックＣをスタンバイ状態に維持する信号）をシーケンシャルにスタンバイ信号ＳＴＢＹとして供給する等である。もちろん、これら３つのスタンバイ信号をパラレルにスタンバイ端子１６ｄ−３に供給してもよい。スタンバイコントローラ１６ｄ−４は、スタンバイ端子１６ｄ−３に供給されたスタンバイ信号に応じて、各機能ブロックの状態を制御する。すなわち、スタンバイＡ信号が入力された場合、ブロックＡをスタンバイ状態に移行させる。また、スタンバイＢ信号が入力された場合、ブロックＢをスタンバイ状態に移行させ、スタンバイＣ信号が入力された場合、ブロックＣをスタンバイ状態に移行させる。そして、プロセッサ１６ｃからスタンバイ端子１６ｄ−３にスタンバイ停止信号（動作信号）が出力された場合、スタンバイコントローラ１６ｄ−４は各ブロックの動作を許容する。例えば、あるタイミングでブロックＡをスタンバイ状態から動作状態に復帰させる場合、プロセッサ１６ｃはスタンバイ端子１６ｄ−３にスタンバイＡの停止信号（あるいは動作Ａ信号）を出力する。これにより、ブロックＡがスタンバイ状態から動作状態に所定の復帰時間後に復帰する。ブロックＡがスタンバイ状態から動作状態に復帰する場合、他のブロックＢ、Ｃは依然として元の状態（スタンバイ状態であればスタンバイ状態のまま）が維持される。

図５には、各ブロックＡ〜Ｃにおけるスタンバイ状態から動作状態への復帰タイミングが示されている。図５（ａ）は垂直同期信号Ｖｓｙｎｃ、図５（ｂ）はブロックＡの動作状態、図５（ｃ）はブロックＢの動作状態、図５（ｄ）はブロックＣの動作状態を示す。ＯＤＤ１のフィールド期間においてはＯＤＤ１フィールドを第１ＲＡＭ１６ａに書き込む必要があるためプロセッサ１６ｃはＡ／Ｄ１６ｄを動作状態に設定し、ＯＤＤ１のＴＶ映像信号をデジタル信号に変換して第１ＲＡＭ１６ａに書き込む。

ＯＤＤ１に続くＥＶＥＮ１のフィールド期間では第１ＲＡＭ１６ａへの書込は行われないため、プロセッサ１６ｃはＥＶＥＮ１のフィールド期間の開始タイミング、すなわちＶｓｙｎｃに同期してＡ／Ｄ１６ｄをスタンバイ状態に移行させる。このとき、Ａ／Ｄ１６ｄの全ての機能ブロックをスタンバイ状態に移行させる。

ＥＶＥＮ１のフィールド期間が終了し、次のＯＤＤ２のフィールド期間の開始タイミングでプロセッサ１６ｃは再びＡ／Ｄ１６ｄを動作状態に復帰させるが、この場合、復帰に最も時間を要するブロックＡについては図５（ｂ）に示されるようにＥＶＥＮ１のフィールド期間内のタイミングｔＡにおいて動作状態へ復帰を開始する。すなわち、プロセッサ１６ｃは、ｔＡのタイミングでスタンバイ端子１６ｄ−３にブロックＡのスタンバイ停止信号（あるいは動作信号）を出力する。ブロックＡの復帰所要時間がΔｔ１であるとすると、ブロックＡはタイミングｔＡから復帰を開始すると丁度ＯＤＤ２のフィールド期間の開始タイミングで動作状態への復帰を完了し、正常に信号処理できるようになる。

また、ブロックＢについては、図５（ｃ）に示されるようにＥＶＥＮ１のフィールド期間内のタイミングｔＢにおいて動作状態へ復帰を開始する。すなわち、プロセッサ１６ｃは、ｔＢのタイミングでスタンバイ端子１６ｄ−３にブロックＢのスタンバイ停止信号（あるいは動作信号）を出力する。ブロックＢの復帰所要時間がΔｔ２であるとすると、ブロックＢはタイミングｔＢから復帰を開始すると丁度ＯＤＤ２のフィールド期間の開始タイミングで動作状態への復帰を完了する。

また、ブロックＣについては、図５（ｄ）に示されるようにＯＤＤ２のフィールド期間の開始タイミングｔＣにおいて動作状態への復帰を開始する。これは、ブロックＣの復帰時間がほとんど無視できることを考慮したものである。

このように、各ブロックＡ〜Ｃにおいて復帰時間がブロックＡ＞ブロックＢ＞ブロックＣと異なることに対応して、復帰時間が長い程復帰の開始タイミングを早めるように制御することによりＯＤＤ２のフィールド期間の開始タイミングではＡ／Ｄ１６ｄの全てのブロックが動作状態に移行でき、ＯＤＤ２のフィールド信号をデジタル信号に変換して第１ＲＡＭ１６ａに書き込むことができる。

なお、プロセッサ１６ｃは各ブロックＡ〜Ｃの復帰開始タイミングを制御するに際し、予め内蔵あるいは外付けのメモリに各ブロックＡ〜Ｃの復帰所要時間あるいは復帰の開始タイミングに関するデータを記憶しておき、メモリに記憶されたこれらのデータを読み出して制御してもよい。

図６には、プロセッサ１６ｃがアクセスするメモリに記憶されるテーブルの一例が示されている。テーブルには、Ａ／Ｄ１６ｄの各ブロック毎にスタンバイ状態から動作状態に復帰させるための復帰開始タイミングデータが記憶されている。ブロックＡはｔＡ、ブロックＢはｔＢ、ブロックＣはｔＣ等である。プロセッサ１６ｃは、このテーブルのデータに基づいてＥＶＥＮフィールド期間においてスタンバイ停止信号（動作信号）を出力する。なお、図６のテーブルでは、各ブロック毎にスタンバイ状態に移行するか否かのフラグも併せて記憶されることが示されている。これは、ＥＶＥＮフィールド期間においてＡ／Ｄ１６ｄの全てのブロックをスタンバイ状態に移行させるのではなく、特に消費電力低減に有効と考えられるブロックのみを選択的にスタンバイ状態に移行させることを考慮したものである。図では、全てのブロックＡ〜Ｃをスタンバイ状態に移行させるためフラグは全て「ＳＴＢＹ」となっている。プロセッサ１６ｃは、このフラグに基づいてＯＤＤフィールドからＥＶＥＮフィールドに移行する際に各ブロックＡ〜Ｃをスタンバイ状態に移行させる。

仮に、ブロックＣの消費電力が比較的多くなく、したがってＥＶＥＮ期間においてもブロックＣを動作状態に維持する際には、フラグを「ＯＮ」としておく。プロセッサ１６ｃは、このフラグに基づいてＥＶＥＮフィールド期間においてもスタンバイＣ信号を出力せず、ブロックＣを動作状態に維持する。復帰時間が所定の上限値を超えるブロックについては、ＥＶＥＮフィールド期間においてもスタンバイ状態に移行させず動作状態を維持することも好適である。復帰所要時間が例えばフィールド時間の約半分に達する場合等である。各ブロックのフラグをＯＮ（スタンバイ状態への移行禁止）とするかＳＴＢＹ（スタンバイ状態への移行許容）とするかは、復帰所要時間の大小及び各ブロックの消費電力の大小から決定してもよい。消費電力が大きいブロックの場合、復帰所要時間が多少長くてもスタンバイ状態へ移行させるのが望ましく、復帰所要時間が短くても消費電力が小さい場合にはスタンバイ状態に移行させるメリットは少ない。

以下、より具体的に説明する。

図７には、Ａ／Ｄ１６ｄの具体的な構成ブロック図が示されている。Ａ／Ｄ１６ｄは、複数のアナログ入力端子ＡＩＮ０〜ＡＩＮ２、アナログ入力切替端子ＡＤＲ０、ＡＤＲ１、切替端子からの信号を復調するデコーダ、サンプルホールド回路Ｓ／Ｈ、オペアンプＯＰＡＭＰ、ＡＤＣ（４ビットＡＤＣ及び２ビットＡＤＣ）、デジタル端子Ｄ０〜Ｄ６（本Ａ／Ｄ１６ｄでは６ビット）、デジタル端子に最終的にデジタル値を出力するデジタル訂正回路、基準電圧を生成する抵抗ストリングス、内部バイアス電圧を生成するバイアス電圧回路、及びスタンバイ端子ＳＴＢＹ０〜ＳＴＢＹ２を有する。ＶＲＥＦ１ＣやＶＲＥＦ１等は、バイアス電圧生成回路を安定化させるための端子であり、例えばキャパシタが接続される。抵抗ストリングスが基準電圧生成ブロック、ＯＰＡＭＰ及び４ビットＡＤＣ、４ビットＤＡＣ、２ビットＡＤＣがオペアンプブロック、バイアス電圧生成回路がバイアス電圧生成ブロックとして機能する。

ＡＤＲ０及びＡＤＲ１から入力された切替信号はデコーダでデコードされてスイッチを切替え、アナログ入力を選択する。例えば、（ＡＤＲ１，ＡＤＲ０）＝（０，０）の場合にはＡＩＮ０が選択され、（ＡＤＲ１，ＡＤＲ０）＝（０，１）の場合にはＡＩＮ１が選択される等である。選択されたアナログ信号はサンプルホールド回路Ｓ／Ｈ及び４ビットＡＤＣに供給される。一方、抵抗ストリングス（抵抗列）で生成された基準電圧もこれらの回路に供給される。抵抗ストリングスは直列接続された抵抗列、トランジスタスイッチ及びこのトランジスタスイッチのゲートに接続されたインバータを有し、インバータにスタンバイ端子の一つであるＳＴＢＹ０が接続される。したがって、スタンバイ端子ＳＴＢＹ０に「０」が入力された場合には抵抗ストリングスは動作して抵抗列で分圧された基準電圧を生成し、サンプルホールド回路や４ビットＡＤＣ、４ビットＤＡＣ、２ビットＡＤＣに供給する。また、スタンバイ端子ＳＴＢＹ０に「１」が入力された場合には抵抗ストリングスは動作を停止しスタンバイ状態となる。また、ＳＴＢＹ端子１に「１」が入力された場合、ＯＰＡＭＰや４ビットＡＤＣ、４ビットＤＡＣ、２ビットＡＤＣ（これらをサブＡＤＣと称する）が動作を停止してスタンバイ状態となり、ＳＴＢＹ２端子に「１」が入力された場合、バイアス電圧生成回路が動作を停止してスタンバイ状態となる。

スタンバイ端子ＳＴＢＹ０〜２の値と各部の状態との関係を示すと以下のようになる。
（ＳＴＢＹ０，ＳＴＢＹ１，ＳＴＢＹ２）＝（０，０，０）
→通常動作
（ＳＴＢＹ０，ＳＴＢＹ１，ＳＴＢＹ２）＝（１，０，０）
→抵抗ストリングスのスタンバイによる動作停止（準スタンバイ）
（ＳＴＢＹ０，ＳＴＢＹ１，ＳＴＢＹ２）＝（１，１，０）
→抵抗ストリングス、ＯＰＡＭＰ、サブＡＤＣのスタンバイによる動作停止（準スタンバイ）
（ＳＴＢＹ０，ＳＴＢＹ１，ＳＴＢＹ２）＝（１，１，１）
→全ての部位のスタンバイによる動作停止（完全スタンバイ）
消費電流抑制の観点からは、（ＳＴＢＹ０，ＳＴＢＹ１，ＳＴＢＹ２）＝（１，０，０）が最も抑制効果が小さく、（ＳＴＢＹ０，ＳＴＢＹ１，ＳＴＢＹ２）＝（１，１，１）が最も抑制効果が大きい。また、復帰時間の観点からは、（ＳＴＢＹ０，ＳＴＢＹ１，ＳＴＢＹ２）＝（１，０，０）が最も復帰時間が短く、（ＳＴＢＹ０，ＳＴＢＹ１，ＳＴＢＹ２）＝（１，１，１）が最も復帰時間が長い。

図８には、図７に示されたＡ／Ｄ１６ｄの動作状態の移行を示すタイミングチャートが示されている。当初は（ＳＴＢＹ０，ＳＴＢＹ１，ＳＴＢＹ２）＝（１，１，１）に設定され、すなわち完全スタンバイ状態にあるものとする。この状態から通常の動作状態に復帰する場合、まず、ＳＴＢＹ２を「１」から「０」に変化させて（ＳＴＢＹ０，ＳＴＢＹ１，ＳＴＢＹ２）＝（１，１，０）とする。これにより、外付けのキャパシタが充電され、内部バイアス電圧が正常に生成されるようになる。この時間を復帰時間２あるいはＴｒｅｃｏｖ２と称する。次に、ＳＴＢＹ０及びＳＴＢＹ１をともに「１」から「０」に変化させ、抵抗ストリングスやＯＰＡＭＰ、サブＡＤＣを動作させる。これらの復帰に要する時間を復帰時間１あるいはＴｒｅｃｏｖ１と称する。以上のようにして、全ての機能が回復し、Ａ／Ｄ１６ｄは通常動作状態に移行する。

動作状態からスタンバイ状態に移行させる場合、完全スタンバイ状態ではなく準スタンバイ状態に移行させることもできる。図では、ＳＴＢＹ０及びＳＴＢＹ１を「０」から「１」に変化させて抵抗ストリングス及びＯＰＡＭＰを動作停止状態に移行させている。この状態から再び動作状態に移行させる場合、ある復帰時間１を考慮したタイミングでＳＴＢＹ０及びＳＴＢＹ１を「１」から「０」に変化させる。すると、復帰時間１後にＡ／Ｄ１６ｄは再び動作状態に復帰できる。バイアス生成回路での消費電流はあまり大きくなく、ＯＰＡＭＰやサブＡＤＣでの消費電流が比較的大きいから、抵抗ストリングス及びＯＰＡＭＰ、サブＡＤＣのみを動作停止とする準スタンバイ状態とすることで、復帰時間の短縮と消費電流の抑制を図ることができる。

本実施形態では、ＯＤＤフィールド期間において第１ＲＡＭ１６ａにフィールドデータを書込み、ＥＶＥＮフィールド期間において第１ＲＡＭ１６からフィールドデータを読み出してＬＣＤパネル２０に供給する例を示したが、ＥＶＥＮフィールド期間において第１ＲＡＭ１６ａにフィールドデータを書込み、ＯＤＤフィールド期間において第１ＲＡＭ１６からフィールドデータを読み出してＬＣＤパネル２０に供給することも可能である。この場合、ＬＣＤパネル２０にはＥＶＥＮフィールドのみが表示されることになる。

図９には、ＥＶＥＮフィールドのみを表示する場合のタイミングチャートが示されている。ＯＤＤ１に続くＥＶＥＮ１のフィールド期間においてプロセッサ１６ｃはＥＶＥＮ１のフィールドデータを第１ＲＡＭ１６ａに書込む。

ＥＶＥＮ１に続くＯＤＤ２のフィールド期間においては、プロセッサ１６ｃは第１ＲＡＭ１６ａに記憶されたＥＶＥＮ１のフィールドデータを読み出してＬＣＤコントローラ１８に出力する。ＬＣＤコントローラ１８のプロセッサ１８ｃは第１ＲＡＭ１６ａからのＥＶＥＮ１フィールドデータを第３ＲＡＭ１８ａに書込み、さらにＬＣＤパネル２０に表示する。ＬＣＤパネル２０にはＥＶＥＮ１のフィールドが表示される。

ＯＤＤ２に続くＥＶＥＮ２のフィールド期間においては、プロセッサ１６ｃはＥＶＥＮ２のフィールドデータを第１ＲＡＭ１６ａに書込む。このとき、ＬＣＤコントローラ１８のプロセッサ１８ｃは、第３ＲＡＭ１８ａに既に記憶されているＥＶＥＮ１フィールドデータを再び読み出してＬＣＤパネル２０に表示する。したがって、ＬＣＤパネル２０には、引き続きＥＶＥＮ１フィールドが表示されることになる。

図１０には、図９に示される処理におけるＡ／Ｄ１６ｄの動作状態が示されている。図９に示される処理では、ＯＤＤフィールド期間において第１ＲＡＭ１６ａへの書込は行われないため、このＯＤＤフィールド期間においてＡ／Ｄ１６ｄをスタンバイ状態に移行させることができる。

ＥＶＥＮ１のフィールド期間においてはＥＶＥＮ１フィールドを第１ＲＡＭ１６ａに書き込む必要があるためプロセッサ１６ｃはＡ／Ｄ１６ｄを動作状態に設定し、ＥＶＥＮ１のＴＶ映像信号をデジタル信号に変換して第１ＲＡＭ１６ａに書き込む。

ＥＶＥＮ１に続くＯＤＤ２のフィールド期間では第１ＲＡＭ１６ａへの書込は行われないため、プロセッサ１６ｃはＯＤＤ２のフィールド期間の開始タイミング、すなわちＶｓｙｎｃに同期してＡ／Ｄ１６ｄをスタンバイ状態に移行させる。このとき、Ａ／Ｄ１６ｄの全ての機能ブロックをスタンバイ状態に移行させる。

ＯＤＤ２のフィールド期間が終了し、次のＯＤＤ２のフィールド期間の開始タイミングでプロセッサ１６ｃは再びＡ／Ｄ１６ｄを動作状態に復帰させるが、この場合、復帰に最も時間を要するブロックＡについては図１０（ｂ）に示されるようにＯＤＤ２のフィールド期間内のタイミングｔＡにおいて動作状態へ復帰を開始する。すなわち、プロセッサ１６ｃは、ｔＡのタイミングでスタンバイ端子１６ｄ−３にブロックＡのスタンバイ停止信号（あるいは動作信号）を出力する。ブロックＡの復帰所要時間がΔｔ１であるとすると、ブロックＡはタイミングｔＡから復帰を開始すると丁度ＥＶＥＮ２のフィールド期間の開始タイミングで動作状態への復帰を完了し、正常に信号処理できるようになる。

ブロックＢについては、図１０（ｃ）に示されるようにＯＤＤ２のフィールド期間内のタイミングｔＢにおいて動作状態へ復帰を開始する。すなわち、プロセッサ１６ｃは、ｔＢのタイミングでスタンバイ端子１６ｄ−３にブロックＢのスタンバイ停止信号（あるいは動作信号）を出力する。ブロックＢの復帰所要時間がΔｔ２であるとすると、ブロックＢはタイミングｔＢから復帰を開始すると丁度ＥＶＥＮ２のフィールド期間の開始タイミングで動作状態への復帰を完了する。

ブロックＣについては、図１０（ｄ）に示されるようにＥＶＥＮ２のフィールド期間の開始タイミングｔＣにおいて動作状態への復帰を開始する。ブロックＣの復帰時間がほとんど無視できることを考慮したものである。

以上説明したように、本実施形態では、ＴＶ映像信号をデジタル信号に変換する必要のない期間内において、Ａ／Ｄ１６ｄを動作状態からスタンバイ状態に移行させることで、Ａ／Ｄ１６ｄでの消費電力を低減し、携帯電話機１全体の消費電力を低減することができる。

また、スタンバイ状態から動作状態に復帰させる場合に、機能ブロック毎に復帰の開始タイミングをずらし、復帰に時間を要するブロックほど復帰の開始タイミングを早めるように制御するため、スタンバイ状態を可能な限り維持しつつ動作の必要なタイミングで確実に動作状態に移行することができる。

また、本実施形態では、ＬＳＩ処理チップ１６内にＡ／Ｄ１６ｄが組み込まれる例を示したが、Ａ／Ｄ１６ｄがＬＳＩ処理チップと別個に存在していてもよい。

さらに、本実施形態では携帯電話機を例にとり説明したが、ＰＤＡ等任意の携帯端末装置に適用することができる。

実施形態の構成図である。 各部のタイミングチャート（その１）である。 Ａ／Ｄの基本的な動作タイミングチャートである。 Ａ／Ｄの構成ブロック図である。 Ａ／Ｄの詳細な動作タイミングチャート（その１）である。 各ブロック毎の復帰開始タイミングを規定するテーブル説明図である。 Ａ／Ｄの詳細構成ブロック図である。 図７に示されたＡ／Ｄの動作タイミングチャートである。 各部のタイミングチャート（その２）である。 Ａ／Ｄの詳細な動作タイミングチャート（その２）である。 ＴＶ映像表示機能付き携帯電話機の全体構成図である。 図１１に示された携帯電話機の一部構成説明図である。 従来装置の各部の動作タイミングチャートである。

符号の説明

１０ ＴＶアンテナ、１２ チューナモジュール、１４ ＲＧＢデコーダ、１６ ＬＳＩ処理チップ、１６ａ 第１ＲＡＭ、１６ｃ プロセッサ、１６ｄ Ａ／Ｄ（アナログデジタルコンバータ）、１８ ＬＣＤコントローラ、２０ ＬＣＤパネル。

Claims (11)

1. テレビ映像信号を処理して表示装置に表示するための画像信号処理回路であって、
   前記テレビ映像信号をデジタル信号に変換するアナログ／デジタル変換部と、
   前記デジタル信号に変換されたテレビ映像信号のうちの奇数フィールドデータを記憶する記憶部と、
   前記記憶部へのデータの書込み及び読出しを制御する制御部であって、前記テレビ映像信号の垂直同期信号で規定される奇数フィールド期間において前記記憶部に奇数フィールドデータを書込み、かつ、前記奇数フィールド期間に続く偶数フィールド期間において前記記憶部から前記奇数フィールドデータを読み出して前記表示装置側に出力する第１制御部と、
   前記偶数フィールド期間において前記アナログ／デジタル変換部を動作状態からスタンバイ状態に移行させる第２制御部と、
   を有することを特徴とする画像信号処理回路。
2. 請求項１記載の回路において、
   前記第２制御部は、
   前記アナログ／デジタル変換部を、前記スタンバイ状態から前記動作状態に復帰させるために要する時間が互いに異なる複数の機能ブロックに分割し、各機能ブロック毎に前記スタンバイ状態から前記動作状態に復帰させる開始タイミングを制御する
   ことを特徴とする画像信号処理回路。
3. 請求項２記載の回路において、
   前記第２制御部は、前記スタンバイ状態から前記動作状態に復帰させるために要する時間が長い機能ブロックほど、前記スタンバイ状態から前記動作状態に復帰させる開始タイミングを早く制御して前記偶数フィールドに続く次の奇数フィールド期間の開始時において全ての機能ブロックを動作状態に移行させる
   ことを特徴とする画像信号処理回路。
4. 請求項２記載の回路において、
   前記第２制御部は、各機能ブロックのスタンバイ時間を記憶する第２記憶部
   を有し、前記第２制御部は、前記第２記憶部に記憶されたスタンバイ時間に応じて各機能ブロックを前記偶数フィールド期間内でスタンバイ状態から前記動作状態に復帰させる
   ことを特徴とする画像信号処理回路。
5. 請求項２記載の回路において、
   前記アナログ／デジタル変換部は、前記機能ブロックとして、基準電圧生成ブロック、オペアンプブロック、及びバイアス電圧生成ブロックを有し、
   前記第２制御部は、前記スタンバイ状態から前記動作状態に復帰させる際に、前記バイアス電圧生成ブロックを先に復帰させ、その後に前記基準電圧生成ブロック及びオペアンプブロックを復帰させる
   ことを特徴とする画像信号処理回路。
6. テレビ映像信号を処理して表示装置に表示するための画像信号処理回路であって、
   前記テレビ映像信号をデジタル信号に変換するアナログ／デジタル変換部と、
   前記デジタル信号に変換されたテレビ映像信号のうちの偶数フィールドデータを記憶する記憶部と、
   前記記憶部へのデータの書込み及び読出しを制御する制御部であって、前記テレビ映像信号の垂直同期信号で規定される偶数フィールド期間において前記記憶部に偶数フィールドデータを書込み、かつ、前記偶数フィールド期間に続く奇数フィールド期間において前記記憶部から前記偶数フィールドデータを読み出して前記表示装置側に出力する第１制御部と、
   前記奇数フィールド期間において前記アナログ／デジタル変換部を動作状態からスタンバイ状態に移行させる第２制御部と、
   を有することを特徴とする画像信号処理回路。
7. 請求項６記載の回路において、
   前記第２制御部は、
   前記アナログ／デジタル変換部を、前記スタンバイ状態から前記動作状態に復帰させるために要する時間が互いに異なる複数の機能ブロックに分割し、各機能ブロック毎に前記スタンバイ状態から前記動作状態に復帰させる開始タイミングを制御する
   ことを特徴とする画像信号処理回路。
8. 請求項７記載の回路において、
   前記第２制御部は、前記スタンバイ状態から前記動作状態に復帰させるために要する時間が長い機能ブロックほど、前記スタンバイ状態から前記動作状態に復帰させる開始タイミングを早く制御して前記奇数フィールドに続く次の偶数フィールド期間の開始時において全ての機能ブロックを動作状態に移行させる
   ことを特徴とする画像信号処理回路。
9. 請求項７記載の回路において、
   前記第２制御部は、各機能ブロックのスタンバイ時間を記憶する第２記憶部
   を有し、前記第２制御部は、前記第２記憶部に記憶されたスタンバイ時間に応じて各機能ブロックを前記奇数フィールド期間内でスタンバイ状態から前記動作状態に復帰させる
   ことを特徴とする画像信号処理回路。
10. 請求項７記載の回路において、
    前記アナログ／デジタル変換部は、前記機能ブロックとして、基準電圧生成ブロック、オペアンプブロック、及びバイアス電圧生成ブロックを有し、
    前記第２制御部は、前記スタンバイ状態から前記動作状態に復帰させる際に、前記バイアス電圧生成ブロックを先に復帰させ、その後に前記基準電圧生成ブロック及びオペアンプブロックを復帰させる
    ことを特徴とする画像信号処理回路。
11. 請求項１〜１０のいずれかに記載の画像信号処理回路と、
    前記画像信号処理回路から出力されたフィールドデータを表示する前記表示装置と、
    を備える携帯端末装置。

Images