JP2005086169A - 半導体装置製造用治具、半導体装置製造方法および半導体装置 - Google Patents

半導体装置製造用治具、半導体装置製造方法および半導体装置 Download PDF

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Abstract

【課題】 接合不良の発生を生じ難い半導体装置を提供すること、また、接合不良の発生を防止できるとともにコストを抑制できる半導体装置製造用治具および半導体装置製造方法を提供すること。
【解決手段】 半導体装置製造用治具１０Ａは直方体状の筐体であり、その内部に半導体パッケージ用の挿入空間１１と、該挿入空間１１に対向する両側面において、筐体の長手方向に沿って配置された第１の案内溝１４ａ、１４ｂと、該第１の案内溝１４ａ、１４ｂのそれぞれに対して平行に配置された第２の案内溝１５ａ、１５ｂとを備えている。第２の案内溝１５は、上部半導体パッケージ（半導体部品）の縁部を遊嵌し、かつ上部半導体パッケージの横方向の移動を規制する。また、第１の案内溝１４は、下部半導体パッケージ（半導体部品搭載用基板）の縁部を遊嵌し、かつ下部半導体パッケージの横方向の移動を規制する。
【選択図】 図１

Description

本発明は、半導体装置製造用治具、半導体装置製造方法および半導体装置に関するものである。
半導体装置を製造する場合、一般に、基板上に半導体チップを搭載し、その後、半田を溶融・凝固させることにより、基板と半導体チップとを接合する処理が施される。
このような処理は、従来、特許文献１に記載されているような方法により行われていた。
すなわち、マウンタを用いて、基板（半導体部品搭載用基板）上に、半導体チップ（半導体部品）を搭載し、その後、半導体チップが搭載された基板を、リフロー炉内を搬送させつつ、基板の端子部分に設けられた半田を溶融・凝固させるにより、半導体チップと基板とを接合することにより、半導体装置を製造していた。しかしながら、このような方法では、基板上に半導体チップが載置された後、リフロー炉まで搬送される際に、振動等により半導体チップの位置のずれが発生することがあった。また、通常、基板は長板状のフレームであるが、このような場合、半導体チップと基板とを接合する際に、半田を溶融させる熱エネルギーに比べて、非常に大きな熱エネルギーを基板および半導体チップに与えることが多かった。すなわち、基板が長板形状のものであると、リフロー炉を通過するのに要する時間が長くなり、結果として、基板および半導体チップが受ける熱エネルギー（熱履歴）が必要以上に大きくなり、基板に反り等を生じ易く、また、半導体チップ等にも悪影響を及ぼす可能性があった。
このようなずれや反り等を生じると、基板と半導体チップとの半田接合不良等が発生し易くなり、半導体装置の歩留りが低下し、また良品としての製造された半導体装置についても、その信頼性が低くなるという問題点があった。
また、近年、携帯電話等の電子機器における高機能化の傾向は益々強くなる傾向にある。この傾向に伴って電子機器に搭載されるＬＳＩ等の半導体装置に求められる機能も高くなる傾向にあるが、半導体装置に求められる機能の全てを１チップ化することは、半導体装置の開発期間の長期化および開発コストの増加等を招くため問題である。そこで、これらの問題を解決するため、異なる種類のＬＳＩ等の半導体パッケージ同士を積層して一体化したモジュール構造を有する半導体装置が用いられるが、このようなモジュール構造を有する半導体装置の製造においても、上記と同様な問題点を有していた。
特開平１１−９７８３９号公報（第１０頁左欄第１４〜２４行目）
本発明の目的は、接合不良の発生を生じ難い半導体装置を提供すること、また、接合不良の発生を防止できるとともにコストを抑制できる半導体装置製造用治具および半導体装置製造方法を提供することにある。
このような目的は、下記の本発明により達成される。
本発明の半導体装置製造用治具は、第１の方向に延在する第１の辺と、前記第１の辺に略直交する第２の方向に延在する第２の辺とを有する、略長方形状の板状の半導体部品搭載用基板と、板状の半導体部品とを接合してなる半導体装置の製造に用いる半導体装置製造用治具であって、
前記半導体部品搭載用基板の前記第１の辺を前記第１の方向に移動可能に支持し、かつ前記第２の方向に関する前記半導体部品搭載用基板の移動を規制する第１の案内手段と、前記半導体部品の縁部を遊嵌し、かつ前記第２の方向に関する前記半導体部品の移動を規制する第２の案内手段とから選択される少なくとも一方を備えることを特徴とする。
これにより、半導体装置の製造において接合不良の発生を防止できるとともにコストを抑制できる半導体装置製造用治具を提供することができる。
本発明の半導体装置製造用治具では、前記第２の案内手段は、前記半導体部品の前記半導体部品搭載用基板に対する前記第１の方向への相対的な移動を規制する規制手段を有するものであることが好ましい。
これにより、半導体部品搭載用基板と半導体部品との位置合わせを容易かつ確実に行うことができ、得られる半導体装置の信頼性は特に優れたものとなる。
本発明の半導体装置製造用治具では、前記第１の案内手段および前記第２の案内手段は溝であることが好ましい。
これにより、半導体部品搭載用基板および半導体部品をスライドさせて半導体装置製造用治具に容易に挿入することができる。その結果、半導体部品搭載用基板と半導体部品との位置合わせ、接合等をさらに効率よく行うことができ、半導体装置の生産性をさらに高めることができる。
本発明の半導体装置製造用治具では、前記第２の案内手段の溝幅は前記半導体部品の厚みより大きいことが好ましい。
これにより、半導体部品の厚み方向に関する自由な移動を確保することができ、半導体装置製造用治具を上下反転させること等により、容易かつ確実に半導体部品を半導体部品搭載用基板に接触させることができる。その結果、半導体部品搭載用基板と半導体部品との位置合わせ、接合等をさらに効率よく行うことができ、半導体装置の生産性をさらに高めることができる。
本発明の半導体装置製造用治具では、前記半導体部品搭載用基板および前記半導体部品が、それぞれ、前記第１の案内手段および前記第２の案内手段に遊嵌された状態において、
前記第１の案内手段の溝幅と、前記半導体部品搭載用基板の前記第１の案内手段により遊嵌される部位の厚さとの差が、前記第２の案内手段の溝幅と前記半導体部品の前記第２の案内手段により遊嵌される部位の厚さとの差より小さいことが好ましい。
これにより、容易かつ確実に半導体部品を半導体部品搭載用基板に接触させることができる。その結果、半導体部品搭載用基板と半導体部品との位置合わせ、接合等をさらに効率よく行うことができ、半導体装置の生産性をさらに高めることができる。
本発明の半導体装置製造用治具では、筐体状を呈することが好ましい。
これにより、半導体装置製造用治具の取り扱いが容易になり、結果として、半導体部品搭載用基板と半導体部品との位置合わせ、接合等をさらに効率よく行うことができ、半導体装置の生産性をさらに高めることができる。
本発明の半導体装置製造用治具では、前記半導体部品搭載用基板と前記半導体部品との上下が反転可能であることが好ましい。
これにより、半導体装置製造用治具を上下反転させること等により、容易かつ確実に半導体部品を半導体部品搭載用基板に接触させることができる。その結果、半導体部品搭載用基板と半導体部品との位置合わせ、接合等をさらに効率よく行うことができ、半導体装置の生産性をさらに高めることができる。
本発明の半導体装置製造用治具では、前記半導体部品搭載用基板は複数の前記半導体部品を搭載するフレーム状を呈し、前記半導体部品は個片化されていることが好ましい。
これにより、半導体部品搭載用基板を切り分けることにより、容易に個片化された複数個の半導体装置を得ることができる。
本発明の半導体装置製造用治具では、前記半導体部品搭載用基板上には複数個の前記半導体部品が複数列状に搭載されることが好ましい。
これにより、少ない工程数で多量の半導体装置を効率よく製造することができる。
本発明の半導体装置製造用治具では、前記半導体部品搭載用基板と前記半導体部品とを接近させるように、前記半導体部品搭載用基板および／または前記半導体部品を押圧する押圧手段を有することが好ましい。
これにより、高温雰囲気による半導体部品搭載用基板の反り等の発生を、より効果的に防止することができ、結果として、半導体装置における半導体部品と半導体部品搭載用基板との接合の信頼性をさらに高めることができる。
本発明の半導体装置製造用治具では、前記第１の案内手段と前記第２の案内手段との間に配設される板状の仕切手段を有することが好ましい。
これにより、半導体部品の半導体装置製造用治具への挿入時における、半導体部品搭載用基板と半導体部品との不用意な接触をより効果的に防止することができ、さらに、半導体装置製造用治具を上下反転させた際等に、半導体部品が半導体部品搭載用基板に衝突して半導体部品の半導体部品搭載用基板に対する相対位置がずれるのを効果的に防止することができる。
本発明の半導体装置製造方法は、本発明の半導体装置製造用治具を用いることを特徴とする。
これにより、接合不良の発生を防止できるとともにコストを抑制できる半導体装置製造方法を提供することができる。
本発明の半導体装置製造方法は、第１の方向に延在する第１の辺と、前記第１の辺に略直交する第２の方向に延在する第２の辺とを有する、略長方形状の板状の半導体部品搭載用基板と、板状の半導体部品とを接合してなる半導体装置を製造する方法であって、
前記第２の方向に関する前記半導体部品搭載用基板の移動を規制しつつ、前記半導体部品搭載用基板の前記第１の辺に対応する縁部を遊嵌する第１の案内工程と、
前記第２の方向に関する前記半導体部品の移動を規制しつつ、前記半導体部品の縁部を遊嵌する第２の案内工程と、
前記半導体部品を前記半導体部品の厚み方向に関して所定の距離だけ移動させて前記半導体部品と前記半導体部品搭載用基板とをろう材を介して接触させる移動工程と、
前記半導体部品と前記半導体部品搭載用基板とを互いに前記ろう材を介して接触させたまま加熱する加熱工程とを有することを特徴とする。
これにより、接合不良の発生を防止できるとともにコストを抑制できる半導体装置製造方法を提供することができる。
本発明の半導体装置は、本発明の半導体装置製造用治具を用いて製造されたことを特徴とする。
これにより、接合不良の発生等を生じ難い、信頼性の高い半導体装置を提供することができる。
本発明の半導体装置は、本発明の方法により製造されたことを特徴とする。
これにより、接合不良の発生等を生じ難い、信頼性の高い半導体装置を提供することができる。
本発明によれば、接合不良の発生を生じ難い半導体装置を提供することができる。また、本発明によれば、接合不良の発生を防止できるとともにコストを抑制できる半導体装置製造用治具および半導体装置製造方法を提供することができる。
また、半導体部品搭載用基板および該半導体部品搭載用基板に搭載された半導体部品を搬送する際、振動等による半導体部品のずれの発生を防止することができ、また、マウンタや構成が複雑な半導体装置製造用治具の必要性を排除することができ、これにより、半導体装置における接合不良の発生を防止できるとともに半導体装置の製造工程におけるコストを抑制できる。
以下、本発明の半導体装置製造用治具の好適な実施形態について説明する。
まず、本発明の第１実施形態に係る半導体装置および半導体装置製造用治具について説明する。
図１は、本発明の第１実施形態に係る半導体装置製造用治具の一例を示す斜視図であり、図２は、図１における線I−Iに沿う断面図であり、図３は、半導体部品搭載用基板（下部半導体パッケージ）の構成の一例を示す図であり、図３（ａ）は、半導体部品搭載用基板（下部半導体パッケージ）の断面図、図３（ｂ）は、半導体部品搭載用基板（下部半導体パッケージ）の平面図を示し、図４は、半導体部品（上部半導体パッケージ）の構成の一例を示す図であり、図４（ａ）は、半導体部品（上部半導体パッケージ）の断面図、図４（ｂ）は、半導体部品（上部半導体パッケージ）の平面図を示し、図５は、本発明の半導体装置の構成の一例を示す断面図である。
半導体装置の説明に先立ち、本実施形態で用いる下部半導体パッケージ（半導体部品搭載用基板）、上部半導体パッケージ（半導体部品）について説明する。
下部半導体パッケージ（半導体部品搭載用基板）７３は、板状の基板７１と、ＡＣＦ（Anisotropic Conductive Film、異方性導電膜）を用いて実装されたドライバＩＣ７２と、端子である複数個のランド７５とを有している（図３参照）。
基板７１は、例えば、Ｓｉ等の半導体材料や、アラミド樹脂等の樹脂材料等で構成されたものである。基板７１の厚さ（平均）は、特に限定されないが、通常、０．０５〜１ｍｍ程度とされる。また、基板７１は、単層で構成されたもののみならず、複数の層の積層体で構成されたものでもよい。
ランド７５は、後述する上部半導体パッケージ（半導体部品）７４の半田ボール７６に対応するパターンで設けられている。
ランド７５は、例えば、無電解メッキ法、電解メッキ法等の各種メッキ法等により形成されたものであるが、ランド７５は無電解メッキ法により形成されたものであるのが好ましい。無電解メッキ法を用いてランド７５を形成することにより、ランド７５同士の間隔（ピッチ）をより小さく（例えば、５〜３０μｍ程度）なるように設定（設計）することができる。これにより、半導体装置７０や該半導体装置を備える電子機器（例えば、携帯電話等）の高性能化、小型化に伴って要求される、狭ピッチ化（端子の配設密度の高密度化）に好適に対応することができる。
ランド７５の構成材料としては、例えば、Ｎｉ、Ａｕ、Ｃｕ、Ｓｎ、Ａｇまたはこれらを含む合金等が挙げられるが、これらの中でも、特に、Ｎｉ、Ａｕ、Ｃｕ、Ｓｎまたはこれらを含む合金であるのが好ましい。これらは、導電性に優れ、また、ドライバＩＣ７２や後述する半田ボール７６の構成材料との密着性にも優れている。
ランド７５は、それぞれ、ほぼ等しい厚さ（高さ）に設定されており、その厚さ（平均）は、特に限定されないが、例えば、５〜３０μｍ程度とされる。また、ランド７５の横断面積も、特に限定されず、例えば、５×１０−３〜５×１０−２ｍｍ２程度とされる。
このようなランド７５は、例えば、基板７１の面上に、フォトリソグラフィー法により、所望のレジストパターンを形成し、このレジストパターンをマスクとして無電解メッキ法を行うことにより形成することができる。
このような下部半導体パッケージ（半導体部品搭載用基板）７３は、全体として略長方形状のフレーム状を成しており、第１の方向に延在する第１の辺７３１ａ、７３１ｂと、前記第１の辺７３１ａ、７３１ｂに略直交する第２の方向に延在する第２の辺７３２ａ、７３２ｂとを有している。
また、上部半導体パッケージ（半導体部品）７４は、略長方形状の板状を成しており、３層のメモリが積層されてなる上部半導体パッケージ本体７４１と、下部半導体パッケージ７３の各ランド７５に対応して配置された複数の半田ボール７６とを有している（図４参照）。
半田ボール７６の構成材料は、特に限定されないが、ろう材を主とするものであるのが好ましい。ろう材は、比較的低温で溶融するとともに、導電性に優れ、また、入手も容易である。ろう材としては、例えば、Ｐｂ−Ｓｎ系半田等のＰｂ含有半田や、Ｓｎ−Ａｇ−Ｃｕ系半田、Ｓｎ−Ｚｎ系半田、Ｓｎ−Ｃｕ系半田、Ｓｎ−Ｂｉ系半田等のような、実質的にＰｂを含まない鉛フリー半田（Ｐｂ不含半田）、銀ろう、銅ろう、リン銅ろう、黄銅ろう、アルミろう、ニッケルろう等が挙げられ、これらのうちの１種または２種以上を組み合わせて用いることができるが、中でも、Ｐｂ含有半田、鉛フリー半田（Ｐｂ不含半田）等の半田が好ましい。特に、鉛フリー半田（Ｐｂ不含半田）は、接合強度と環境に対する影響との両立の観点から、特に有利である。
半田ボール７６の形成方法としては、特に限定されないが、例えば、ディッピング法、印刷法、電解メッキ、浸漬メッキ、無電解メッキ等の湿式メッキ法、熱ＣＶＤ、プラズマＣＶＤ、レーザーＣＶＤ等の化学蒸着法（ＣＶＤ）、真空蒸着、スパッタリング、イオンプレーティング等の乾式メッキ法、溶射等が挙げられるが、これらの中でも、特に、ディッピング法または印刷法が好ましい。かかる方法によれば、半田ボール７６を容易かつ確実に形成することができる。
ディッピング法を用いる場合、半田ボール７６は、例えば、溶融状態の半田ボール７６の構成材料中に、上部半導体パッケージ７４の有する端子（図示せず）の端部付近を浸漬させることにより形成することができる。
また、印刷法を用いる場合、半田ボール７６は、例えば、貫通孔を有するマスクを用いて、スキージで溶融状態の半田ボール７６の構成材料を掃くことにより、貫通孔を介して上部半導体パッケージ７４の上面に供給して形成することができる。なお、このマスクには、ランド７５を無電解メッキ法により形成する際のレジストパターンを用いることもできる。
図５に示すように、半導体装置７０は、複数個のランド７５と、これらのランド７５に対応する部位に形成された複数個の半田ボール７６が接合することにより、下部半導体パッケージ（半導体部品搭載用基板）７３と上部半導体パッケージ（半導体部品）７４とが一体化したものである。このような半導体装置７０は、以下で詳述するような半導体装置製造用治具、半導体装置製造方法を用いて製造されたものである。
次に半導体装置製造用治具の第１実施形態について説明する。以下の説明では、図１および２中の上側を「上」、下側を「下」と言う。
図１、図２に示す半導体装置製造用治具１０Ａは略直方体状の筐体であり、その内部に半導体パッケージ用の（半導体部品および半導体部品搭載用基板を挿入するための）挿入空間１１を有し、該挿入空間１１は長手方向に関する両端（前後端）面において開口する。挿入空間１１は、半導体装置製造用治具１０Ａにおける図中下面に配置された複数の貫通孔１２によって半導体装置製造用治具１０Ａの外部と連通するとともに、半導体装置製造用治具１０Ａにおける図中上面に配置された上記長手方向に沿う貫通溝１３によって半導体装置製造用治具１０Ａの外部と連通する。
貫通孔１２および貫通溝１３は、例えば、半導体装置製造用治具１０Ａの周囲の雰囲気が高温になった際（例えば、半導体装置製造用治具１０Ａがリフロー炉内へ搬入された際）、高温雰囲気を挿入空間１１へ効率よく導くので、挿入空間１１内へ挿入された下部半導体パッケージ７３や上部半導体パッケージ７４の加熱効率を高めることができる。
また、半導体装置製造用治具１０Ａは、挿入空間１１に対向する両側面において、上記長手方向に沿って配置された第１の案内溝（第１の案内手段）１４ａ、１４ｂと、第１の案内溝（レール）１４ａ、１４ｂより上側に設けられ、かつ、第１の案内溝１４ａ、１４ｂに対して平行に配置された第２の案内溝（第２の案内手段）１５ａ、１５ｂと、第１の案内溝１４ａおよび第２の案内溝１５ａ、並びに第１の案内溝１４ｂおよび第２の案内溝１５ｂの間において、これらの案内溝によって形成された突状部１６ａ、１６ｂと、上記長手方向に関する一端（後端）において第１の案内溝１４ａから第１の案内溝１４ｂにわたって配置された第１の度当たり板１７と、上記長手方向に関する一端（後端）において第２の案内溝１５ａから第２の案内溝１５ｂにわたって配置された第２の度当たり板（規制手段）１８とを備えている。
半導体装置製造用治具１０Ａにおいては、上部半導体パッケージ７４（半導体部品）が第２の案内溝（レール）１５ａ、１５ｂに沿ってスライドされて、挿入空間１１内に挿入される。同様に、半導体装置製造用治具１０Ａにおいては、下部半導体パッケージ７３（半導体部品搭載用基板）が第１の案内溝１４ａ、１４ｂに沿ってスライドされて、挿入空間１１内に挿入される。その際、第１の案内溝１４ａ、１４ｂが、それぞれ、下部半導体パッケージ７３の第１の辺７３１ａ、７３１ｂに対応する縁部を遊嵌する（下部半導体パッケージ７３を第１の方向に移動可能に支持する）。
このように、半導体装置製造用治具１０Ａにおいては、挿入空間１１内に上部半導体パッケージ７４（半導体部品）が第２の案内溝１５に沿ってスライドされて挿入されるとともに下部半導体パッケージ７３（半導体部品搭載用基板）が第１の案内溝１４（１４ａ、１４ｂ）に沿ってスライドされて挿入されるので、下部半導体パッケージ７３および上部半導体パッケージ７４を容易に挿入することができる。
また、半導体装置製造用治具１０Ａにおいては、第２の案内溝１５ａおよび第２の案内溝１５ｂの間隔が上部半導体パッケージ７４の幅より若干大きく、さらに、第２の案内溝１５の図中上下方向に関する長さ（溝幅）が上部半導体パッケージ７４の厚み（半田ボール７６を除く基板部分の厚み）より大きくなっている。これにより、第２の案内溝１５は、板状の上部半導体パッケージ７４の縁部を容易かつ確実に遊嵌するとともに、図中左右方向（第２の方向）に関する上部半導体パッケージ７４の移動を規制することができる。
また、半導体装置製造用治具１０Ａにおいては、第１の案内溝１４ａおよび第１の案内溝１４ｂの間隔が下部半導体パッケージ７３の幅（第２の辺７３２ａ、７３２ｂの長さ）より若干大きく、さらに、第１の案内溝１４の図中上下方向に関する長さ（溝幅）が下部半導体パッケージ７３の厚み（基板７１の厚み）より若干大きくなっている。これにより、第１の案内溝１４は、下部半導体パッケージ７３の第１の辺７３１ａ、７３１ｂに対応する縁部を容易かつ確実に遊嵌するとともに、図中左右方向（第２の方向）に関する下部半導体パッケージ７３の移動を規制することができる。
また、第２の案内溝１５の図中上下方向に関する長さ（溝幅）と上部半導体パッケージ７４の厚み（半田ボール７６を除く基板部分の厚み）との差は、第１の案内溝１４の図中上下方向に関する長さ（溝幅）と下部半導体パッケージ７３の厚み（基板７１の厚み）との差より大きくなっている。これにより、例えば、後述するような半導体製造方法において、半導体装置製造用治具１０Ａを上下方向に反転させることにより、ランド７５とこれに対応する位置に設けられた半田ボール７６とを、容易かつ確実に接触させることができる。
さらに、上述したように第１の案内溝１４および第２の案内溝１５は互いに平行に配置されているので、第１の案内溝１４（１４ａ、１４ｂ）および第２の案内溝１５（１５ａ、１５ｂ）は、下部半導体パッケージ７３および上部半導体パッケージ７４の相対的な移動を規制する。
したがって、半導体装置製造用治具１０Ａによって下部半導体パッケージ７３および該下部半導体パッケージ７３に搭載された上部半導体パッケージ７４を搬送する際、振動等による上部半導体パッケージ７４のずれの発生を好適に防止することができ、また、マウンタや構成が複雑な半導体装置製造用治具の必要性を排除することができ、これにより、下部半導体パッケージ７３と上部半導体パッケージ７４との接合不良（ろう接不良）の発生を防止できるとともに半導体装置の製造工程におけるコストを抑制できる。
また、半導体装置製造用治具１０Ａは、下部半導体パッケージ７３および上部半導体パッケージ７４が挿入空間１１に挿入された際（後述するように、半導体装置製造用治具１０Ａを上下方向に反転させた場合も含む）に、下部半導体パッケージ７３および上部半導体パッケージ７４とは、これらの端部付近のみで接触するように構成されている。すなわち、半導体装置製造用治具１０Ａは、下部半導体パッケージ７３および上部半導体パッケージ７４が挿入空間１１に挿入された際に、下部半導体パッケージ７３の下面と半導体装置製造用治具１０Ａとの間や、上部半導体パッケージ７４の上面と半導体装置製造用治具１０Ａとの間には、空間（空隙）が存在し、下部半導体パッケージ７３、上部半導体パッケージ７４が、全面（下面または上面）で半導体装置製造用治具１０Ａと接触することがないように構成されている。これにより、下部半導体パッケージ７３、上部半導体パッケージ７４に与えられた熱が、半導体装置製造用治具１０Ａに奪われてしまうのを効果的に防止することができ、下部半導体パッケージ７３や上部半導体パッケージ７４を効率よく加熱することができる。また、これにより、下部半導体パッケージ７３や上部半導体パッケージ７４を高温雰囲気下に暴露する時間を短縮する（下部半導体パッケージ７３や上部半導体パッケージ７４の熱履歴を抑制する）ことができ、最終的に得られる半導体装置７０の信頼性を特に優れたものとすることができる。
また、前述したように、半導体装置製造用治具１０Ａは、第１の度当たり板１７と第２の度当たり板１８とを備えている。これにより、下部半導体パッケージ７３を第１の度当たり板１７に突き当たるまで挿入するとともに、上部半導体パッケージ７４を第２の度当たり板１８に突き当たるまで挿入するだけで、上記長手方向に関する下部半導体パッケージ７３および上部半導体パッケージ７４の相対位置をより確実に規制することができる。すなわち、下部半導体パッケージ７３および上部半導体パッケージ７４の、第１の方向への不本意な移動をより確実に規制することができる。このとき、上記長手方向に関する第１の度当たり板１７および第２の度当たり板１８の間の所定の距離は、下部半導体パッケージ７３や上部半導体パッケージ７４の仕様によって任意に設定される。
また、前述したように、半導体装置製造用治具１０Ａは、直方体の筐体状を呈している。これにより、下部半導体パッケージ７３や上部半導体パッケージ７４が挿入空間１１に挿入されても、半導体装置製造用治具１０Ａの取り扱い（例えば、移動、持ち運び等）を容易にすることができる。ここで、半導体装置製造用治具１０Ａは、その筐体の肉厚が比較的薄い（例えば、１０〜１５ｍｍ）のが好ましく、また、熱伝導率のよい金属や輻射熱を発する材料（例えば、アルミ、チタン、銅合金、ステンレス等）で構成されたものであるのがよい。これにより、熱伝導性が改善されるため、ヒータ等の追加デバイスを必要とすることなく、下部半導体パッケージ７３と上部半導体パッケージ７４とを、短時間でかつ確実に、ろう接（半田接合）することができる。
次に、半導体装置製造用治具１０Ａを用いて下部半導体パッケージ７３および上部半導体パッケージ７４から半導体装置を製造する方法について図面を用いて説明する。
図６は、図１、図２に示す半導体装置製造用治具を用いた半導体装置製造方法の一例を示す図であり、図７は、半導体部品搭載用基板（下部半導体パッケージ）の構成の他の一例を示す平面図である。なお、以下の説明では、図６中の上側を「上」、下側を「下」と言う。
まず、貫通孔１２が図中上方を向くように、半導体装置製造用治具１０Ａを配置する。その後、上部半導体パッケージ７４を第２の案内溝１５に沿って挿入空間１１内に挿入し、ランド７５が配置された面にフラックスが予め塗布された下部半導体パッケージ７３を第１の案内溝１４に沿って挿入空間１１内に挿入する。このとき、上部半導体パッケージ７４は、半田ボール７６が配置された面が、図中上方を向くように挿入し、上部半導体パッケージ７４は、フラックスが塗布された面が、図中下方（ランド７５が設けられた面を図中上方）を向くように挿入する。これにより、挿入空間１１内において半田ボール７６とランド７５とは互いに対向する（図６（ａ）参照）。
このとき、半田ボール７６とランド７５との隙間（距離）は、通常、１００μｍ程度であるのが好ましいが、下部半導体パッケージ７３や上部半導体パッケージ７４の仕様に応じて任意に設定される。この隙間は、第１の案内溝１４や第２の案内溝１５の溝幅、第１の案内溝１４および第２の案内溝１５の図中上下方向に関する間隔（幅）、基板７１や下部半導体パッケージ７３の厚み、ランド７５の高さ、半田ボール７６の直径、フラックスの塗布厚さ等のパラメータによって決定されるが、いかなる場合においても、下部半導体パッケージ７３および上部半導体パッケージ７４の挿入の際、半田ボール７６とフラックスとが接触しないように上記パラメータが設定されるのが好ましい。
また、下部半導体パッケージ７３のランド７５が配置された面に塗布されるフラックスは、ロジン系フラックスまたは水溶性フラックスのいずれでもよく、ロジン系フラックスとしては、例えば、非活性ロジン(Rosin base)フラックス、弱活性ロジン(Mildly Activated Rosin base)フラックス、若しくは活性ロジン(Activated Rosin base)フラックス等が挙げられ、これらのいずれも用いることが可能であるが、特に、弱活性ロジンフラックスが半田付け性（接合性）の観点から好ましい。
次いで、図示しない反転手段により、半導体装置製造用治具１０Ａを図中上下方向に関して反転させる。このとき、上述したように、第２の案内溝１５の溝幅が上部半導体パッケージ７４の厚みより（例えば、１００μｍ程度）大きいので、上部半導体パッケージ７４の図中上下方向（厚み方向）に関する自由な移動を確保することができ、半導体装置製造用治具１０Ａが反転された際、上部半導体パッケージ７４は図中下方に移動する。また、このとき、突状部１６（１６ａ、１６ｂ）の図中上下方向に関する長さ（以下「突状部１６の厚み」という。）がランド７５の高さおよび半田ボール７６の直径の合計よりも小さく、例えば、約２００μｍに設定されているので、半田ボール７６は対応するランド７５に接触する（図６（ｂ）参照）。このように、本実施形態では、半導体装置製造用治具１０Ａを上下反転させる等により、好適に上部半導体パッケージ７４を下部半導体パッケージ７３に接触させることができる。
このとき、半田ボール７６の潰し代は、突状部１６の厚み、半田ボール７６の直径およびランド７５の高さ等のパラメータにより決定されるが、半田ボール７６の直径のバラツキが１０μｍ程度発生するので、突状部１６の厚みはこのバラツキを吸収可能な値、例えば、１００〜２００μｍ程度に設定される。また、突状部１６の厚みは、通常、上部半導体パッケージ７４と下部半導体パッケージ７３との半田接合後における、これらの距離と実質的に等しくなるように設定される。
その後、一端に平板を有し、かつ、軸に雄ネジが形成された押圧棒４１と、該押圧棒４１の軸の雄ネジに螺合するナット４２とを有する押圧治具４０を使用して、上部半導体パッケージ７４を所定の荷重で押圧する（図６（ｃ）参照）。すなわち、押圧治具４０を使用して、上部半導体パッケージ７４を介して下部半導体パッケージ７３に所定の荷重の負荷を加える。次に、このように上部半導体パッケージ７４を押圧した状態で、リフロー炉内へ半導体装置製造用治具１０Ａを搬送し、上部半導体パッケージ７４および下部半導体パッケージ７３をリフローによって接合させる。リフローの条件は、特に限定されないが、例えば、雰囲気の温度が１５０〜３００℃程度、好ましくは２００〜２６０℃程度とされ、リフローの時間が、例えば、１〜３０分程度、好ましくは３〜１０分程度とされる。また、必要に応じて、例えば、高周波、超音波等を付与しつつ行うようにしてもよい。
このように、半導体装置製造用治具１０Ａでは、押圧治具４０によって間接的に下部半導体パッケージ７３を押圧するので、リフロー炉内の高温雰囲気による下部半導体パッケージ７３の反りの発生を防止することができる。その結果、下部半導体パッケージ７３と上部半導体パッケージ７４との半田接合不良の発生をより効果的に防止することができる。
そして、半導体装置製造用治具１０Ａをリフロー炉内から取り出し、押圧治具４０による押圧を解除した後、半導体装置製造用治具１０Ａから、リフローによって上部半導体パッケージ７４が接合された下部半導体パッケージ７３、すなわち、半導体装置７０を取り出す（図６（ｄ）参照）。
このようにして得られた半導体装置７０は、例えば、携帯電話、インクジェット式吐出装置（例えばインクジェットプリンタ）、ラップトップ型パーソナルコンピュータ、テレビ、ビデオカメラ、ビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ワードプロセッサ、ワークステーション、テレビ電話、防犯用テレビモニタ、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシュミレータ等に適用することができる。
なお、以上の説明では、半導体装置製造用治具１０Ａの挿入空間１１に、下部半導体パッケージ７３および上部半導体パッケージ７４を、それぞれ１個ずつ挿入して、これらを接合するものとして説明したが、半導体装置製造用治具１０Ａの挿入空間１１には、例えば、第１の案内溝１４および第２の案内溝１５の長手方向に沿って、それぞれ、複数個の下部半導体パッケージ７３および複数個の上部半導体パッケージ７４を挿入してもよい。これにより、複数個の半導体装置７０を同時に製造することができ、半導体装置７０の生産性が向上する。特に、本実施形態では、下部半導体パッケージ７３の第１の方向の長さ（第１の辺７３１の長さ）と、上部半導体パッケージ７４の第１の方向の長さとが実質的に等しいため、このような方法により、半導体装置７０を好適に製造することができる。
また、例えば、下部半導体パッケージは、図７に示すような構成のものであってもよい。すなわち、下部半導体パッケージ７３’は、前述した下部半導体パッケージ７３を複数個備えたような構成を有していてもよい。これにより、１個の下部半導体パッケージ７３’に対し、複数個の上部半導体パッケージ７４を実装（接合）し、その後、これを複数個に切り分ける（個片化）することにより、複数個の半導体装置７０を得ることができ、半導体装置７０の生産性が向上する。また、このような下部半導体パッケージ７３’を用いることにより、下部半導体パッケージと上部半導体パッケージとの位置合わせの精度をより優れたものとすることができ、得られる半導体装置７０の信頼性も向上する。
以下、本発明の第２実施形態に係る半導体装置製造用治具および該半導体装置製造用治具を用いた半導体装置製造方法について説明するが、前記第１実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図８は、本発明の第２実施形態に係る半導体装置製造用治具の一例を示す斜視図であり、図９、図１０は、図８に示す半導体装置製造用治具を用いた半導体装置製造方法の一例を示す図である。なお、以下の説明では、図８ないし図１０中の上側を「上」、下側を「下」と言う。
まず、本実施形態の半導体装置製造用治具の構成について説明する。
図８に示すように、半導体装置製造用治具１０Ｂは、挿入空間１１に対向する両側面において、上記長手方向に沿って配置された第１の案内溝１４ａ、１４ｂ、第２の案内溝１５ａ、１５ｂ、突状部１６ａ、１６ｂの他に、第２の案内溝（第２の案内手段）１５ａ、１５ｂ内に、第１の案内溝１４ａ、１４ｂのそれぞれに対して平行に配置するように形成された仕切溝５１ａ、５１ｂと、第１の案内溝１４ａ、１４ｂのそれぞれに対して平行に配置された階段状の案内台５２ａ、５２ｂと、仕切溝５１ａ、５１ｂの長手方向に沿ってスライドさせることによって着脱可能な平板状の仕切板５３（仕切手段）とを備えている。
第１の案内溝１４（１４ａ、１４ｂ）と案内台５２（５２ａ、５２ｂ）との図中上下方向に関する距離は、前記第１実施形態の半導体装置製造用治具１０Ａにおける第１の案内溝１４と第２の案内溝１５との図中上下方向に関する間隔よりも大きく設定されている。また、下部半導体パッケージ７３が第１の案内溝１４に沿って挿入空間１１に挿入され、かつ、上部半導体パッケージ７４が案内台５２に沿って挿入空間１１に挿入された際、仕切板５３は挿入空間１１を下部半導体パッケージ７３が挿入された空間と上部半導体パッケージ７４が挿入された空間に仕切るが、ランド７５および半田ボール７６が仕切板５３に接触しないように仕切溝５１（５１ａ、５１ｂ）の位置は第１の案内溝１４および案内台５２に対して設定されている。なお、半導体装置製造用治具１０Ｂが第１の度当たり板１７および第２の度当たり板１８相当の度当たり板を有していてもよいことは言うまでもない。
次に、半導体装置製造用治具１０Ｂを用いた半導体装置の製造方法について説明する。
まず、半導体装置製造用治具１０Ｂを貫通孔１２が図中上方を向くように配置する。その後、仕切溝５１に仕切板５３が遊嵌された状態で、上部半導体パッケージ７４を案内台５２（第２の案内溝１５）に沿って挿入空間１１内に挿入し、ランド７５が配置された面にフラックスが予め塗布された下部半導体パッケージ７３を第１の案内溝１４に沿って挿入空間１１内に挿入する。このとき、上部半導体パッケージ７４は、半田ボール７６が配置された面が、図中上方を向くように挿入し、上部半導体パッケージ７４は、フラックスが塗布された面が、図中下方（ランド７５が設けられた面を図中上方）を向くように挿入する。これにより、挿入空間１１内において半田ボール７６とランド７５とは互いに対向する（図９（ａ））。
次いで、半導体装置製造用治具１０Ｂを図中上下方向に関して反転させる。このとき、突状部１６（１６ａ、１６ｂ）は、仕切板５３よりも下部半導体パッケージ７３側に設けられているため、上部半導体パッケージ７４は図中下方に移動し、仕切板５３に当接して停止する（図９（ｂ））。その後、仕切板５３をスライドさせて挿入空間１１から抜き去ることにより、上部半導体パッケージ７４はさらに図中下方に移動して半田ボール７６が対応するランド７５に接触する（図９（ｃ））。このときの上部半導体パッケージ７４の図中下方に関する移動距離は小さいので、半田ボール７６はランド７５に柔らかに接触する。
以上のように、半導体装置製造用治具１０Ｂでは、第１の案内溝１４と案内台５２との間に平板状の仕切板５３を有するので、上部半導体パッケージ７４の挿入空間１１への挿入時における不用意な下部半導体パッケージ７３と上部半導体パッケージ７４との接触を防止し、さらに、半導体装置製造用治具１０Ｂを上下反転させた際、上部半導体パッケージ７４の半田ボール７６が下部半導体パッケージ７３のランド７５に勢いよく衝突して半田ボール７６が対応するランド７５からずれるのを防止できる。その結果、製造される半導体装置７０の歩留りが向上するとともに、最終的に得られる半導体装置７０の信頼性を特に優れたものとすることができる。
その後、押圧治具４０を使用して、上部半導体パッケージ７４を所定の荷重で押圧する（図１０（ｄ）参照）。すなわち、押圧治具４０を使用して、上部半導体パッケージ７４を介して下部半導体パッケージ７３に所定の荷重の負荷を加える。次に、このように上部半導体パッケージ７４を押圧した状態で、リフロー炉内へ半導体装置製造用治具１０Ｂを搬送し、上部半導体パッケージ７４および下部半導体パッケージ７３をリフローによって接合させる。
そして、半導体装置製造用治具１０Ｂをリフロー炉内から取り出し、押圧治具４０による押圧を解除した後、半導体装置製造用治具１０Ｂから、リフローによって上部半導体パッケージ７４が接合された下部半導体パッケージ７３、すなわち、半導体装置７０を取り出す（図１０（ｅ）参照）。
以下、本発明の第３実施形態に係る半導体装置製造用治具について説明するが、前記第１、第２実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図１１は、本発明の第３実施形態に係る半導体装置製造用治具の一例を示す斜視図であり、図１２は、図１１における線II−IIに沿う断面図であり、図１３は、図１１、図１２に示す半導体装置製造用治具を用いた製造方法での一工程を示す断面図であり、図１４は、図１１、図１２に示す半導体装置製造用治具を用いて製造される半導体装置の構成の一例を示す断面図である。図１１、図１３中の上側を「上」、下側を「下」と言う。
図１１、図１２に示すように、本実施形態の半導体装置製造用治具１０Ｃは、上部半導体パッケージ７４’を遊嵌する（第１の方向に移動可能に支持する）第１の案内溝１４ａ、１４ｂが、それぞれ２つずつ設けられており、図中の左右方向に、上部半導体パッケージ７４’を並列して配置することができるように構成されている。これにより、図１４に示すような１個の下部半導体パッケージ７３’’上に複数個の上部半導体パッケージ７４’が搭載（接合）された半導体装置７０’を好適に製造することができる。
また、半導体装置製造用治具１０Ｃでは、下側に（貫通孔１２が形成されている壁面の内面に）、突状部５４が設けられている。これにより、上部半導体パッケージ７４’の押圧時や、下部半導体パッケージ７３’’と上部半導体パッケージ７４’との接合時（リフロー時）等に、下部半導体パッケージ７３’’（特に、面積の大きい下部半導体パッケージ７３’’）に反り等が生じるのをより効果的に防止することができる（図１３参照）。
また、半導体装置製造用治具１０Ｃでは、案内溝（第１の案内溝１４、第２の案内溝１５）の長手方向に関する一端（後端）において、第１の案内溝１４ａから第１の案内溝１４ｂにわたって配置された第１の度当たり板１７と、上記長手方向に関する一端（後端）から所定の距離だけ他端（前端）側にずれた位置において第２の案内溝１５ａから第２の案内溝１５ｂにわたって配置された第２の度当たり板（規制手段）１８とを備えている。すなわち、本実施形態では、案内溝（第１の案内溝１４、第２の案内溝１５）の長手方向に関して異なる部位に、第１の度当たり板１７と第２の度当たり板１８とが設けられている。これにより、例えば、下部半導体パッケージ７３’’の第２の辺７３２ｂ（第１の度当たり板１７に突き当たる側の縁部）からランド７５までの長さと、上部半導体パッケージ７４’の縁部（第２の度当たり板１８に突き当たる側の縁部）から半田ボール７６までの長さとが異なる場合であっても、下部半導体パッケージ７３’’と上部半導体パッケージ７４’との相対位置を好適に規制することができる。
半導体装置製造用治具１０Ｃは、例えば、前述した実施形態と同様にして用いることができる。
以上、本発明の半導体装置製造用治具、半導体装置製造方法および半導体装置について、図示の実施形態に基づいて説明したが、本発明はこれらに限定されるものではない。
例えば、上述した実施形態では、挿入空間へ上部半導体パッケージを挿入した後に下部半導体パッケージを挿入するものとして説明したが、先に下部半導体パッケージを挿入してもよいし、上部半導体パッケージと下部半導体パッケージとを同時に挿入してもよい。
また、前述した実施形態では、押圧治具は上部半導体パッケージを押圧するものとして説明したが、押圧治具の配置を変更して下部半導体パッケージを押圧してもよく、または、２つ以上の押圧治具を使用して下部半導体パッケージおよび上部半導体パッケージのそれぞれを押圧してもよい。
また、前述した実施形態では、半導体装置製造用治具を反転させて上部半導体パッケージを下部半導体パッケージに接触させるものとして説明したが、半導体装置製造用治具を反転させることなく、例えば、貫通孔を半導体装置製造用治具の下方に配置し、第１の案内溝の溝幅に余裕を持たせ、下部半導体パッケージを下方から押上げて上部半導体パッケージに接触させてもよい。
本発明の第１実施形態に係る半導体装置製造用治具の一例を示す斜視図である。 図１における線I−Iに沿う断面図である。 半導体部品搭載用基板（下部半導体パッケージ）の構成の一例を示す図であり、図３（ａ）は、半導体部品搭載用基板（下部半導体パッケージ）の断面図、図３（ｂ）は、半導体部品搭載用基板（下部半導体パッケージ）の平面図を示す。 半導体部品（上部半導体パッケージ）の構成の一例を示す図であり、図４（ａ）は、半導体部品（上部半導体パッケージ）の断面図、図４（ｂ）は、半導体部品（上部半導体パッケージ）の平面図を示す。 本発明の半導体装置の構成の一例を示す断面図である。 図１ないし図３に示す半導体装置製造用治具を用いた半導体装置製造方法の一例を示す図である。 半導体部品搭載用基板（下部半導体パッケージ）の構成の他の一例を示す平面図である。 本発明の第２実施形態に係る半導体装置製造用治具の一例を示す斜視図である。 図８に示す半導体装置製造用治具を用いた半導体装置製造方法の一例を示す図である。 図８に示す半導体装置製造用治具を用いた半導体装置製造方法の一例を示す図である。 本発明の第３実施形態に係る半導体装置製造用治具の一例を示す斜視図である。 図１１における線II−IIに沿う断面図である。 図１１、図１２に示す半導体装置製造用治具を用いた製造方法での一工程を示す断面図である。 図１１、図１２に示す半導体装置製造用治具を用いて製造される半導体装置の構成の一例を示す断面図である。
符号の説明
１０Ａ、１０Ｂ、１０Ｃ……半導体装置製造用治具 １１……挿入空間 １２……貫通孔 １３……貫通溝 １４、１４ａ、１４ｂ……第１の案内溝 １５、１５ａ、１５ｂ……第２の案内溝 １６、１６ａ、１６ｂ……突状部 １７……第１の度当たり板 １８……第２の度当たり板 ４０……押圧治具 ４１……押圧棒 ４２……ナット ５１、５１ａ、５１ｂ……仕切溝 ５２、５２ａ、５２ｂ……案内台 ５３……仕切板 ５４……突状部 ７０、７０’……半導体装置 ７１……基板 ７２……ドライバＩＣ ７３、７３’、７３’’……下部半導体パッケージ ７３１ａ、７３１ｂ……第１の辺 ７３２ａ、７３２ｂ……第２の辺 ７４、７４’……上部半導体パッケージ ７４１……上部半導体パッケージ本体 ７５……ランド ７６……半田ボール

Claims (15)

  1. 第１の方向に延在する第１の辺と、前記第１の辺に略直交する第２の方向に延在する第２の辺とを有する、略長方形状の板状の半導体部品搭載用基板と、板状の半導体部品とを接合してなる半導体装置の製造に用いる半導体装置製造用治具であって、
    前記半導体部品搭載用基板の前記第１の辺を前記第１の方向に移動可能に支持し、かつ前記第２の方向に関する前記半導体部品搭載用基板の移動を規制する第１の案内手段と、前記半導体部品の縁部を遊嵌し、かつ前記第２の方向に関する前記半導体部品の移動を規制する第２の案内手段とから選択される少なくとも一方を備えることを特徴とする半導体装置製造用治具。
  2. 前記第２の案内手段は、前記半導体部品の前記半導体部品搭載用基板に対する前記第１の方向への相対的な移動を規制する規制手段を有するものである請求項１に記載の半導体装置製造用治具。
  3. 前記第１の案内手段および前記第２の案内手段は溝である請求項１または２に記載の半導体装置製造用治具。
  4. 前記第２の案内手段の溝幅は前記半導体部品の厚みより大きい請求項３に記載の半導体装置製造用治具。
  5. 前記半導体部品搭載用基板および前記半導体部品が、それぞれ、前記第１の案内手段および前記第２の案内手段に遊嵌された状態において、
    前記第１の案内手段の溝幅と、前記半導体部品搭載用基板の前記第１の案内手段により遊嵌される部位の厚さとの差が、前記第２の案内手段の溝幅と前記半導体部品の前記第２の案内手段により遊嵌される部位の厚さとの差より小さい請求項３または４に記載の半導体装置製造用治具。
  6. 筐体状を呈する請求項１ないし５のいずれかに記載の半導体装置製造用治具。
  7. 前記半導体部品搭載用基板と前記半導体部品との上下が反転可能である請求項１ないし６のいずれかに記載の半導体製造用治具。
  8. 前記半導体部品搭載用基板は複数の前記半導体部品を搭載するフレーム状を呈し、前記半導体部品は個片化されている請求項１ないし７のいずれかに記載の半導体装置製造用治具。
  9. 前記半導体部品搭載用基板上には複数個の前記半導体部品が複数列状に搭載される請求項８に記載の半導体装置製造用治具。
  10. 前記半導体部品搭載用基板と前記半導体部品とを接近させるように、前記半導体部品搭載用基板および／または前記半導体部品を押圧する押圧手段を有する請求項１ないし９のいずれかに記載の半導体装置製造用治具。
  11. 前記第１の案内手段と前記第２の案内手段との間に配設される板状の仕切手段を有する請求項１ないし１０のいずれかに記載の半導体装置製造用治具。
  12. 請求項１ないし１１のいずれかに記載の半導体装置製造用治具を用いることを特徴とする半導体装置製造方法。
  13. 第１の方向に延在する第１の辺と、前記第１の辺に略直交する第２の方向に延在する第２の辺とを有する、略長方形状の板状の半導体部品搭載用基板と、板状の半導体部品とを接合してなる半導体装置を製造する方法であって、
    前記第２の方向に関する前記半導体部品搭載用基板の移動を規制しつつ、前記半導体部品搭載用基板の前記第１の辺に対応する縁部を遊嵌する第１の案内工程と、
    前記第２の方向に関する前記半導体部品の移動を規制しつつ、前記半導体部品の縁部を遊嵌する第２の案内工程と、
    前記半導体部品を前記半導体部品の厚み方向に関して所定の距離だけ移動させて前記半導体部品と前記半導体部品搭載用基板とをろう材を介して接触させる移動工程と、
    前記半導体部品と前記半導体部品搭載用基板とを互いに前記ろう材を介して接触させたまま加熱する加熱工程とを有することを特徴とする半導体装置製造方法。
  14. 請求項１ないし１１のいずれかに記載の半導体装置製造用治具を用いて製造されたことを特徴とする半導体装置。
  15. 請求項１２または１３に記載の方法により製造されたことを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104782A (ja) * 2010-11-15 2012-05-31 Elpida Memory Inc 半導体装置の製造方法および装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2432722A (en) * 2005-11-25 2007-05-30 Seiko Epson Corp Electrochemical cell and method of manufacture
GB2432723B (en) * 2005-11-25 2010-12-08 Seiko Epson Corp Electrochemical cell and method of manufacture
GB2432721B (en) * 2005-11-25 2011-06-22 Seiko Epson Corp Electrochemical cell structure and method of fabrication
JP5691001B2 (ja) * 2011-11-08 2015-04-01 パナソニックＩｐマネジメント株式会社 反転ヘッド
CN104766835B (zh) * 2015-04-15 2017-07-28 苏州聚达晟芯微电子有限公司 一种低温抗震的半导体封装结构

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5228358A (en) * 1990-02-21 1993-07-20 Canon Kabushiki Kaisha Motion guiding device
US5623853A (en) * 1994-10-19 1997-04-29 Nikon Precision Inc. Precision motion stage with single guide beam and follower stage
US6134981A (en) * 1999-12-03 2000-10-24 Nikon Research Corporation Of America Precision scanning apparatus and method with fixed and movable guide members
JP3634483B2 (ja) * 1996-02-13 2005-03-30 キヤノン株式会社 ステージ装置、及びこれを用いた露光装置やデバイス生産方法
JPH1197839A (ja) 1997-09-18 1999-04-09 Toshiba Corp 電子部品実装用基板、電子部品実装基板及び実装方法並びに基板の被接合部材
US6408045B1 (en) * 1997-11-11 2002-06-18 Canon Kabushiki Kaisha Stage system and exposure apparatus with the same
JP2000004078A (ja) * 1998-06-12 2000-01-07 Nippon Avionics Co Ltd エリアアレイパッケージエジェクタ
WO2000002239A1 (fr) * 1998-07-03 2000-01-13 Nikon Corporation Systeme d'exposition, procede de production de ce dernier, procede de transfert de tranches, dispositif et procede de fabrication du dispositif
US20040075822A1 (en) * 1998-07-03 2004-04-22 Nikon Corporation Exposure apparatus and its making method, substrate carrying method, device manufacturing method and device
JP2001196718A (ja) * 2000-01-14 2001-07-19 Mitsubishi Electric Corp プリント配線基板
JP2001210946A (ja) * 2000-01-26 2001-08-03 Victor Co Of Japan Ltd スポットリフロー装置
US6603531B1 (en) * 2000-11-16 2003-08-05 Nikon Corporation Stage assembly including a reaction assembly that is connected by actuators
US6958808B2 (en) * 2000-11-16 2005-10-25 Nikon Corporation System and method for resetting a reaction mass assembly of a stage assembly
US6927838B2 (en) * 2001-02-27 2005-08-09 Nikon Corporation Multiple stage, stage assembly having independent stage bases
US6844694B2 (en) * 2001-08-10 2005-01-18 Nikon Corporation Stage assembly and exposure apparatus including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104782A (ja) * 2010-11-15 2012-05-31 Elpida Memory Inc 半導体装置の製造方法および装置

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