JP2005086063A - フォトダイオード及び集積化光受信器 - Google Patents
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Abstract
【課題】 フォトダイオード及び集積化光受信器に関し、受光感度の低下を抑えながら、寄生容量を低減する。
【解決手段】 一導電型半導体領域2に形成する逆導電型領域3の主要部を互いに平行な複数の縞状領域から構成するとともに、互いに隣接する縞状領域の間隔を、縞状領域の線幅の2倍以上離す。
【選択図】 図1
【解決手段】 一導電型半導体領域2に形成する逆導電型領域3の主要部を互いに平行な複数の縞状領域から構成するとともに、互いに隣接する縞状領域の間隔を、縞状領域の線幅の2倍以上離す。
【選択図】 図1
Description
本発明は、フォトダイオード及び集積化光受信器に関するものであり、特に、周辺回路等を構成するCMOS(相補型MOS)を形成するプロセスを利用して形成するフォトダイオードにおける受光領域形成するための逆導電型領域の配置構成に特徴のあるフォトダイオード及び集積化光受信器に関するものである。
近年、短距離用光伝送システムへの期待が高まっているが、現在の光通信用受光素子としては、InGaAs等の化合物半導体を用いたPIN型フォトダイオードが主流であり、この様なPIN型フォトダイオードを用いた場合には、プリアンプ等を含む光受信回路をCMOSプロセスを用いて形成したSi基板とのハイブリッド構成を採用している。
しかし、この様なハイブリッド構成では小型化・低コスト化が困難であるため、短距離用光伝送システムの普及の障害になっている。
この様な光受信器の小型化・低コスト化には、標準CMOSプロセスを用いてフォトダイオードと光受信回路を1チップ化するアプローチが有効であり、これまでに1Gb/秒で動作する光受信器が報告されている(例えば、非特許文献1参照)ので、ここで、図14を参照して従来の標準CMOSプロセスを用いたフォトダイオードを説明する。
図14参照
図14は、従来の標準CMOSプロセスを用いたフォトダイオードの概略的要部切り欠き斜視図であり、この様な標準CMOSを用いたフォトダイオードにおいては、p型シリコン基板81にCMOSのn型ウエル領域82を形成する工程を利用してフォトダイオードのn型ウエル領域82を形成するとともに、CMOSのpチャネル型FETのソース・ドレイン領域を形成する工程を利用してp+ 型領域83を形成しており、n型ウエル領域82とp+ 型領域83との間のpn接合による空乏層85が実効的な受光領域となっている。
図14は、従来の標準CMOSプロセスを用いたフォトダイオードの概略的要部切り欠き斜視図であり、この様な標準CMOSを用いたフォトダイオードにおいては、p型シリコン基板81にCMOSのn型ウエル領域82を形成する工程を利用してフォトダイオードのn型ウエル領域82を形成するとともに、CMOSのpチャネル型FETのソース・ドレイン領域を形成する工程を利用してp+ 型領域83を形成しており、n型ウエル領域82とp+ 型領域83との間のpn接合による空乏層85が実効的な受光領域となっている。
また、n型ウエル領域82に所望の電位を印加するために、CMOSのnチャネル型FETのソース・ドレイン領域を形成する工程を利用して櫛の歯状のp+ 型領域83を囲むようにn+ 型コンタクト領域84を設けている。
また、このCMOSフォトダイオードにおいては、寄生容量を低減するためにp+ 型領域83を櫛の歯状に形成しており、それによって、基板表面に露出する空乏層85の割合が増加するため、信号光の一部はp型層を通過することなく直接空乏層85に入射するので光電流が増加することになる。この場合、受光効率を高めるために、櫛の歯状のp+ 型領域83を互いに近接して配置することになる。
IEEE J.Selected Topics in Quantum Electronics,Vol.5,No.2,pp.146−156,March/April,1999
IEEE J.Selected Topics in Quantum Electronics,Vol.5,No.2,pp.146−156,March/April,1999
しかし、CMOSプロセスで形成したフォトダイオードは、必然的にpn接合となるため実効的な受光領域となる空乏層85が狭くなり、i型層が実効的な受光領域となるPIN型フォトダイオードに比べて寄生容量が大きくなり、高速動作が困難になるという問題がある。また、同じ理由により光電流も小さくなる。
また、高速動作を可能にするために、寄生容量を小さくしようとすると、p+ 型領域83を櫛の歯状にした場合にも、受光面積の絶対値を小さくする必要があり、プラスチック光ファイバ(POF)を用いた短距離用光通信システムにおいては、集光やPOFと受光素子との位置合わせが困難になるという問題がある。
したがって、本発明は、フォトダイオードの受光感度の低下を抑えながら、寄生容量を低減することを目的とする。
図1は本発明の原理的構成図であり、ここで図1を参照して、本発明における課題を解決するための手段を説明する。なお、図における符号5は、一導電型コンタクト領域である。
図1参照
上記課題を解決するために、本発明は、一導電型半導体領域2に少なくとも主要部が互いに平行な複数の線状領域4から構成される逆導電型領域3を形成したフォトダイオードにおいて、線状領域4が縞状領域であるとともに、互いに隣接する縞状領域の間隔が、縞状領域の線幅の2倍以上離れていることを特徴とする。
図1参照
上記課題を解決するために、本発明は、一導電型半導体領域2に少なくとも主要部が互いに平行な複数の線状領域4から構成される逆導電型領域3を形成したフォトダイオードにおいて、線状領域4が縞状領域であるとともに、互いに隣接する縞状領域の間隔が、縞状領域の線幅の2倍以上離れていることを特徴とする。
この様に、互いに平行な複数の縞状領域の間隔を、縞状領域の線幅の2倍以上、好適には3倍以上離すことによって、受光領域全体に占める逆導電型領域3の占有比率を小さくすることができるため、受光面積を大きくしても逆導電型領域3の面積は小さいので、寄生容量も小さくなり、高速動作が可能になる。
なお、あまり離し過ぎると受光感度が低下するので、受光感度の低下を抑えるためには、間隔を線幅の6倍以下、より好適には5倍以下にすることが望ましい。
この場合、空乏層6のみならず空乏層6の近傍の一導電型半導体領域2で発生した電子−正孔対の内の少数キャリアは拡散により光電流に寄与し、一方、空乏層6から離れた位置で発生した少数キャリアは、逆導電型半導体基板1と一導電型半導体領域2とで構成されるフォトダイオードによって回収されるため、前記の拡散電流は1Gb/秒程度の比較的速い応答速度を有することになる。
したがって、互いに隣接する縞状領域の間隔を、縞状領域の線幅の2倍以上、好適には、3倍以上離しても、光電流を大きく劣化させることなく、寄生容量を低減し、それによって、高速な応答を得ることが可能になる。
即ち、従来のpn接合型フォトダイオードは空乏層6で発生した電子−正孔対を光電流として捕らえることを前提としていたので、受光感度を維持するために逆導電型領域3を近接して配置しており、本発明のように、互いに平行な複数の縞状領域を互いに線幅の2倍以上、特に、3倍以上離すことは考えられない構成であった。
また、逆導電型領域3の主要部を構成する互いに平行な複数の線状領域4は縞状領域である必要はなく、例えば、逆導電型領域3の少なくとも主要部を網目状に構成し、この網目状領域を構成する辺状領域の内の互いに平行に対向する辺状領域をこの辺状領域の線幅の4倍以上、より好適には、6倍以上離すように構成しても良い。
なお、あまり離し過ぎると受光感度が低下するので、受光感度の低下を抑えるためには、間隔を線幅の12倍以下、より好適には10倍以下にすることが望ましい。
或いは、逆導電型領域3の少なくとも主要部を複数の額縁状の環状領域から構成し、各環状領域を構成する辺状領域の内の互いに平行に対向する辺状領域をこの辺状領域の線幅の3倍以上、より好適には4倍以上離すように構成しても良い。この場合、各環状領域は配線層で接続しても良いし、逆導電型領域3を用いて直接接続しても良い。
なお、あまり離し過ぎると受光感度が低下するので、受光感度の低下を抑えるためには、間隔を線幅の9倍以下、より好適には7倍以下にすることが望ましい。
また、一導電型領域を、より高不純物濃度の一導電型領域によって、複数の領域に分割するようにしても良く、それによって、一導電型領域における寄生抵抗を低減し、動作速度を高速化することができる。
また、上述のフォトダイオードと相補型MIS(Metal−Insulator−Semiconductor)FETとをモノリシックに一体に集積化して集積化光受信器としても良く、この場合にはフォトダイオードを標準CMOSプロセスを用いて形成することができるので、低コスト化が可能になり、また、モノリシックに一体にしているので集積化光受信器の小型化が可能になる。
本発明によれば、所定パターンに形成される逆導電型領域3の対向部分の間隔を逆導電型領域3のパターン形状に応じて逆導電型領域3の線幅の少なくとも2倍以上離しているので、受光領域全体に占める逆導電型領域3の占有面積比を小さくすることができ、それによって、寄生容量を低減することができるので、高速動作が可能になる。
特に、受光面積を大きくしても高速動作を確保することができるので、POFとの位置合わせが容易になり、短距離光通信システムの高効率化が可能になり、ひいては、短距離光通信システムの普及及び低コスト化に寄与するところが大きい。
本発明においては、標準CMOSプロセスを用いてフォトダイオードを光受信回路と一体にモノリシックに形成する際に、n型ウエル領域に形成するp型領域の対向する部分の間隔をp型領域のパターン形状に応じてp型領域の線幅の少なくとも2倍以上離すように構成するものであり、これにより、受光面積を大きくしても寄生容量の増大が抑制されるので1Gb/秒以上の高速動作が可能になる。
ここで、図2乃至図6を参照して、本発明の実施例1のCMOS集積化光受信器を説明する。
図2参照
図2は、本発明の実施例1のCMOS集積化光受信器の回路構成図であり、p型シリコン基板に、フォトダイオード10、トランスインピーダンスアンプ40、リミッティングアンプ50、DCオフセット補償回路60、及び、バッファ70から構成する。
図2参照
図2は、本発明の実施例1のCMOS集積化光受信器の回路構成図であり、p型シリコン基板に、フォトダイオード10、トランスインピーダンスアンプ40、リミッティングアンプ50、DCオフセット補償回路60、及び、バッファ70から構成する。
このトランスインピーダンスアンプ40としては、例えば、シンプルなRGC(Regulated Cascode)型トランスインピーダンスアンプを採用するとともに、高周波パッケージを使用して寄生インダクタンスを低減し、入力インピーダンスを適切に設定することによって、広帯域化とLC共振の抑制を図っている。
また、リミッティングアンプ50は、例えば、2段のCherry Hooper型差動増幅器51と2段のシンプルな差動増幅器52で構成し、このCherry Hooper型差動増幅器51は2段で約100倍の小信号利得を有している。
また、DCオフセット補償回路60は、レベルシフト用ソースフォロア回路61、シングル出力の差動増幅器62、及び、外付け容量によるLPF(Low Pass Filter)63によって構成されている。
このDCオフセット補償回路60においては、2段目のCherry Hooper型差動増幅器51の正出力と負出力を差動増幅器62で比較し、LPF63で低周波成分のみを取り出して、リミッティングアンプ50の基準入力電圧とすることによって、DCオフセット補償機能を実現している。
また、バッファ70は、差動の電流モードドライバで構成し、例えば、4mAのテール電流がスイッチングされ、出力電流はチップ外部の伝送路を伝わり、50Ωの負荷に200mVの振幅を生じさせるように構成する。
図3及び図4参照
図3は本発明の実施例1のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、また、図4は本発明の実施例1のCMOS集積化光受信器を構成するフォトダイオードのA−A′を結ぶ一点鎖線に沿った拡大断面図である。
図3は本発明の実施例1のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、また、図4は本発明の実施例1のCMOS集積化光受信器を構成するフォトダイオードのA−A′を結ぶ一点鎖線に沿った拡大断面図である。
まず、p型シリコン基板11の一部に0.35μmの標準CMOSプロセスを用い、CMOSのn型ウエル領域を形成する工程を利用して、例えば、200μm×200μmの大きさのn型ウエル領域12を形成する。なお、この場合のn型ウエル領域12の不純物濃度は、例えば、1×1016cm-3とする。
次いで、CMOSのpチャネル型MOSFETのソース・ドレイン領域の形成工程を利用して複数のストライプ状領域及びそれらを接続する接続領域からなるp+ 型領域13及び枠状のp+ 型コンタクト領域14を形成するとともに、CMOSのnチャネル型MOSFETのソース・ドレイン領域の形成工程を利用して枠状のn+ 型コンタクト領域15を形成する。
この場合のストライプ状のp+ 型領域13の幅は、プロセスで許容される最小線幅或いはそれに近い値を用い、例えば、1μm以下とするものであり、ここでは、0.6μmとし、深さは0.1〜0.2μmとする。また、ストライプ状のp+ 型領域13の間隔は1.2μm以上、例えば、1.2〜3.6μm、より好適には、1.8〜3.0μmとする。
次いで、全面をSiO2 保護膜16で覆ったのち、n+ 型コンタクト領域15に対する開口部を形成し、次いで、全面にAl層を堆積させたのちパターニングして、n+ 型コンタクト領域15の形状に沿った導電パターンと周辺回路との接続領域とからなる一体のn側電極18を形成する(なお、図3においては、接続領域のみを図示)。
次いで、再び、全面をSiO2 保護膜で覆ったのち、p+ 型領域13の外周部及び枠状のp+ 型コンタクト領域14に対する開口部を形成し、次いで、全面にAl層を堆積させたのちパターニングして、p+ 型領域13の形状に沿ったパターン及び周辺回路との接続領域とからなる一体のp側電極17と、枠状のp+ 型コンタクト領域14の形状に沿ったパターンの基板電極19とすることによって、フォトダイオード10の基本構造が完成する。
なお、図示を簡単にするために、図3においてはp側電極17及びn側電極18は周辺回路との接続領域のみを図示し、他の領域及び基板電極19は図示を省略しており、p側電極17の接続領域とp+ 型コンタクト領域14とのクロス部においては、基板電極19に切欠部を設けており、また、図4においては、SiO2 保護膜16を単層構造として示している。
図5参照
図5は、フォトダイオード10の等価回路図であり、フォトダイオード10のp+ 型領域13がp側電極17を介してトランスインピーダンスアンプ40の入力に接続される。なお、p型シリコン基板11とn型ウエル領域12との間にもフォトダイオード20が形成される。
図5は、フォトダイオード10の等価回路図であり、フォトダイオード10のp+ 型領域13がp側電極17を介してトランスインピーダンスアンプ40の入力に接続される。なお、p型シリコン基板11とn型ウエル領域12との間にもフォトダイオード20が形成される。
図6参照
図6は、フォトダイオード10のバンドダイヤグラムであり、p+ 型領域13に伴う空乏層21で発生したフォトキャリアが光電流になるとともに、n型ウエル領域12で発生したフォトキャリアも光電流に寄与するので、p+ 型領域13の間隔を広くした場合にも、充分な受光感度を持つことができる。
図6は、フォトダイオード10のバンドダイヤグラムであり、p+ 型領域13に伴う空乏層21で発生したフォトキャリアが光電流になるとともに、n型ウエル領域12で発生したフォトキャリアも光電流に寄与するので、p+ 型領域13の間隔を広くした場合にも、充分な受光感度を持つことができる。
また、p+ 型領域13の間隔を従来よりかなり広くしているので、全体の受光面積を大きくしてもp+ 型領域13の占有比率を小さくすることができ、それによって、p+ 型領域13に伴う寄生容量の増大を抑制することができるので、高速動作を保つことができる。また、受光面積を大きくしているので、POFとの光軸合わせが容易になる。
なお、p型シリコン基板11側で発生したフォトキャリアは、n型ウエル領域12によって電位的に遮断されるので、このフォトキャリアの拡散による遅い電流成分は発生することはないので、高速動作が保証される。
また、p+ 型領域13の形状に沿って接続するp側電極17を設けているので、p+ 型領域13の配線抵抗を低減することができ、より高速動作化が可能になる。
このフォトダイオード10を用いて650nmの信号光を照射してアイパターンの測定を行ったところ、200μm×200μmの受光面積にも拘わらず1Gb/秒の高速動作が確認されている。
次に、図7を参照して本発明の実施例2のCMOS集積化光受信器を構成するフォトダイオードを説明する。
図7参照
図7は、本発明の実施例2のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、200μm×200μmの大きさのn型ウエル領域12に正方格子状のp+ 型領域22を設けたものである。
図7参照
図7は、本発明の実施例2のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、200μm×200μmの大きさのn型ウエル領域12に正方格子状のp+ 型領域22を設けたものである。
なお、ここでは、p型シリコン基板11に対するp+ 型コンタクト領域は図示を省略する。
この場合のp+ 型領域22は、プロセスで許容される最小線幅或いはそれに近い値を用い、例えば、1μm以下とするものであり、ここでは、0.6μmで、深さが0.1〜0.2μmであり、また、p+ 型領域22を構成する正方形の辺状領域23の内、互いに対向する辺状領域23の間隔を2.4μm以上、例えば、2.4〜7.2μm、より好適には、3.6〜6.0μmとする。
また、この場合も図示を省略しているが、p+ 型領域22の形状に沿って接続するp側電極を設けるとともに、p+ 型領域22を囲むn+ 型コンタクト領域15にも形状に沿って接続するn側電極を設ける。
この実施例2においても、p+ 型領域22で囲まれたn型ウエル領域12で発生したフォトキャリアを光電流とすることができるので、受光面積に占めるp+ 型領域22の占有面積比率を小さくすることができ、それによって、受光面積を大きくしても動作速度の高速化を保つことができる。
次に、図8を参照して本発明の実施例3のCMOS集積化光受信器を構成するフォトダイオードを説明する。
図8参照
図8は、本発明の実施例3のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、200μm×200μmの大きさのn型ウエル領域12にハニカム状のp+ 型領域24を設けたものである。
図8は、本発明の実施例3のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、200μm×200μmの大きさのn型ウエル領域12にハニカム状のp+ 型領域24を設けたものである。
なお、ここでも、p型シリコン基板11に対するp+ 型コンタクト領域は図示を省略する。
この場合のp+ 型領域24は、プロセスで許容される最小線幅或いはそれに近い値を用い、例えば、1μm以下とするものであり、ここでは、0.6μmで、深さが0.1〜0.2μmであり、また、p+ 型領域24を構成する六角形の辺状領域25の内、互いに対向する辺状領域25の間隔を1.8μm以上、例えば、1.8〜5.4μm、より好適には、2.4〜4.2μmとする。
また、この場合も図示は省略するものの、p+ 型領域24の形状に沿って接続するp側電極を設けるとともに、p+ 型領域24を囲むn+ 型コンタクト領域15にも形状に沿って接続するn側電極を設ける。
この実施例3においても、ハニカム状のp+ 型領域24で囲まれたn型ウエル領域12で発生したフォトキャリアを光電流とすることができるので、受光面積に占めるp+ 型領域24の占有面積比率を小さくすることができ、それによって、受光面積を大きくしても動作速度の高速化を保つことができる。
また、この実施例3においては、p+ 型領域24をハニカム状にしているので、受光面積の全体形状を正方形より円形に近い六角形にすることができ、それによって、POFとの光結合効率を高めることができる。
次に、図9を参照して本発明の実施例4のCMOS集積化光受信器を構成するフォトダイオードを説明する。
図9参照
図9は、本発明の実施例4のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、200μm×200μmの大きさのn型ウエル領域12を4分割するn+ 型分離領域26を形成し、この各4分割領域27に互いの間隔が1.2μm以上、例えば、1.2〜3.6μm、より好適には、1.8〜3.0μmの縞状のp+ 型領域28を設けたものである。
図9参照
図9は、本発明の実施例4のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、200μm×200μmの大きさのn型ウエル領域12を4分割するn+ 型分離領域26を形成し、この各4分割領域27に互いの間隔が1.2μm以上、例えば、1.2〜3.6μm、より好適には、1.8〜3.0μmの縞状のp+ 型領域28を設けたものである。
また、この場合も図示は省略するが、p+ 型領域28の形状に沿って接続するp側電極を設けるとともに、各p側電極を接続する相互接続配線を形成する。なお、n+ 型コンタクト領域15及びn+ 型分離領域26にも形状に沿って接続するn側電極18を設ける。
この実施例4においては、n型ウエル領域12を分割するn+ 型分離領域26を設けているので、n型ウエル領域12の寄生抵抗を低減することができ、それによって、動作速度をより高速化することができる。
次に、図10及び図11を参照して本発明の実施例5のCMOS集積化光受信器を構成するフォトダイオードを説明する。
図10参照
図10は、本発明の実施例5のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、n型ウエル領域12を25分割するn+ 型分離領域29を形成し、この各25分割領域30に内周の一辺が2.4μm以上、2.4〜7.2μm、例えば、6.0μmの正方額縁状のp+ 型領域31を設けたものである。
図10は、本発明の実施例5のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、n型ウエル領域12を25分割するn+ 型分離領域29を形成し、この各25分割領域30に内周の一辺が2.4μm以上、2.4〜7.2μm、例えば、6.0μmの正方額縁状のp+ 型領域31を設けたものである。
図11参照
図11は、本発明の実施例5のCMOS集積化光受信器を構成するフォトダイオードの要部拡大平面図であり、各正方額縁状のp+ 型領域31の形状に沿ったp側電極32を設けるとともに、各p側電極32を相互接続するために、相互接続配線33を形成する。なお、n+ 型コンタクト領域15及びn+ 型分離領域29にも形状に沿って接続するn側電極18を設ける。
図11は、本発明の実施例5のCMOS集積化光受信器を構成するフォトダイオードの要部拡大平面図であり、各正方額縁状のp+ 型領域31の形状に沿ったp側電極32を設けるとともに、各p側電極32を相互接続するために、相互接続配線33を形成する。なお、n+ 型コンタクト領域15及びn+ 型分離領域29にも形状に沿って接続するn側電極18を設ける。
この実施例5においても、n型ウエル領域12を分割するn+ 型分離領域29を設けているので、n型ウエル領域12の寄生抵抗を低減することができ、それによって、動作速度をより高速化することができる。
次に、図12を参照して本発明の実施例6のCMOS集積化光受信器を構成するフォトダイオードを説明する。
図12参照
図12は、本発明の実施例6のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、n型ウエル領域12を25分割するn+ 型分離領域29を形成し、この各25分割領域30に内週の一辺が2.4μm以上、2.4〜7.2μm、例えば、3.6μmの正方額縁状のp+ 型領域34を設けたものである。
図12参照
図12は、本発明の実施例6のCMOS集積化光受信器を構成するフォトダイオードの平面図であり、n型ウエル領域12を25分割するn+ 型分離領域29を形成し、この各25分割領域30に内週の一辺が2.4μm以上、2.4〜7.2μm、例えば、3.6μmの正方額縁状のp+ 型領域34を設けたものである。
この場合も図示は省略するが、各正方額縁状のp+ 型領域34に形状に沿ったp側電極を設けるとともに、各p側電極を相互接続するために、相互接続配線を形成するとともに、n+ 型コンタクト領域15及びn+ 型分離領域29にも形状に沿って接続するn側電極を設ける。
この実施例6においても、n型ウエル領域12を分割するn+ 型分離領域29を設けているので、n型ウエル領域12の寄生抵抗を低減することができ、それによって、動作速度をより高速化することができる。
また、この実施例6においては、正方額縁状のp+ 型領域34の一辺の長さを実施例5の正方額縁状のp+ 型領域31より短くして正方額縁状のp+ 型領域34の外側にn型ウエル領域12で発生したフォトキャリアも集めるようにしているので、p+ 型領域34の占有面積を実施例5の場合より少なくすることができるとともに、フォトキャリアの到達距離も短くし、それによって、動作速度のさらなる高速化が可能になる。
次に、図13を参照して本発明の実施例7のCMOS集積化光受信器を構成するフォトダイオードを説明するが、この実施例7は標準CMOSプロセスにより形成するものではなく、CMOSを構成する各ウエル領域の底部に同導電型の高不純物埋込領域を形成する工程を有するCMOSプロセスを利用した場合の実施例である。
図13参照
図13は、本発明の実施例7のCMOS集積化光受信器を構成するフォトダイオードの断面図であり、基本的構成は上記の実施例1のフォトダイオードと同様であるが、n型ウエル領域12の底部にn+ 型埋込層35を設けるとともに、p+ 型領域13を囲むn+ 型コンタクト領域36をn+ 型埋込層35に達するように設けたものである。
図13は、本発明の実施例7のCMOS集積化光受信器を構成するフォトダイオードの断面図であり、基本的構成は上記の実施例1のフォトダイオードと同様であるが、n型ウエル領域12の底部にn+ 型埋込層35を設けるとともに、p+ 型領域13を囲むn+ 型コンタクト領域36をn+ 型埋込層35に達するように設けたものである。
この第7の実施例においては、n+ 型埋込層35を設けているので、n型ウエル領域12を分割するn+ 型コンタクト領域を設けることなく、n型ウエル領域12の寄生抵抗を低減することができ、それによって、動作速度をより高速化することができる。
以上、本発明の各実施例を説明したが、本発明は各実施例に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記のp+ 型領域の幅、相互間隔、深さ等の数値、或いは、n型ウエル領域の形状・大きさは、単なる一例に過ぎず、必要に応じて適宜変更されるものである。
また、上記の各実施例においては、寄生抵抗を低減するためにp+ 型領域にp+ 型領域の形状に沿ったp側電極を設けているが、この場合には寄生抵抗は低減するが金属電極による遮光部が増大して感度が低下するため、この様なパターンのp側電極は必ずしも必要ではなく、p+ 型領域の一部にコンタクトする電極或いはp+ 型領域の外周部の形状に沿ったコンタクト電極を設けるだけでも良い。
また、上記の各実施例においては、寄生抵抗を低減するために枠状のn+ 型領域にn+ 型領域の形状に沿ったn側電極を設けているが、この様なn側電極は必ずしも必要なものではなく、n+ 型領域の一部にコンタクトする電極を設けるだけでも良い。
また、上記の実施例1乃至実施例4においては、p+ 型領域における互いに平行な領域の間隔をp+ 型領域のパターン形状に応じてp+ 型領域の線幅の少なくとも2倍以上の値に設定しているが、縞状パターンの場合には、2〜6倍、より好適は3〜5倍が望ましく、網目状パターンの場合には、4〜12倍、より好適には6〜10倍、額縁状の環状パターンの場合には、3〜9倍、より好適には4〜7倍が望ましい。なお、間隔がp+ 型領域のパターン形状に応じて設定した線幅に対する比率を下回ると寄生容量低減効果が充分ではなく、一方、間隔が広すぎると発生したフォトキャリアは基板とウエル領域との間に形成されるフォトダイオードに回収されるため受光感度が充分ではなくなる。
また、上記の実施例4乃至実施例6においては、n型ウエル領域をn+ 型コンタクト領域で分割しているが、何分割するかは任意であり、また、各分割領域の大きさもp+ 型領域における互いに平行な領域の間隔が上述の線幅に対する倍率の範囲を保つ限り任意である。
また、上記の実施例5乃至実施例6においては、各分割領域内に形成するp+ 型領域を正方額縁状としているが、正方額縁状に限られるものではなく、六角額縁状或いは八角額縁状の他の形状でも良いものである。なお、六角額縁状とした場合には、n型ウエル領域を分割するn+ 型コンタクト領域自体もハニカム状としても良い。
また、上記の実施例4乃至実施例6においては、n型ウエル領域を分割するn+ 型分離領域のパターン形状に沿ったn側電極を形成しているが、n+ 型分離領域の一部に接する程度でも良く、さらには、n+ 型コンタクト領域のみに設けるだけでも良い。
また、上記の実施例4乃至実施例6においては、各p側電極を相互接続するために相互接続配線を形成しているが、n型ウエル領域を分割するn+ 型分離領域に切欠部を設け、この切欠部を貫通するように、各額縁状のp+ 型領域を相互接続するp+ 型接続領域を形成しても良いものである。
また、上記の各実施例においては、p型シリコン基板に設けたn型ウエル領域に形成したフォトダイオードとして説明しているが、n型シリコン基板を用いて集積化光受信器を構成しても良いものであり、その場合には、CMOSを構成するnチャネル型MOSFETの形成工程を利用して、n型シリコン基板に設けたp型ウエル領域にn+ 型領域を形成してフォトダイオードとしても良く、また、ツインウエルCMOSプロセスにおけるpチャネル型MOSFET或いはnチャネル型MOSFETの形成工程を利用してp型ウエル領域にn+ 型領域を形成したフォトダイオード、或いは、n型ウエル領域にp+ 型領域を形成しフォトダイオードとしても良いものである。
また、上記の各実施例においては、シリコン基板にフォトダイオード及びCMOSからなる光受信回路を形成しているが、SiGe基板或いはシリコン基板上に成長させたSiGeエピタキシャル層にフォトダイオード及びCMOSからなる光受信回路を形成しても良いものである。
また、上記の各実施例の形態においてはフォトダイオードをCMOSと集積化しているが、集積化する光受信回路はCMOS構成に限られるものではなく、Bi−CMOS構成でも良く、さらには、バイポーラトランジスタ構成と集積化しても良いものである。
例えば、Bi−CMOSと集積化する場合には、CMOSの形成工程で形成する以外にバイポーラトランジスタの形成工程でフォトダイオードを形成する場合、ラテラルバイポーラトランジスタのベース領域の形成工程で一導電型ウエル領域を形成し、エミッタ領域及びコレクタ領域の形成工程で逆導電型領域を形成すれば良く、バイポーラトランジスタと集積化する場合も同様である。
また、上記の各実施例においては、フォトダイオードをCMOS等と集積化した集積化光受信器として説明しているが、本発明のフォトダイオードの構成は、ディスクリートの受光素子としても採用されるものである。
本発明の活用例としては、光通信のラスト1マイルを構成する短距離光通信システムの受光素子として適用できるものであり、さらには、コンピュータのバス部分などを電気から光に置き換える光インターコネクションのインターフェース部に対するアレイ状の受光素子としても適用できるものである。
1 逆導電型半導体基板
2 一導電型半導体領域
3 逆導電型領域
4 線状領域
5 一導電型コンタクト領域
6 空乏層
10 フォトダイオード
11 p型シリコン基板
12 n型ウエル領域
13 p+ 型領域
14 p+ 型コンタクト領域
15 n+ 型コンタクト領域
16 SiO2 保護膜
17 p側電極
18 n側電極
19 基板電極
20 フォトダイオード
21 空乏層
22 p+ 型領域
23 辺状領域
24 p+ 型領域
25 辺状領域
26 n+ 型分離領域
27 4分割領域
28 p+ 型領域
29 n+ 型分離領域
30 25分割領域
31 p+ 型領域
32 p側電極
33 相互接続配線
34 p+ 型領域
35 n+ 型埋込層
36 n+ 型コンタクト領域
40 トランスインピーダンスアンプ
50 リミッティングアンプ
51 Cherry Hooper型差動増幅器
52 差動増幅器
60 DCオフセット補償回路
61 レベルシフト用ソースフォロア回路
62 差動増幅器
63 LPF
70 バッファ
81 p型シリコン基板
82 n型ウエル領域
83 p+ 型領域
84 n+ 型コンタクト領域
85 空乏層
2 一導電型半導体領域
3 逆導電型領域
4 線状領域
5 一導電型コンタクト領域
6 空乏層
10 フォトダイオード
11 p型シリコン基板
12 n型ウエル領域
13 p+ 型領域
14 p+ 型コンタクト領域
15 n+ 型コンタクト領域
16 SiO2 保護膜
17 p側電極
18 n側電極
19 基板電極
20 フォトダイオード
21 空乏層
22 p+ 型領域
23 辺状領域
24 p+ 型領域
25 辺状領域
26 n+ 型分離領域
27 4分割領域
28 p+ 型領域
29 n+ 型分離領域
30 25分割領域
31 p+ 型領域
32 p側電極
33 相互接続配線
34 p+ 型領域
35 n+ 型埋込層
36 n+ 型コンタクト領域
40 トランスインピーダンスアンプ
50 リミッティングアンプ
51 Cherry Hooper型差動増幅器
52 差動増幅器
60 DCオフセット補償回路
61 レベルシフト用ソースフォロア回路
62 差動増幅器
63 LPF
70 バッファ
81 p型シリコン基板
82 n型ウエル領域
83 p+ 型領域
84 n+ 型コンタクト領域
85 空乏層
Claims (5)
- 一導電型半導体領域に少なくとも主要部が互いに平行な複数の線状領域から構成される逆導電型領域を形成したフォトダイオードにおいて、前記線状領域が縞状領域であるとともに、前記隣接する縞状領域の間隔が、該縞状領域の線幅の2倍以上離れていることを特徴とするフォトダイオード。
- 一導電型半導体領域に少なくとも主要部が互いに平行な複数の線状領域から構成される逆導電型領域を形成したフォトダイオードにおいて、前記線状領域が網目状領域を構成する辺状領域であるとともに、前記辺状領域の内の互いに平行に対向する辺状領域が、該辺状領域の線幅の4倍以上離れていることを特徴とするフォトダイオード。
- 一導電型半導体領域に少なくとも主要部が互いに平行な複数の線状領域から構成される逆導電型領域を形成したフォトダイオードにおいて、前記線状領域が複数の額縁状の環状領域を構成する辺状領域であるとともに、前記辺状領域の内の互いに平行に対向する辺状領域が、該辺状領域の線幅の3倍以上離れていることを特徴とするフォトダイオード。
- 上記一導電型領域が、より高不純物濃度の一導電型領域によって、複数の領域に分割されていることを特徴とする請求項1乃至3のいずれか1項に記載のフォトダイオード。
- 請求項1乃至4のいずれか1項に記載のフォトダイオードと相補型MISFETとをモノリシックに一体に集積化したことを特徴とする集積化光受信器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003317992A JP2005086063A (ja) | 2003-09-10 | 2003-09-10 | フォトダイオード及び集積化光受信器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003317992A JP2005086063A (ja) | 2003-09-10 | 2003-09-10 | フォトダイオード及び集積化光受信器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005086063A true JP2005086063A (ja) | 2005-03-31 |
Family
ID=34417391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003317992A Pending JP2005086063A (ja) | 2003-09-10 | 2003-09-10 | フォトダイオード及び集積化光受信器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005086063A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110084876A (ko) * | 2008-08-29 | 2011-07-26 | 타우-메트릭스 인코포레이티드 | 반도체 기판에 대한 집적 포토다이오드 |
JPWO2019097839A1 (ja) * | 2017-11-15 | 2020-12-03 | 株式会社カネカ | 光電変換素子および光電変換装置 |
-
2003
- 2003-09-10 JP JP2003317992A patent/JP2005086063A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110084876A (ko) * | 2008-08-29 | 2011-07-26 | 타우-메트릭스 인코포레이티드 | 반도체 기판에 대한 집적 포토다이오드 |
KR101627684B1 (ko) | 2008-08-29 | 2016-06-07 | 타우-메트릭스 인코포레이티드 | 반도체 기판에 대한 집적 포토다이오드 |
JPWO2019097839A1 (ja) * | 2017-11-15 | 2020-12-03 | 株式会社カネカ | 光電変換素子および光電変換装置 |
JP7163307B2 (ja) | 2017-11-15 | 2022-10-31 | 株式会社カネカ | 光電変換素子および光電変換装置 |
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