JP2005085215A - 半導体集積回路装置および半導体集積回路装置の検査装置 - Google Patents

Abstract

【課題】 テスト端子の数を低減し且つ自由度の高いテストを可能とする。
【解決手段】 ＩＣ１は、シリアル入力端子７、この入力端子７からシリアルに入力された命令をパラレル形式に変換する変換回路９、変換回路９でのシリアル・パラレル変換をシーケンス値に基づいて制御する変換制御回路１０を備えており、テストモードに設定された場合、ＣＰＵ２は、内蔵するＲＯＭ３に替えて外部から入力される命令をフェッチして実行する。また、シリアル出力端子８を備えており、変換回路９は、変換制御回路１０によって選択された内部データ（アドレス、データ、モニタ信号等）をシリアルに出力する。
【選択図】 図１

Description

本発明は、クロックに同期して命令をフェッチして実行するＣＰＵを備えた半導体集積回路装置および当該半導体集積回路装置の検査装置に関する。

半導体集積回路装置（以下、ＩＣと称す）の端子数は限られているため、ＩＣのテストを実行するための専用のテスト端子の数を極力低減する必要がある。この要求を満たす一つの手段として、特許文献１に、論理回路群とメモリにテストパターンを入力しその出力信号を検出する自己検査制御回路を備えた１チップマイクロコンピュータが開示されている。
特開２００１−２７９５８号公報

上記手段は、予め決められたテストパターンを順次発生させ、その結果に基づいて良品判定を行う出荷検査として利用することができる。しかし、不良箇所の解析まで行う場合には、その不良状態に応じて種々のテストパターンを発生させなければならず、予め準備された限られた数のテストパターンだけでは十分な解析が困難となる。また、ＩＣに内蔵されたマイコンの回路規模が大きくなるほど、自己検査制御回路で発生させるテストパターンの数も多くなり、比較基準パターンを記憶しておく記憶容量も増えて、回路規模が増大するという問題が生じる。

本発明は上記事情に鑑みてなされたもので、その目的は、テスト端子の数を低減でき且つ自由度の高いテストが可能となる半導体集積回路装置および当該半導体集積回路装置の検査装置に関する。

請求項１に記載した半導体集積回路装置は、内蔵するＣＰＵを動作させる命令を外部からシリアル形式で入力するためのシリアル入力端子を備えており、当該半導体集積回路装置の内部回路をテストする場合には、外部からテストプログラムに係る命令を１ビットずつシリアルに入力する。半導体集積回路装置に内蔵された変換制御回路は、ＣＰＵの動作クロックに同期してその状態が順次遷移する変換制御信号を生成し、シリアル・パラレル変換回路は、上記シリアルに入力した命令を変換制御信号の状態に対応させながらパラレル形式の命令に変換する。

内蔵された選択回路は、半導体集積回路装置が通常動作モードにある場合には、メモリに記憶されている命令を選択してＣＰＵに対する命令フェッチデータとし、半導体集積回路装置がテストモードにある場合には、上記シリアル・パラレル変換回路から出力される命令を選択してＣＰＵに対する命令フェッチデータとする。これにより、シリアル入力端子を介して半導体集積回路装置の外部からＣＰＵに対し任意のテストプログラムをフェッチさせることができ、テスト端子の数を低減しつつ自由度の高いテストが可能となる。

請求項２に記載した手段によれば、シリアル・パラレル変換回路は、命令のシリアル・パラレル変換機能に加え、半導体集積回路装置内部のパラレル形式の内部データ（内部ノードのデータ）を変換制御信号の状態に対応させてシリアル形式の内部データに変換する機能を併せ持っている。そして、変換されたシリアル形式の内部データはシリアル出力端子を介して外部に出力されるため、出力用テスト端子の数を低減しつつ、外部において半導体集積回路装置の内部データを得ることができる。ここで、内部データは、データバスやアドレスバスのデータに限られず、ＣＰＵからの内部モニタ信号、メモリや周辺回路からの内部モニタ信号などであってもよい。

請求項３に記載した手段によれば、シリアル・パラレル変換回路は、１ビットデータを入力して保持する複数のデータ保持回路が縦続に接続されたシフトレジスタ回路を有しており、その初段にシリアル形式の命令が入力されると、クロック（すなわち変換制御信号）に同期してシリアル・パラレル変換が行われる。一方、保持データ設定回路は、上記パラレル形式に変換された命令がＣＰＵにフェッチされた後次の命令のシリアル・パラレル変換が開始される前の時点において、データ保持回路に対しパラレル形式の内部データを保持させる。従って、シリアル・パラレル変換回路は、命令のシリアル・パラレル変換と、内部データのパラレル・シリアル変換とを同時に行うことができる。

請求項４に記載した手段によれば、シリアル・パラレル変換回路は、ＣＰＵのインストラクションレジスタの一部として設けられているので、ＣＰＵとシリアル・パラレル変換回路とを別々に構成するよりも回路規模を小さくできる。

請求項５に記載した手段によれば、内部のメモリにＣＰＵの処理速度に関係する検査を実行するためのテストプログラムに係る命令が記憶されている。ＣＰＵは、処理速度に関係する検査を実行する場合には当該メモリから命令をフェッチし、処理速度に関係しない検査を実行する場合には外部からシリアル入力した命令をフェッチする。その結果、テスト端子の数およびメモリの記憶容量を低減しつつ、処理速度に関係する検査について実際の動作状態と同じ条件の下で実行できる。

請求項６に記載した手段によれば、チップ上に命令をパラレル形式で入力するためのテスト端子（パッドなど）を備え、このテスト端子を通して入力される命令もフェッチ可能に構成されている。従って、ウェハテストの段階では、これらテスト端子を介して命令をパラレル形式で入力でき、処理速度に関係する検査まで含めた検査を実行できるとともに、検査に要する時間を短縮できる。また、パッケージテストの段階でも、上述したようにシリアル入力端子を介して命令を入力して回路の機能検査を実行できる。

請求項７に記載した手段によれば、検査対象である半導体集積回路装置は、シリアル出力端子から命令フェッチ用のアドレスを出力する。検査装置の第１の変換回路は、このアドレスをパラレル形式のアドレスに変換し、それをテストプログラム等に係る命令が記憶された外部メモリに与える。第２の変換回路は、アドレスに対応して外部メモリから出力されるパラレル形式の命令をシリアル形式の命令に変換し、それを半導体集積回路装置のシリアル入力端子に与える。これら一連の動作は、半導体集積回路装置に供給されるクロックに同期して状態が順次遷移するシーケンス信号に従って進行する。

本手段によれば、半導体集積回路装置内部のメモリから命令をフェッチする場合に比べて動作速度は劣るものの、極めて多様なテストパターンおよび比較基準パターンを用いた検査が可能となり、プログラムの開発、不良箇所の解析、修正などが容易に行えるようになる。

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図８を参照しながら説明する。
図１は、ＩＣ（半導体集積回路装置）の電気的構成を機能ブロックにより示している。このＩＣ１は、ハーバードアーキテクチャを有し２段のパイプライン処理を実行するＣＰＵ２、このＣＰＵ２を動作させる固定長（例えば１６ビット）の命令が記憶されたＲＯＭ３（メモリに相当）、およびＲＡＭ、Ａ／Ｄコンバータ、タイマ、シリアル通信回路などからなる周辺回路群４を備えている。この周辺回路群４には複数のパッド５が接続されており、Ａ／Ｄコンバータはこれらのパッド５を介して各種の信号電圧を入力し、タイマはこれらのパッド５を介してインプットキャプチャまたはアウトプットコンペアに係る信号を入出力するようになっている。

さらに、ＩＣ１は、製造時の検査工程、開発段階での機能検証、製品の不具合解析などにおいてＩＣテストを実行するために、テストモード設定回路６、シリアル入力端子７（以下、入力端子７と称す）、シリアル出力端子８（以下、出力端子８と称す）、シリアル・パラレル変換回路９（以下、変換回路９と称す）、シリアル・パラレル変換制御回路１０（以下、変換制御回路１０と称す）およびマルチプレクサ１１を備えている。図１には示していないが、ＩＣ１の内部回路は、すべて共通のクロックに同期して動作するようになっており、さらに共通のリセット信号によりリセットされるようになっている。

以下、ＩＣテストに用いられる構成部分について詳しく説明する。
テストモード設定回路６は、ＩＣ１に印加する電源電圧に特定の変化を与えたり、別に設けられたモード切替端子（図示せず）に切替信号を入力することにより、ＩＣ１を通常動作モードとテストモードの何れで動作させるかを設定するものである。このモード設定状態を示すモード信号は、マルチプレクサ１１を切り替える信号として用いられている。また、テストモード設定回路６は、テストモードが設定された場合、変換制御回路１０に対し、出力端子８を介してＩＣ１の外部に出力する内部データ（ＩＣ１の内部ノードのデータ）を指示する内部データ指示信号を出力するようになっている。

マルチプレクサ１１（選択回路に相当）は、モード信号が通常動作モードを示している場合には、命令フェッチ用のデータバスをＲＯＭ３のデータ端子に接続し、モード信号がテストモードを示している場合には、命令フェッチ用のデータバスを変換回路９の出力端子に接続するようになっている。なお、図１において、データバスはＤバス、アドレスバスはＡバスと表記している。

変換回路９は、変換制御回路１０から出力されるスキャン選択信号と内部データ選択信号により制御されており、入力端子７からシリアルに入力される命令をパラレル形式の命令に変換して出力するようになっている。また、これと並行して、内部データ指示信号により選択されたパラレル形式の内部データを変換制御回路１０から受け取り、それをシリアル形式に変換して出力端子８から出力するようになっている。

図２は、変換回路９の具体的な電気的構成を示している。ＩＣ１の内部データおよびＣＰＵ２の命令語長は１６ビットであるため、変換回路９は、縦続接続された１６個のＤフリップフロップ１２（０）、１２（１）、…、１２（１５）（データ保持回路に相当）からなるシフトレジスタ回路の基本構成を備えている。変換回路９の出力端子となるフリップフロップ１２（０）〜１２（１５）の各出力端子Ｑからは、パラレル形式に変換された命令が出力されるようになっている。

入力端子７とフリップフロップ１２（０）のデータ入力端子Ｄとの間、フリップフロップ１２（０）のデータ出力端子Ｑとフリップフロップ１２（１）のデータ入力端子Ｄとの間、…、フリップフロップ１２（１４）のデータ出力端子Ｑとフリップフロップ１２（１５）のデータ入力端子Ｄとの間には、それぞれセレクタ１３（０）、１３（１）、…、１３（１５）（保持データ設定回路に相当）が接続されている。

セレクタ１３は、制御端子Ｓ０、Ｓ１に与えられる信号レベルに応じて、３つの入力端子Ａ０、Ａ１、Ａ２に入力される信号の何れか一つを選択して出力端子ＯＵＴから出力するものである。ここで、セレクタ１３の制御端子Ｓ０、Ｓ１には、それぞれスキャン選択信号、内部データ選択信号が与えられるようになっている。また、セレクタ１３（１）〜１３（１５）の入力端子Ａ０には、それぞれ前段のフリップフロップ１２（０）〜１２（１４）の出力データが入力されており、セレクタ１３（０）の入力端子Ａ０には、入力端子７を通して命令が入力されるようになっている。

さらに、セレクタ１３（０）〜１３（１５）の入力端子Ａ１には、それぞれＩＣ１の内部ノードＮ０〜Ｎ１５から内部データが入力されており、入力端子Ａ２には、それぞれフリップフロップ１２（０）〜１２（１５）の出力データが入力されている。最終段のフリップフロップ１２（１５）の出力信号は、シーケンス値（後述）の第４ビットをＮＯＴ回路１４により反転したデータとともにＯＲ回路１５に入力されており、そのＯＲ回路１５の出力信号は出力端子８を通してＩＣ１の外部に出力されるようになっている。

この変換回路９を制御する変換制御回路１０は、図１に示すように、クロックに基づいて動作するシーケンサカウンタ１６を備えており、所定のシーケンス値（状態に相当）を持つ変換制御信号を生成するようになっている。命令のシリアル・パラレル変換または内部データのパラレル・シリアル変換は、この変換制御信号の状態の遷移に対応して行われる。

出力端子８を通してシリアル出力可能な内部データとして内部データ指示信号により指定され得るものとしては、命令フェッチ用のアドレスバス、データアクセス用のアドレスバスとデータバス、ＣＰＵ２の内部モニタ信号、周辺回路群４の内部モニタ信号などである。変換回路９には、これらのバスデータや信号が入力されており、内蔵されたマルチプレクサ１７は、内部データ指示信号に従って一つの内部データを選択して変換回路９に出力するようになっている。また、変換制御回路１０は、命令のシリアル・パラレル変換および内部データのパラレル・シリアル変換とＣＰＵ２の内部動作とを同期させるため、ＣＰＵ２に対してＡＣＫ信号を出力するようになっている。

次に、本実施形態の作用について図３ないし図８も参照しながら説明する。
モールドされた後のＩＣ１のテストは、例えばＩＣ１をＩＣテスタに電気的に接続した上でＩＣ１をテストモードに設定し、入力端子７からテストプログラムを構成する命令をシリアルに入力し、その命令の実行に応じて出力端子８からシリアルに出力される内部データを確認することにより行われる。

図３は、テストモードにおける概略的なタイミングチャートを示しており、図４は、変換制御信号の状態遷移を示している。また、図５ないし図８は、これら図３および図４に示す動作についての理解を助けるために、実際のテストプログラム（一部のみ）に係る具体例を示している。そこで、まず図３と図４を用いて基本動作を説明し、その後で具体例を説明する。

図３には、上から順にクロック、リセット信号、シーケンス値、ＡＣＫ信号、スキャン選択信号、入力端子７を通して入力される命令のビット列ＳIN、フリップフロップ１２（０）の出力信号が示されている。さらに、その下には、内部ノードとしてデータアクセス用（周辺回路用）のデータバスを選択した場合（以下、「データ選択」と称す）と命令フェッチ用（ＲＯＭ用）のアドレスバスを選択した場合（以下、「アドレス選択」と称す）のそれぞれについて、内部データ選択信号と、出力端子８を通して出力される内部データのビット列ＳOUT とが示されている。図のビット列ＳIN、フリップフロップ１２（０）の出力信号、ビット列ＳOUT の欄にそれぞれ記載された数字は、データまたはアドレスが何ビット目かを示している（他のシーケンス図においても同様）。内部ノードの選択は、変換制御回路１０が内部データ指示信号を受けて、マルチプレクサ１７を切り替えることにより行われる。

変換制御回路１０に設けられたシーケンサカウンタ１６は、０Ｅｈから１Ｆｈまでの値を繰り返しアップカウントし、そのカウント値をシーケンス値とする。ただし、リセット信号がＬレベルにあるリセット期間においては、シーケンス値は１０ｈのまま保持される（図４参照）。この０Ｅｈから１Ｆｈまでの１８状態のうち、１０ｈから１Ｆｈまでの１６状態が１６ビット幅の命令をシリアル・パラレル変換するのに用いられる。この１０ｈから１Ｆｈまでの期間では、スキャン選択信号はＨレベル、内部データ選択信号はＬレベルとなり、各セレクタ１３（０）〜１３（１５）は入力端子Ａ０の信号を選択して、変換回路９はシフトレジスタ回路として動作する。

シーケンス値１０ｈの期間終了までにビット列ＳINとして命令のＤ１５（ＭＳＢ）を入力端子７に与えると、クロックのアップエッジによりＤ１５がフリップフロップ１２（０）に保持され、それとともにシーケンス値が１１ｈに変化する。続いて、シーケンス値が１１ｈの期間にビット列ＳINとして命令のＤ１４を入力端子７に与えると、クロックの次のアップエッジによりＤ１４がフリップフロップ１２（０）に保持されるとともにフリップフロップ１２（１）にデータＤ１５が保持され、シーケンス値が１２ｈに変化する。

その後、同様にして命令のＤ１３、Ｄ１２、…、Ｄ１が順に取り込まれ、シーケンス値が１Ｆｈから０Ｅｈに変化した時点でフリップフロップ１２（０）にＤ０（ＬＳＢ）が保持される。この時点で、フリップフロップ１２（０）〜１２（１５）には、命令のＤ０〜Ｄ１５が保持され、ＣＰＵ２はパラレル形式に変換された命令をフェッチ可能となる。従って、このシーケンス値０Ｅｈの期間は、内部動作実行期間としてＡＣＫ信号がＨレベルとなり、パイプライン処理を行うＣＰＵ２は、変換回路９からマルチプレクサ１１を介して命令をフェッチし同時に命令の実行を行う。

さらに、このシーケンス値０Ｅｈの期間は、上記「データ選択」の場合における内部データ設定期間となっている。すなわち、当該期間ではスキャン選択信号がＬレベル、内部データ選択信号がＨレベルとなり、変換回路９の各セレクタ１３（０）〜１３（１５）は入力端子Ａ１の信号を選択し、クロックの次のアップエッジでこれら内部データのＤ０〜Ｄ１５が一斉にフリップフロップ１２（０）〜１２（１５）に保持されるとともにシーケンス値が０Ｆｈに変化する。

このシーケンス値０Ｆｈの期間は、後述する「アドレス選択」の場合に必要となる期間であって、「データ選択」の場合においてはダミー期間となる。従って、内部データとして命令フェッチ用のアドレスバスを選択しない場合には、シーケンス値０Ｆｈを省くことができる。因みに、この期間では、スキャン選択信号と内部データ選択信号がともにＬレベルとなり、変換回路９の各セレクタ１３（０）〜１３（１５）は入力端子Ａ２の信号を選択し、フリップフロップ１２（０）〜１２（１５）はクロックの入力にかかわらず保持動作となる。

この後のシーケンス値１０ｈから１Ｆｈの期間では、上述したように入力端子７を通して次の命令がシリアルに入力されるが、それと同時に、フリップフロップ１２（０）〜１２（１５）に設定された内部データが、クロックのアップエッジに同期してパラレル・シリアル変換され、ＭＳＢから順に出力端子８を通してシリアルに出力される。ＯＲ回路１５は、シーケンス値の第４ビットが０（つまり０Ｅｈ、０Ｆｈ）の場合に、出力データを強制的にＨレベルにするために設けられている。

ところで、シリアル出力データとして「アドレス選択」とする場合には、ＣＰＵ２から次の命令のアドレスが出力された後に、内部ノード（アドレスバス）からフリップフロップ１２に内部データすなわちアドレスを取り込む必要がある。このため、ＡＣＫ信号が立ち下がった後のタイミングすなわちシーケンス値０Ｆｈの期間が内部データ設定期間となる。当該期間ではスキャン選択信号がＬレベル、内部データ選択信号がＨレベルとなり、変換回路９の各セレクタ１３（０）〜１３（１５）は入力端子Ａ１の信号を選択し、クロックの次のアップエッジでこれらアドレスのＡ０〜Ａ１５が一斉にフリップフロップ１２（０）〜１２（１５）に保持されるとともにシーケンス値が１０ｈに変化する。

続いて、以下に示すテストプログラム（実際のテストプログラムの一部のみを示す）の命令を実行した場合の動作について、図５ないし図８を参照しながら説明する。図５と図６は、タイミングチャート（分割した前半分と後半分）を示し、図７は命令実行状況を示し、図８はＲＡＭを含む周辺回路群４に関するアドレス空間を示している。図８から分かるように、タイマのアウトプットコンペア設定レジスタのアドレスは００１０ｈ、Ａ／Ｄ変換結果格納レジスタのアドレスは００２０ｈ、Ａ／Ｄ変換結果一時退避用エリアはＲＡＭ領域の００８０ｈに設定されている。

［テストプログラム（一部）］
ＬＤＡ ＄１０ｈ ：Ａレジスタにアウトプットコンペア設定レジスタの値をロード
ＡＤＤ ：ＡレジスタにＢレジスタの値を加算
ＳＴＡ ＄１０ｈ ：Ａレジスタの値をアウトプットコンペア設定レジスタにストア
ＬＤＡ ＄２０ｈ ：ＡレジスタにＡ／Ｄ変換結果格納レジスタの値をロード
ＳＴＡ ＄８０ｈ ：Ａレジスタの値をＡ／Ｄ変換結果一時退避用エリアにストア

上記テストプログラムは、アウトプットコンペア動作を行うタイマについて、現在のアウトプットコンペア値にＢレジスタの値を加算することにより次回のアウトプットコンペア値を設定し、その後Ａ／Ｄ変換結果格納レジスタの値をＡ／Ｄ変換結果一時退避用エリアに転送するものである。図７は、命令の実行とともに変化するＡレジスタとＢレジスタの値、アウトプットコンペア設定レジスタとＡ／Ｄ変換結果格納レジスタの値およびＡ／Ｄ変換結果一時退避用エリアの値が示されている。

図５および図６は、上述した「アドレス選択」の場合を示しており、図５に示すシーケンス（前半分）に続いて図６に示すシーケンス(後半分)が行われる。上から順にクロック、リセット信号、シーケンス値、ＡＣＫ信号、スキャン選択信号、出力端子８を通して出力される内部データのビット列ＳOUT 、入力端子７を通して入力される命令のビット列ＳIN、フリップフロップ１２（０）の出力信号、命令フェッチ用アドレスバスの信号、命令フェッチ用データバスの信号、ＣＰＵ２のインストラクションレジスタの値、ＣＰＵ２の実行命令内容、データアクセス用アドレスバスの信号、データアクセス用データバスの信号、データアクセス用リード信号およびデータアクセス用ライト信号を示している。

ＣＰＵ２は、入力端子７を通して入力される命令をＡＣＫ信号に同期してフェッチし実行する。ここでは、上記テストプログラム（一部）の命令格納アドレスを８０００ｈからとしており、ＣＰＵ２は、内部動作実行期間（シーケンス値０Ｅｈ）の後すなわちＡＣＫ信号がＨレベルからＬレベルに変化した後（シーケンス値０Ｆｈ）、次の命令フェッチ用のアドレスである８０００ｈを出力する。このアドレスは出力端子８を通して外部にシリアル出力されるが、ＩＣテスタは、この出力されるアドレスに頼らずとも次の命令格納アドレスを認識しているため、続くシーケンス値１０ｈから１Ｆｈまでの期間に８０００ｈに格納されるべき命令（ＬＤＡ ＄１０ｈ）を１ビットずつシリアルにＩＣ１の入力端子７に与える。

その結果、シーケンス値が１Ｆｈから０Ｅｈに変化した時点で命令フェッチ用データバスに上記命令（ＬＤＡ ＄１０ｈ）が出力され、シーケンス値０Ｅｈの期間（内部動作実行期間）において当該命令がＣＰＵ２のインストラクションレジスタに格納される。以降の命令フェッチも同様となる。ＣＰＵ２は、２段のパイプライン処理を行っているため、実際に命令（ＬＤＡ ＄１０ｈ）が実行されるのは次の内部動作実行期間になる。図５、図６において、命令の実行に伴うアウトプットコンペア設定レジスタ（００１０ｈ）、Ａ／Ｄ変換結果格納レジスタ（００２０ｈ）およびＡ／Ｄ変換結果一時退避用エリア（００８０ｈ）へのアクセスに対応して、データアクセス用リード信号またはデータアクセス用ライト信号がＨレベルに変化している。

なお、本具体例では出力する内部データについて「アドレス選択」としたが、ＩＣテスタは出力されるアドレスをモニタしているだけなので、「データ選択」として実行サイクルの結果得られる内部データを出力するように設定してもよい。

以上説明したように、本実施形態のＩＣ１は、シリアル入力端子７、この入力端子７からシリアルに入力された命令をパラレル形式に変換する変換回路９、この変換回路９でのシリアル・パラレル変換をシーケンス値に基づいて制御する変換制御回路１０を備えており、テストモードに設定された場合、ＣＰＵ２は、内蔵するＲＯＭ３に替えて外部から入力される命令をフェッチして実行するように構成されている。

この構成によれば、ＩＣ１のパッケージに命令入力用の１つの入力端子７を追加すればテストプログラムを実行でき、テストのために使用する端子数を低減することができる。また、ＲＯＭ３にテストプログラムやテストパターンを記憶させておく必要がなく、ＲＯＭ３の記憶容量も低減することができる。テストモードでは、ＲＯＭ３から命令をフェッチする場合に比べて実行速度は低下するものの、例えばフラッシュメモリの内容を一旦テストプログラムに書き換えてテストした後、再び製品用プログラムに書き換えるなどの手間がいらないため、総合的に評価して検査効率、検査の制御性が向上する。また、入力端子７を通して外部から多種多様なテストプログラムを読み込ませて実行させることができるため、テスト内容の自由度を高められる。

さらに、本実施形態のＩＣ１は、シリアル出力端子８を備えており、変換回路９は、変換制御回路１０によって選択された内部ノードのデータ（内部データ）をシリアルに出力するように構成されている。これにより、ＩＣ外部からのＩＣ１の観測性が向上するとともに、テストパターン対して多種多様な比較基準パターンを用いることが可能となる。従って、ＩＣの回路規模が大きくなっても容易にテストでき、さらに不良箇所の解析などの動作解析を行うことができる。

（第２の実施形態）
次に、本発明の第２の実施形態について図９ないし図１１を参照しながら説明する。
図９はＩＣの内部構成を機能ブロックにより示しており、図１０は変換回路の電気的構成を示している。これら図９、図１０において、それぞれ図１、図２と同一部分には同一符号を付して示している。

この図９に示すＩＣ１８は、図１に示すＩＣ１に対して出力端子８およびそれに関連する回路を省いた構成を有している。シリアル・パラレル変換回路１９は、入力端子７からシリアルに入力される命令をシリアル・パラレル変換する機能のみを有しており、図１０に示すようにシフトレジスタ回路の構成となっている。ただし、変換回路１９の動作は、ＡＣＫ信号との同期が確保されている。また、シリアル・パラレル変換制御回路２０は、内部データを選択する回路構成を備えていない。

図１１は、変換制御回路２０のシーケンサカウンタ２１で生成される変換制御信号の状態遷移を示している。シーケンサカウンタ２１は、１０ｈから１Ｆｈまでの値を繰り返しカウントし、そのカウント値をシーケンス値とする。この１６状態は、全て入力された命令をシリアル・パラレル変換するのに用いられる。また、ＣＰＵ２に対するＡＣＫ信号は、シーケンス値１０ｈの期間にＨレベルとなる。

本実施形態によれば、テストモードにおける命令の入力について第１の実施形態と同様の作用、効果が得られる他、第１の実施形態と比較してテストモードにおける１回の命令実行時間を２クロック分だけ短縮することができる。なお、ＩＣ１８は、内部データのシリアル出力をすることはできないが、例えばパッド５などに信号を出力させることにより外部からの信号観測性を補うことができる。

（第３の実施形態）
次に、本発明の第３の実施形態について図１２ないし図１７を参照しながら説明する。図１２ないし図１５において、図１または図２に示した構成と同一部分には同一符号を付して示し、以下での説明を省略する。
図１２は、ＩＣの検査装置の構成を示している。この検査装置２２は、ＩＣ２３の入力端子７、出力端子８、制御端子２４、クロック端子２５およびリセット端子２６と接続した状態でＩＣテストを実行するものである。検査装置２２は、ＩＣ２３の出力端子８からシリアルに出力される命令フェッチ用のアドレスをパラレル形式に変換して外付けＲＯＭ２７（外部メモリに相当）に与え、この外付けＲＯＭ２７から読み出されたテストプログラムの命令をシリアル形式に変換してＩＣ２３の入力端子７に与えるようになっている。

図１３は、ＩＣ２３の内部構成を示している。シリアル・パラレル変換制御回路２８（以下、変換制御回路２８と称す）は、図１に示す変換制御回路１０と同様にクロックに基づいて動作するシーケンサカウンタ２９を備えており、図１７に示すようにクロックに同期してシーケンス値０Ｅｈ、０Ｆｈ、１０ｈ〜１Ｆｈ、００ｈ、２０ｈ〜２Ｆｈをとる変換制御信号を生成するようになっている。

また、ＩＣ２３は、図１に示すＩＣ１と比較して、変換回路９に替えてシリアル・パラレル変換回路３０（以下、変換回路３０と称す）とパラレル・シリアル変換回路３１（以下、変換回路３１と称す）とを別々に設けた点、検査装置２２とＩＣ２３との同期をとるためにＡＣＫ信号を出力する制御端子２４を設けた点が異なっている。なお、クロック端子２５およびリセット端子２６は、図１においては省略されていたものである。

図１４は、変換回路３０の電気的構成を示している。変換回路３０は、縦続接続された１６個のＤフリップフロップ３２（０）、３２（１）、…、３２（１５）（データ保持回路に相当）からなるシフトレジスタ回路の基本構成を備えており、各フリップフロップ３２の出力端子Ｑは命令フェッチ用のデータバスに接続されている。入力端子７とフリップフロップ３２（０）との間、フリップフロップ３２（０）と３２（１）との間、…、フリップフロップ３２（１４）と３２（１５）との間には、それぞれセレクタ３３（０）、３３（１）、…、３３（１５）（保持データ設定回路に相当）が接続されている。

セレクタ３３は、制御端子Ｓに与えられる信号レベルに応じて、２つの入力端子Ａ０、Ａ１に入力される信号の何れか一つを選択して出力端子ＯＵＴから出力するものである。制御端子Ｓには、変換制御回路１０から入力スキャン選択信号が与えられるようになっている。セレクタ３３（１）〜３３（１５）の入力端子Ａ０には、それぞれ前段のフリップフロップ３２（０）〜３２（１４）の出力データが入力されており、セレクタ３３（０）の入力端子Ａ０には、入力端子７を通して命令が入力されるようになっている。また、セレクタ３３（１）〜３３（１５）の入力端子Ａ１には、それぞれフリップフロップ３２（０）〜３２（１５）の出力データが入力されている。

図１５は、変換回路３１の電気的構成を示している。この変換回路３１は、Ｄフリップフロップ３４（０）〜３４（１５）、セレクタ３５（０）〜３５（１５）、ＮＯＴ回路３６およびＯＲ回路３７からなり、図２に示した変換回路９とほぼ同様の構成を有している。ただし、フリップフロップ３４（０）〜３４（１５）の各出力端子Ｑはバスに接続されておらず、セレクタ３５（０）の入力端子Ａ０は、フリップフロップ３４（１５）のデータ出力端子Ｑに接続されている。

さて、図１２に示す検査装置２２は、以下のように構成されている。
シーケンス制御回路３８は、ＩＣ２３と共通のクロックに基づいて動作するシーケンサカウンタ３９を備えており、ＩＣ２３の変換制御回路２８と同期して同じシーケンス値を持つ変換制御信号を生成するようになっている。また、シーケンス値が００ｈに一致したことを示すデコード信号を出力するデコード回路４０を備えている。このデコード信号は、外付けＲＯＭ２７のチップセレクト信号端子ＣＳおよびリード信号端子ＲＤに与えられている。

ＩＣ２３の出力端子８と外付けＲＯＭ２７のアドレス端子との間には、入力データセレクタ４１、マルチプレクサ４２およびＤフリップフロップ４３の縦続回路からなる１６ビット構成のシリアル・パラレル変換回路４４（第１の変換回路に相当）が設けられている。入力データセレクタ４１は、上記シーケンス値に同期して動作するシフト回路である。また、マルチプレクサ４２は、シーケンス値の第４ビットが１、第５ビットが０の時（つまりシーケンス値が１０ｈ〜１Ｆｈの時）に入力データセレクタ４１の出力データを選択し、シーケンス値がそれ以外の時にはフリップフロップ４３の出力データを選択するようになっている。フリップフロップ４３は、マルチプレクサ４２の出力データをクロックに同期して保持するようになっている。

外付けＲＯＭ２７のデータ端子とＩＣ２３の入力端子７との間には、ラッチ回路４５と出力データセレクタ４６の縦続回路からなる１６ビット構成のパラレル・シリアル変換回路４７（第２の変換回路に相当）が設けられている。ラッチ回路４５は、シーケンス制御回路３８からのデコード信号がＨレベルの時に外付けＲＯＭ２７の出力データをそのまま通過させ、デコード信号がＬレベルの時に保持状態とする。出力データセレクタ４６は、ラッチ回路４５から出力される１６ビットのデータのうちシーケンス値に応じた所定のビットを選択し、それをＩＣ２３の入力端子７に与えるようになっている。

次に、本実施形態の作用について図１６および図１７も参照しながら説明する。
本実施形態では、ＩＣテスタを使用することなく、検査装置２２を用いて簡易的にＩＣ２３のテストを実行することができる。この場合、テストプログラムに係る命令を予め外付けＲＯＭ２７に記憶しておき、ＩＣ２３については内部ノードとして命令フェッチ用のアドレスバスを選択する（上述した「アドレス選択」）。

図１６は、第１の実施形態で説明したテストプログラムを実行した場合の概略的なタイミングチャートを示しており、図１７は、変換制御信号の状態遷移を示している。図１６には、上から順にクロック、リセット信号、シーケンス値、ＡＣＫ信号、出力端子８を通して出力される内部データのビット列ＳOUT 、内部データ選択信号、スキャン選択信号、入力スキャン選択信号、入力端子７を通して入力される命令のビット列ＳIN、フリップフロップ３２（０）の出力信号、命令フェッチ用アドレスバスの信号、命令フェッチ用データバスの信号、ＣＰＵ２のインストラクションレジスタの値およびＣＰＵ２の実行命令内容が示されている。

ＩＣ２３内の変換制御回路２８に設けられたシーケンサカウンタ２９と検査装置２２のシーケンス制御回路３８に設けられたシーケンサカウンタ３９は、図１７に示すようにクロックに同期して０Ｅｈ、０Ｆｈ、１０ｈ〜１Ｆｈ、００ｈ、２０ｈ〜２Ｆｈのシーケンス値に対応した状態を順に遷移する。リセット信号がＬレベルにあるリセット期間においては、シーケンス値は１０ｈのまま保持される。

これら３５状態のうち、シーケンス値０Ｆｈの期間は、「アドレス選択」の場合の内部データ設定期間となっている。すなわち、当該期間ではＩＣ２３のスキャン選択信号がＬレベル、内部データ選択信号がＨレベルとなり、変換回路３１の各セレクタ３５（０）〜３５（１５）は入力端子Ａ１の信号を選択し、次のクロックのアップエッジで内部データ（命令フェッチ用のアドレス）が一斉にフリップフロップ３４（０）〜３４（１５）に保持されるとともにシーケンス値が１０ｈに変化する。

シーケンス値１０ｈから１Ｆｈまでの期間は、フリップフロップ３４（０）〜３４（１５）に設定された内部データ（アドレス）が、クロックのアップエッジに同期してパラレル・シリアル変換され、ＭＳＢから順に出力端子８を通してシリアルに出力される。ＯＲ回路１５は、シーケンス値の第４ビットが１、第５ビットが０（つまり１０ｈ〜１Ｆｈ）の場合を除き、出力データを強制的にＨレベルにするために設けられている。

また、シーケンス値１０ｈから１Ｆｈまでの期間は、検査装置２２において上記シリアル出力された命令フェッチ用のアドレスがシリアル・パラレル変換される。すなわち、入力データセレクタ４１は、シーケンス制御回路３８からのシーケンス値に同期して、フリップフロップ４３の出力データを１ビットずつ左シフトし、その空いたＬＳＢに出力端子８から出力されるアドレスを１ビットずつ追加する。シーケンス値が１Ｆｈから００ｈに変化した時点で、外付けＲＯＭ２７のアドレス端子には変換が終了したパラレル形式のアドレスが与えられる。このアドレスは、シーケンス値が００ｈに変化した後再び１０ｈになるまでの間保持される。

シーケンス値００ｈの期間は、上記アドレスに応じて外付けＲＯＭ２７からデータ（ＣＰＵ２の命令）を読み出す期間であり、シーケンス制御回路３８からＨレベルのデコード信号が出力され、それが外付けＲＯＭ２７のチップセレクト信号およびリード信号となる。そして、シーケンス値が００ｈから２０ｈに変化した時点で、外付けＲＯＭ２７から読み出された命令がラッチ回路４５に保持される。

シーケンス値２０ｈから２Ｆｈまでの期間は、命令をＩＣ２３にシリアルに入力するための期間であって、外付けＲＯＭ２７から読み出された命令が１ビットずつ順次ＩＣ２３の入力端子７に与えられる。この期間では、ＩＣ２３の内部において入力スキャン選択信号がＨレベルとなり、変換回路３０の各セレクタ３３（０）〜３３（１５）は入力端子Ａ０の信号を選択して、変換回路３０はシフトレジスタ回路として動作する。

そして、シーケンス値が２０ｈから０Ｅｈに変化した時点で、フリップフロップ３２（０）〜３２（１５）に命令のＤ０〜Ｄ１５が保持され、ＣＰＵ２はパラレル形式に変換された命令をフェッチ可能となる。従って、このシーケンス値０Ｅｈの期間は、内部動作実行期間としてＡＣＫ信号がＨレベルとなり、ＣＰＵ２は、変換回路３０からマルチプレクサ１１を介して命令をフェッチし同時に命令の実行を行う。

以上説明した本実施形態によれば、第１の実施形態に比べて命令の実行時間は長くなるが、外付けＲＯＭ２７を含む簡易な構成の検査装置２２を用いてＩＣ２３のテストを実行することができる。また、外付けＲＯＭ２７の命令を適宜書き換えることにより、多様なテストプログラム、テストパターンおよび比較基準パターンを用いた検査が可能となり、プログラムの開発、不良箇所の解析、修正などが容易に行えるようになる。

（第４の実施形態）
次に、本発明の第４の実施形態について、ＩＣの構成を示す図１８を参照しながら説明する。
ＩＣ４８に内蔵されているＣＰＵ４９のインストラクションレジスタ５０は、ＲＯＭ３からパラレル形式で命令を入力するとともに、入力端子７からシリアルに入力された命令を自らパラレル形式に変換して実行することができるように構成されている。すなわち、シリアル・パラレル変換回路がインストラクションレジスタ５０の一部として設けられている。これにより、第１の実施形態で必要とした変換回路９とマルチプレクサ１１（図１参照）は不要となる。ただし、本実施形態では出力端子８を通して内部データを出力することができるように変換回路３１（図１５参照）を設けている。

本実施形態によっても第１の実施形態と同様の作用、効果が得られる他、シリアル・パラレル変換をＣＰＵ４９自体が行うために、ＣＰＵとシリアル・パラレル変換回路とを別々に構成するよりも回路規模を小さくできる利点がある。

（第５の実施形態）
次に、本発明の第５の実施形態について、ＩＣの構成を示す図１９を参照しながら説明する。
ＩＣ５１に内蔵されたＲＯＭ５２には、通常動作用のプログラム（通常プログラム）とテストプログラムとが記憶されている。このテストプログラムは、ＣＰＵ２の処理速度に関係するテストを実行するものであり、例えばＣＰＵ２の動作速度が保証値を上回っているかどうかの確認テスト、周辺回路群４との関係で実際の動作状態と同じ処理速度でないと検証できないような動作テストを実行する場合に用いられる。ただし、製造時の検査工程などにおいて、このような処理速度に関係するテストは全テスト項目の一部であるため、従来構成のようにＲＯＭ５２の記憶容量の増大が問題となることはない。

テストモード設定回路６は、マルチプレクサ１１に対してモード信号Ｍ１を出力し、アドレス変換回路５３に対してモード信号Ｍ２を出力するようになっている。モード信号Ｍ１は、入力端子７を通してシリアルに入力されたテストプログラムを用いた低速テストの実行を指示する信号で、モード信号Ｍ２は、内部のＲＯＭ５２に記憶されているテストプログラムを用いた高速テストの実行を指示する信号である。また、アドレス変換回路５３は、モード信号Ｍ２に応じて例えばアドレスの上位ビットのすり替えを行うことによりスタートベクタの変更を行うようになっている。

この構成において、ＩＣ５１が通常動作モードに設定される場合には、モード信号Ｍ１によりマルチプレクサ１１がＲＯＭ５２側に切り換えられ、アドレス変換回路５３がモード信号Ｍ２によりＲＯＭ５２の通常プログラムへのアクセスに切り換えられる。これに対して、ＩＣ５１が外部からのテストプログラムを用いた低速テストモードに設定される場合には、マルチプレクサ１１が変換回路９側に切り換えられる。また、ＩＣ５１がＲＯＭ５２のテストプログラムを用いた高速テストモードに設定される場合には、マルチプレクサ１１がＲＯＭ５２側に切り換えられ、アドレス変換回路５３がＲＯＭ５２のテストプログラムへのアクセスに切り換えられる。

本実施形態によれば、ＣＰＵ２は、処理速度に関係する高速テストを実行する場合には内部のＲＯＭ５２からテストプログラムをフェッチし、処理速度に関係しない低速テストを実行する場合には外部からシリアル入力したテストプログラムをフェッチする。その結果、ＲＯＭ５２の記憶容量の増大を極力抑えつつ、処理速度に関係する高速テストについて実際の動作状態と同じ条件の下で検証できる。

（第６の実施形態）
次に、本発明の第６の実施形態について、ＩＣの構成を示す図２０を参照しながら説明する。この図２０において、図１９と同一構成部分には同一符号を付している。
ＩＣ５４のチップ上には、複数のパッドからなるテスト端子５５が形成されている。マルチプレクサ５６（選択手段に相当）は、変換回路９、ＲＯＭ５２およびテスト端子５５にそれぞれ繋がるデータバス（全て１６ビット幅）の何れか一つを選択し、それをＣＰＵ２の命令フェッチ用のデータバスに対し出力するようになっている。

マルチプレクサ５６には、第５の実施形態で説明したモード信号Ｍ１とともにモード信号Ｍ３が与えられている。ＩＣ５４がテスト端子５５からのパラレル形式のテストプログラムを用いた高速テストモードに設定される場合には、モード信号Ｍ３によりマルチプレクサ５６がテスト端子５５側に切り換えられる。

本実施形態によれば、ウェハテストの段階においては、チップ上のテスト端子５５を介して命令をパラレル形式で入力でき、処理速度に関係する高速テストを実行できる。また、組み付け後のパッケージテストの段階においても、第５の実施形態で説明したように外部からテストプログラムを入力しまたはＲＯＭ５２からテストプログラムを読み出して、低速テストおよび高速テストを実行できる。

（第７の実施形態）
次に、本発明の第７の実施形態について図２１を参照しながら説明する。
図２１は、第１の実施形態で説明したＩＣ１を具備したセンサモジュールの電気的構成を示している。このセンサモジュール５７は、ハイブリッドＩＣとして構成されており、その内部にはＩＣ１の他にセンサＩＣ５８、電源ＩＣ５９など備えている。センサＩＣ５８は、圧力や加速度などを検出して電気信号に変換するセンシング部６０と、その検出信号を処理するアンプ・フィルタ部６１とから構成されており、増幅・フィルタ処理された検出信号は、ＩＣ１のパッド５を介して周辺回路群４に含まれるＡ／Ｄコンバータに入力されるようになっている。また、ＩＣ１の周辺回路群４にはシリアル通信回路が含まれており、ＩＣ１の送信端子６２と受信端子６３は、それぞれセンサモジュール５７の送信端子６４と受信端子６５に接続されている。

ＩＣ１は、発振端子６６と６７との間に発振回路６８（図２１においてはインバータの記号で示す）を有しており、ＩＣ１の外部に発振子６９とコンデンサ７０、７１を付加することによりクロックの発振が行われるようになっている。ＩＣ１のクロック端子２５は、センサモジュール５７のクロック端子７２に接続されている。

電源ＩＣ５９は、センサモジュール５７の電源端子７３、７４を介して入力されたバッテリ等の電圧＋Ｂから制御用の電源電圧を生成するとともに、リセット信号を生成するものである。その電源電圧およびリセット信号は、センサＩＣ５８に与えられるとともに、ＩＣ１の電源端子７５、７６およびリセット端子２６に与えられるようになっている。また、リセット信号は、センサモジュール５７のリセット端子７７を介して外部に出力可能となっている。さらに、ＩＣ１の入力端子７、出力端子８は、それぞれセンサモジュール５７の入力端子７８、出力端子７９に接続されている。なお、センサモジュール５７の送信端子６４、受信端子６５を入力端子７８、出力端子７９と兼用して、切り換えて使用するように構成してもよい。

このような構成を持つセンサモジュール５７は、センサＩＣ５８で検出した信号をシリアル通信により外部出力するため、本来的に端子数が少なくて済むという特徴を有している。そして、このセンサモジュール５７にＩＣ１を組み合わせると、多数のテスト端子を設けたりＲＯＭ３の記憶容量を増大することなくＩＣテストや評価解析ができ、テストプログラム、テストパターン、比較基準パターンなども容易に変更できるため、自由度の高いテストが可能となる。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
各実施形態を組み合わせた構成としてもよい。
シリアル出力端子８および変換回路９、３１を２組以上設けてもよい。これにより、命令フェッチ用アドレスと他の内部データまたは２種類以上の内部データを同時にシリアル出力することができ、観測性を一層高めることができる。

ＣＰＵ２、４９のパイプライン処理のステージ数は２に限られない。また、ＣＰＵ２、４９は、ノイマンアーキテクチャのものであってもよい。命令は、例えばワードを単位とする可変長の構成であってもよい。
第４の実施形態のようにＣＰＵ４９のインストラクションレジスタ５０の一部としてシリアル・パラレル変換回路を設けることの他、ＣＰＵ４９の内部にインストラクションレジスタ５０とは別にシリアル・パラレル変換回路を設け、インストラクションレジスタ５０に対して直接的に命令を転送するように構成してもよい。

第７の実施形態ではセンサ回路と組み合わせた例を示したが、例えばモータ制御回路との組み合わせによる自動車用パワーウィンドゥコントローラにも適用できる。すなわち、アクチュエータ一体のシステムなどにおいて、多くの端子を取り出せないＩＣまたはモジュールなどにおいて広く適用できる。

本発明の第１の実施形態を示すＩＣの電気的構成図 変換回路の電気的構成を示す図 テストモードにおけるタイミングチャート 変換制御信号の状態遷移図 テストモードにおけるタイミングチャート（前半分） テストモードにおけるタイミングチャート（後半分） 命令実行状況を示す図 周辺回路群のアドレスマップ 本発明の第２の実施形態を示す図１相当図 図２相当図 図４相当図 本発明の第３の実施形態を示すＩＣ検査装置の電気的構成図 図１相当図 図２相当図 図２相当図 図３相当図 図４相当図 本発明の第４の実施形態を示す図１相当図 本発明の第５の実施形態を示す図１相当図 本発明の第６の実施形態を示す図１相当図 本発明の第７の実施形態を示すセンサモジュールの電気的構成図

符号の説明

図面中、１、１８、２３、４８、５１、５４はＩＣ（半導体集積回路装置）、２、４９はＣＰＵ、３、５２はＲＯＭ（メモリ）、７はシリアル入力端子、８はシリアル出力端子、９、１９、３０はシリアル・パラレル変換回路、１０、２０、２８はシリアル・パラレル変換制御回路（変換制御回路）、１１、５６はマルチプレクサ（選択回路）、１２、３２はフリップフロップ（データ保持回路）、１３、３３はセレクタ（保持データ設定回路）、２２は検査装置、２７は外付けＲＯＭ（外部メモリ）、３８はシーケンス制御回路、４４はシリアル・パラレル変換回路（第１の変換回路）、４７はパラレル・シリアル変換回路（第２の変換回路）、５０はインストラクションレジスタ、５５はテスト端子である。

Claims (7)

1. クロックに同期して命令をフェッチして実行するＣＰＵを備えた半導体集積回路装置において、
   前記ＣＰＵを動作させる命令が記憶されたメモリと、
   前記ＣＰＵを動作させる命令を外部からシリアル形式で入力するためのシリアル入力端子と、
   所定の状態数を有し前記クロックに同期してその状態が順次遷移する変換制御信号を生成する変換制御回路と、
   前記シリアル入力端子を介して入力される命令を前記変換制御信号の状態に対応させながらパラレル形式の命令に変換するシリアル・パラレル変換回路と、
   前記メモリに記憶されている命令および前記シリアル・パラレル変換回路から出力される命令の何れか一方を選択して前記ＣＰＵに対する命令フェッチデータとする選択回路とを備えて構成されていることを特徴とする半導体集積回路装置。
2. 前記シリアル・パラレル変換回路は、パラレル形式の内部データを前記変換制御信号の状態に対応させながらシリアル形式の内部データに変換するように構成されており、
   その変換されたシリアル形式の内部データを外部に出力するためのシリアル出力端子を備えていることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記シリアル・パラレル変換回路は、
   前記クロックに同期して１ビットデータを入力し保持する複数のデータ保持回路が縦続に接続され、その初段に前記シリアル形式の命令が入力されるとともに、その所定の後段位置から前記シリアル形式の内部データが出力されるように構成されたシフトレジスタ回路と、
   このシフトレジスタ回路によりパラレル形式に変換された命令が前記ＣＰＵにフェッチされた後次の命令のシリアル・パラレル変換が開始される前の時点において、前記データ保持回路に対し前記パラレル形式の内部データを保持させる保持データ設定回路とから構成されていることを特徴とする請求項２記載の半導体集積回路装置。
4. 前記シリアル・パラレル変換回路は、前記ＣＰＵのインストラクションレジスタの一部として設けられていることを特徴とする請求項１ないし３の何れかに記載の半導体集積回路装置。
5. 前記メモリには前記ＣＰＵの処理速度に関係する検査を実行するためのテストプログラムに係る命令が記憶されており、
   前記選択回路は、前記ＣＰＵの処理速度に関係する検査を実行する場合には前記メモリに記憶されている命令を選択し、それ以外の検査を実行する場合には前記シリアル・パラレル変換回路から出力される命令を選択して前記ＣＰＵに対する命令フェッチデータとするように構成されていることを特徴とする請求項１ないし４の何れかに記載の半導体集積回路装置。
6. チップ上に命令をパラレル形式で入力するためのテスト端子を設け、
   前記選択回路は、このテスト端子を通して入力される命令も選択可能に構成されていることを特徴とする請求項１ないし５の何れかに記載の半導体集積回路装置。
7. 請求項２または３記載の半導体集積回路装置に内蔵されたＣＰＵの動作を検査する半導体集積回路装置の検査装置であって、
   前記ＣＰＵを動作させる命令が記憶された外部メモリと、
   前記半導体集積回路装置に供給されるクロックに同期して状態が順次遷移するシーケンス信号を生成するシーケンス制御回路と、
   前記半導体集積回路装置のシリアル出力端子から出力される命令フェッチ用のアドレスを前記シーケンス信号に従ってパラレル形式のアドレスに変換しそれを前記外部メモリに与える第１の変換回路と、
   前記アドレスに対応して前記外部メモリから出力されるパラレル形式の命令を前記シーケンス信号に従ってシリアル形式の命令に変換し、それを前記半導体集積回路装置のシリアル入力端子に与える第２の変換回路とを備えて構成されていることを特徴とする半導体集積回路装置の検査装置。
   
   

Images