JP2005078630A

JP2005078630A - 複数のｃｐｕシステムにおけるデバイスの共有方法及び装置

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Publication number: JP2005078630A
Application number: JP2004241238A
Authority: JP
Inventors: In-Chul Yu; 仁哲兪
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-09-02
Filing date: 2004-08-20
Publication date: 2005-03-24
Also published as: EP1533707A2; EP1533707A3; KR20050023699A; CN1591367A; US20050060458A1; CN100369018C

Abstract

【課題】各々のＣＰＵを備える複数のＣＰＵシステムにおいて、データＩ/Ｏライン、リセットライン及びクロックラインなどを備える特定のデバイスを別のスイッチングロジックや追加の回路無しに２つのＣＰＵシステムでそれぞれ独立してアクセスできるようにするデバイスの共有方法及び装置を提供する。
【解決手段】本発明による複数のＣＰＵシステムにおけるデバイスの共有方法は、全てのＣＰＵシステムのインタフェースをフローティング状態にセッティングするステップ１と、前記デバイスへのアクセスが可能であるかどうかを表示するＰＩＯの状態を判断するステップ２と、前記ＰＩＯの状態をアクセスができない状態に設定するステップ３と、前記デバイスにアクセスしようとする第１のシステムと前記デバイスとの間の通信を可能とするために、前記第１のシステムのインタフェースの状態を変更するステップ４と、前記第１のシステムと前記デバイスとの間でデータを送受信するステップ５とを含む。
【選択図】図４

Description

本発明は、複数のＣＰＵシステムにおいて、1つのデバイスを共有する方法に関し、より詳しくは、各々のＣＰＵを備えるマルチＣＰＵシステムにおいて、データＩ/Ｏライン、リセットライン及びクロックラインなどを特定のデバイスを別のスイッチングロジックや追加の回路無しに、２つのＣＰＵシステムにおいてそれぞれ独立してアクセスできるようにする方法及び装置に関する。特に、本発明は、２つ以上のチューナを備えたセットトップボックス(Set-Top-Box)などにおいて限定受信ＣＰＵシステム(CAS；Conditional Access System)に必要なセキュリティデバイスを共有するＣＰＵシステムに適用することができる。

図１は、複数のＣＰＵシステムが共有しようとするデバイスの入出力端子を示す図である。

一般に、前記デバイスの入出力ライン(Ｉ/Ｏ line)は、CLOCKライン１、RESETライン２、DATA VALID INライン３、DATA VALID OUTライン５、DATA INライン４、及びDATA OUTライン６から構成されるが、それ以上のＩ/Ｏ(Input/Output)ラインから構成されてもよい。

CLOCKライン１は、ＣＰＵシステムからクロック信号を受信し、RESETライン２は、ハードウェアリセット(初期化)の命令を伝達する機能を有する。かつ、DATA VALID INライン３及びDATA VALID OUTライン５は、受信するデータの有効な区間を表示するDATA VALID信号をそれぞれ入出力する機能を有する。また、DATA INライン４及びDATA OUTライン６は、実際に伝達しようとするデータ信号を入出力する機能を有する。

図２は、クロック信号１０、DATA VALID信号２０及びデータ信号３０でデータを受信する例を示している。データの転送は、クロック信号１０の開始から行われる。クロック信号１０が存在しない区間では、いずれのデータ信号３０が伝達されてもその信号は無視される。この従来の例においては、クロック信号１０がＬＯＷからＨＩＧＨに立ち上がるタイミングでデータ信号を読み取る場合を挙げているが、ＨＩＧＨからＬＯＷに立ち下がるタイミングでデータ信号を読み取る場合であってもよい。また、データ信号３０は、DATA VALID信号２０がＨＩＧＨである場合のみに有効なデータとして認められるため、DATA VALID信号２０がＬＯＷである場合の信号は無視される。図２において、DATA VALIDである区間内でクロック信号１０がＬＯＷからＨＩＧＨに立ち上がるタイミングでのデータ信号３０を読み取った結果は、ＨＩＧＨ、ＬＯＷ、ＬＯＷ、ＨＩＧＨとなり、これは、１、０、０、１に解析することができる。

図３は、従来の技術による複数のＣＰＵシステムにおける共有デバイスを使用する構造を示すブロック図である。

このような従来の技術による構造は、複数のＣＰＵシステムである第１のシステム１００、第２のシステム２００と、それらのＣＰＵシステムが共有してアクセスしようとする共有デバイス３００と、ロジック部（ロジックモジュール)４００と、Ｉ/Ｏラインと、ＩＰＣ(Inter Processor Communication)ラインと、選択ピン１１０、２１０とから構成されている。

前記Ｉ/Ｏラインは、図１で説明した６つの端子(図１の１〜６)を有し、ＣＰＵシステムが共有デバイスをアクセスするための通路としての機能を有する。また、前記ロジック部４００は、前記Ｉ/Ｏラインをスイッチングする役割を果たす。かつ、前記選択ピン、即ち、Ｓ１の１１０、Ｓ２の２１０は、複数のＣＰＵシステム１００、２００のいずれかが共有デバイス３００をアクセスできるように、アクセスパスを選択できるようにする。前記ＩＰＣラインは、ＣＰＵシステムがアクセスしようとするとき、他のＣＰＵシステムが共有デバイス３００を使用しているかを確認する役割を果たす。

図３の従来の技術による動作過程を示すと、次のようになる。先ず、２つのＣＰＵシステム１００、２００のうち、デバイスをアクセスしようとする第１のシステムで選択ピン１１０をイネーブルさせ、シグナルパスを設定する。このように、一方のパスが設定されると、他の全てのパスは、遮断される。次に、共有デバイス３００を駆動するために、クロックを発生し、ハードウェアリセットを行う。次いで、設定された通信プロトコルにより、DATA INライン(図１の４)及びDATA VALID INライン(図１の３)を介してコマンドを転送する。これにより、共有デバイス３００は、前記コマンドを実行し、設定されたプロトコルにより、DATA OUTライン(図１の６)及びDATA VALID OUTライン(図１の５)を介して前記実行結果を前記コマンドを転送してきたＣＰＵシステムに伝達する。その後、第２のシステム２００が共有デバイス３００をアクセスしようとするときには、第１のシステム１００が現在のところ、共有デバイス３００へアクセス中であるかをＩＰＣを通して確認し、第１のシステムの使用が終了したときには、共有デバイス３００にアクセスする過程を繰り返す。

前記共有デバイスの例としては、２つ以上のチューナを備えるセットトップボックスにおいて、限定受信ＣＰＵシステムに必要なセキュリティデバイスが代表的である。しかし、前記方法を適用すると、複数のＣＰＵシステムを備えた１つのボックスに１つのセキュリティデバイスを備えているという点で簡便ではあるものの、追加の回路またはロジックによるコストの増加、クロックを含むシグナルパススイッチングによる信頼性の問題、及び相互アクセスの際の同期化を解決しなければならない問題などがある。

また、従来の他の方法においては、共有しようとするデバイスの入出力やデバイスを駆動するクロックを両ＣＰＵシステムで直接共有できないという点を考慮し、複数のＣＰＵシステムのそれぞれが複数のデバイスを独立して利用する方法がある。しかし、殆どのセキュリティデバイスは、そのプロトコルやデータフォーマットが公開されないため、セキュリティデバイスアクセスを支援するシステムチップを使用し、独立してアクセスする場合が多い。この場合に、セキュリティ性には優れているが、限定受信または認証機能を与えるために、複数のＣＰＵシステムを備える１つのボックスに複数のセキュリティデバイスを設けなければならず、不便でコストが増加していた。

その他の従来の技術としては、セキュリティデバイスを第１のシステムに取り付けし、第２のシステムが第１のシステムとのインタフェースを介してセキュリティデバイスとデータの送受信を行う方法があるが、これは、第１のシステムと第２のシステムとの間の通信過程でセキュリティを保証できないという深刻な問題があった。
特開平１０−２８９１２１号公報

本発明は、上記問題点に鑑みなされたものであり、デュアルＣＰＵを備えるデュアルＣＰＵシステムにおいて、追加のロジック回路無しで特定のセキュリティデバイスを簡単に共有できるようにする複数のＣＰＵシステムにおけるデバイスの共有方法及び装置を提供することを目的とする。

また、本発明は、共有デバイスのＩ/Ｏポートやプロトコルを変更することなく、複数のＣＰＵシステムで別々に独立して共有デバイスをアクセスできるようにする複数のＣＰＵシステムにおけるデバイスの共有方法及び装置を提供することを他の目的とする。

上記の目的を達成するため、本発明による複数のＣＰＵシステムにおけるデバイスの共有方法は、全てのＣＰＵシステムのインタフェースをフローティング状態にセッティングするステップ１と、前記デバイスへのアクセスができるかどうかを表示するＰＩＯの状態を判断するステップ２と、前記ＰＩＯの状態をアクセスができない状態に設定するステップ３と、前記デバイスにアクセスしようとする第１のシステムと前記デバイスとの間の通信を可能とするために、前記第１のシステムのインタフェースの状態を変更するステップ４と、前記第１のシステムと前記デバイスとの間のデータの送受信を行うステップ５とを含むことを特徴とする。

また、本発明による複数のＣＰＵシステムにおけるデバイスの共有装置は、それぞれＣＰＵを搭載した複数のＣＰＵシステムと、前記複数のＣＰＵシステムがアクセスしようとする共有デバイスと、前記複数のＣＰＵシステムの間に接続され、アクセスができるかどうかを表示するＰＩＯと、前記複数のＣＰＵシステムと共有デバイスとの間に接続され、データの転送路としての役割を果たす入出力ラインとを備え、前記入出力ラインは、複数のＣＰＵシステムが共有デバイスにアクセスしないときには、フローティング状態にセッティングされ、複数のＣＰＵシステムの何れかのＣＰＵシステムが共有デバイスにアクセスするときには、ＣＰＵシステムと共有デバイスとの間でアクセスができるように、インタフェースの状態が変更され、セッティングされることを特徴とする。

このような本発明による複数のＣＰＵシステムにおけるデバイスの共有方法及び装置によれば、複数のＣＰＵシステムが１つの共有デバイスをアクセスできる装置において、前記回路を追加のロジック回路無しでピンツーピンで簡単に構成することにより、デバイスを共有することができ、材料コストを削減できるという効果がある。

また、本発明によれば、デュアルＣＰＵシステムを支援するために、セキュリティデバイスのＰＩＯ及びプロトコルの変更無しにシステムチップのＰＩＯの設定のみを変更し、独立してアクセスできるようにする効果がある。

また、本発明によれば、共有デバイスにアクセスするために、相手のＣＰＵシステムが使用中であるかどうかをチェックすることなく、シンクＰＩＯのみで簡単に同期化を具現することができる。これにより、実際の製品の材料コストの削減はいうまでもなく、購買者のニーズを満たして製品の完成度を向上させ、技術確保によって類似の製品にも前記技術を適用することが可能となる効果がある。

また、本発明によれば、複数のチューナを備えるデジタル放送受信機において、１つのセキュリティデバイスを用いた限定受信ＣＰＵシステムの具現に適用できるという効果がある。

また本発明によれば、一般に市販されている安価なパーソナルコンピュータを使用して、製造工程の制御や監視等を行なうシステムであったとしても、その信頼性が高く、かつ保守が容易な２重化コンピュータシステムを提供できる。

以下、本発明の好ましい実施の形態を、添付図面に基づいて詳しく説明する。

図４には、本発明のハードウェア的な構成を示すブロック図である。既存のデバイスアクセスに必要な６つのＩ/Ｏライン(図１の１〜６)を２つのＣＰＵシステムとデバイスとの間に直接Pin-to-Pinで接続し、相互アクセスシンクを合わせるために、ＣＰＵシステムの間で通用されるＰＩＯ(Programmed Input/Output)の１つを割り当てて構成した。本発明においては、前記シンクを合わせるため、即ち、前記ＣＰＵシステム間に接続され、共有デバイスへのアクセスができるかどうかを決定するＰＩＯをＳＹＮＣＰＩＯと定義する。また、本発明においては、図３に示すように、両ＣＰＵシステム間でＩＰＣを用いて接続することなく、単にＳＹＮＣ
ＰＩＯとして接続する。従って、ＩＰＣでのように、２つのＣＰＵシステムの間で情報をやり取りするために、別に定義されたプロトコルを使用する必要なく、ハードウェア的にＬＯＷとＨＩＧＨとを区分すればよい。

クロックライン(図１の１)は、共有デバイスからみて入力端子に該当するため、２つのＣＰＵシステムのクロックを同時に出力に接続すれば、衝突が起きるはずである。従って、本発明においては、前記クロックラインをフローティングラインで共有し、アクセスを要求するＣＰＵシステムでのみ代替ＰＩＯに構成することにより、クロックを発生し、共有デバイスと通信を行う。その後、フローティングＰＩＯ状態にし、相手のＣＰＵシステムに影響を与えず、必要なときにのみアクセスできるようにする。ここで、フローティング状態とは、ＨＩＧＨ状態であるか、ＬＯＷ状態であるかを決定できない状態、即ち、１または０であるかを認識できない状態を意味する。

本発明において、ＣＰＵシステム１００、２００と共有デバイス３００との間を接続する入出力ラインは、ＣＰＵシステム１００、２００及び共有デバイス３００のそれぞれのインタフェースに接続されるが、前記インタフェースは、ＧＰＩＯを支援するものとする。実際に、殆どのシステムチップは、ＧＰＩＯを支援している。ここで、ＧＰＩＯは、正規ＰＩＯ、代替ＰＩＯ及びフローティングＰＩＯなどを全て使用できるように多重化されており、使用者の必要に応じて、所望のモードを選択できるように支援する。前記正規ＰＩＯモードは、図１に示すような入出力端子(１〜６)を使用者が一々定義して動作する場合を意味し、代替ＰＩＯモードは、前記入出力端子のそれぞれを使用者が定義する必要はなく、それぞれ接続だけされていれば、自動に動作できる場合を意味する。また、ＨＩＧＨ状態もＬＯＷ状態でもないフローティング状態にするフローティングＰＩＯモードも選択することができる。

本発明は、図４に示すように、複数のＣＰＵシステムが共有するＩ/Ｏ、クロックラインをシステムチップが提供するピン設定を適宜に利用し、ピンの間で衝突無しに多重アクセスを独立して行えるようにするもので、本発明による通信プロトコルは、従来のプロトコルのいずれかを選択することができ、これについての具体的な説明は省略する。

図５は、本発明による全体動作を示すフローチャートである。先ず、初期状態や通常時には共有デバイスとの全てのインタフェースラインをいずれのＣＰＵシステムでもフローティング状態にセッティングし、アイドル（Idle）状態を維持する(Ｓ６００)。２つのＣＰＵシステムの間のアクセスシンクを合わせるためにアクセスの前にＰＩＯは、常にＨＩＧＨを維持し、アクセスする間だけＬＯＷに立ち下げる。

次に、アクセスを所望するＣＰＵシステム(第１のシステム)が共有デバイスにアクセスを試す(Ｓ６１０)。このとき、シンクＰＩＯがＬＯＷ状態であれば、他のＣＰＵシステムが共有デバイスにアクセスしているため、シンクＰＩＯがＨＩＧＨにリリースされるまで待機する(Ｓ６２０のいいえ)。

前記シンクＰＩＯがＨＩＧＨ状態になると(Ｓ６２０のはい)、前記アクセスを所望するＣＰＵシステムは、シンクＰＩＯをＬＯＷにアサートし(Ｓ６３０)、共有デバイスとのインタフェースのために、全てのＰＩＯを代替ＰＩＯにセッティングする(Ｓ６４０)。即ち、セキュリティ性の保証されたプロトコルのために、クロックライン、リセットラインなどの入出力ライン(図１の１〜６)を全て代替ＰＩＯにセッティングする。本実施の形態においては、代替ＰＩＯを使用しているが、必要に応じて正規ＰＩＯを使用することもできる。前記アクセスを所望するＣＰＵシステムは、代替ＰＩＯにセッティングされるが、その他のＣＰＵシステムは、フローティング入力状態を維持し続けており、Ｉ/Ｏ衝突が発生しなくなる。

次に、前記アクセスを所望するＣＰＵシステムにおいて、共有デバイスの駆動のために、クロックを発生し、共有デバイスに印加する(Ｓ６５０)。次いで、リセットライン(図１の２)を使用してハードウェアリセットすることにより、共有デバイスをウェイクアップする(Ｓ６６０)。

次に、設定されたプロトコルを利用し、DATA INライン(図１の４)及びDATA VALID INライン(図１の３)を介して共有デバイスにコマンドを伝達する(Ｓ６７０)。前記コマンドを受信した共有デバイスは、コマンドを実行し、その結果をDATA OUTライン(図１の６)及びDATA VALID OUTライン(図１の５)を介して前記コマンドを伝達してきたＣＰＵシステムに転送する(Ｓ６８０)。

前記第１のシステムと共有デバイスとの間で代替ＰＩＯ状態にセッティングされたインタフェースラインを再びフローティング状態にセッティングする(Ｓ６９０)。また、シンクＰＩＯをＨＩＧＨに切り替え、次のアクセスを待機する(Ｓ６９９)。

以上のように、上記実施の形態を参照して詳細に説明され図示されたが、本発明は、これに限定されるものでなく、このような本発明の基本的な技術的思想を逸脱しない範囲内で、当業界の通常の知識を有する者にとっては、他の多くの変更が可能であろう。また、本発明は、添付の特許請求の範囲により解釈されるべきであることは言うまでもない。

複数のＣＰＵシステムが共有しようとするデバイスの入出力端子を示す図である。クロック信号、DATA VALID信号及びデータ信号でデータを受信する例を示す図である。従来の技術により複数のＣＰＵシステムが共有デバイスを使用する構造を示すブロック図である。本発明によるデバイスの共有装置の構成を示すブロック図である。本発明によるデバイスの共有装置の全体動作を示すフローチャートである。

符号の説明

１００第１のシステム
２００第２のシステム
３００共有デバイス

Claims

複数のＣＰＵシステムが１つのデバイスへのアクセスを共有する方法において、
全てのＣＰＵシステムのインタフェースをフローティング状態にセッティングするステップ１と、
前記デバイスへのアクセスができるかどうかを表示するＰＩＯの状態を判断するステップ２と、
前記ＰＩＯの状態をアクセスができない状態に設定するステップ３と、
前記デバイスにアクセスしようとする第１のシステムと前記デバイスとの間の通信を可能とするために、前記第１のシステムのインタフェースの状態を変更するステップ４と、
前記第１のシステムと前記デバイスとの間のデータの送受信を行うステップ５とを含むことを特徴とする複数のＣＰＵシステムにおけるデバイスの共有方法。
前記ステップ５の後に、前記第１のシステムのインタフェースをフローティング状態にセッティングするステップと、
前記ＰＩＯの状態をアクセスできる状態に設定するステップをさらに含むことを特徴とする請求項１に記載の複数のＣＰＵシステムにおけるデバイスの共有方法。
前記ＰＩＯは、ＳＹＮＣＰＩＯであることを特徴とする請求項１または２に記載の複数のＣＰＵシステムにおけるデバイスの共有方法。
前記アクセスができない状態は、ＬＯＷ状態であり、前記アクセスができる状態は、ＨＩＧＨ状態であることを特徴とする請求項１または２に記載の複数のＣＰＵシステムにおけるデバイスの共有方法。
前記ステップ２の後、前記ステップ３の前に、前記ＰＩＯの状態がアクセスできる状態であるかを判断し、アクセスができない状態であれば、アクセスができる状態になるまで待機するステップをさらに含むことを特徴とする請求項１または２に記載の複数のＣＰＵシステムにおけるデバイスの共有方法。
前記変更される第１のシステムのインタフェースの状態は、代替ＰＩＯであることを特徴とする請求項１または２に記載の複数のＣＰＵシステムにおけるデバイスの共有方法。
前記ステップ５は、前記共有デバイスの駆動のために、クロックを発生して前記共有デバイスに印加するステップと、
リセットラインを使用してハードウェアリセットを行うことにより、前記共有デバイスをウェイクアップするステップと、
前記共有デバイスにコマンドを伝達し、前記コマンドに対する結果の応答を受信するステップを含むことを特徴とする請求項１または２に記載の複数のＣＰＵシステムにおけるデバイスの共有方法。
前記共有デバイスは、デジタル放送受信機の限定受信ＣＰＵシステムに必要なセキュリティデバイスであることを特徴とする請求項１または２に記載の複数のＣＰＵシステムにおけるデバイスの共有方法。
複数のＣＰＵシステムが１つのデバイスへのアクセスを共有する方法において、
前記複数のＣＰＵシステムがアクセスしようとする共有デバイスと、
前記複数のＣＰＵシステムの間に接続され、アクセスができるかどうかを表示するＰＩＯと、
前記複数のＣＰＵシステムと共有デバイスとの間に接続され、データの転送路としての役割を果たす入出力ラインとを備え、
前記入出力ラインは、複数のＣＰＵシステムが共有デバイスにアクセスしないときには、フローティング状態にセッティングされ、複数のＣＰＵシステムの何れかのＣＰＵシステムが共有デバイスにアクセスするときには、ＣＰＵシステムと共有デバイスとの間でアクセスができるように、インタフェースの状態が変更され、セッティングされることを特徴とする複数のＣＰＵシステムにおけるデバイスの共有装置。
前記ＰＩＯの状態は、複数のＣＰＵシステムが共有デバイスにアクセスしていないときには、アクセスできる状態に設定され、複数のＣＰＵシステムの何れかのＣＰＵシステムが共有デバイスにアクセスしているときには、アクセスができない状態に設定されることを特徴とする請求項９に記載の複数のＣＰＵシステムにおけるデバイスの共有装置。
前記変更されたインタフェースの状態は、代替ＰＩＯであることを特徴とする請求項９または１０に記載の複数のＣＰＵシステムにおけるデバイスの共有装置。
前記アクセスができない状態は、ＬＯＷ状態であり、前記アクセスができる状態は、ＨＩＧＨ状態であることを特徴とする請求項１０に記載の複数のＣＰＵシステムにおけるデバイスの共有装置。
前記複数のＣＰＵシステムは、前記共有デバイスの駆動のために、クロックを発生して前記共有デバイスに印加する手段と、
リセットラインを使用してハードウェアリセットを行うことにより、前記共有デバイスをウェイクアップする手段と、
前記共有デバイスにコマンドを伝達し、前記コマンドに対する結果の応答を受信する手段とを備えることを特徴とする請求項９または１０に記載の複数のＣＰＵシステムにおけるデバイスの共有装置。
前記共有デバイスは、デジタル放送受信機の限定受信ＣＰＵシステムに必要なセキュリティデバイスであることを特徴とする請求項９または１０に記載の複数のＣＰＵシステムにおけるデバイスの共有装置。