JP2004213615A

JP2004213615A - 不揮発性ランダムアクセスメモリのアクセス方法、およびそのアーキテクチャ

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Publication number: JP2004213615A
Application number: JP2003363466A
Authority: JP
Inventors: Chien-Hsing Liu; 建興劉; Xin-Cheng Shen; 信成沈; Zheng-Zian Li; 政賢李
Original assignee: ICP Electronics Inc
Current assignee: ICP Electronics Inc
Priority date: 2002-12-30
Filing date: 2003-10-23
Publication date: 2004-07-29
Also published as: TW200411398A; US20040128431A1; US7093060B2; TW594486B; DE10341545A1

Abstract

【課題】システムの処理容量および性能を高める。
【解決手段】本発明は、単純な３線／４線メカニズムを介して不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）と少なくとも１つのコントローラ３０６とにアクセスするためＣＰＵレベルの処理容量を具備したホスト３０２に対して方法およびアーキテクチャを提供する。ＮＶＲＡＭに格納されたデータは、コントローラ３０６およびホスト３０２で共有される。さらに重要なことは、プラグマティックビットをさらに有するマルチアクセスメカニズムが、コントローラ用またはＮＶＲＡＭ用のプラグマティックビットを決定する。本発明の方法を使って、コンピュータシステムのリソースを十分に利用でき、それにより、安価で非常に効率的な方法でシステムに周辺装置用のデバイスを追加可能となる。
【選択図】図３

Description

本発明は、コンピュータメモリのアクセス方法およびアーキテクチャに関し、さらに詳細には、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）またはコンピュータ周辺装置用コントローラのデバイスのうちどれが、制御されたデバイスであるかを決定するためのプラグマティックビット（pragmatic bit）を備えたマルチアクセス（多重処理）メカニズムに関する。

不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）の使用の際に、３線または４線メカニズムを介してホストにＮＶＲＡＭを直接的に結合できる。ホストは、中央処理装置（ＣＰＵ）レベルの処理装置を装備したデバイスである。ホストはアプリケーションプログラムを独立に実行可能である。図１−Ａで示されるように、ＮＶＲＡＭは３線メカニズムを介してホストに結合されている。ここにおいて、ＣＳはチップ選択線、ＳＫはシステムクロック線、および、ＤＩ／ＤＯはデータ入力／データ出力線である。図１−Ｂに示されるように、４線メカニズムを利用してホストとＮＶＲＡＭとを接続する。ここにおいて、ＣＳはチップ選択線、ＳＫはシステムクロック線、ＤＩはデータ入力線、および、ＤＯはデータ出力線である。明らかなように、３線メカニズムと４線メカニズムとの間の大きな相違は、データ入力線およびデータ出力線が３線メカニズムの単一線内に組み込まれていることである。ホストとＮＶＲＡＭとの間で送信される信号は図２で表されている。図２で示されるように、ＮＶＲＡＭに格納されたデータはホストに対して読み出される。ＣＳが高電位レベルまたは論理「１」の状態である期間の間に、ＮＶＲＡＭが選択され、ホストにより出された命令に応答可能にされる。システムクロックは命令およびデータ送信に同期している。図２では、Ａｉ〜Ａ０からなる「ＲＥＡＤ」コマンドは、データ入力線を介して第３のクロックパルスでＮＶＲＡＭに送信される。コマンド送信の間に、データ出力線は高インピーダンスモード（Ｈｉ−Ｚ）になる。ホストからのコマンドを受信した後に、データ出力線を介して一続きのデータ（Ｄｊ〜Ｄ０）を送信することによりＮＶＲＡＭは応答する。３線または４線メカニズムを具備するＮＶＲＡＭは、その単純な命令と、ハードウェアインタフェースの簡単な装置とのために、コンピュータ産業において何年も広く利用されていた。

従って、３線または４線メカニズムを具備するＮＶＲＡＭでは、ホストが１つのデバイスすなわち１つのＮＶＲＡＭだけを選択可能または使用可能にするように、ホスト対ＮＶＲＡＭは、従来、一対一のアーキテクチャであった。コンピュータの使用が広まるにつれ、コンピュータは、より多くの機能とより高い容量とを組み込まれている。従来の一対一のアーキテクチャは、コンピュータにおけるシステムのリソース内では非効率的および浪費的と考えられていた。

それ故に、ホストを使ってＮＶＲＡＭだけでなく、ＲＳ−２３２Ｉ／Ｏコントローラまたはマイクロコントローラのような他の周辺装置用のデバイスを制御して、システムの処理容量および性能を高めるようにする必要がある。

本発明は、ＮＶＲＡＭのアクセス方法と、ＮＶＲＡＭおよび複数のコントローラのアーキテクチャとに向けられて、ホストが３線または４線メカニズムを介して複数の周辺装置にアクセス可能となるようにしている。

その方法は、チップ選択線、システムクロック線、およびデータ送信配線を介して、ＮＶＲＡＭと少なくとも１つのコントローラとにホストを最初に結合する工程を備えている。アクセス方法は、ＮＶＲＡＭまたはコントローラにホストから命令を出して、ハードウェアリソースを追加せずにホストが多数の周辺装置にアクセス可能になるようにする工程を備えている。さらに、ホストおよび周辺装置は、ホストにより出された命令に従ってＮＶＲＡＭのコンテンツを同時に共有できる。

上述の目的および他の目的を達成するために、本発明は、３線または４線メカニズムを介してホスト、ＮＶＲＡＭ、およびコントローラを結合するためのアクセス方法とそのアーキテクチャとを提供する。共有リンクを介してホストがＮＶＲＡＭおよびコントローラにアクセス可能となるために、セットアップ情報を具備したプラグマティックビットが、ＮＶＲＡＭおよびコントローラに対してホストにより出された命令の最後に添付されるように導入される。従って、その命令は、プラグマティックビットに基づいてＮＶＲＡＭまたはコントローラで実行される。

本発明の好適な実施の形態では、命令がコントローラ用であることをプラグマティックビットが示した時に、データ送信配線とシステムクロック線とに応答するＮＶＲＡＭの信号送信は使用不可能となる。

本発明の他の好適な実施の形態では、命令がＮＶＲＡＭ用であることをプラグマティックビットが示した時に、データ送信配線とシステムクロック線とに応答するＮＶＲＡＭの信号送信は使用可能となり、その後に、データ送信の最後で使用不可能となる。

要約すると、本発明は、３線または４線メカニズムを介してＮＶＲＡＭのアクセス方法とそのアーキテクチャとを提供する。その方法は、命令を伴ったプラグマティックビットを使用して、その命令の目標を示すようにする。本発明は、ハードウェアを追加せずにホストがＮＶＲＡＭだけでなく少なくとも１つのコントローラと通信することを可能にする。それ故に、本発明のアクセス方法は、ホストと周辺装置とがプラグマティックビットに基づいてＮＶＲＡＭのコンテンツを共有することを可能にし、さらにその方法は従来のアクセス方法と互換性がある。

上述の一般的な記載と、次の詳細な記述との両方は典型的なものであり、請求項に記載されたような発明のさらなる説明を提供しようとするものであることを理解すべきである。

添付図面は、本発明における実施の形態のさらなる理解を提供するために包含され、この明細書中に組み込まれると共にその明細書の一部を構成している。図面は発明の実施の形態を示し、明細書の記述と共に本発明の原理を説明している。

図３は、本発明による４線メカニズムを具備したＮＶＲＡＭのアクセス方法における好適な実施の形態を表す。４線メカニズムを具備したＮＶＲＡＭのアーキテクチャ３００は、ホスト３０２、コントローラ３０６、およびＮＶＲＡＭ３０４を備えている。ホスト３０２はコントローラ３０６に結合され、コントローラ３０６は、チップ選択線（ＣＳ，ＣＳ０）、システムクロック線（ＳＫ）、データ入力線（ＤＩ）、およびデータ出力線（ＤＯ）を介してＮＶＲＡＭ３０４に順番に結合されている。

ＮＶＲＡＭを制御する方法は、本発明の好適な実施の形態に基づいて記述される。図４は、図３で示されたようなＮＶＲＡＭ３０４にアクセスするホスト３０２を表すタイミング図である。ホスト３０２は第１のチップ選択線（ＣＳ）を介してコントローラ３０６を使用可能にし、コントローラ３０６は第２のチップ選択線（ＣＳ０）を介してＮＶＲＡＭ３０４を使用可能にする。ホスト３０２は、システムクロック線（ＳＫ）上の第３のクロック周波数から初めて、一続きの命令（Ａｉ〜Ａ０）を出す。好適には、バイナリビットのようなプラグマティックビットは、ホストにより出された命令の最後に添付される。命令の最終ビットＡ０に添付されるプラグマティックビット４００が低電位レベルであると、コントローラ３０６はその命令を無視し、チップ選択線ＣＳ０を介して高電位レベルの信号を維持し、それ故に、ＮＶＲＡＭ３０４を使用可能にし続ける。それから、ＮＶＲＡＭ３０４は命令を受信し、データ出力線（ＤＯ）を介してその命令に基づいてデータを送る。要するに、命令がＮＶＲＡＭ３０４用であることをプラグマティックビット４００が示すと、データ送信配線（ＤＩ／ＤＯ）およびシステムクロック線（ＳＫ）を介して送信された信号に対してのＮＶＲＡＭ（３０４）の応答をコントローラ３０６は使用可能にし、データ送信の最後にデータ送信配線（ＤＩ／ＤＯ）およびシステムクロック線（ＳＫ）を介して送信された信号への応答をコントローラ３０６はオフにする。

図５−Ａは、コントローラ３０６からホスト３０２へのデータの送信を示す信号のタイミング図である。図３および図５−Ａを参照すると、プラグマティックビット５００が倫理「１」の高電位レベルであり、かつ、受信された命令が、データを送信するコントローラ３０６用である場合には、コントローラ３０６はデータ出力線（ＤＯ）を介してそのデータを送信する。一方、コントローラ３０６はチップ選択線（ＣＳ０）上に低電位レベルを設定し、それによってＮＶＲＡＭ３０４が使用不可能にさせられると共に命令を受信できないようにさせている。要するに、命令がコントローラ３０６用であることをプラグマティックビット５００が示すと、データ送信配線（ＤＩ／ＤＯ）およびシステムクロック線（ＳＫ）上の信号に対してのＮＶＲＡＭ（３０４）の応答をコントローラ３０６はオフにする。

図３と組み合わせて図５−Ｂを参照。図５−Ｂは、ホスト３０２がコントローラ３０６をセットアップした時の信号を示す信号のタイミング図である。回路レイアウトは、図５−Ａで示されたものと類似する。それにも関わらずに、図５−Ｂで示すように、プラグマティックビット６００が高電位レベルであり、かつ、受信された命令が、データを入力するようにコントローラ３０６に要求すると、コントローラ３０６がデータ入力線（ＤＩ）を介して定義済みデータ（Ｄｊ〜Ｄ０）を送り、コントローラ３０６が命令に従って機能できるようにしている。

図６は、本発明の好適な一実施の形態を示すブロック図である。４線アーキテクチャ３１０は図３のものと類似する。それにも関わらずに、図６では、ＡＮＤゲート３１８を使って、ＮＶＲＡＭ３１４を使用可能にするためにチップ選択線ＣＳとチップ選択線ＣＳ１とを接続している。

図７−Ａは本発明による好適な一実施の形態を示すブロック図である。アーキテクチャ７００の回路レイアウトは、図３で示されたものと類似する。しかし、３線メカニズムが利用され、データ入力およびデータ出力は、図７−Ａにおいて同一配線を共有している。ＮＶＲＡＭ７０４における信号のタイミング図は図４、図５−Ａ、および図５−Ｂのものと類似する。ホスト７０２は、プラグマティックビットの電位レベルに従って、コントローラ７０６とＮＶＲＡＭ７０４とをそれぞれ制御する。

図７−Ｂは、本発明による好適な一実施の形態を示すブロック図である。図７−Ｂおよび図７−Ａでそれぞれ示された３線アーキテクチャは類似するが、ＡＮＤゲート７１８を使って、図７−ＢでのＮＶＲＡＭ７１４を使用可能にするためにチップ選択線ＣＳとチップ選択線ＣＳ１とを接続している。

図８−Ａは、本発明による好適な一実施の形態を示すブロック図である。図８−Ａおよび図３でそれぞれ示された４線アーキテクチャは類似するが、図８−Ａにおける好適な実施の形態は、図８−Ａにおいてｎセットのコントローラ（＃１〜＃ｎ）とＡＮＤゲート８１２とを備えている。ＡＮＤゲート８１２は、チップ選択線（ＣＳ１〜ＣＳｎ）を介して各コントローラに結合され、ＡＮＤゲート８１２の出力ターミナルは、チップ選択線（ＣＳ０）を介してＮＶＲＡＭ８０４に結合されている。

以下は、図８−Ａで表された好適な実施の形態によるアクセス方法の図である。性能は、図３で表されたものと類似する。しかし、単一のホスト８０２は、図８−Ａにおける複数のコントローラ（＃１〜＃ｎ）とＮＶＲＡＭ８０４とに指示できる。図５−Ａと組み合わせて図８−Ａを参照すると、プラグマティックビット５００が高電位レベルである場合には、図８−Ａで示すように、これらのコントローラは、受信された命令に従って機能し、ＡＮＤゲート８１２の入力ターミナルに低電位レベルの信号を送信し、その結果として、ＡＮＤゲートがその出力ターミナルを介して低電位レベルを提供するようにさせる。チップ選択線（ＣＳ０）が低電位レベルであるから、ＮＶＲＡＭ８１４は使用不可能になる。その上、プラグマティックビット５００が高電位レベルであり、かつ、受信された命令が、データを送信するようにコントローラに要求すると、コントローラは、データ出力線（ＤＯ）を介してデータを送信する。図５−Ｂに関して、図８−Ａのアクセス方法はさらに図示可能である。なお、図８−Ａに示すように、コントローラは、ホストにより出された命令に従って、データ出力線（ＤＯ）を介してデータを送信し、ただ一つの対応するコントローラがその命令に応答する。

他方、図４と組み合わせて図８−Ａを参照すると、プラグマティックビットが低電位レベルである場合には、図８−Ａで示されたコントローラは、命令を無視し、ＡＮＤゲート８１２の入力ターミナルに対して高電位レベルの信号を維持し、その後に、ＡＮＤゲート８１２が高電位レベルを出力するようにさせる。チップ選択線が高電位レベルを通すので、ＮＶＲＡＭ８１４は使用可能になり、命令に従ってデータを送信する。

図８−Ｂおよび図８−Ａのそれぞれで示された４線アーキテクチャの好適な実施の形態は類似する。しかし、追加線を使って、ホスト８１２が図８−ＢのＮＶＲＡＭ８１４を使用可能にするために、チップ選択線（ＣＳ）とチップ選択線（ＣＳ１〜ＣＳｎ）とを接続する。

図９−Ａは本発明による好適な一実施の形態を示す。図９−Ａは図８−Ａと類似する。しかし、４線結合構成（coupling scheme）よりむしろ３線アーキテクチャが利用され図９−Ａで示されている。図８−Ａと類似する図９−Ａの作用原理に関しての詳細な説明は、明瞭かつ単純にするために、ここでは省略する。

図９−Ｂは本発明による好適な一実施の形態を表している。図９−Ｂおよび図９−Ａでそれぞれ示されている３線アーキテクチャは類似している。しかし、追加線を使って、ホスト９１２が図９−ＢのＮＶＲＡＭ９１４を使用可能にするために、チップ選択線（ＣＳ）をＡＮＤゲート９１８に接続する。なお、プラグマティックビットおよび電位レベルは、本発明の変形された実施の形態に基づいて様々な変形例を有する。

図１０は、ＮＶＲＡＭ、ホスト、および、ホスト用の少なくとも１つのコントローラを含めて、ＮＶＲＡＭにマルチアクセスする方法を表している。その方法は、ＮＶＲＡＭと少なくとも１つのコントローラとにホストを最初に結合する（工程１０１０）。それから、プラグマティックビットが、ＮＶＲＡＭとコントローラとに対してホストで出された各命令に添付される（工程１０２０）。そのプラグマティックビットに基づいて、ＮＶＲＡＭまたはコントローラがオンまたはオフにされる（工程１０３０）。それ故に、ＮＶＲＡＭまたはコントローラで命令を実行して、ＮＶＲＡＭとコントローラとを同時に制御できる（工程１０４０）。

要約すると、本発明は、３線／４線メカニズムを具備するＮＶＲＡＭのアクセス方法とそのアーキテクチャとを提供する。本発明の好適な実施の形態によれば、ＮＶＲＡＭの多機能チップを設計するために本発明を利用すると、チップのピンの必要数を低減できる。本発明の方法は、従来の３線／４線のＮＶＲＡＭと互換性がある。ホストを駆動するプログラムは、通常性能に対して些細な補正または部分的な追加だけを必要とする。

本発明の特許請求の範囲または趣旨から逸脱することなく、本発明の好適な実施の形態の構造または方法に対して様々な変形および変更が可能であることは、当業者にとって明らかである。上述を考慮すると、この発明の変形および変更が請求項およびその等価なものの範囲内に収まる場合には、本発明がそのような変形および変更に及んでいるものとする。

ホストとＮＶＲＡＭとを結合するための従来の３線メカニズムを示すブロック図である。ホストとＮＶＲＡＭとを結合するための従来の４線メカニズムを示すブロック図である。ホストとＮＶＲＡＭとの間で送信する信号のタイミング図である。本発明の好適な一実施の形態による単一のコントローラを具備した４線メカニズムを示すブロック図である。図３で示された好適な実施の形態による信号のタイミング図である。プラグマティックビットを設定してコントローラを使用可能にした状態で、好適な一実施の形態による信号のタイミング図である。プラグマティックビットを設定して、コントローラをセットアップするためにコントローラとそのプラグマティックビットに追従する一続きのデータとを使用可能にした状態で、好適な一実施の形態による信号のタイミング図である。本発明の好適な一実施の形態によるホスト、コントローラ、およびＮＶＲＡＭを結合するための４線メカニズムを示すブロック図である。本発明の好適な一実施の発明によるホスト、コントローラ、およびＮＶＲＡＭを結合するための３線メカニズムを示すブロック図である。ＡＮＤゲートを使って、好適な一実施の形態によるホスト、コントローラ、およびＮＶＲＡＭを結合するための３線メカニズムを示すブロック図である。複数のコントローラを使って、好適な一実施の形態による４線メカニズムを示すブロック図である。図８−Ａと類似するが、ホストからのＣＳをＡＮＤゲートに接続する追加線を備えたブロック図である。複数のコントローラを使って、好適な一実施の形態による３線メカニズムを示すブロック図である。図９−Ａと類似するが、ホストとＡＮＤゲートとを接続する追加線を備えたブロック図である。本発明の好適な実施の形態によるＮＶＲＡＭとコントローラとをマルチアクセスする方法を表すフローチャートである。

符号の説明

３００アーキテクチャ
３０２ホスト
３０４ＮＶＲＡＭ
３０６コントローラ
ＣＳ，ＣＳ０チップ選択線
ＤＩデータ入力線
ＤＯデータ出力線
ＳＫシステムクロック線

Claims

中央処理装置（ＣＰＵ）レベルの処理容量と、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）と、少なくとも１つのコントローラとを具備したホストを結合して、前記ホストを前記ＮＶＲＡＭおよび前記コントローラにアクセス可能にする方法であって、
前記ホストから前記コントローラおよび前記ＮＶＲＡＭに命令とプラグマティックビットとを送信し、チップ選択線、システムクロック線、およびデータ送信配線を介して前記ホストと前記ＮＶＲＡＭとに前記コントローラがそれぞれ結合されるようにし、
前記命令に添付された前記プラグマティックビットによって前記ＮＶＲＡＭまたは前記コントローラのための命令を示し、
前記プラグマティックビットに従って前記ＮＶＲＡＭまたは前記コントローラの何れかをオン／オフにし、
前記ＮＶＲＡＭまたは前記コントローラの何れかで前記命令を実行して、前記ＮＶＲＡＭＵおよび前記コントローラを同時に制御することを特徴とするホストの結合方法。
請求項１に記載の方法において、
前記データ送信配線は、前記命令および前記プラグマティックビットを送信するための３線メカニズムを構成するデータ入力線を備えていることを特徴とするホストの結合方法。
請求項１に記載の方法において、
前記データ送信配線は、前記命令および前記プラグマティックビットを送信するための４線メカニズムを構成するデータ入力線とデータ出力線とを備えていることを特徴とするホストの結合方法。
請求項１に記載の方法において、
前記プラグマティックビットは、前記ホストから前記ＮＶＲＡＭおよび前記コントローラに出された前記命令の最後に添付されるバイナリビットであることを特徴とするホストの結合方法。
請求項４に記載の方法において、
前記バイナリビットは、それぞれ２つの異なる状態の場合には、前記命令に応答するため前記ＮＶＲＡＭおよび前記コントローラをそれぞれ起動させることを特徴とするホストの結合方法。
請求項１に記載の方法において、
前記命令が前記プラグマティックビットに従って前記コントローラ用である場合には、前記命令は、前記データ送信配線および前記システムクロック線に応答する前記ＮＶＲＡＭの信号送信を使用不可能にすることを特徴とするホストの結合方法。
請求項１に記載の方法において、
前記命令が前記プラグマティックビットに従って前記ＮＶＲＡＭ用である場合には、前記命令は、前記データ入力線および前記システムクロック線に応答する前記ＮＶＲＡＭの信号送信を使用可能にし、前記データ入力線および前記システムクロック線に応答する前記コントローラの信号送信は使用不可能になることを特徴とするホストの結合方法。
請求項１に記載の方法において、
前記命令および前記プラグマティックビットを送信する工程の前に、前記命令を使って前記コントローラを構成する場合には、セットアップ情報を前記プラグマティックビットに添付して、前記セットアップ情報に従って前記コントローラを設定することをさらに有することを特徴とするホストの結合方法。
請求項１に記載の方法において、
前記命令を実行する工程の間に前記コントローラからのデータを読み出す前記命令を前記ホストが出す場合には、前記コントローラが前記プラグマティックビットを受信した後に前記コントローラは前記データを前記ホストに送信することを特徴とするホストの結合方法。
第１のチップ選択線、システムクロック線、およびデータ送信配線を介して命令とプラグマティックビットとを送信し、前記プラグマティックビットが前記命令を添付されているホストと、
前記システムロック線と前記データ送信配線とにより前記ホストに電気的に接続され、前記ホストがアクセス可能であるような不揮発性ランダムアクセスメモリ（ＵＶＲＡＭ）と、
前記第１のチップ選択線、第２のチップ選択線、前記システムクロック線、および前記データ送信配線を介して前記ホストと前記ＮＶＲＡＭとにそれぞれ電気的に接続されたコントローラであり、前記プラグマティックビットに従って、前記ＮＶＲＡＭに送られた前記命令を、前記コントローラに送られた前記命令と識別するための少なくとも１つの前記コントローラとを備え、
前記命令を前記ＮＶＲＡＭまたは前記コントローラの何れかで実行して、前記プラグマティックビットが前記ＮＶＲＡＭおよび前記コントローラをオン／オフにするように前記ＮＶＲＡＭと前記コントローラとを同時に制御するようにしたことを特徴とする不揮発性メモリのマルチアクセスアーキテクチャ。
請求項１０に記載のマルチアクセスアーキテクチャにおいて、
前記データ送信配線は、前記命令および前記プラグマティックビットを送信するための３線メカニズムを構成するデータ入力線を備えていることを特徴とするマルチアクセスアーキテクチャ。
請求項１０に記載のマルチアクセスアーキテクチャにおいて、
前記データ送信配線は、前記命令と前記プラグマティックビットとを送信するための４線メカニズムを構成するデータ入力線およびデータ出力線を備えていることを特徴とするマルチアクセスアーキテクチャ。
請求項１０に記載のマルチアクセスアーキテクチャにおいて、
前記プラグマティックビットは、前記ＮＶＲＡＭおよび前記コントローラに対して前記ホストにより出された前記命令の最後に添付されるバイナリビットであることを特徴とするマルチアクセスアーキテクチャ。
請求項１３に記載のマルチアクセスアーキテクチャにおいて、
前記バイナリビットは、それぞれ２つの異なる状態の時に、前記命令に応答する前記ＮＶＲＡＭおよび前記コントローラをそれぞれ起動させていることを特徴とするマルチアクセスアーキテクチャ。
請求項１０に記載のマルチアクセスアーキテクチャにおいて、
前記命令は、前記プラグマティックビットに従って前記コントローラ用である場合には、前記データ送信配線と前記システムクロック線とに応答する前記ＮＶＲＡＭの信号送信を使用不可能にしていることを特徴とするマルチアクセスアーキテクチャ。
請求項１０に記載のマルチアクセスアーキテクチャにおいて、
前記命令は、前記プラグマティックビットに従って前記ＮＶＲＡＭ用である場合には、前記データ入力線と前記システムクロック線とに応答する前記ＮＶＲＡＭの信号送信を使用可能にし、前記データ入力線と前記システムクロック線とに応答する前記コントローラの前記信号送信は使用不可能になっていることを特徴とするマルチアクセスアーキテクチャ。
請求項１０に記載のマルチアクセスアーキテクチャにおいて、
前記プラグマティックビットは、セットアップ情報を備え、前記命令が前記コントローラ用である場合には前記コントローラを設定していることを特徴とするマルチアクセスアーキテクチャ。
請求項１０に記載のマルチアクセスアーキテクチャにおいて、
前記コントローラからのデータを読み出す前記命令を前記ホストが出した場合には、前記コントローラは前記データを前記ホストに送信するようにしていることを特徴とするマルチアクセスアーキテクチャ。
請求項１０に記載のマルチアクセスアーキテクチャにおいて、
前記第１のチップ選択線と前記第２のチップ選択線とにおける複数の入力ターミナルと、前記ＮＶＲＡＭに結合される出力ターミナルとを有するＡＮＤゲートをさらに備えることを特徴とするマルチアクセスアーキテクチャ。