JP2005064965A - 同期信号取込回路及び同期信号取込回路を有するタイミング発生器並びに同期信号取込回路を有する撮像装置 - Google Patents

Abstract

【課題】同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路及び同期信号取込回路を有するタイミング発生器並びに同期信号取込回路を有する撮像装置において、同期信号の遷移タイミングに依存せずに安定的に同期信号を取込むことができる同期信号取込回路及び同期信号取込回路を有するタイミング発生器並びに同期信号取込回路を有する撮像装置を提供する。
【解決手段】同期信号取込回路では、同期信号の遷移タイミングに応じて取込クロック信号による取込タイミングを変更する。特に、同期信号の遷移タイミングを検出する検出回路と、複数の取込クロック信号を用いてそれぞれの取込タイミングで同期信号を取込む取込回路と、検出回路で検出した遷移タイミングに応じて取込回路において取込んだ同期信号のいずれか一つを選択する選択回路を設け、同期信号の遷移タイミングに応じて取込クロック信号による取込タイミングを変更する。
【選択図】図３

Description

本発明は、同期信号取込回路及び同期信号取込回路を有するタイミング発生器並びに同期信号取込回路を有する撮像装置に関するものである。

従来、撮像装置等のように複数の半導体装置を用いて構成した装置において、例えば第１の半導体装置を第２の半導体装置と同期させて動作させる場合には、第２の半導体装置から出力した同期信号をタイミング発生器に入力し、同タイミング発生器で第１の半導体装置を駆動制御する信号を生成して第１の半導体装置に入力している。

このようなタイミング発生器には、同期信号を所要のタイミングで取込むための同期信号取込回路を設けており、この同期信号取込回路には同期信号を入力するとともに、同期信号の取込タイミングを与える取込クロック信号を入力し、この取込クロック信号に基づいて同期信号の取込みを行うように構成している（例えば、特許文献１参照。）。

具体的に撮像装置の一形態であるＣＣＤ（電荷結合素子）装置の場合を例に挙げて説明する。まず、図１に示すように、ＣＣＤ１には、ＣＣＤ１から出力した出力信号S1を処理するＣＣＤ周辺回路２を設けており、このＣＣＤ周辺回路２によって生成したデータ信号S2をＤＳＰ（デジタル信号処理）３に入力して所要の処理を行うように構成している。

ＣＣＤ１及びＣＣＤ周辺回路２にはタイミング発生器４を接続しており、このタイミング発生器４から出力された制御信号S4aに基づいてＣＣＤ１及びＣＣＤ周辺回路２は所定の動作をするようにしている。また、タイミング発生器４はＤＳＰ３とも接続しており、ＤＳＰ３にタイミング発生器４で生成したメインクロック信号MCK及びＤＳＰ制御信号S4bを入力している。ここで、ＣＣＤ１が第１の半導体装置に相当し、ＤＳＰ３が第２の半導体装置に相当する。

さらに、タイミング発生器４には源発振クロック信号S0を入力するとともに、ＤＳＰ３から同期信号S3として水平同期信号及び垂直同期信号を入力している。

そして、タイミング発生器４は、入力された水平同期信号及び垂直同期信号をタイミング発生器４内の同期信号取込回路５に入力し、また、源発振クロック信号S0から生成した取込クロック信号（図示せず）を同期信号取込回路５に入力して、同期信号取込回路５において取込クロック信号で与えられたタイミングに基づいて水平同期信号及び垂直同期信号の取込みを行っている。以下において、説明の便宜上、水平同期信号を同期信号S3として説明する。

ここで、取込クロック信号は、入力バッファを介して図６（ａ）に示す源発振クロック信号S0をタイミング発生器４に入力して得た図６（ｂ）に示す基準クロック信号から、タイミング発生器４内に設けた分周器で分周することにより図６（ｃ）に示す内部クロック信号を生成し、この内部クロック信号に対してタイミング発生器４内に設けた位相調整回路による位相調整を行って図６（ｄ）に示すように生成しているものである。

同期信号S3は、図７（ａ）に示すように、取込クロック信号の１周期よりも短い状態遷移期間を有しており、同期信号取込回路５は、同期信号S3の状態遷移期間におけるＨからＬへの状態遷移を取込クロック信号（図７（ｂ）参照）の立上りで取込むことにより、同期信号S3の取込みを行っている。

このような同期信号取込回路５では、同期信号S3の遷移タイミングと取込クロック信号の位相との関係を全く考慮することなく、取込クロック信号に基づいて同期信号S3の取込みを行っていた。
特開２００１−２１１３４７号公報

しかしながら、同期信号の遷移タイミングと取込クロック信号の位相との関係を考慮することなく、ただ単に取込クロック信号に基づいて同期信号を取込んだ場合には、その同期信号によって同期させている第１の半導体装置と第２の半導体装置とが同期できない場合があった。

ＣＣＤの場合を例に挙げて説明すると、まず、図７（ａ）に示すように状態遷移期間を有する同期信号を取込む際に、取込クロック信号の立上りが、図７（ｂ）に示すように同期信号の状態遷移期間後に位置している場合には、状態遷移期間後における取込クロック信号の立上りによって同期信号の取込みが行われるが、各回路の周囲の温度、電源電圧、製造プロセスに起因するバラツキ等によって図７（ｃ）に示すように取込クロック信号が（ｂ）の場合よりも位相が遅れ、しかも同期信号の遷移タイミングが状態遷移期間の前側部分に重なった取込クロック信号の立上りよりも前であった場合には、状態遷移期間の前側部分に重なった取込クロック信号の立上りにおいて同期信号の取込みが行われることとなり、誤ったタイミングでの同期信号の取込みが行われることとなる。

このように同期信号の誤ったタイミングでの取込みが行われた場合には、タイミング発生器内部における制御信号及びＤＳＰ制御信号等の信号生成のタイミングが、同期信号によって同期させているＤＳＰ内部の制御とは異なるために、色反転や画素ずれなどの不具合を発生させるおそれがあった。

そこで、このような不具合を発生させないためには、図７（ｄ）に示すように、同期信号の状態遷移期間を短くしなければならなかった。しかし、その結果として、この場合には同期信号のホールドタイムマージンがとれなくなるという問題があった。

一方、図８（ａ）に示すように状態遷移期間を有する同期信号を、各回路の周囲の温度、電源電圧、製造プロセスに起因するバラツキ等によって図８（ｃ）に示すように図８（ｂ）の取込クロック信号よりも位相が進んだ取込クロック信号で取込む際に、状態遷移期間の後側部分において取込クロック信号の立上りが生じ、しかもこの立上りの後に同期信号の遷移タイミングがある場合には、この立上りにおいては同期信号の取込みが行われず、１周期だけ後の立上りにおいて同期信号の取込みが行われることとなり、誤ったタイミングでの同期信号の取込みが行われることとなる。

このように同期信号の誤ったタイミングでの取込みが行われた場合にも、上記したように色反転や画素ずれなどの不具合を発生させるおそれがあった。そこで、このような不具合を発生させないようにするためには、図８（ｄ）に示すように、同期信号の状態遷移期間を短くしなければならなかった。しかし、その結果として、この場合には同期信号のセットアップタイムマージンがとれなくなるという問題があった。

このように、同期信号の遷移タイミングと取込クロック信号の位相との関係においては同期信号の取込タイミングに誤りを生じる場合があり、かかる取込タイミングの誤りを防止するために同期信号の状態遷移期間をできるだけ短くしなければならなかった。その結果として、同期信号のホールドタイムマージン及びセットアップタイムマージンがとれなくなるという問題があった。

そこで、本発明の同期信号取込回路では、同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路において、同期信号の遷移タイミングに応じて取込クロック信号による取込タイミングを変更することとした。

また、本発明の同期信号取込回路では、同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路において、同期信号の遷移タイミングを検出する検出回路と、複数の取込クロック信号を用いてそれぞれの取込タイミングで同期信号を取込む取込回路と、検出回路で検出した遷移タイミングに応じて、取込回路において取込んだ同期信号のいずれか一つを選択する選択回路とを有することとした。

また、本発明のタイミング発生器では、同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路を有するタイミング発生器において、同期信号取込回路は、同期信号の遷移タイミングに応じて取込クロック信号による取込タイミングを変更することとした。

また、本発明のタイミング発生器では、同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路を有するタイミング発生器において、同期信号取込回路は、同期信号の遷移タイミングを検出する検出回路と、複数の取込クロック信号を用いてそれぞれの取込タイミングで同期信号を取込む取込回路と、検出回路で検出した遷移タイミングに応じて、取込回路において取込んだ同期信号のいずれか一つを選択する選択回路とを有することとした。

また、本発明の撮像装置では、同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路を有する撮像装置において、同期信号取込回路は、同期信号の遷移タイミングに応じて取込クロック信号による取込タイミングを変更することとした。

また、本発明の撮像装置では、同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路を有する撮像装置において、同期信号取込回路は、同期信号の遷移タイミングを検出する検出回路と、複数の取込クロック信号を用いてそれぞれの取込タイミングで同期信号を取込む取込回路と、検出回路で検出した遷移タイミングに応じて、取込回路において取込んだ同期信号のいずれか一つを選択する選択回路とを有することとした。

本発明の同期信号取込回路及び同期信号取込回路を有するタイミング発生器並びに同期信号取込回路を有する撮像装置では、同期信号の遷移タイミングに応じて取込クロック信号による取込タイミングを変更することによって、誤った取込タイミングで同期信号の取込みが行われることを防止できる。しかも、同期信号のホールドタイムマージン及びセットアップタイムマージンを大きく取ることができるので、動作安定性を向上させることができる。したがって、同期信号を扱うシステムの構築を短時間で確実行うことができ、製造コストの低減を図ることもできる。

本発明の同期信号取込回路及び同期信号取込回路を有するタイミング発生器並びに同期信号取込回路を有する撮像装置では、同期信号取込回路で取込クロック信号に基づいて同期信号の取込みを行う場合に、同期信号の遷移タイミングに応じて取込クロック信号の位相を調整し、同期信号の取込タイミングを変更しているものである。

したがって、同期信号を誤った取込タイミングで取込むことを防止できるので、同期信号に基づいて確実な同期を取ることができ、同期信号取込回路で生成した信号を用いる装置等が誤作動することを防止できる。

以下において、本発明の同期信号取込回路及び同期信号取込回路を有するタイミング発生器並びに同期信号取込回路を有する撮像装置を、撮像装置の一形態であるＣＣＤ装置に適用した場合について、図面を用いて詳説する。なお、本発明の同期信号取込回路及び同期信号取込回路を有するタイミング発生器並びに同期信号取込回路を有する撮像装置は、ＣＣＤ装置に適用する場合に限定するものではなく、同期信号取込回路を用いて同期信号の取込みを行う装置にはいずれにでも使用することができる。

図１に示すように、ＣＣＤ装置には、ＣＣＤ１から出力した出力信号S1を処理するＣＣＤ周辺回路２を設けており、このＣＣＤ周辺回路２によって生成したデータ信号S2をＤＳＰ（デジタル信号処理）３に入力して所要の処理を行うようにしている。

ＣＣＤ１及びＣＣＤ周辺回路２にはタイミング発生器４を接続しており、このタイミング発生器４から出力された制御信号S4aに基づいてＣＣＤ１及びＣＣＤ周辺回路２は所定の動作をするようにしている。また、タイミング発生器４はＤＳＰ３とも接続しており、ＤＳＰ３にタイミング発生器４で生成したメインクロック信号MCK及びＤＳＰ制御信号S4bを入力している。

さらに、タイミング発生器４には源発振クロック信号S0を入力するとともに、ＤＳＰ３から同期信号S3として水平同期信号及び垂直同期信号を入力している。以下において、説明の便宜上、水平同期信号を同期信号S3として説明する。源発振クロック信号S0は水晶発振器で生成したものに限定するものではなく、PLL回路等で生成してもよい。

タイミング発生器４には、図２に示すように、入力バッファ41aを介して入力された源発振クロック信号S0から所要の位相の信号を生成する高速位相波形生成回路42と、同高速位相波形生成回路42から出力された信号に所要の位相調整を行う位相調整回路43と、同位相調整回路43で位相調整した信号を外部に出力するための出力バッファ44aを設けている。

さらに、タイミング発生器４には、入力バッファ41bを介して入力された同期信号S3の取込みを行う同期信号取込回路５と、同同期信号取込回路５から出力された信号に基づいて所要の信号生成のための処理を行うロジック回路45と、同ロジック回路45で生成された信号の出力タイミングの制御を行う出力制御フリップフロップ回路46と、同出力制御フリップフロップ回路46から出力された信号を外部に出力するための出力バッファ44bを設けている。以下において、「フリップフロップ回路」は「Ｆ／Ｆ」と省略して表記する。

高速位相波形生成回路42には分周器42aを設けており、入力バッファ41aを介して入力された源発振クロック信号S0を分周している。そして、分周された信号の一つを内部クロック信号IMCKとしており、内部クロック信号IMCKを位相調整回路43に入力して位相調整を行うことにより同期信号S3を取込むための取込クロック信号MCKAを生成している。

そして、内部クロック信号IMCK及び取込クロック信号MCKAは、同期信号取込回路５に入力している。また、取込クロック信号MCKAを出力バッファ44aを介して出力した信号をメインクロック信号MCKとして、同メインクロック信号MCKをＤＳＰ３に入力している。

同期信号取込回路５は、図３に示すように、同期信号S3の遷移タイミングを検出する検出回路６と、複数の取込クロック信号MCKAを用いてそれぞれの取込タイミングで同期信号S3を取込む取込回路７と、検出回路６で検出した遷移タイミングに応じて取込回路７において取込んだ同期信号S3のいずれか一つを選択する選択回路８と、同選択回路８で選択した信号をロジック回路45に出力する出力タイミングを調整している出力調整Ｆ／Ｆ９とで構成している。

検出回路６は、第１Ｆ／Ｆ61aと、第２Ｆ／Ｆ62aと、第１ＮＡＮＤ回路63aで構成した第１エッジ検出回路6aと、第３Ｆ／Ｆ61bと、第４Ｆ／Ｆ62bと、第２ＮＡＮＤ回路63bで構成した第２エッジ検出回路6bと、第２エッジ検出回路6bの出力をクロックとして入力し、第１エッジ検出回路6aの出力をデータとして入力する判定用Ｆ／Ｆ64とから構成している。

第１エッジ検出回路6aでは、第１Ｆ／Ｆ61a及び第２Ｆ／Ｆ62aのクロック入力端子に、入力バッファ65aを介して入力された取込クロック信号MCKAをそれぞれ入力し、第１Ｆ／Ｆ61aのデータ入力端子に同期信号S3を入力している。そして、第１Ｆ／Ｆ61aの出力端子から出力された信号を第２Ｆ／Ｆ62aのデータ入力端子に入力している。さらに、第１Ｆ／Ｆ61aの反転出力端子から出力された信号と、第２Ｆ／Ｆ62aの出力端子から出力された信号とを第１ＮＡＮＤ回路63aに入力してエッジ検出を行うようにしている。

第２エッジ検出回路6bでは、第３Ｆ／Ｆ61b及び第4Ｆ／Ｆ62bのクロック入力端子に、反転入力バッファ65bによって反転させた取込クロック信号MCKAをそれぞれ入力し、第３Ｆ／Ｆ61bのデータ入力端子に同期信号S3を入力している。そして、第３Ｆ／Ｆ61bの出力端子から出力された信号を第４Ｆ／Ｆ62bのデータ入力端子に入力している。さらに、第３Ｆ／Ｆ61bの反転出力端子から出力された信号と、第４Ｆ／Ｆ62bの出力端子から出力された信号とを第２ＮＡＮＤ回路63bに入力してエッジ検出を行うようにしている。

このように検出回路６を構成したことによって、次のようにして同期信号S3の遷移タイミングの検出を行うことができる。

まず、同期信号S3は、図４（ａ）に示すように、所定長さの状態遷移期間を有しており、遷移タイミングは取込クロック信号MCKAの極性が”Ｈ”となっている状態で生じる場合と、遷移タイミングは取込クロック信号MCKAの極性が”Ｌ”となっている状態で生じる場合との２通りが存在している。そこで、状態遷移期間のうち、取込クロック信号MCKAの極性が”Ｈ”の状態と重なる領域を、説明の便宜上、”領域Ａ”と呼び、取込クロック信号MCKAの極性が”Ｌ”の状態と重なる領域を、説明の便宜上、”領域Ｂ”と呼ぶ。

そして、図４（ｂ）に示す取込クロック信号MCKAが第１エッジ検出回路6aの第１Ｆ／Ｆ61a及び第２Ｆ／Ｆ62aにそれぞれ入力されたとすると、同期信号S3の遷移タイミングが領域Ａと領域Ｂのどちらに存在していても、第１ＮＡＮＤ回路63aは図４（ｃ）に示す出力信号を出力する。

一方、第２エッジ検出回路6bでは、第３Ｆ／Ｆ61b及び第４Ｆ／Ｆ62bに、図４（ｄ）に示すように反転入力バッファ65bによって反転された取込クロック信号MCKAが入力されることによって、遷移タイミングが領域Ａに存在している場合には、図４（ｅ）に示す出力信号を出力し、遷移タイミングが領域Ｂに存在している場合には、図４（ｇ）に示す出力信号を出力する。

したがって、遷移タイミングが領域Ａに存在している場合には、判定用Ｆ／Ｆ64には図４（ｃ）に示す第１エッジ検出回路6aの出力信号と、図４（ｅ）に示す第２エッジ検出回路6bの出力信号とが、データ入力端子とクロック入力端子とにそれぞれ入力されることによって、判定用Ｆ／Ｆ64は図４（ｆ）に示すように”Ｌ”の検出信号を出力することとなる。

一方、遷移タイミングが領域Ｂに存在している場合には、判定用Ｆ／Ｆ64には図４（ｃ）に示す第１エッジ検出回路6aの出力信号と、図４（ｇ）に示す第２エッジ検出回路6bの出力信号とが、データ入力端子とクロック入力端子とにそれぞれ入力されることによって、判定用Ｆ／Ｆ64は図４（ｈ）に示すように”Ｈ”の検出信号を出力することとなる。

このようにして、検出回路６では、遷移タイミングが領域Ａに存在している場合と、領域Ｂに存在している場合とを検出可能であって、遷移タイミングが領域Ａに存在している場合には、検出回路６は検出信号として”Ｌ”の信号を出力し、遷移タイミングが領域Ｂに存在している場合には、検出回路６は検出信号として”Ｈ”の信号を出力するようにしている。

取込回路７は、図３に示すように、第１取込回路71aと、第２取込回路71bと、第１出力調整回路72aと、第２出力調整回路72bとで構成している。

本実施形態では、上記した検出回路６において２種類の遷移タイミングの判別を可能としていることによって、取込回路７には、第１取込回路71aと第２取込回路71bの２つの取込回路を設けている。検出回路６においてｎ種類（ｎは自然数）の遷移タイミングの判別を可能とした場合には、取込回路７にはｎ個の取込回路を設けてよい。

第１取込回路71a及び第２取込回路71bは、取込クロック信号MCKAに基づいてそれぞれ同期信号S3を取込むために第５Ｆ／Ｆ73a及び第６Ｆ／Ｆ73bで構成している。

特に、第５Ｆ／Ｆ73aに入力する取込クロック信号MCKA及び、第６Ｆ／Ｆ73bに入力する取込クロック信号MCKAには、途中に介設した第１位相調整回路74a及び第２位相調整回路74bによって位相調整を行っており、この位相調整によって、第５Ｆ／Ｆ73aに入力する取込クロック信号MCKAと、第６Ｆ／Ｆ73bに入力する取込クロック信号MCKAの位相を異ならせて複数の取込クロック信号MCKAを生成している。

したがって、第１取込回路71aと第２取込回路71bとでは異なった取込タイミングでの同期信号S3の取込みを行うことができるので、同期信号S3がどのような遷移タイミングを有していても、第１取込回路71aと第２取込回路71bの少なくともいずれか一方では、誤りのない取込みタイミングで同期信号S3を取込むことができる。

そして、後述するように、誤りのない取込みタイミングで同期信号S3を取込めた第１取込回路71aまたは第２取込回路71bから出力を行わせている。第１取込回路71aと第２取込回路71bのどちらが誤りのない取込みタイミングで同期信号S3を取込めたのかは、同期信号S3の遷移タイミングで判別することができ、後述するように上記した検出回路６から出力された検出信号を用いてその判別を行っている。

第１出力調整回路72a及び第２出力調整回路72bは、それぞれ第１取込回路71a及び第２取込回路71bの選択回路８への出力タイミングを調整しているものである。

すなわち、選択回路８に第１取込回路71a及び第２取込回路71bから所要の信号を入力する際に、上記した検出回路６から出力された検出信号が必要であるが、本実施形態では検出回路６を３段のＦ／Ｆで構成しているのに対して、第１取込回路71a及び第２取込回路71bは１段のＦ／Ｆで構成しているために、選択回路８への入力タイミングの調整が必要となる。

そこで、第１取込回路71a及び第２取込回路71bの後段には、第１出力調整回路72a及び第２出力調整回路72bをそれぞれ設けて選択回路８への出力タイミングを調整している。特に、第１取込回路71aは、第７Ｆ／Ｆ75aと第８Ｆ／Ｆ76aとを用いて構成し、また、第２取込回路71bは、第９Ｆ／Ｆ75bと第１０Ｆ／Ｆ76bとを用いて構成することにより内部クロック信号IMCKとの位相の合わせこみを行い、検出回路６による選択回路８及び出力調整Ｆ／Ｆ９への入力タイミングが安定するように調整している。なお、取込回路７にて内部クロック信号IMCKの入力ラインに設けているクロック遅延調整素子の配設形態に関しては図示した限りではない。また、第７〜１０Ｆ／Ｆ75a,76a,75b,76bは内部クロック信号IMCKに基づいて作動させ、後段のロジック回路45と同期させやすくしている。

選択回路８では、検出回路６から入力された検出信号に基づいて、第１出力調整回路72aを介して第１取込回路71aから選択回路８に入力した信号と、第２出力調整回路72bを介して第２取込回路71bから選択回路８に入力した信号のいずれか一方を選択している。

特に、上記したように、第１取込回路71a及び第２取込回路71bでは、図５（ａ）に示す典型的な取込クロック信号に対して、第１位相調整回路74a及び第２位相調整回路74bによって位相調整を行っており、この位相調整によって図５（ｃ）に示すように位相を進めた取込クロック信号、または図５（ｅ）に示すように位相を遅らせた取込クロック信号を生成してそれぞれ同期信号S3の取込みを行っている。

そして、選択回路８では、図５（ｂ）に示すように同期信号S3において遷移タイミングが領域Ａに存在している場合、すなわち、検出回路６から入力された検出信号が”Ｌ”の信号であれば、図５（ｃ）に示す位相を進めた取込クロック信号で同期信号S3の取込みを行った取込回路の信号を出力している。

一方、図５（ｄ）に示すように同期信号S3において遷移タイミングが領域Ｂに存在している場合、すなわち、検出回路６から入力された検出信号が”Ｈ”の信号であれば、選択回路８は、図５（ｅ）に示す位相を遅らせた取込クロック信号で同期信号S3の取込みを行った取込回路の信号を出力している。

したがって、選択回路８は、いずれの場合でも、正しい取込タイミングで同期信号の取込みを行うことにより生成された信号を出力することができる。しかも、従来では、図５（ｆ）に示すように、同期信号の取込タイミングに誤りを生じることを防止するために同期信号の状態遷移期間をできるだけ短くしていたが、上記したように同期信号の遷移タイミングに応じて取込クロック信号による取込タイミングを変更することによって、図５（ｇ）に示すように、同期信号のホールドタイムマージン及びセットアップタイムマージンを大きく取ることができるので、上記の同期信号取込回路５を有するタイミング発生器または撮像装置の動作安定性を向上させることができる。

選択回路８が出力した信号は出力調整Ｆ／Ｆ９に入力し、内部クロック信号IMCKに基づいてロジック回路45に出力するようにしている。

上記したように、同期信号取込回路５はゲート回路のみで構成したことによって、極めて容易にかつ安価に構成することができる。特に、同期信号取込回路５を極めて簡潔に構成することができることによって、ＣＣＤ装置等のシステムに限らず、例えばＬＳＩ内部のブロック間で同期が必要な場合にも適用することができる。

本発明にかかる撮像装置の一形態であるＣＣＤ装置の説明図である。 タイミング発生器を説明するブロック図である。 同期信号取込回路の回路図である。 検出回路の動作を説明するタイミングチャートである。 同期信号取込回路の動作を説明するタイミングチャートである。 タイミング発生器内で生成されたクロック信号の説明図である。 従来の同期振動の取込タイミングを説明する説明図である。 従来の同期振動の取込タイミングを説明する説明図である。

符号の説明

45 ロジック回路
５ 同期信号取込回路
６ 検出回路
6a 第１エッジ検出回路
61a 第１Ｆ／Ｆ（フリップフロップ回路）
62a 第２Ｆ／Ｆ（フリップフロップ回路）
63a 第１ＮＡＮＤ回路
6b 第２エッジ検出回路
61b 第３Ｆ／Ｆ（フリップフロップ回路）
62b 第４Ｆ／Ｆ（フリップフロップ回路）
63b 第２ＮＡＮＤ回路
64 判定用Ｆ／Ｆ（フリップフロップ回路）
７ 取込回路
71a 第１取込回路
71b 第２取込回路
72a 第１出力調整回路
72b 第２出力調整回路
73a 第５Ｆ／Ｆ（フリップフロップ回路）
73b 第６Ｆ／Ｆ（フリップフロップ回路）
74a 第１位相調整回路
74b 第２位相調整回路
75a 第７Ｆ／Ｆ（フリップフロップ回路）
75b 第９Ｆ／Ｆ（フリップフロップ回路）
76a 第８Ｆ／Ｆ（フリップフロップ回路）
76b 第１０Ｆ／Ｆ（フリップフロップ回路）
８ 選択回路
９ 出力調整Ｆ／Ｆ（フリップフロップ回路）

Claims (6)

1. 同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路において、
   前記同期信号の遷移タイミングに応じて前記取込クロック信号による取込タイミングを変更することを特徴とする同期信号取込回路。
2. 同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路において、
   前記同期信号の遷移タイミングを検出する検出回路と、複数の取込クロック信号を用いてそれぞれの取込タイミングで前記同期信号を取込む取込回路と、前記検出回路で検出した前記遷移タイミングに応じて、前記取込回路において取込んだ同期信号のいずれか一つを選択する選択回路とを有することを特徴とする同期信号取込回路。
3. 同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路を有するタイミング発生器において、
   前記同期信号取込回路は、前記同期信号の遷移タイミングに応じて前記取込クロック信号による取込タイミングを変更することを特徴とするタイミング発生器。
4. 同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路を有するタイミング発生器において、
   前記同期信号取込回路は、前記同期信号の遷移タイミングを検出する検出回路と、複数の取込クロック信号を用いてそれぞれの取込タイミングで前記同期信号を取込む取込回路と、前記検出回路で検出した前記遷移タイミングに応じて、前記取込回路において取込んだ前記同期信号のいずれか一つを選択する選択回路とを有することを特徴とするタイミング発生器。
5. 同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路を有する撮像装置において、
   前記同期信号取込回路は、前記同期信号の遷移タイミングに応じて前記取込クロック信号による取込タイミングを変更することを特徴とする撮像装置。
6. 同期信号を取込クロック信号によって所定のタイミングで取込む同期信号取込回路を有する撮像装置において、
   前記同期信号取込回路は、前記同期信号の遷移タイミングを検出する検出回路と、複数の取込クロック信号を用いてそれぞれの取込タイミングで前記同期信号を取込む取込回路と、前記検出回路で検出した前記遷移タイミングに応じて、前記取込回路において取込んだ前記同期信号のいずれか一つを選択する選択回路とを有することを特徴とする撮像装置。
   

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