JP2005039829A5 - - Google Patents

Claims (23)

1. メインクロックを変調する信号処理装置であって、
   前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックと前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックとを生成する遅延手段を含むクロック生成部と、
   前記第１の遅延クロックを受けて入力信号を処理する第１の処理ブロックと、
   前記第２の遅延クロックを受けて入力信号を処理する第２の処理ブロックと、
   を含み、
   前記第１の処理ブロックの第１の出力信号が前記第２の処理ブロックに入力され、
   前記第１の出力信号がタイミングの余裕をもって前記第２の処理ブロックで前記第２の遅延クロックに同期され処理されるように、前記第１の遅延時間が前記第２の遅延時間よりも大きい信号処理装置。
2. 前記遅延手段は複数のトランジスタを備えた遅延回路を含む、請求項１に記載の信号処理装置。
3. 前記第２の処理ブロックの第２の出力信号が前記信号処理装置の出力信号であり、前記第２の遅延時間は０である、請求項１に記載の信号処理装置。
4. 請求項１の信号処理装置を含む表示装置。
5. 前記表示装置は、液晶表示装置、プラズマ表示装置、有機ＥＬ表示装置のうちのいずれか１つである、請求項４に記載の表示装置。
6. メインクロックを変調する信号処理装置における信号処理方法であって、
   前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックを生成する段階と、
   前記第１の遅延クロックを受けて入力信号を処理して第１の出力信号を生成する段階と、
   前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成する段階と、
   前記第２の遅延クロックを受けて入力信号を処理して第２の出力信号を生成する段階と、
   を含む信号処理方法。
7. 前記第２の出力信号を生成する段階の入力信号は前記第１の出力信号であり、
   前記第１の出力信号がタイミングの余裕をもって前記第２の遅延クロックに同期して処理されるように前記第１の遅延時間が前記第２の遅延時間よりも大きい、請求項６に記載の信号処理方法。
8. 前記信号処理装置が複数のトランジスタを含む遅延回路を備えた、請求項６または請求項７に記載の信号処理方法。
9. 前記第２の出力信号が前記信号処理装置の出力信号であり、
   前記第２の遅延時間は０である、請求項６または請求項７に記載の信号処理方法。
10. メインクロックを変調する信号処理装置であって、
    前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックを生成する遅延手段を含み、前記メインクロックと前記第１の遅延クロックに基づいて複数の周波数成分を含む合成クロックを生成するクロック生成部と、
    前記合成クロックを受けて入力信号を処理する処理ブロックと、
    を備え、前記合成クロックは、前記メインクロックの上昇エッジに同期する第１のクロックと、前記第１の遅延クロックの上昇エッジに同期する第２のクロックを含む信号処理装置。
11. 前記合成クロックは、前記２つのクロックに続けて生成され、前記メインクロックの上昇エッジに同期し、前記メインクロックの１クロックの時間間隔と実質的に同じである時間間隔であるような第３のクロックを含む、請求項１０に記載の信号処理装置。
12. 前記第１の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項１０または請求項１１に記載の信号処理装置。
13. 前記遅延手段は前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成し、
    前記クロック生成部は前記第２の遅延クロックにさらに基づいて前記合成クロックを生成し、
    前記合成クロックは他の２つのクロックのうちの第１のクロックが前記メインクロックの上昇エッジに同期し、第２のクロックが前記第２の遅延クロックの上昇エッジに同期する、請求項１０または請求項１１に記載の信号処理装置。
14. 前記第１の遅延時間及び前記第２の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項１３に記載の信号処理装置。
15. 前記遅延手段は、複数のトランジスタを有する遅延回路を含む、請求項１０または請求項１１に記載の信号処理装置。
16. 請求項１０の信号処理装置を含む表示装置。
17. 前記表示装置は、液晶表示装置、プラズマ表示装置、有機ＥＬ表示装置のうちのいずれか１つである、請求項１６に記載の表示装置。
18. メインクロックを変調する信号処理装置における信号処理方法であって、
    前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックを生成する段階と、
    前記メインクロックと前記第１の遅延クロックに基づいて複数の周波数成分を含む合成クロックを生成する段階と、
    前記合成クロックに基づいて入力信号を処理する段階と、
    を含み、前記合成クロックは、前記メインクロックの上昇エッジに同期する第１のクロックと、前記第１の遅延クロックの上昇エッジに同期する第２のクロックとを含む、信号処理方法。
19. 前記合成クロックは、前記２つのクロックに続けて生成され、前記メインクロックの上昇エッジに同期し、前記メインクロックの１クロックの時間間隔と実質的に同じである時間間隔であるような第３のクロックを含む、請求項１８に記載の信号処理方法。
20. 前記第１の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項１８または請求項１９に記載の信号処理方法。
21. 前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成する段階をさらに含み、
    前記合成クロックは、前記第２の遅延クロックにさらに基づいて生成され、他の２つのクロックのうちの第１のクロックが前記メインクロックの上昇エッジに同期し、第２のクロックが前記第２の遅延クロックの上昇エッジに同期する、請求項１８または請求項１９に記載の信号処理方法。
22. 前記第１の遅延時間及び前記第２の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項２１に記載の信号処理方法。
23. 前記信号処理装置が複数のトランジスタを含む遅延回路を具備している、請求項１８または請求項１９に記載の信号処理方法。