JP2005038593A

JP2005038593A - データ記憶装置

Info

Publication number: JP2005038593A
Application number: JP2004256152A
Authority: JP
Inventors: Masanobu Nakamura; 政信中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-09-02
Filing date: 2004-09-02
Publication date: 2005-02-10

Abstract

【課題】データの書き換え区間に対するデータの到着順序などを制御する必要なく、短い転送時間でデータ転送を行う。
【解決手段】定ビット長を１データ単位として連続した番地に配置した書き込み可能なバッファメモリ１２に対して、バッファメモリ制御部１１により２つ独立した経路から並列してデータを転送して、上記データ単位毎にデータの書き込みを行う。
【選択図】図１

Description

本発明は、本発明は、データ記憶装置に関する。

一般にコンピュータに接続されるディスク型の２次記憶装置では、データの記憶場所がセクタと呼ばれる一定容量の単位に分割され、ディスク内のトラック上に連続的に配置されている。ディスク型の２次記憶装置は、ハードディスク、フロッピディスク、ＭＯディスクなどと多様化している。ＭＯディスクの場合、５．２５インチＩＳＯフォーマットでは１０２４バイトと５１２バイトの２種類のセクタが標準化されている。

上記１０２４バイト／セクタの場合の５．２５インチＩＳＯフォーマットを図７に示してある。

このフォーマットにおいて、第１の領域４１は、セクタマークと呼ばれるセクタの先頭を示す領域で、他の領域とは異なる特殊なパターンで構成されている。第２の領域４２は、ＶＦＯと呼ばれる領域で、読み出しクロック引き込みのための領域である。第３の領域４３は、アドレスマークと呼ばれる領域で、次の第４の領域を読み取るための同期を取るための領域である。第４の領域４４は、ＩＤと呼ばれる領域で、そのセクタのアドレス（トラック番号、セクタ番号）が格納された領域である。第５の領域４５は、ポストアンブルと呼ばれる領域で、変復調を完了させるために必要な領域である。

上記第１の領域４１から第５の領域４５までは、プリフォーマッテッド領域とも呼ばれ、反射光の強弱で情報を再生するためのディスク表面に適当な深さの窪みによるパターン（プリピット）を設けた再生専用の領域である。

また、第６の領域４６は、ギャップやフラグなどの領域で、アクチュエータサーボの調整、レーザのパワー調整などを行うための領域である。第７の領域４７は、ＶＦＯ領域で、第９の領４９の読み出しクロック引き込みのための領域である。第８の領域４８は、シンクと呼ばれる領域で、次の第９の領域の先頭を示す領域である。第９の領域４９は、データ領域で、ホストコンピュータからのデータが記録再生される領域である。

この第９の領域４９には、記録膜のピンホールなどの媒体欠陥に対処するため、決められた生成多項式により計算された誤り訂正符号（ＥＣＣ）、検出符号（ＣＲＣ）などの冗長な情報が付加されたデータが記録される。上記第９の領域４９に記録されたデータは、読み出し時に復号され、誤り訂正が行われ１セクタのデータとして再生される。

さらに、第１０の領域５０は、バッファと呼ばれる領域で、モータの回転偏差などを吸収するための領域である。

上記第７の領域４７から第１０の領域５０までは、記録再生するための領域で、記録はレーザ光とバイアス磁界による熱磁気記録が行われ、再生は反射光の偏光面の回転（カー回転）成分を検出することにより行われる。

ここで、コンピュータ側では一般にセクタサイズとして５１２バイトが使用されている。ＭＯディスク上では１０２４バイトで誤り訂正符号が付加されているので特定の５１２バイトのみを書き換えることはできない。

そこで、従来のＭＯドライバでは、論理セクタＭと論理セクタＭ＋１とからなる物理セクタＮの１０２４バイトのデータの内、例えば論理セクタＭ＋１の５１２バイトのデータを書き換える場合、例えば図８のフローチャートに示すように、ホストコンピュータ側から書き込み要求があると、先ず該当するデータが含まれる物理セクタＮの１０２４バイトのデータをバッファメモリ内の論理セクタＭと論理セクタＭ＋１にあたるアドレスに読み込み（ステップ１）、また、書き換える５１２バイトのデータをホストコンピュータ側から上記バッファメモリの別のアドレスに転送し（ステップ２）、上記ホストコンピュータ側からのデータ転送の終了を確認し（ステップ３）、さらにセクタＮのデータの読み出しの終了を確認し（ステップ４）、書き換え後の新しい１０２４バイト分のデータを上記バッファメモリ内で合成して（ステップ５）、その新しい１０２４バイト分のデータに誤り訂正符号などを付加した書き込みデータを上記ＭＯディスクに書き込む（ステップ６）ようにしていた。

あるいは図９のフローチャートに示すように、ホストコンピュータ側から書き込み要求があると、先ず、該当するデータが含まれるセクタＮの１０２４バイトのデータをバッファメモリ内の論理セクタＭと論理セクタＭ＋１にあたるアドレスに読み込み（ステップ１）、セクタＮのデータの読み出しの終了を確認して（ステップ２）、書き換える５１２バイトのデータをホストコンピュータ側から上記バッファメモリの論理セクタＭ＋１にあたるアドレスに直接転送し（ステップ３）、上記ホストコンピュータ側からのデータ転送の終了を確認してから（ステップ４）、書き換え後の新しい１０２４バイト分のデータに誤り訂正符号などを付加した書き込みデータを上記ＭＯディスクに書き込む（ステップ５）ようにしていた。

しかし、上述の図８のフローチャートに示した手順でデータの書き換えを行うのでは、ホストコンピュータ側からのデータ転送の終了とディスクのセクタＮのデータの読み出しの終了と同期をとる必要があり、また、書き換え後の新しい１０２４バイト分のデータを上記バッファメモリ内で合成するために、実行的な処理時間が長くなるという問題点があった。

また、上述の図９のフローチャートに示した手順でデータの書き換えを行うのでは、ディスクのセクタＮのデータの読み出しの終了を待ってホストコンピュータ側からのデータ転送を行わなければならないという問題点があった。

そこで、上述の如き従来の問題点に鑑み、本発明の目的は、データの書き換え区間に対するデータの到着順序などを制御する必要がなく、短い転送時間でデータ転送を行うことができるデータ記憶装置を提供することにある。

本発明に係るデータ記憶装置は、データが記憶されるアドレスを指定してデータの記憶が可能な記憶手段と、第１のデータ長の第１のデータの上記記憶手段への記憶の要求をする第１の要求信号が入力される第１の入力手段と、上記第１のデータの一部と置き換えられる上記第１のデータ長よりも短い第２のデータ長の第２のデータを上記第１の入力手段から入力されるデータの到着順序と無関係に上記記憶手段への記憶を要求する第２の要求信号が入力される第２の入力手段と、上記第１の入力手段から入力されるデータを上記記憶手段に記憶するためのアドレスを生成する第１のアドレス生成手段と、上記第２の入力手段から入力されるデータを上記記憶手段に記憶された第１のデータの一部と置き換えて記憶するためのアドレスを生成する第２のアドレス生成手段と、上記第２のデータが記憶されるアドレス領域を検出するアドレス検出手段と、上記第１のデータの記憶アドレスが上記第２のデータが記憶されるアドレスであると上記アドレス検出手段によって検出された場合には、上記第１のデータの上記記憶手段への記憶動作を抑制する制御手段とを備えることを特徴とする。

本発明に係るデータ記憶装置では、データが記憶されるアドレスを指定してデータの記憶が可能な記憶手段への第１のデータ長の第１のデータの記憶の要求をする第１の要求信号が第１の入力手段に入力され、上記第１のデータの一部と置き換えられる上記第１のデータ長よりも短い第２のデータ長の第２のデータを上記第１の入力手段から入力されるデータの到着順序と無関係に上記記憶手段への記憶を要求する第２の要求信号が第２の入力手段に入力され、上記第１の入力手段から入力されるデータを上記記憶手段に記憶するためのアドレスを第１のアドレス生成手段により生成するとともに、上記第２の入力手段から入力されるデータを上記記憶手段に記憶された第１のデータの一部と置き換えて記憶するためのアドレスを第２のアドレス生成手段により生成し、上記第２のデータが記憶されるアドレス領域をアドレス検出手段により検出し、上記第１のデータの記憶アドレスが上記第２のデータが記憶されるアドレスであると上記アドレス検出手段によって検出された場合には、制御手段により上記第１のデータの上記記憶手段への記憶動作を抑制するので、２つの独立した経路からのデータの転送を並行して行い、書き換え区間に対するデータの到着順序などを制御する必要がなく、転送時間を短縮することができる。

また、本発明に係るデータ記憶装置では、上記アドレス検出手段において、上記第１のアドレス生成手段から生成されるアドレスと書き込みの禁止開始アドレスと禁止解除アドレスとの２の比較手段により各々と比較することにより、データの書き込み禁止とその解除を確実に行うことができる。

以下、本発明に係るデータ記憶装置の一実施例について図面を参照して詳細に説明する。

図１のブロック図に示す実施例は、５．２５インチＩＳＯフォーマットのＭＯディスク１に対してデータの記録再生を行うＭＯディスクドライバに本発明を適用したものである。

このＭＯディスクドライバにおいて、ＭＯディスク１はスピンドルモータ２により所定の回転数で回転駆動される。このＭＯディスク１の記録再生面と対向するように配設された光ピックアップ３は、アクチュエータ制御部４により制御されるアクチュエータを内蔵しており、光ビームの焦点を上記記録再生面上に合わせるためのフォーカスサーボと、光ビームのブームスポットで上記記録再生面上のトラックに走査させるためのトラッキングサーボが行われる。

また、上記ＭＯディスク１を間にして上記光ピックアップ３と対向するように配設されたコイル５は、システムコントローラ６により制御される駆動回路７で駆動され、記録時に磁界を発生する。

そして、上記光ピックアップ３により上記ＭＯディスク１の記録再生面上のトラックから光学的に読み取った信号は、ＲＦ信号処理ブロック８により増幅されてから２値化され、データセパレータ９によりデータとクロックに分離されて、変復調フォーマット制御部１０に入力される。

この変復調／フォーマット制御部１０では、ディスクフォーマットに合わせた各種マーク検出、データの変復調、誤り訂正の符号化、復号化などを行い、ホストコンピュータに送るデータのみをバッファメモリ制御部１１に転送する。このバッファメモリ制御部１１では、他の転送チャンネルからの転送との競合制御がされながら、データがバッファメモリ１２に書き込まれる。上記バッファメモリ１２に蓄えられたデータは、ホストコンピュータとのインターフェースの使用に合わせ、適時、上記バッファメモリ１２から読み出され、ホストインターフェース制御部１３に送られ、ホストインターフェース１４を介してホストコンピュータ側へ転送される。

記録の際には、逆に、ホストコンピュータ側から上記ホストインターフェース１４を介して転送されたデータが上記ホストインターフェース制御部１３を経て上記バッファメモリ１２に蓄えられ、上記バッファメモリ制御部１１により、適時、上記バッファメモリ１２から読み出されて、上記変復調／フォーマット制御部１０に入力される。この変復調／フォーマット制御部１０では、データの変調、誤り訂正符号などを付加して書き込みデータを生成する。そして、この書き込みデータが、書き込むセクタのアドレスなどと同期制御され、レーザ駆動部１５へ転送されて、ＭＯディスク１に書き込まれる。

そして、このＭＯディスクドライバにおける上記バッファメモリ制御部１１は、図２に示すように、転送要求受付部２１、この転送要求受付部２１の出力により制御されるＡＣＫセレクタ２２、アドレスカウンタ２３及びタイミングジェネレータ２４、上記アドレスカウンタ２３の出力が供給される第１及び第２のコンパレータ２５，２６、これら第１及び第２のコンパレータ２５，２６の出力が供給されるＲ−Ｓフリップフロップ２７、上記タイミングジェネレータ２４の出力が供給されるＡＮＤゲート２８、第１及び第２のＯＲゲート２９，３０などを備えてなる。

上記転送要求受付部２１は、２つのデータ転送チャンネルＡ，Ｂからの転送要求ＲＥＱＡ，ＲＥＱＢを受け付ける部分で、ＲＥＱＡ，ＲＥＱＢが同時に来た場合の競合制御も行う。そして、例えばチャンネルＡからのデータの書き込みを行う場合、上記アドレスカウンタ２３により転送先のメモリアドレスを発生させ、上記タイミングジェネレータ２４により上記バッファメモリ１２に対する書き込み信号ＣＳ，ＷＥと、転送アクノリッジＡＣＫを所定のタイミングで発生させる。

また、上記ＡＣＫセレクタ２２は、転送要求に応じたチャンネルのＡＣＫを返送するセレクタであって、上記転送要求受付部２１の出力に基づいて動作する。

さらに、上記第１及び第２のコンパレータ２５，２６は、それぞれ予め設定された値と上記アドレスカウンタ２３により得られるアドレスカウンタ値を比較し一致を検出するコンパレータであって、上記第１のコンパレータ２５で書き込み禁止時のアドレスカウンタ値ａとの一致を検出し、上記第２のコンパレータ２６で書き込み禁止解除時のアドレスカウンタ値ｂとの一致を検出する。

例えば、チャンネルＡからのデータの書き込みを行う場合、チャンネルＡのアドレスカウンタ値がａに達すると上記第１のコンパレータ２５の出力がアクティブとなり、上記Ｒ−Ｓフリップフロップ２７の出力（書き込み禁止信号ＷＤ）がアクティブとなる。これにより、図３のタイミングチャートに示すように、チャンネルＡからのデータの書き込み信号ＣＳ，ＷＥがアクティブになることが禁止される。しかし、それ以降のチャンネルＡからの転送に対しては、ＲＥＱ／ＡＣＫのハンドシェークはそのまま行われ、チャンネルＡのアドレスカウンタはカウントを続行する。そのアドレスカウンタ値がｂに達すると第２のコンパレータ２６の出力がアクティブとなり、上記Ｒ−Ｓフリップフロップ２７の出力（書き込み禁止信号ＷＤ）がインアクティブとなる。これにより、図３のタイミングチャートに示すように、チャンネルＡからのデータの書き込み信号ＣＳ，ＷＥがアクティブになる。

このようにチャンネルＡからのデータの上記バッファメモリ１２への書き込みに対して、アドレスカウンタ値がａからｂの区間のみ書き込みを禁止することができる。

ホストコンピュータから特定の５１２バイトのみデータを書き換える時、ホストコンピュータから書き換えるデータを上記バッファメモリ１２に受け取りながら、上記ＭＯディスク１から上記チャンネルＡで書き換えデータを含むセクタからの１０２４バイトを読み出す。一方、書き換えデータに対応するアドレスを上記第１及び第２のコンパレータ２５，２６で所定のアドレス値ａ，ｂと比較検出することで、上記ＭＯディスク１からの読み出しデータのうち、書き換えデータの部分のみが書き込みを禁止される。従って、既に、書き込みデータ５１２バイトがホストコンピュータから転送されていたとしても、そのデータに影響を与えることがない。上述のようにチャンネルＡの書き込み禁止区間のデータのみを上記バッファメモリ１２に書き込まないようにしているので、チャンネルＢの前記区間に対応するデータの書き込みはチャンネルＡの転送の進行状況には無関係に行うことができ、データ転送の時間的効率を上げることができる。

すなわち、図４に示すような論理セクタＭと論理セクタＭ＋１とからなる物理セクタＮの１０２４バイトのデータの内、例えば論理セクタＭ＋１の５１２バイトのデータを書き換える場合、このＭＯドライバでは、例えば図５のフローチャートに示すように、ホストコンピュータ側から書き込み要求があると、先ず、書き換える５１２バイトのデータをホストコンピュータ側から上記バッファメモリ１２の論理セクタＭ＋１にあたるアドレスに直接転送し（ステップ１）、セクタＮの１０２４バイトのデータを読み出して論理セクタＭのデータだけを上記バッファメモリ１２内の論理セクタＭにあたるアドレスに読み込み（ステップ２）、セクタＮのデータの読み出しの終了を確認して（ステップ３）、上記ホストコンピュータ側からのデータ転送の終了を確認してから（ステップ４）、新しい１０２４バイト分のデータに誤り訂正符号などを付加した書き込みデータを上記ＭＯディスクに書き込む（ステップ５）。

ここで、上述の実施例では、第２のコンパレータ２６によりアドレスカウンタ値がｂに達したことを検出して、バッファメモリ１２へのデータの書き込み禁止を解除するようにしたが、上記第２のコンパレータ２６に代えて図６に示すようにＡＣＫの数をカウントするプリセッタブルダウンカウンタ３６を用いるようにしてもよい。

上記プリセッタブルダウンカウンタ３６は、上記Ｒ−Ｓフリップフロップ２７の出力（書き込み禁止信号ＷＤ）によりカウント動作制御され、書き込み禁止の間のみカウント動作を行うようになっている。そして、このプリセッタブルダウンカウンタ３６には、書き込み禁止の間で上記バッファメモリ１２に書き込まず入力転送のみを行うデータ数をプリセッタブルダウンカウンタ３６に予めセットしておく。

書き込み禁止の間での転送データ数が設定値に達すると上記プリセッタブルダウンカウンタ３６からのリップルキャリー出力（ＣＹ）により上記Ｒ−Ｓフリップフロップ２７をリセットし、上記書き込み禁止信号ＷＤをインアクティブにする。これにより、チャンネルＡからのデータの書き込み信号ＣＳ，ＷＥがアクティブになる。

本発明を適用したＭＯディスクドライバの構成を示すブロック図である。上記ＭＯディスクドライバにおけるバッファメモリ制御部の要部構成を示すブロック図である。上記バッファメモリ制御部の動作を示すタイミングチャートである。上記ＭＯディスクドライバによりデータの書き換えを行うＭＯディスクのセクタ構造を模式的に示す図である。上記ＭＯディスクドライバにおけるデータの書き換え動作の手順を示すフローチャートである。上記バッファメモリ制御部の要部構成の他の例を示すブロック図である。１０２４バイト／セクタの５．２５インチＩＳＯフォーマットを示す図である。従来のＭＯディスクドライバにおけるデータの書き換え動作の手順を示すフローチャートである。ＭＯディスクドライバにおけるデータの書き換え動作の他の手順を示すフローチャートである。

符号の説明

１ＭＯディスク、８変復調／フォーマット制御部、１１バッファメモリ制御部、１２バッファメモリ、１３ホストインターフェース制御部、２１転送要求受付部、２２ＡＣＫセレクタ、２３アドレスカウンタ、２４タイミングジェネレータ、２５，２６コンパレータ、２７Ｒ−Ｓフリップフロップ、２８ＡＮＤゲート、２９，３０ＯＲゲート、３６プリセッタブルダウンカウンタ

Claims

データが記憶されるアドレスを指定してデータの記憶が可能な記憶手段と、
第１のデータ長の第１のデータの上記記憶手段への記憶の要求をする第１の要求信号が入力される第１の入力手段と、
上記第１のデータの一部と置き換えられる上記第１のデータ長よりも短い第２のデータ長の第２のデータを上記第１の入力手段から入力されるデータの到着順序と無関係に上記記憶手段への記憶を要求する第２の要求信号が入力される第２の入力手段と、
上記第１の入力手段から入力されるデータを上記記憶手段に記憶するためのアドレスを生成する第１のアドレス生成手段と、
上記第２の入力手段から入力されるデータを上記記憶手段に記憶された第１のデータの一部と置き換えて記憶するためのアドレスを生成する第２のアドレス生成手段と、
上記第２のデータが記憶されるアドレス領域を検出するアドレス検出手段と、
上記第１のデータの記憶アドレスが上記第２のデータが記憶されるアドレスであると上記アドレス検出手段によって検出された場合には、上記第１のデータの上記記憶手段への記憶動作を抑制する制御手段と
を備えるデータ記憶装置。
上記アドレス検出手段は、上記第１のアドレス生成手段から生成されるアドレスと書き込みの禁止開始アドレスと禁止解除アドレスとの各々と比較する２の比較手段を備える第１項記載のデータ記憶装置。