JP2005038544A - リード／プログラム電位発生回路 - Google Patents

Abstract

【課題】電気的フューズ素子に対するストレス緩和、サイズ縮小を図る。
【解決手段】パワーオン時には、ＶＢＰ発生回路(Power-ON)１１Ｂによりリード電位を発生する。このリード電位を、ＶＢＰとして、プログラム素子１２に与え、プログラム素子１２の状態を検出する。リード電位は、例えば、ロジック電源電位から生成される。プログラム時には、ＶＢＰ発生回路(Program)１１Ａによりプログラム電位を発生する。プログラム電位は、例えば、チップ外部から供給され、ＶＢＰとして、プログラム素子１２に与えられる。リード／プログラム電位が出力されている間は、トランジスタＮ３のゲートには、ＶＢＴとして、例えば、電源電位が供給される。
【選択図】 図１

Description

本発明は、電気的にプログラム可能な素子のリード／プログラム電位発生回路に関し、特に、Ｅ(electrical)−フューズ素子、アンチフューズ素子などから構成されるフューズ回路に使用される。

半導体メモリの分野においては、不良セルから冗長セルへの置き換えによりチップを救済するリダンダンシイ技術がよく知られている。このリダンダンシイ技術は、ダイソートテスト時におけるチップ歩留りの向上を目的として採用される。

しかし、近年における素子の微細化、高機能化（回路マージンの減少）に伴い、アセンブリ工程後のテストにおいてチップの不良率が増大する傾向にある。この不良率の増大は、製品コストの上昇を招くため、近年では、パッケージング工程後に、再び、リダンダンシイ技術により不良セルを有するチップを救済することが求められている。

このようなことから、パッケージング工程後にも、不良セルのアドレス（不良アドレス）をプログラミングできるように、不良アドレスを記憶するためのフューズ回路のプログラム素子に関しては、レーザフューズ素子から、電気的にプログラム可能な電気的フューズ素子（Ｅ−フューズ素子、アンチフューズ素子など）に置き換わりつつある。

また、ＦＰＧＡメーカでは、１９９２年頃から、パッケージング工程後にも、不良セルから冗長セルへの置き換えを可能とする製品の開発が進められていたが、それは、「メモリ方式」、即ち、メモリアレイ内のメモリ素子と同じ素子を用いて不良アドレスを記憶する方式であった。このため、例えば、メモリ混載ロジックＬＳＩでは、メモリとロジック（ゲートアレイ）との間のタイミングの調整が困難となる、ブロック間遅延のために動作の高速化が難しい、などの問題が生じ、結局、現在では、これらＦＰＧＡメーカにおいても、電気的フューズ素子、特に、アンチフューズ素子を用いたフューズ回路の開発を進めている。

ここで、アンチフューズ素子とは、キャパシタから構成されるフューズ素子のことであり、通常のフューズ素子（レーザフューズ素子、Ｅ−フューズ素子など）とは、論理が逆になるため、アンチフューズ素子と称される。例えば、通常のフューズ素子では、初期状態（無切断）においては、導通状態、レーザや過大電流による切断（プログラミング）により、非導通状態となるが、アンチフューズ素子では、初期状態（絶縁層の未破壊）においては、非導通状態、過大電圧による絶縁層の破壊（プログラミング）により、導通状態となる。

なお、アンチフューズ素子の絶縁層としては、例えば、ＯＮＯ（酸化層／窒化層／酸化層）が知られている。また、この絶縁層に代えて、アモルファスシリコンなどの半導体を使用してもよい。さらに、ＤＲＡＭメーカからは、例えば、スタック型メモリセルのキャパシタを使用したアンチフューズ素子や、ＥＥＰＲＯＭのメモリセルのゲート間絶縁層（ＯＮＯ）を使用したアンチフューズ素子なども発表されている。

ところで、汎用ＬＳＩでは、アセンブリ後にリダンダンシイ回路によるセルの置き換え動作を行うために、例えば、図１５に示すように、高電位発生回路（ＶＢＰ発生回路）１１により発生した高電位ＶＢＰを用いて、プログラム素子１２に対するプログラミングを実行する。

図１５の回路では、パワーオン(Power-ON)時、プログラム素子１２の状態（導通状態／非導通状態）を確認するために、高電位発生回路（ＶＢＰ発生回路）１１により高電位ＶＢＰが生成される。また、プログラム(Program)時、プログラム素子１２に対するプログラミングを行うために、高電位発生回路（ＶＢＰ発生回路）１１により高電位ＶＢＰが生成される。つまり、パワーオン時におけるプログラム素子の状態確認動作とプログラム時におけるプログラミング動作のいずれにおいても、高電位発生回路１１により高電位ＶＢＰが生成される。

ここで、汎用ＤＲＡＭのように、プログラム素子１２に対するアクセス（プログラム）動作が製造者側のみで行われるＬＳＩの場合には、特に問題は生じないが、ＤＲＡＭ混載ロジックＬＳＩのように、ユーザ側でも、プログラム素子１２に対するアクセス（プログラム）動作を行うことができるＬＳＩの場合には、以下に示すような問題が生じる。

第一に、プログラム素子１２に対するプログラミングがユーザ側で行えるということは、ユーザにとって必要なものではあるが、レーザフューズを用いたチップと電気的なプログラミングができるプログラム素子を用いたチップとは、取り扱い上は、同じであることが望ましい。しかし、後者のチップでは、図１５に示すように、高電圧発生回路１１により生成されるプログラムのための高電位ＶＢＰが、常に、プログラム素子やバリアトランジスタなどの素子に与えられる、という問題がある。

第二に、メモリ混載ロジックＬＳＩなどの混載ＬＳＩにおいて使用する電位は、一般に、汎用メモリなどの汎用ＬＳＩにおいて使用する電位よりも低く設定されているため、この電位からプログラムに必要な電位を発生させることが難しい。この打開策として、汎用ＬＳＩでは、例えば、特許文献３に示すように、２段の昇圧回路を使用した２段昇圧方式や、特許文献４に示すように、負電位発生回路を使用する方式などが提案されているが、必要な負荷駆動力を得るために、このような回路を複数個配置しなければならない。

第三に、汎用ＬＳＩでは、通常、パワーオンからパワーオフまでの間、常に、高電位ＶＢＰを発生している状態にある。一方、混載ＬＳＩに使用されるトランジスタのゲート絶縁層の厚さは、汎用ＬＳＩに使用されるトランジスタのゲート絶縁層の厚さよりも薄くなっている。このため、混載ＬＳＩでは、高電圧ＶＢＰにより、トランジスタが破壊される危険性があり、トランジスタの信頼性に問題が生じる。
特開２００１−６７８９３号公報 特開２００２−２０３９０１号公報 米国特許第６，２７８，６５１号明細書 米国特許第６，３３３，６６７号明細書

本発明の目的は、レイアウト上の制約がなく、また、レイアウトサイズを縮小でき、さらに、プログラム動作時以外におけるプログラム素子や他のトランジスタ素子に対するストレスを緩和できるリード／プログラム電位発生回路を提供することにある。

本発明の例に関わるリード／プログラム電位発生回路は、フューズ素子に対してプログラミングに必要なプログラム電位を発生する第１電位発生回路と、前記フューズ素子に対してその状態を検査するために必要なリード電位を発生する第２電位発生回路とを備え、前記リード電位の値は、前記プログラム電位の値よりも低い。

本発明の例に関わるリード／プログラム方法は、パワーオンに同期してリード電位を発生し、前記リード電位をフューズ素子に与えて、その状態を検査し、ＣＰＵからのコマンドに基づいて前記リード電位よりも高いプログラム電位を発生し、前記プログラム電位を前記フューズ素子に与えて、そのプログラミングを実行する、という工程を備える。

本発明の例に関わるリード／プログラム電位発生回路によれば、次のような効果を奏することができる。各回路が独立しているので、プログラム素子を任意の場所に配置することが可能となり、レイアウト上の制約がなくなる。また、十分な駆動力を有する専用電源を使用することにより、高電位発生回路の数が増加しても、全体としては、レイアウトサイズを縮小できる。パワーオン時に、高電位発生回路をプログラム素子や他のトランジスタ素子から切り離すことで、電圧ストレスによるプログラム素子や他のトランジスタ素子の破壊を防止できる。

以下、図面を参照しながら、本発明を実施するための最良の形態について詳細に説明する。

１． 概要
本発明の例に関わるリード／プログラム電位発生回路は、例えば、パワーオン時など、プログラム素子の状態（導通状態／非導通状態）を検査するときに、その状態検査のために必要なリード電位を出力する第１電位発生回路と、プログラム素子に対するプログラム時に、プログラミング（例えば、アンチフューズでは、絶縁層の破壊）のために必要なプログラム電位（＞リード電位）を出力する第２電位発生回路とを備えている。

このように、リード（検査）時にプログラム素子に与える電位とプログラム時にプログラム素子に与える電位とを異ならせることにより、例えば、状態検査時におけるプログラム素子の高負荷状態を解消することができる。また、このように、第１及び第２電位発生回路を設けることで、プログラム素子のレイアウト上の制約も緩和される。

また、第１及び第２電位発生回路は、パワーオンからパワーオフまでの間、常に、リード／プログラム電位をプログラム素子に与えるのではなく、プログラム素子に対するリード／プログラム時以外の期間においては、接地電位をプログラム素子に与える。

このように、必要なときのみ、リード／プログラム電位をプログラム素子に与えることで、プログラム素子やバリアトランジスタなどの素子に対する過度の電圧ストレスを避けることができる。

２． 第１実施例
第１実施例では、リード／プログラム電位発生回路を、パワーオン（リード)時に必要なリード電位を出力するＶＢＰ発生回路（Power-ON)と、プログラム素子に対するプログラム時に必要なプログラム電位（＞リード電位）を出力するＶＢＰ発生回路(Program)とから構成する。これにより、リード時におけるプログラム素子の高負荷状態を解消でき、プログラム素子のレイアウト上の制約も緩和される。また、このような構成にしても、ユーザ側では、通常のレーザフューズを用いたＬＳＩと同様の取り扱いが可能である。

以下、具体例を説明する。
(1) リード／プログラム電位発生回路
図１は、本発明の第１実施例に関わるリード／プログラム電位発生回路及びその周辺回路を示している。

ＶＢＰ発生回路(Program)１１Ａは、プログラム電位を発生する回路であり、プログラム時において、プログラム電位は、ＶＢＰとして、プログラム素子１２の一端に供給される。プログラム信号ＰＭＰＶＢＰは、ＶＢＰ発生回路(Program)１１Ａを動作させるための信号であり、プログラム信号ＰＭＰＶＢＰが“Ｈ”の期間、ＶＢＰ発生回路１１Ａは、動作状態となる。

プログラム信号ＰＭＰＶＢＰは、ＣＰＵから供給されるコマンドに基づいて生成される。コマンドがプログラムを表しているときは、プログラム信号ＰＭＰＶＢＰが“Ｈ”になる。ＣＰＵは、リード／プログラム電位発生回路と共に１つのチップ内に形成されていてもよいし、独立のチップに形成されていてもよい。電源１３は、ＶＢＰ発生回路１１Ａに対して、電源電位（例えば、約３．５Ｖ）ＶＤＤを供給する。

ＶＢＰ発生回路（Power-ON)１１Ｂは、リード電位を発生する回路であり、パワーオン時におけるプログラム素子１２の状態検査（リード）において、このリード電位は、ＶＢＰとして、プログラム素子１２の一端に供給される。リード電位は、プログラム素子１２の状態を検査するために必要な値を有しているが、この値は、通常、プログラム電位よりは低い値になる。ＶＢＰ発生回路１１Ｂには、ロジック電源１４からロジック電源電位（例えば、約１．２Ｖ）が供給される。

なお、制御信号ＰＯＲ，Ｃｈｒｄｙ，ＰＭＰＶＢＰは、ＶＢＰ発生回路１１Ｂの動作を制御する信号である。

プログラム素子１２の他端には、直列に、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３が接続される。トランジスタＮ２のソースには、接地電位ＶＳＳが入力され、ドレインには、トランジスタＮ３のソースが接続される。トランジスタＮ２のゲートには、ロジック信号ＬＯＧが入力される。

ロジック回路１５は、ロジック信号ＬＯＧを生成する。ロジック信号ＬＯＧは、アドレス信号に基づいて生成される選択信号であり、かつ、プログラム素子１２に対してプログラミングを実行するときには、“Ｈ”となる。

トランジスタＮ３のソースは、トランジスタＮ２のドレインに接続され、ドレインは、プログラム素子１２の他端に接続される。トランジスタＮ３のゲートには、高電位（例えば、約３．５Ｖ）ＶＢＴが入力される。ＶＢＴ発生回路１６は、制御信号ＰＯＲ，Ｃｈｒｄｙ，ＰＭＰＶＢＰに基づいて、高電位ＶＢＴを発生する。

トランジスタＮ３は、バリアトランジスタとしての機能、即ち、プログラム（例えば、アンチフューズの場合、絶縁層の破壊）後に、高電位ＶＢＰがトランジスタＮ２側に伝達されないようにする機能を有する。例えば、プログラム時において、プログラム素子１２が既にプログラム状態（導通状態）である場合には、ＶＢＴは、“Ｌ”となり、トランジスタＮ３は、オフとなる。

なお、リード時には、ノードＢＢがラッチ回路２４に接続されると共に、ロジック信号ＬＯＧが“Ｌ”、ＶＢＴが“Ｈ”となる。その結果、プログラム素子１２の状態（導通状態／非導通状態）がラッチ回路にラッチされる。

(2) ＶＢＰ発生回路(Power-ON)
図２は、ＶＢＰ発生回路(Power-ON)の回路例を示している。図３は、図２の回路の動作波形を示している。

チップ起動信号ＰＯＲは、電源がチップに供給されたときに“Ｈ”となる信号であり、インバータＩＮＶ１を経由して、ノア回路ＮＯＲ１に入力される。フューズラッチ動作完了信号Ｃｈｒｄｙは、フューズデータがラッチ回路にラッチされると“Ｈ”になる信号であり、ノア回路ＮＯＲ１に入力される。プログラム信号ＰＭＰＶＢＰ及びノア回路ＮＯＲ１の出力信号は、共に、ノア回路ＮＯＲ２に入力される。

ノア回路ＮＯＲ２の出力信号ＰＲＣＹは、ＰチャネルＭＯＳトランジスタＰ０のゲート及びＮチャネルＭＯＳトランジスタＮ０のゲートにそれぞれ入力される。トランジスタＰ０のソースには、電源電位（例えば、ＤＲＡＭコアから供給される電源電位、約３．５Ｖ）ＶＤＤが与えられ、トランジスタＮ０のソースには、接地電位ＶＳＳが与えられる。トランジスタＰ０，Ｎ０のドレインからは、出力信号ＮＣが得られる。出力信号ＮＣは、ＮチャネルＭＯＳトランジスタＮＢのゲートに供給される。

一方、ノア回路ＮＯＲ１の出力信号は、インバータＩＮＶ２を経由して、遅延回路１７に入力される。遅延回路１７の出力信号は、インバータＩＮＶ３，ＩＮＶ４，ＩＮＶ５を経由した後、信号ＮＥとして、ＮチャネルＭＯＳトランジスタＮＡのゲートに供給される。トランジスタＮＡのドレインには、ロジック回路からのロジック電源電位（例えば、約１．２Ｖ、約２．５Ｖなど）が供給され、トランジスタＮＢのソースからは、ＶＢＰが得られる。トランジスタＮＡのソースとトランジスタＮＢのドレインとは、互いに接続される。

なお、トランジスタＮＡ，ＮＢのゲートに供給される電位は、ＤＲＡＭコアから供給される電源電位（例えば、約３．５Ｖ）ＶＤＤであり、トランジスタＮＡ，ＮＢのゲート電位は、ロジック電源電位（例えば、約１．２Ｖ、約２．５Ｖなど）よりも大きくなる。

以下、基本動作について説明する。

[1] リード（パワーオン）時
Ｃｈｒｄｙ＝“Ｌ”，ＰＭＰＶＢＰ＝“Ｌ”の状態において、パワーオンによりチップ起動信号ＰＯＲが“Ｈ”になると、ノードＮＣ，ＮＥは、共に、“Ｈ”になる。この時、トランジスタＮＡ，ＮＢがオンになるため、ＶＢＰとして、ロジック電源電位（例えば、約１．２Ｖ）が出力される。フューズデータが読み出され、このデータがラッチ回路にラッチされると、フューズラッチ動作完了信号Ｃｈｒｄｙが“Ｈ”になり、ノードＮＣ，ＮＥは、共に、“Ｌ”になる。

本例では、フューズラッチ動作完了信号Ｃｈｒｄｙが“Ｈ”になると、まず、ノードＮＣが“Ｌ”になり、その後、一定時間が経過すると、ノードＮＥが“Ｌ”になる。このように、ノア回路ＮＯＲ１の出力端からトランジスタＮＡのゲートまでの経路に一定の遅延時間を設定したのは、トランジスタＮＡ，ＮＢの接続ノードＣＣをロジック電源電位に充電させるためである。

[2] プログラム時
プログラム信号ＰＭＰＶＢＰが“Ｈ”になると、ノードＮＣが“Ｈ”になる。プログラム信号ＰＭＰＶＢＰが“Ｈ”の期間は、ノードＮＣが“Ｈ”に固定される。プログラム時には、ＶＢＰ発生回路１１Ａ（図１参照）から高電位（例えば、約８Ｖ）ＶＢＰが出力されるため、仮に、ノードＮＣが“Ｌ”になると、トランジスタＮＢのゲートが破壊される可能性があるので、トランジスタＮＢの信頼性を確保するため、ノードＮＣに関しては、“Ｈ（例えば、約３．５Ｖ）”に固定する。

なお、この時、ノードＮＥは、“Ｌ”であり、トランジスタＮＡは、オフであるが、リード時において、トランジスタＮＡ，ＮＢの接続ノードＣＣは、ロジック電源電位（例えば、約１．２Ｖ）に充電されているため、トランジスタＮＢにかかるストレスは、緩和される。

[3] その他
期間（Ａ）は、リード期間でもなく、また、プログラム期間でもない。この期間（Ａ）においては、ＶＢＰ発生回路１１Ａ，１１ＢからＶＢＰを供給する必要がない。そこで、この期間（Ａ）では、ＰＯＲ、Ｃｈｒｄｙ及びＰＭＰＶＢＰの全てを“Ｌ”にし、ノードＮＣ，ＮＥを、共に、“Ｌ”にする。この時、ＶＢＰは、０Ｖに設定される。

なお、リード動作は、パワーオンに同期して行われるが、プログラム動作は、例えば、ＣＰＵからのコマンドに基づいて行われる。

(3) 負荷駆動力について
次に、メモリ混載ロジックＬＳＩなどの混載ＬＳＩにおいても、十分な負荷駆動力を確保できる構成について説明する。本例では、プログラム時において、十分な負荷駆動力を有する高電位ＶＢＰを確保するため、チップ外部で生成したプログラム電位をチップ内部に取り込むための専用電源ピンを新規に設ける。

図４は、プログラム電位発生回路の負荷特性を示している。
この負荷特性は、電源電位ＶＤＤを用いて、チップ内部でプログラム電位を生成する場合を想定している。横軸は、プログラム電位発生回路の出力端の電位ＶＢＰを表し、縦軸は、プログラム電位発生回路の出力端に流れる電流ＩＢＰを表している。

この負荷特性から分かるように、例えば、プログラム電位として、約８Ｖ、負荷電流として、３ｍＡよりも大きいこと、を要求された場合、電源電位ＶＤＤとしては、約３．５Ｖが必要となる。仮に、電源電位ＶＤＤとして、約３Ｖを使用するのであれば、複数のプログラム電位発生回路を用意しなければ、必要な負荷能力を満たすことができない。

混載ＬＳＩ及び汎用ＬＳＩでは、共に、電源電位ＶＤＤの値が年々低下してきており、必要な負荷能力を実現するのが厳しくなってきている。このため、通常は、複数個のプログラム電位発生回路を用いることで、負荷能力の低下を抑えている。しかし、この場合、レイアウト面積が増大する、という問題が生じる。

また、従来のように、パワーオン（リード）時にプログラム素子に与える電位についても、プログラム電位発生回路により生成する場合、電位発生回路は、能力過多の状態に陥り、結果として、パワーオン時に、意図しない悪影響、例えば、プログラム素子の破壊が発生する危険性がある。

そこで、混載ＬＳＩにおいては、パッケージのピン数に空きがある場合が多いことを参酌し、プログラムのための専用電源ピンを新たに付加する。これにより、例えば、チップ外部から内部に、専用電源ピンを経由してプログラム電位を供給することで、プログラム電位発生回路、即ち、ＶＢＰ発生回路(Program)の個数を１個にすることができる。

また、プログラム電位発生回路（ＶＢＰ発生回路(Program)）とリード電位発生回路（ＶＢＰ発生回路(Power-On)）とを分離し、リード時には、プログラム素子にリード電位（＜プログラム電位）を与えることにより、プログラム素子に、不要な電圧ストレスを与えなくて済む。

さらに、本例では、リード電位発生回路（ＶＢＰ発生回路(Power-On)）が新たに追加されているが、プログラム電位発生回路（ＶＢＰ発生回路(Program)）を１個にできるため、全体としては、レイアウトサイズの縮小となり、かつ、レイアウト上の制約もないリード／プログラム電位発生回路を提供できる。

(4) トランジスタの信頼性について
次に、トランジスタの信頼性を確保するために、以下のような構成を採用する。

即ち、パワーオンからパワーオフまでの間、常に、トランジスタに電圧ストレスが印加された状態にあると、そのトランジスタが破壊される危険性がある。そこで、プログラム素子に対するリード／プログラム以外の期間においては、トランジスタに電圧ストレスが印加されないようにする。

このように、プログラム素子やそれに接続されるバリアトランジスタなどの素子に対する過度の電圧ストレスを避け、素子の信頼性を向上させる。

以下、具体例について説明する。

図５は、ＶＢＴ発生回路の一例を示している。

制御信号ＰＯＲ，Ｃｈｒｄｙ，ＰＭＰＶＢＴは、リミッタ１８に入力される。オシレータ１９は、リミッタ１８の出力信号に基づいて動作する。オシレータ１９の出力信号は、ポンプ回路２０に入力される。ポンプ回路２０の出力信号は、ＶＢＴとなり、かつ、この信号をリミッタ１８に帰還させることにより、ポンプ回路２０の出力信号ＶＢＴのレベルを一定に保つようにしている。

図６は、図５のＶＢＴ発生回路の動作波形を示している。

パワーオン（リード）時において、チップ起動信号ＰＯＲが“Ｈ”になると、ＶＢＴ発生回路が動作状態になる。その結果、ＶＢＴとして、例えば、約３．５Ｖが出力される。このＶＢＴは、図１のバリアトランジスタＮ３のゲートに与えられる。また、この後、フューズラッチ動作完了信号Ｃｈｒｄｙが“Ｈ”になると、ＶＢＴ発生回路は、非動作状態になり、ＶＢＴは、０Ｖになる。

プログラム時には、プログラム信号ＰＭＰＶＢＰが“Ｈ”の期間、ＶＢＴ発生回路１６から、ＶＢＴとして、約３．５Ｖが出力される。このＶＢＴは、図１のバリアトランジスタＮ３のゲートに与えられる。プログラム信号ＰＭＰＶＢＰが“Ｌ”になると、ＶＢＴ発生回路は、非動作状態になり、ＶＢＴは、０Ｖになる。

なお、パワーオン期間(Power-ON)とプログラム期間(PROGRAM)との間においては、制御信号ＰＯＲ，Ｃｈｒｄｙ，ＰＭＰＶＢＴは、全て、“Ｌ”であり、ＶＢＴは、接地電位ＶＳＳとなる。

３． 第２実施例
第２実施例は、第１実施例と比べると、ＶＢＰ発生回路(Power-ON) の構成に特徴を有する。即ち、第２実施例においても、リード／プログラム電位発生回路及びその周辺回路については、図１と同じになる。

図７は、ＶＢＰ発生回路(Power-ON)の回路例を示している。図８は、図７の回路の動作波形を示している。

チップ起動信号ＰＯＲは、インバータＩＮＶ１を経由して、ノア回路ＮＯＲ１に入力され、フューズラッチ動作完了信号Ｃｈｒｄｙは、ノア回路ＮＯＲ１に入力される。プログラム信号ＰＭＰＶＢＰ及びノア回路ＮＯＲ１の出力信号は、共に、ノア回路ＮＯＲ２に入力される。

ノア回路ＮＯＲ２の出力信号ＰＲＣＹは、ＰチャネルＭＯＳトランジスタＰ０のゲート及びＮチャネルＭＯＳトランジスタＮ０のゲートにそれぞれ入力される。トランジスタＰ０のソースには、電源電位ＶＤＤが与えられ、トランジスタＮ０のソースには、接地電位ＶＳＳが与えられる。トランジスタＰ０，Ｎ０のドレインからは、出力信号ＮＣが得られる。出力信号ＮＣは、ＮチャネルＭＯＳトランジスタＮＢのゲートに供給される。

ノア回路ＮＯＲ１の出力信号は、インバータＩＮＶ２を経由して、遅延回路１７に入力される。遅延回路１７の出力信号は、インバータＩＮＶ３，ＩＮＶ４を経由した後、信号ＮＥとして、ＰチャネルＭＯＳトランジスタＰＡのゲートに供給される。トランジスタＰＡのソースには、ロジック回路からのロジック電源電位が供給され、トランジスタＮＢのソースからはＶＢＰが出力される。トランジスタＰＡのドレインとトランジスタＮＢのドレインとは、互いに接続される。

なお、トランジスタＰＡ，ＮＢのゲートに供給される電位は、ＤＲＡＭコアから供給される電源電位ＶＤＤであり、トランジスタＰＡ，ＮＢのゲート電位は、ロジック電源電位よりも大きくなる。

以下、基本動作について説明する。

リード（パワーオン）時には、Ｃｈｒｄｙ＝“Ｌ”，ＰＭＰＶＢＰ＝“Ｌ”の状態において、パワーオンによりチップ起動信号ＰＯＲが“Ｈ”になると、ノードＮＣは、“Ｈ”、ノードＮＥは、“Ｌ”になる。この時、トランジスタＰＡ，ＮＢがオンになるため、ＶＢＰとして、ロジック電源電位が出力される。そして、この後、フューズラッチ動作完了信号Ｃｈｒｄｙが“Ｈ”になると、ノードＮＣは、“Ｌ”、ノードＮＥは、“Ｈ”になる。

本例では、フューズラッチ動作完了信号Ｃｈｒｄｙが“Ｈ”になると、まず、ノードＮＣが“Ｌ”になり、その後、一定時間が経過すると、ノードＮＥが“Ｈ”になる。このように、ノア回路ＮＯＲ１の出力端からトランジスタＰＡのゲートまでの経路に一定の遅延時間を設定したのは、トランジスタＰＡ，ＮＢの接続ノードをロジック電源電位に充電させるためである。

プログラム時には、プログラム信号ＰＭＰＶＢＰが“Ｈ”になると、ノードＮＣが“Ｈ”になる。プログラム信号ＰＭＰＶＢＰが“Ｈ”の期間は、ノードＮＣが“Ｈ”に固定される。プログラム時には、ＶＢＰ発生回路１１Ａ（図１参照）から高電位（例えば、約８Ｖ）ＶＢＰが出力されるため、仮に、ノードＮＣが“Ｌ”になると、トランジスタＮＢのゲートが破壊される可能性があるので、トランジスタＮＢの信頼性を確保するため、ノードＮＣに関しては、“Ｈ”に固定する。

期間（Ａ）は、リード期間でもなく、また、プログラム期間でもない。この期間（Ａ）においては、ＶＢＰ発生回路１１Ａ，１１ＢからＶＢＰを供給する必要がない。そこで、この期間（Ａ）では、ＰＯＲ、Ｃｈｒｄｙ及びＰＭＰＶＢＰの全てを“Ｌ”にし、ノードＮＣを“Ｌ”、ノードＮＥを“Ｈ”にする。この時、ＶＢＰは、０Ｖになる。

４． 第３実施例
第３実施例も、第２実施例と同様に、第１実施例と比べると、ＶＢＰ発生回路(Power-ON) の構成に特徴を有する。即ち、第３実施例においても、リード／プログラム電位発生回路及びその周辺回路については、図１と同じになる。

図９は、ＶＢＰ発生回路(Power-ON)の回路例を示している。図１０は、図９の回路の動作波形を示している。

チップ起動信号ＰＯＲは、ナンド回路ＮＡＮＤ２１に入力され、フューズラッチ動作完了信号Ｃｈｒｄｙは、インバータＩＮＶ２１を経由して、ナンド回路ＮＡＮＤ２１に入力される。ナンド回路ＮＡＮＤ２１の出力信号は、ＰＲＣＹとなる。

この出力信号ＰＲＣＹは、インバータＩＮＶ２０及び遅延回路２１を経由した後、信号ＮＥとして、ＮチャネルＭＯＳトランジスタＮ２５のゲートに入力される。トランジスタＮ２５のドレインには、ロジック電源電位が供給される。

また、出力信号ＰＲＣＹは、遅延回路２２を経由した後、ＮチャネルＭＯＳトランジスタＮ２１のゲートに入力され、遅延回路２２及びインバータＩＮＶ２４を経由した後、ＮチャネルＭＯＳトランジスタＮ２２のゲートに入力される。

ＰチャネルＭＯＳトランジスタＰ２１，Ｐ２２のソースには、共通に、ＶＢＴが印加される。トランジスタＰ２１のゲートは、トランジスタＰ２２のドレインに接続され、トランジスタＰ２２のゲートは、トランジスタＰ２１のドレインに接続される。トランジスタＮ２１のソースは、接地点に接続され、ドレインは、トランジスタＰ２１のドレインに接続される。トランジスタＮ２２のソースは、接地点に接続され、ドレインは、トランジスタＰ２２のドレインに接続される。

トランジスタＰ２２，Ｎ２２の接続点からは、信号ＮＡが出力される。信号ＮＡは、ＰチャネルＭＯＳトランジスタＰ２３のゲートに入力される。トランジスタＰ２３のソースには、ＶＢＴが印加される。

さらに、ナンド回路ＮＡＮＤ２１の出力信号ＰＲＣＹは、インバータＩＮＶ２２を経由して、ノア回路ＮＯＲ２１に入力される。また、ノア回路ＮＯＲ２１には、プログラム信号ＰＭＰＶＢＰも入力される。ノア回路ＮＯＲ２１の出力信号ＮＢは、ＮチャネルＭＯＳトランジスタＮ２３のゲートに入力される。トランジスタＮ２３のソースは、接地点に接続され、ドレインは、トランジスタＰ２３のドレインに接続される。

トランジスタＰ２３，Ｎ２３の接続点からは、信号ＮＣが出力される。信号ＮＣは、ＮチャネルＭＯＳトランジスタＮ２６のゲートに入力される。トランジスタＮ２６のドレインは、トランジスタＮ２５のソースに接続され、トランジスタＮ２６のソースからは、ＶＢＰが出力される。

また、プログラム信号ＰＭＰＶＢＰは、遅延回路２３を経由した後、ＮチャネルＭＯＳトランジスタＮ２７のゲートに入力され、遅延回路２３及びインバータＩＮＶ２３を経由した後、ＮチャネルＭＯＳトランジスタＮ２８のゲートに入力される。

ＰチャネルＭＯＳトランジスタＰ２５，Ｐ２６のソースには、共通に、ＶＢＴが印加される。トランジスタＰ２５のゲートは、トランジスタＰ２６のドレインに接続され、トランジスタＰ２６のゲートは、トランジスタＰ２５のドレインに接続される。トランジスタＮ２７のソースは、接地点に接続され、ドレインは、トランジスタＰ２５のドレインに接続される。トランジスタＮ２８のソースは、接地点に接続され、ドレインは、トランジスタＰ２６のドレインに接続される。

トランジスタＰ２５，Ｎ２７の接続点からは、信号ＮＧが出力される。信号ＮＧは、ＰチャネルＭＯＳトランジスタＰ２４のゲートに入力される。トランジスタＰ２６，Ｎ２８の接続点からは、信号ＮＦが出力される。信号ＮＦは、ＮチャネルＭＯＳトランジスタＮ２４のゲートに入力される。

トランジスタＰ２４のソースには、ロジック電源電位が印加され、トランジスタＮ２４のソースには、トランジスタＮ２６のゲートが接続される。

以下、基本動作について説明する。

リード（パワーオン）時には、Ｃｈｒｄｙ＝“Ｌ”，ＰＭＰＶＢＰ＝“Ｌ”の状態において、パワーオンによりチップ起動信号ＰＯＲが“Ｈ”になると、ナンド回路ＮＡＮＤ２１の出力信号ＰＲＣＹは、“Ｌ”になる。その結果、ＮＥ＝“Ｈ”、ＮＡ＝“Ｌ”、ＮＢ＝“Ｌ”、ＮＣ＝“Ｈ”となり、トランジスタＮ２５，Ｎ２６が共にオンとなるため、ＶＢＰとして、ロジック電源電位が出力される。

そして、この後、フューズラッチ動作完了信号Ｃｈｒｄｙが“Ｈ”になると、ナンド回路ＮＡＮＤ２１の出力信号ＰＲＣＹは、“Ｈ”になる。その結果、ＮＥ＝“Ｌ”、ＮＡ＝“Ｈ”、ＮＢ＝“Ｈ”、ＮＣ＝“Ｌ”となり、トランジスタＮ２５，Ｎ２６が共にオフになる。

本例では、フューズラッチ動作完了信号Ｃｈｒｄｙが“Ｈ”になると、まず、ＮＣが“Ｌ”になり、その後、一定時間が経過すると、ＮＥが“Ｌ”になる。このように、トランジスタＮ２５，Ｎ２６がオフになるタイミングをずらしたのは、トランジスタＮ２５，Ｎ２６の接続ノードＮＤ３をロジック電源電位に充電させるためである。

トランジスタＮ２５，Ｎ２６がオフのとき、ＶＢＰは、接地電位（０Ｖ）に設定される。

プログラム時には、プログラム信号ＰＭＰＶＢＰが“Ｈ”になると、ＮＢが“Ｌ”になる。一方、ＮＧ＝“Ｌ”、ＮＦ＝“Ｈ”になるため、トランジスタＰ２４，Ｎ２４がオンとなる。その結果、ＮＣがロジック電源電位に充電される。このように、プログラム信号ＰＭＰＶＢＰが“Ｈ”の期間は、ＮＣが、ロジック電源電位に固定される。プログラム時に、ＶＢＰ発生回路１１Ａ（図１参照）から高電位（例えば、約８Ｖ）ＶＢＰが出力されることを考慮し、トランジスタＮ２６のゲートを保護する趣旨である。

５． 第４実施例
第４実施例は、第３実施例と比べると、ＶＢＰ発生回路(Power-ON) の出力部の構成に特徴を有する。即ち、第４実施例では、第３実施例におけるＶＢＰ発生回路(Power-ON) の出力部のＮチャネルＭＯＳトランジスタＮ２５（図９参照）を、ＰチャネルＭＯＳトランジスタＰ２７に変更している。

図１１は、ＶＢＰ発生回路(Power-ON)の回路例を示している。なお、図１１の回路の動作波形は、図１０と同じである。

チップ起動信号ＰＯＲは、ナンド回路ＮＡＮＤ２１に入力され、フューズラッチ動作完了信号Ｃｈｒｄｙは、インバータＩＮＶ２１を経由して、ナンド回路ＮＡＮＤ２１に入力される。ナンド回路ＮＡＮＤ２１の出力信号は、ＰＲＣＹとなる。

この出力信号ＰＲＣＹは、遅延回路２１を経由した後、信号ＮＥとして、ＰチャネルＭＯＳトランジスタＰ２７のゲートに入力される。トランジスタＰ２７のソースには、ロジック電源電位が供給される。

また、出力信号ＰＲＣＹは、遅延回路２２を経由した後、ＮチャネルＭＯＳトランジスタＮ２１のゲートに入力され、遅延回路２２及びインバータＩＮＶ２４を経由した後、ＮチャネルＭＯＳトランジスタＮ２２のゲートに入力される。

ＰチャネルＭＯＳトランジスタＰ２１，Ｐ２２のソースには、共通に、ＶＢＴが印加される。トランジスタＰ２１のゲートは、トランジスタＰ２２のドレインに接続され、トランジスタＰ２２のゲートは、トランジスタＰ２１のドレインに接続される。トランジスタＮ２１のソースは、接地点に接続され、ドレインは、トランジスタＰ２１のドレインに接続される。トランジスタＮ２２のソースは、接地点に接続され、ドレインは、トランジスタＰ２２のドレインに接続される。

トランジスタＰ２２，Ｎ２２の接続点からは、信号ＮＡが出力される。信号ＮＡは、ＰチャネルＭＯＳトランジスタＰ２３のゲートに入力される。トランジスタＰ２３のソースには、ＶＢＴが印加される。

さらに、ナンド回路ＮＡＮＤ２１の出力信号ＰＲＣＹは、インバータＩＮＶ２２を経由して、ノア回路ＮＯＲ２１に入力される。また、ノア回路ＮＯＲ２１には、プログラム信号ＰＭＰＶＢＰも入力される。ノア回路ＮＯＲ２１の出力信号ＮＢは、ＮチャネルＭＯＳトランジスタＮ２３のゲートに入力される。トランジスタＮ２３のソースは、接地点に接続され、ドレインは、トランジスタＰ２３のドレインに接続される。

トランジスタＰ２３，Ｎ２３の接続点からは、信号ＮＣが出力される。信号ＮＣは、ＮチャネルＭＯＳトランジスタＮ２６のゲートに入力される。トランジスタＮ２６のドレインは、トランジスタＰ２７のドレインに接続され、トランジスタＮ２６のソースからは、ＶＢＰが出力される。

また、プログラム信号ＰＭＰＶＢＰは、遅延回路２３を経由した後、ＮチャネルＭＯＳトランジスタＮ２７のゲートに入力され、遅延回路２３及びインバータＩＮＶ２３を経由した後、ＮチャネルＭＯＳトランジスタＮ２８のゲートに入力される。

ＰチャネルＭＯＳトランジスタＰ２５，Ｐ２６のソースには、共通に、ＶＢＴが印加される。トランジスタＰ２５のゲートは、トランジスタＰ２６のドレインに接続され、トランジスタＰ２６のゲートは、トランジスタＰ２５のドレインに接続される。トランジスタＮ２７のソースは、接地点に接続され、ドレインは、トランジスタＰ２５のドレインに接続される。トランジスタＮ２８のソースは、接地点に接続され、ドレインは、トランジスタＰ２６のドレインに接続される。

トランジスタＰ２５，Ｎ２７の接続点からは、信号ＮＧが出力される。信号ＮＧは、ＰチャネルＭＯＳトランジスタＰ２４のゲートに入力される。トランジスタＰ２６，Ｎ２８の接続点からは、信号ＮＦが出力される。信号ＮＦは、ＮチャネルＭＯＳトランジスタＮ２４のゲートに入力される。

トランジスタＰ２４のソースには、ロジック電源電位が印加され、トランジスタＮ２４のソースには、トランジスタＮ２６のゲートが接続される。

以下、基本動作について説明する。

リード（パワーオン）時には、Ｃｈｒｄｙ＝“Ｌ”，ＰＭＰＶＢＰ＝“Ｌ”の状態において、チップ起動信号ＰＯＲが“Ｈ”になると、ナンド回路ＮＡＮＤ２１の出力信号ＰＲＣＹは、“Ｌ”になる。その結果、ＮＥ＝“Ｌ”、ＮＡ＝“Ｌ”、ＮＢ＝“Ｌ”、ＮＣ＝“Ｈ”となり、トランジスタＰ２７，Ｎ２６が共にオンとなるため、ＶＢＰとして、ロジック電源電位が出力される。

そして、この後、フューズラッチ動作完了信号Ｃｈｒｄｙが“Ｈ”になると、ナンド回路ＮＡＮＤ２１の出力信号ＰＲＣＹは、“Ｈ”になる。その結果、ＮＥ＝“Ｈ”、ＮＡ＝“Ｈ”、ＮＢ＝“Ｈ”、ＮＣ＝“Ｌ”となり、トランジスタＰ２７，Ｎ２６が共にオフになる。

本例では、フューズラッチ動作完了信号Ｃｈｒｄｙが“Ｈ”になると、まず、ＮＣが“Ｌ”になり、その後、一定時間が経過すると、ＮＥが“Ｈ”になる。このように、トランジスタＰ２７，Ｎ２６がオフになるタイミングをずらしたのは、トランジスタＰ２７，Ｎ２６の接続ノードＮＤ３をロジック電源電位に充電させるためである。

トランジスタＰ２７，Ｎ２６がオフのときは、ＶＢＰは、接地電位（０Ｖ）に設定される。

プログラム時には、プログラム信号ＰＭＰＶＢＰが“Ｈ”になると、ＮＢが“Ｌ”になる。一方、ＮＧ＝“Ｌ”、ＮＦ＝“Ｈ”になるため、トランジスタＰ２４，Ｎ２４がオンとなる。その結果、ＮＣがロジック電源電位に充電される。このように、プログラム信号ＰＭＰＶＢＰが“Ｈ”の期間は、ＮＣが、ロジック電源電位に固定される。プログラム時に、ＶＢＰ発生回路１１Ａ（図１参照）から高電位（例えば、約８Ｖ）ＶＢＰが出力されることを考慮し、トランジスタＮ２６のゲートを保護する趣旨である。

６． まとめ
本発明の例に関わるリード／プログラム電位発生回路によれば、リード（パワーオン）時にプログラム素子（Ｅ−フューズ、アンチフューズなど）に与える電位を発生するＶＢＰ発生回路(Power-ON)と、プログラム時にプログラム素子に与える電位を発生するＶＢＰ発生回路(Program)とを備えている。

ＶＢＰ発生回路(Power-ON)は、例えば、リード時に、ＶＢＰとして、約１．２Ｖ又は約２．５Ｖを発生し、ＶＢＰ発生回路(Program)は、例えば、プログラム時に、ＶＢＰとして、約８Ｖを発生する。また、リード時でもなく、かつ、プログラム時でもない場合には、ＶＢＰは、０Ｖに設定される。また、ＶＢＴは、例えば、約３．５Ｖに設定される。

このように、３つの電源（例えば、１．２Ｖ、３．５Ｖ、８Ｖ）を使用し、かつ、リード／プログラム時以外では、ＶＢＰを０Ｖとすることにより、常に、プログラム電位（８Ｖ）がプログラム素子に印加されるという事態が生じなくなる。特に、例えば、図１２に示すように、通常、プログラム素子１２−１，１２−２，・・・１２−ｉは、ＶＢＰノードと接地点との間に並列接続されている。このような場合でも、必要なときのみ、ＶＢＰをプログラム電位（８Ｖ）にし、プログラム素子１２−１，１２−２，・・・１２−ｉに対する過度の電圧ストレスを緩和する。

また、本発明の例に関わるリード／プログラム電位発生回路によれば、ＶＢＰ発生回路(Power-ON)とＶＢＰ発生回路(Program)とが独立しているため、これら回路やプログラム素子を任意の場所に配置することが可能となり、レイアウト上の制約がなくなる。また、ＶＢＰ発生回路(Program)については、例えば、図１３及び図１４に示すように、ＶＢＰピン(外部端子）をパッケージに設けて、十分な駆動力を有する専用電源（チップ外部）からプログラム電位ＶＢＰを供給することもできる。このように、専用電源を使用することにより、ＶＢＰ発生回路の数が増加しても、全体としては、レイアウトサイズを縮小できる。

本発明の例に関わるリード／プログラム電位発生回路は、ロジック回路（ＡＳＩＣなど）とメモリ回路（ＤＲＡＭ，ＳＲＡＭなど）とを混載したメモリ混載ロジックＬＳＩに有効である。例えば、このような混載ＬＳＩにおいて、本発明の例に関わるリード／プログラム電位発生回路を、メモリ回路（リダンダンシイ回路）における不良アドレスのプログラムに適用することができる。

また、例えば、図１３に示すようなシステムＬＳＩにおいて、本回路（リード／プログラム電位発生回路）は、チップ内の任意の位置に配置することができる。なお、ＶＢＰ(Program)は、パッケージに設けられたＶＢＰピンを示しており、プログラムのための専用電源を、チップ外部からＶＢＰピンを経由して、チップ内部に取り込む例である。

また、例えば、図１４に示すように、本発明の例に関わるリード／プログラム電位発生回路は、混載ＬＳＩに限られず、汎用ＬＳＩ（汎用メモリ）にも適用可能である。汎用ＬＳＩでも、素子の微細化により、電圧ストレスに対するトランジスタの信頼性が問題となる場合があるからである。この場合にも、本回路（リード／プログラム電位発生回路）は、チップ内の任意の位置に配置することができる。

本発明の例に関わるリード／プログラム電位発生回路により発生する電位は、リダンダンシイ回路における不良アドレスのリード／プログラムに限られず、様々なデータのプログラムに適用できる。特に、本発明の例は、容量の少ないデータ（例えば、５１２キロビット以下）をプログラムする場合に効果的である。

例えば、本発明の例に関わるリード／プログラム電位発生回路は、チップＩＤのプログラム、セキュリティコードのプログラム、さらには、携帯電話の液晶ディスプレイのコントラストに関するデータなどをプログラムする場合に適用できる。

本発明の例に関わるフューズ回路に対するプログラムは、アセンブリ工程前又は後のいずれの状態においても実行可能である。

７． その他
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。

本発明の例に関わるリード／プログラム電位発生回路は、特に、ＢＩＳＴ (Built-in Self Test) 機能及びＢＩＳＲ (Built-in Self Repair) 機能を備えた半導体集積回路に有効である。

本発明の第１実施例に関わる電位発生回路を示す図。 ＶＢＰ発生回路の回路例を示す図。 図２の回路の動作波形を示す図。 負荷駆動力について説明する図。 ＶＢＴ発生回路の回路例を示す図。 図５の回路の動作波形を示す図。 本発明の第２実施例に関わるＶＢＰ発生回路の回路例を示す図。 図７の回路の動作波形を示す図。 本発明の第３実施例に関わるＶＢＰ発生回路の回路例を示す図。 図９の回路の動作波形を示す図。 本発明の第４実施例に関わるＶＢＰ発生回路の回路例を示す図。 フューズ回路の具体例を示す図。 本回路を含む混載ＬＳＩのレイアウト例を示す図。 本回路を含む汎用ＬＳＩのレイアウト例を示す図。 従来の電位発生回路を示す図。

符号の説明

１１： ＶＢＰ発生回路、 １１Ａ： ＶＢＰ発生回路(Program)、 １１Ｂ： ＶＢＰ発生回路(Power-ON)、 １２： プログラム素子、 １３： 電源、 １４： ロジック電源、 １５： ロジック回路、 １６： ＶＢＴ発生回路、 １７，２１，２２，２３： 遅延回路、 １８： リミッタ、 １９： オシレータ、 ２０： ポンプ回路、２４： ラッチ回路。

Claims (18)

1. フューズ素子に対してプログラミングに必要なプログラム電位を発生する第１電位発生回路と、前記フューズ素子に対してその状態を検査するために必要なリード電位を発生する第２電位発生回路とを具備し、前記リード電位の値は、前記プログラム電位の値よりも低いことを特徴とするリード／プログラム電位発生回路。
2. 前記フューズ素子は、溶断又は絶縁破壊によりプログラミングされることを特徴とする請求項１記載のリード／プログラム電位発生回路。
3. 請求項１記載のリード／プログラム電位発生回路と、前記プログラム電位を取り込むための外部端子とを具備することを特徴とする半導体装置。
4. 請求項１記載のリード／プログラム電位発生回路と、ロジック電源電位により駆動されるロジック回路とを具備し、前記リード電位は、前記ロジック電源電位から生成されることを特徴とする半導体装置。
5. 前記プログラミングは、アセンブリ工程前又は後のいずれの状態においても実行可能であることを特徴とする請求項１記載のリード／プログラム電位発生回路。
6. 前記プログラミングは、ＣＰＵから供給されるコマンドに基づいて実行されることを特徴とする請求項１記載のリード／プログラム電位発生回路。
7. 前記第１電位発生回路は、前記コマンドに基づいて生成されるプログラム信号により動作し、前記第２電位発生回路は、パワーオンにより動作し、フューズデータラッチの完了により非動作となることを特徴とする請求項６記載のリード／プログラム電位発生回路。
8. 前記第２電位発生回路は、その出力部にトランジスタを有し、前記フューズデータラッチの完了により非動作となる前に、前記トランジスタのドレインを充電することを特徴とする請求項７記載のリード／プログラム電位発生回路。
9. 前記第２電位発生回路は、その出力部にトランジスタを有し、前記プログラム信号を受けると、前記トランジスタのゲートを充電することを特徴とする請求項７記載のリード／プログラム電位発生回路。
10. 前記検査は、パワーオンに同期して実行されることを特徴とする請求項１記載のリード／プログラム電位発生回路。
11. 請求項１記載のリード／プログラム電位発生回路と、前記第１及び第２電位発生回路に共通に接続されるノードと、一端が前記ノードに接続されるフューズ素子と、前記フューズ素子の他端に接続されるバリアトランジスタとを具備することを特徴とするフューズ回路。
12. 前記プログラム電位を発生しておらず、かつ、前記リード電位を発生していないときは、前記ノードは、接地電位に設定されることを特徴とする請求項１１記載のフューズ回路。
13. 前記プログラム電位及び前記リード電位のうちのいずれか一方を発生しているときは、前記バリアトランジスタのゲートを充電することを特徴とする請求項１１記載のフューズ回路。
14. 前記フューズ素子には、チップＩＤ、セキュリティコード、及び、携帯電話の液晶ディスプレイのコントラストに関するデータのうちのいずれか１つがプログラムされることを特徴とする請求項１１記載のフューズ回路。
15. パワーオンに同期してリード電位を発生し、前記リード電位をフューズ素子に与えて、その状態を検査し、ＣＰＵからのコマンドに基づいて前記リード電位よりも高いプログラム電位を発生し、前記プログラム電位を前記フューズ素子に与えて、そのプログラミングを実行することを特徴とするリード／プログラム方法。
16. 前記フューズ素子に前記リード電位及び前記プログラム電位のいずれも与えられていないときは、前記フューズ素子に接地電位が与えられていることを特徴とする請求項１５記載のリード／プログラム方法。
17. 前記フューズ素子のデータがラッチ回路にラッチされると、前記フューズ素子に対する前記リード電位の供給が終了することを特徴とする請求項１５記載のリード／プログラム方法。
18. 前記プログラミングは、アセンブリ工程前又は後のいずれの状態においても実行可能であることを特徴とする請求項１５記載のリード／プログラム方法。

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