JP2005005373A

JP2005005373A - チップ型サーミスタ及びその製造方法

Info

Publication number: JP2005005373A
Application number: JP2003165034A
Authority: JP
Inventors: Kenji Yamamoto; 憲治山本; Koji Oi; 幸二大井
Original assignee: Mitsubishi Materials Corp
Current assignee: Mitsubishi Materials Corp
Priority date: 2003-06-10
Filing date: 2003-06-10
Publication date: 2005-01-06

Abstract

【課題】低工数で実装することができ、かつ、実装不良発生を確実に抑制することができるチップ型サーミスタ及びその製造方法を提供することにある。
【解決手段】サーミスタ素体１１の上下面１１ａ，１１ｂに電極層１２ａ，１２ｂが形成されたチップ型サーミスタ１０であって、電極層１２ａ，１２ｂの表面に各々、ワイヤボンディング領域１３ｂを回避して同一形状のはんだパターン１３が形成されている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、プリント回路基板や電子部品等に実装されるチップ型サーミスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
チップ型サーミスタは、各種電子機器の構成要素、例えば、水晶発振子、バッテリ等の温度を検出し、この電子機器及び構成要素の特性の変化を補償するために使用されている。一般に、この種のチップ型サーミスタは、金属性酸化物等からなるサーミスタ素体と、このサーミスタ素体の上下面に形成された電極層とを備えている。そして、このチップ型サーミスタは、サーミスタ素体の下面に形成された電極層（以下、「下面電極層」という）を介して電子機器等に実装され、一方、上面に形成された電極層は、ワイヤボンディングにより当該電子機器の他電極パッド等と、例えば金線等のワイヤを介して電気的に接続されている。
【０００３】
ここで、このチップ型サーミスタを下面電極層を介して電子機器等に実装する際には、予め、電子機器のチップ型サーミスタを実装する位置（以下、「実装位置」という）に、例えばＡｕ／Ｓｎはんだ層を形成しておく。その後、このはんだ層表面と下面電極層表面とを押圧した状態で加熱し、チップ型サーミスタを電子機器に実装するようにしている。このような実装方法は、チップ型サーミスタに限らず、各種電子部品についても同様にして行われている（例えば、特許文献１参照）。
【０００４】
ところで、前記従来のチップ型サーミスタによれば、このチップ型サーミスタを電子機器等に実装するに際し、予め、前記実装位置にはんだ層を形成しておく必要があり、実装工数がかかるという問題があった。
【０００５】
【特許文献１】
特開平０５−１９０９７３号公報
【０００６】
【発明が解決しようとする課題】
本発明は、このような事情を考慮してなされたもので、低工数で実装することができ、かつ、実装不良発生を確実に抑制することができるチップ型サーミスタ及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記課題を解決して、このような目的を達成するために、本発明は以下の手段を提案している。
本発明のチップ型サーミスタは、サーミスタ素体の上下面に電極層が形成されたチップ型サーミスタであって、前記電極層の表面に各々、ワイヤボンディング領域を回避して同一形状のはんだパターンが形成されていることを特徴とする。
【０００８】
このチップ型サーミスタでは、電極層表面にはんだパターンが形成されているので、このサーミスタを電子機器に実装する工程において、電子機器のサーミスタを実装する位置（以下、単に「実装位置」という）に予め、はんだ層を形成しておく工程を削除することができる。また、前記各電極層表面に形成されたはんだパターンは各々、同一形状とされているので、このサーミスタを電子機器に実装する際、このサーミスタの上下面を特定及び変更（反転）する工程の発生を回避することができる。以上により、チップ型サーミスタの実装工数の低減を確実に図ることができる。
また、前記はんだパターンは、電極層表面に前記ワイヤボンディング領域を回避して形成されているので、このサーミスタを例えば他の電極パッドと金線等のワイヤを介して確実に接続することができ、製造上の不具合を生じさせることなく良好に前記作用を具備させることができる。
【０００９】
また、本発明のチップ型サーミスタは、請求項１記載のチップ型サーミスタにおいて、前記はんだパターンは、前記サーミスタ素体の上下面における一辺からその対向辺に至るストライプ状であることを特徴とする。
【００１０】
このチップ型サーミスタでは、その抵抗特性を調整することによる、このサーミスタが具備する前記はんだパターンの体積量の変動発生を確実に排除することができ、このサーミスタの実装不良発生を確実に抑制することができる。すなわち、チップ型サーミスタの実装後の熱応答性の低下，接合強度の低下，及びこのサーミスタの電極層のはんだ喰われ等の実装不良発生を確実に回避することができる。
【００１１】
また、本発明のチップ型サーミスタは、請求項１または２に記載のチップ型サーミスタにおいて、前記ワイヤボンディング領域は、５０μｍ四方以上であることを特徴とする。
【００１２】
このチップ型サーミスタでは、ワイヤボンディング領域が５０μｍ四方以上であるので、このサーミスタの上面に形成された電極層を、例えば金線等のワイヤを介して他の電極パッド等と電気的に接続するワイヤボンディングを容易かつ確実に行うことができる。
【００１３】
本発明のチップ型サーミスタの製造方法は、サーミスタ材料からなるサーミスタ板体の上下面に電極層を形成する電極層形成工程と、前記サーミスタ板体を格子状に切断し、直方体状のチップ型サーミスタを形成する切断工程とを有するチップ型サーミスタの製造方法であって、前記電極層形成工程後、前記各電極層表面に各々、一定の間隔をあけて一定の幅を有する複数のストライプ状のはんだパターンを形成するはんだパターン形成工程を有し、前記切断工程は、前記はんだパターンを直交する方向及び平行する方向に切断することを特徴とする。
【００１４】
このチップ型サーミスタの製造方法では、低工数で実装することができ、かつ、実装不良発生を確実に抑制することができるチップ型サーミスタを良好に形成することができる。
【００１５】
【発明の実施の形態】
以下、本発明に係るチップ型サーミスタ及びその製造方法の第一実施形態を、図１から図３を参照しながら説明する。
【００１６】
チップ型サーミスタ１０は、図１に示すように、サーミスタ素体１１の上面１１ａに上面電極層１２ａを、下面１１ｂに下面電極層１２ｂを各々備え、これら各電極層１２ａ，１２ｂの表面に、後述するワイヤボンディング領域１３ｂを回避して同一形状のはんだパターン１３が形成されている。ここで、サーミスタ素体１１は、例えば、Ｍｎ（マンガン）、Ｃｏ（コバルト）、Ｃｕ（銅）等の遷移金属元素の酸化物を複数種用いて構成された焼結体とされ、各電極層１２ａ，１２ｂは、サーミスタ素体１１の上下面１１ａ，１１ｂに、例えば、Ｔｉ（チタン）、Ｐｔ（プラチナ）、及びＡｕ（金）がこの順に積層された構成となっている。なお、Ｔｉの厚さは約０．１μｍ、Ｐｔの厚さは約０．２μｍ、Ａｕの厚さは約０．５μｍとされている。
【００１７】
はんだパターン１３は、前記電極層１２ａ，１２ｂの表面に、サーミスタ素体１１の上面１１ａ及び下面１１ｂにおける一辺，すなわちチップ型サーミスタ１０の側面１０ｂからその対向辺１０ｂに至るストライプ状に形成されるとともに、このサーミスタ１０の端面１０ａ側に各々、この端面１０ａと略面一となるように形成されている。このはんだパターン１３は、前記電極層１２ａ，１２ｂの表面にＳｎ（錫），及びＡｕ（金）がこの順に積層された構成となっており、厚さは０．１μｍ以上１００μｍ以下とされ、具体的には、前記電極層１２ａ，１２ｂの厚さやチップ型サーミスタ１０の大きさ等により適宜決定される。
【００１８】
ここで、前記各電極層１２ａ，１２ｂ表面におけるはんだパターン１３の非形成部は、ワイヤボンディング領域１３ｂとされ、この領域１３ｂは５０μｍ四方以上に設定されている。このワイヤボンディング領域１３ｂにワイヤボンディングが施されることにより、チップ型サーミスタ１０は、金線等のワイヤを介して他の電極パッド等と電気的に接続されることになる。
【００１９】
以上のように構成されたチップ型サーミスタ１０の製造方法について説明する。
まず、図２に示すように、サーミスタ材料からなるサーミスタ板体１５の上下面の略全面に、導電性ペースト焼付け法，スパッタ法，真空蒸着法，または電気めっき法等の適宜方法を施し、電極層１６を形成する。その後、これら各電極層１６表面に各々、スパッタ法，真空蒸着法，電気めっき法，印刷法，または箔状のプリフォーム熱圧着等の適宜方法を施し、前記各電極層１６表面に各々、一定の間隔Ａをあけて一定の幅を有する複数のストライプ状のはんだパターン１７を形成する。
ここで、前記各電極層１６表面に形成された各はんだパターン１７の、電極層１６の表面に沿った配設位置は、図２（ｂ）に示すように同一とされている。
【００２０】
そして、サーミスタ板体１５のはんだパターン１７の幅方向中央部をこのパターン１７に平行する方向に切断（切断線Ｘ１）し、チップ型サーミスタ１０の端面１０ａを形成するとともに、切断線Ｘ１と直交する方向に切断（切断線Ｘ２）し、チップ型サーミスタ１０の側面１０ｂを形成する。これにより、図１に示すチップ型サーミスタ１０が得られる。
なお、形成するチップ型サーミスタ１０の抵抗特性を仕様の抵抗特性に適合させる調整は、切断線Ｘ１が延在する方向における、切断線Ｘ２同士の間隔を変更調整することにより行う。
【００２１】
このように形成されたチップ型サーミスタ１０は、図３に示すサブマウント５０を介して、次のようにして電子機器に実装される。
まず、チップ型サーミスタ１０を直接実装するサブマウント５０について説明する。サブマウント５０は、ＡｌＮ等のセラミックス材料からなる絶縁基板５１と、この絶縁基板５１の表面に設けられ当該表面からＴｉ，Ｐｔ，及びＡｕがこの順で順次積層して形成されたランドパターン５２と、絶縁基板５１の裏面に設けられランドパターン５２と同一の積層構造とされたランド層５３と、このランド層５３の表面に設けられこの表面からＳｎ，及びＡｕがこの順で順次積層して形成されたはんだ層５４とを備えている。
【００２２】
このように構成されたサブマウント５０において、ランドパターン５２表面に、裏面電極層１２ｂの表面に形成されたはんだパターン１３を介してチップ型サーミスタ１０を載置する。この際、チップ型サーミスタ１０の各電極層１２ａ，１２ｂの表面に形成されたはんだパターン１３は各々、同一形状とされており、かつ、はんだパターン１３の、電極層１２ａ，１２ｂの表面に沿った配設位置は、図１に示すように同一とされているので、このチップ型サーミスタ１０の上下面を特定及び変更（反転）する工程は要さない。
【００２３】
その後、サブマウント５０上にチップ型サーミスタ１０が載置された構成において、これらをチップ型サーミスタ１０の上面電極層１２ａ表面及びサブマウント５０のはんだ層５４表面から各々押圧する。そして、この状態で、これらを加熱することにより、裏面電極層１２ｂ表面のはんだパターン１３を溶融、硬化させることにより、ランドパターン５２と裏面電極層１２ｂとを電気的に接続させた状態で、サブマウント５０上にチップ型サーミスタ１０が実装される。その後、上面電極層１２ａ表面におけるはんだパターン１３の非形成部、すなわちワイヤボンディング領域１３ｂにワイヤボンディングを施し、このワイヤボンディング領域１３ｂを、金線を介してサブマウント５０上における他の電極パッド等に電気的に接続する。この際、ワイヤボンディング領域１３ｂは、５０μｍ四方以上とされているので、上面電極層１２ａにはんだパターン１３が配設されたことによる製造上の不具合発生が確実に回避されることになる。その後、このサブマウント５０は、はんだ層５４を介して電子機器に実装される。
【００２４】
以上説明したように、本第一実施形態によるチップ型サーミスタ及びその製造方法によれば、電極層１２ａ，１２ｂ表面にはんだパターン１３が形成されているので、このサーミスタ１０をサブマウント５０上に実装するに際し、予め、サブマウント５０のランドパターン５２表面にはんだ層を形成しておく工程を削除することができる。また、各電極層１２ａ，１２ｂ表面に形成されたはんだパターン１３は各々、同一形状とされているので、このサーミスタ１０をサブマウント５０に実装するに際して、チップ型サーミスタ１０の上下面を特定及び変更（反転）する工程の発生を回避することができる。
以上により、チップ型サーミスタ１０の実装工数を確実に低減することができる。
【００２５】
また、はんだパターン１３は、電極層１２ａ，１２ｂ表面にワイヤボンディング領域１３ｂを回避して形成されているので、このチップ型サーミスタ１０を他の電極パッド等と金線等のワイヤを介して確実に接続することができ、製造上の不具合を生じさせることなく良好に前記実装工数の低減効果を具備させることができる。
【００２６】
さらに、チップ型サーミスタ１０の抵抗特性を調整することによる、このサーミスタ１０が具備するはんだパターン１３の体積量の変動発生を確実に排除することができ、このサーミスタ１０の実装不良発生を確実に抑制することができる。
すなわち、図２において、サーミスタ板体１５と電極層１６とはんだパターン１７とを備える構成（以下、「大形の構成」という）を格子状に切断することにより、チップ型サーミスタ１０を形成するに際し、切断線Ｘ２で切断することにより、このサーミスタ１０の側面１０ｂを形成する場合には、たとえ、この大形の構成を形成した後に、チップ型サーミスタ１０の抵抗特性を調整するために、切断線Ｘ１が延在する方向における切断線Ｘ２の位置を変更調整したとしても、この大形の構成から得られる同一の抵抗特性を有するサーミスタ１０には全て、略同一の体積量のはんだパターン１３を具備させることができる。
従って、チップ型サーミスタ１０が有するはんだパターン１３の体積量を容易かつ確実に高精度にすることができ、このサーミスタ１０の実装後の熱応答性の低下，接合強度の低下，及びサーミスタの電極層のはんだ喰われ等の実装不良発生を確実に回避することができる。
【００２７】
また、ワイヤボンディング領域１３ｂが５０μｍ四方以上とされているので、チップ型サーミスタ１０の上面電極層１２ａを、金線等のワイヤを介して他の電極パッドと接合するワイヤボンディングを容易かつ確実に行うことができる。
【００２８】
次に、この発明の第二実施形態について説明するが、前述の第一実施形態によるチップ型サーミスタと同一部位には同一符合を付しその説明を省略する。
【００２９】
図４に示すチップ型サーミスタ２０のはんだパターン２１は、前記電極層１２ａ，１２ｂの表面に、サーミスタ素体１１の上面１１ａ及び下面１１ｂにおける一辺，すなわちチップ型サーミスタ２０の側面２０ｂからその対向辺２０ｂに至る直線状に形成されるとともに、このサーミスタ２０の対向する一組の端面２０ａ間の略中央部に形成されている。そして、前記各電極層１２ａ，１２ｂ表面におけるはんだパターン２１の非形成部がワイヤボンディング領域２１ｂとされている。
【００３０】
次に、以上のように構成されたチップ型サーミスタ２０の製造方法について説明する。
まず、図５に示すように、サーミスタ板体１５の上下面の略全面に、電極層１６を形成した後、これら各電極層１６表面に、一方向に延在するはんだパターン１７を、当該一方向に直交する方向に所定の間隙を介して複数形成する。ここで、各電極層１６表面に形成された各はんだパターン１７の、電極層１６表面に沿った配設位置は、図５（ｂ）に示すように同一とされている。
【００３１】
その後、電極層１６表面におけるはんだパターン１７の非形成部を、はんだパターン１７に平行する方向に切断（切断線Ｙ１）し、チップ型サーミスタ２０の端面２０ａを形成するとともに、切断線Ｙ１と直交する方向に切断（切断線Ｙ２）し、チップ型サーミスタ２０の側面２０ｂを形成する。これにより、図４に示すチップ型サーミスタ２０が形成される。
なお、形成するチップ型サーミスタ２０の抵抗特性を仕様の抵抗特性に適合させる調整は、切断線Ｙ１が延在する方向における、切断線Ｙ２同士の間隔を変更調整することにより行う。
【００３２】
次に、前述のように形成されたチップ型サーミスタ２０は、前記第一実施形態と同様にして、サブマウント５０上に実装され、上面電極層１２ａ表面のワイヤボンディング領域２１ｂを、ワイヤボンディングによる金線を介して、サブマウント５０上における他の電極パッド等に電気的に接続した後、サブマウント５０を介して電子機器に実装される。
【００３３】
以上説明したように、本第二実施形態によるチップ型サーミスタ及びその製造方法によれば、切断線Ｙ１の位置がはんだパターン１７を回避しているので、得られたチップ型サーミスタ２０のはんだパターン２１にバリが発生することを回避することができるとともに、チップ型サーミスタ２０が具備するはんだパターン２１の体積量の更なる高精度化を図ることができる。
【００３４】
なお、本発明の技術的範囲は前記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００３５】
【発明の効果】
以上の説明から明らかなように、本発明に係るチップ型サーミスタ及びその製造方法によれば、製造上の不具合を生じさせることなくこのサーミスタの実装工数の低減を確実に図ることができ、さらに、チップ型サーミスタの抵抗特性を調整することによる、このサーミスタが具備するはんだパターンの体積量の変動発生を確実に排除することができるので、このサーミスタの実装不良発生を確実に抑制することができる。
【図面の簡単な説明】
【図１】本発明に係る第一実施形態において、チップ型サーミスタを示す側面図及び平面図である。
【図２】本発明に係る第一実施形態において、サーミスタ板体を切断しチップ型サーミスタを形成する際の切断位置を示す平面図及び側面図である。
【図３】本発明に係る一実施形態において、チップ型サーミスタをサブマウント上に実装する工程を示す概略図である。
【図４】本発明に係る第二実施形態において、チップ型サーミスタを示す側面図及び平面図である。
【図５】本発明に係る第二実施形態において、サーミスタ板体を切断しチップ型サーミスタを形成する際の切断位置を示す平面図及び側面図である。
【符号の説明】
１０，２０チップ型サーミスタ
１０ａ，２０ａチップ型サーミスタの端面
１０ｂ，２０ｂチップ型サーミスタの側面
１１サーミスタ素体
１１ａサーミスタ素体の上面
１１ｂサーミスタ素体の下面
１２ａ上面電極層
１２ｂ下面電極層
１３，２１はんだパターン
１３ｂ，２１ｂワイヤボンディング領域
１５サーミスタ板体

Claims

サーミスタ素体の上下面に電極層が形成されたチップ型サーミスタであって、
前記電極層の表面に各々、ワイヤボンディング領域を回避して同一形状のはんだパターンが形成されていることを特徴とするチップ型サーミスタ。
請求項１記載のチップ型サーミスタにおいて、
前記はんだパターンは、前記サーミスタ素体の上下面における一辺からその対向辺に至るストライプ状であることを特徴とするチップ型サーミスタ。
請求項１または２に記載のチップ型サーミスタにおいて、
前記ワイヤボンディング領域は、５０μｍ四方以上であることを特徴とするチップ型サーミスタ。
サーミスタ材料からなるサーミスタ板体の上下面に電極層を形成する電極層形成工程と、
前記サーミスタ板体を格子状に切断し、直方体状のチップ型サーミスタを形成する切断工程とを有するチップ型サーミスタの製造方法であって、
前記電極層形成工程後、前記各電極層表面に各々、一定の間隔をあけて一定の幅を有する複数のストライプ状のはんだパターンを形成するはんだパターン形成工程を有し、
前記切断工程は、前記はんだパターンを直交する方向及び平行する方向に切断することを特徴とするチップ型サーミスタ。