JP2004532459A - Ｉｃ間のリンク上の順方向誤り訂正（ｆｅｃ） - Google Patents

Abstract

２つのＩＣ間のリンクにより送信するための信号を生成するのに適している装置。該装置は、送信するペイロード・データを含む入力信号を受信し、順方向誤り訂正データを入手するために入力信号のペイロード・データを処理する。入力信号で受信したペイロード・データおよび生成した順方向誤り訂正データを含む出力信号が生成される。出力信号は、２つのＩＣ間のリンクにより送信するために解放される。２つのＩＣ間の上記リンクは、例えば、同じ回路パック上のバックプレーンまたは２つのＩＣ間のリンクを含むことができる。本発明は、電気信号を運ぶのに適している導電媒体により運ばれた信号の順方向誤り訂正データの使用方法も提供する。

Description

【技術分野】
【０００１】
本発明は、概して、高速転送ネットワークに関し、特に高い伝送速度でのビット誤り率を低減するために、誤り訂正技術を使用するバックプレーン上および同じ回路パック上ＩＣ間での信号の送信に関する。
【背景技術】
【０００２】
約１００Ｍｂ／秒というデータ転送の比較的遅い速度においては、回路パック上またはバックプレーン上での２つの異なるＩＣ間の誤り率は、一般的に測定することができない。すなわち、誤り率はゼロに近い。バックプレーン上およびＩＣ間のデータ転送速度が２．５Ｇｂ／秒およびそれ以上に増大すると、伝送誤りを起こす可能性も増大する。これらの誤りは、シンボル間妨害、減衰、ＩＣ上のリンク間のカップリング、ＩＣのデジタル・セクションからアナログ・セクションへのノイズ結合、ＩＣ内の同時切換ノイズ、コネクタまたはバックプレーン内での信号ひずみ、処理ひずみ等のような影響によるものである。従って、誤り率を十分低くすることが困難になる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、この業界においては、バックプレーン上およびＩＣ間の高い伝送速度の場合のビット誤り率を低減する必要がある。
【課題を解決するための手段】
【０００４】
広い態様によれば、本発明は、２つのＩＣ（集積回路）間のリンクにより送られる信号の順方向誤り訂正データの使用方法を提供する。本発明を制限するものではないある例の場合には、２つのＩＣ間のリンクは同じ回路パック上の２つのＩＣ間に存在する。別の言い方をすれば、２つのＩＣ間のリンクは、バックプレーンを含む。
【０００５】
特定の例の場合には、２つのＩＣ間のリンクは、電気信号を伝搬するのに適している媒体である。
【０００６】
もう１つの広い態様によれば、本発明は、２つのＩＣ間のリンクにより送信するための信号を生成するための方法を提供する。入力信号が受信されるが、この入力信号は、２つのＩＣ間のリンクにより送信されるペイロード・データを含む。入力信号のデータは、少なくとも一部は入力信号のペイロード・データに基づいて順方向誤り訂正データを入手するために処理される。次に、入力信号で受信したペイロード・データおよび順方向誤り訂正データを含む出力信号が生成され、２つのＩＣ間のリンクにより送信するために解放される。
【０００７】
特定の例の場合には、２つのＩＣ間のリンクは、同じ回路パック上にバックプレーンまたは２つのＩＣ間のリンクを含むことができる。
もう１つの広い態様によれば、本発明は、上記方法を実施するための装置を提供する。
【０００８】
もう１つの広い態様によれば、本発明は、２つのＩＣ間のリンクにより送られる信号を提供する。この信号は一連のフレームを含み、各フレームは複数のシーケンシャルなブロックを含み、各ブロックはペイロード・データおよびオーバーヘッド情報を運ぶのに適している複合データ構造を特徴とする。複合データ構造は、一組のＮ個の一次データ構造をビット多重化することにより入手される。各一次データ構造は第１の部分と第２の部分を含み、第１の部分はペイロード・データを含み、第２の部分は第１の部分のデータ要素から入手した順方向誤り訂正データを含む。
【０００９】
本発明を制限するためのものではない特定の例の場合には、信号速度は約２．５Ｇｂ／秒であり、一連のフレームを含み、各フレームは１つのフレーム・パターンおよび６６のシーケンシャルなブロックを含む。各ブロックは複合データ構造を特徴とし、複合データ構造は、一組の４つの一次データ構造をビット多重化することにより入手される。すなわち、Ｎ＝４である。当業者であれば、Ｎは０より大きい複数の負でない整数値をとることができることを容易に理解することができる。本発明を制限するためのものではない例の場合には、Ｎは｛１，２，３，．．．，１４，１５，１６｝からなる一組の中から選択される。各一次データ構造は約１１７６ビットを含み、各一次データ構造の第１の１１６４ビットの少なくとも一部はペイロード・データを含み、１２ビットは順方向誤り訂正を含む。
【００１０】
所定のブロックに対する順方向誤り訂正データを入手するために、所定のブロックのペイロード・データに任意の適当なコード化を適用することができることを容易に理解することができる。本発明を制限するためのものではないこの特定の例の場合には、所定の一次データ構造の順方向誤り訂正データは、所定の一次データ構造のペイロード・データの少なくとも一部に対してＢＣＨ−１コード化を適用することにより入手される。当業者であれば、ＢＣＨ−１コード化以外の方法も本発明の精神から逸脱することなしに、ＦＥＣに関連して使用することができることを容易に理解することができる。
【００１１】
もう１つの広い態様によれば、本発明は、２つのＩＣ間のリンクにより送信するための上記信号を生成するための方法および装置を提供する。２つのＩＣ間のリンクは、同じ回路パック上にバックプレーンまたは２つのＩＣ間のリンクを含むことができる。
【００１２】
もう１つの広い態様によれば、本発明は、上記タイプの信号を処理するのに適しているＩＣを提供する。信号の処理は、信号生成および信号情報抽出を含むがこれらに限定されない複数の信号処理機能を含む。
【００１３】
添付の図面を参照しながら本発明の特定の実施形態の下記の説明を読めば、当業者であれば、本発明の他の態様および機能を理解することができる。
【００１４】
図面の本発明の実施形態は例示としてのものに過ぎない。説明および図面は、理解してもらうためのものであり、また理解を助けるためのものであり、本発明の制限を定義するためのものでないことをハッキリと理解されたい。
【発明を実施するための最良の形態】
【００１５】
上記特定の実施例は、２つのＩＣ間のリンクにより信号を交換するための装置に関するもので、上記リンクは電気信号を伝搬することができる。
【００１６】
図１は、２つのＩＣ１１２間のリンクにより信号を送信するのに適している装置１００である。本発明を制限するためのものではない実施例の場合には、２つのＩＣ１１２間のリンクは、バックプレーン部分を含む。別の言い方をすれば、リンク１１２は、同じ回路パック上の２つのＩＣ間のリンクである。すでに説明したように、装置１００は、入力１１４、出力１１６、処理ユニット１０２、および送信インタフェース１１０を備える。
【００１７】
入力１１４は、１つまたはそれ以上の機能処理ユニットからペイロード・データを受信するためのものである。ペイロード・データのフォーマットは、任意の適当なフォーマットでよい。機能処理ユニットは、装置１００と同じ物理構造上、または異なる物理構造上に常駐することができる。本発明を制限するためのものではない例の場合には、物理構造は、ＡＳＩＣ（特定用途向け集積回路）のような電子回路である。データが発生する特定の機能処理ユニットは、本発明の一部を形成するものではないので説明は省略する。
【００１８】
処理ユニット１０２は、関連する順方向誤り訂正データを入手するために、入力１１４のところで受信した入力信号のペイロード・データを処理する。次に、処理ユニットは、ペイロード・データおよび生成した順方向誤り訂正データを含む出力信号を生成する。
【００１９】
インタフェース１１０は、処理ユニット１０２が生成した出力信号を受信し、２つのＩＣ１１２間のリンクにより出力信号を送信するために任意の必要な処理を行う。この動作は、例えば、並列バスから直列ビット・ストリームへの多重化を含むことができる。
【００２０】
ここで、図２を参照しながら、特定の実施例により処理ユニット１０２の機能について説明する。
【００２１】
図２に示す特定の実施例の場合には、処理ユニット１０２は、一組のＮ個の順方向誤り訂正（ＦＥＣ）計算ユニット２００，２０２，２０４，２０６、ビット・マルチプレクサ２０８、およびフレーム生成ユニット２１０を含む。
【００２２】
典型的な相互作用の場合には、ペイロードを含む信号は、入力１１４から処理ユニット１０２により受信される。当業者であれば、本発明の精神から逸脱することなしに、異なるタイプのペイロード・データをポート１１４から受信することができることを容易に理解することができる。
【００２３】
ペイロード・データは、Ｎ個のチャネルまたは１つのチャネルから構成することができる。この特定の例は、入力信号がＮ個のチャネルからなる場合を考察する。Ｎ個の各チャネルは、各ＦＥＣ計算ユニット２００，２０２，２０４，２０６用のものである。各ＦＥＣ計算ユニットのところでは、順方向誤り訂正データがペイロード・データに基づいて計算される。ここでは、多くの異なるＦＥＣスキームを使用することができる。この特定の実施例の場合には、ＦＥＣスキームは、一次２進ＢＣＨコードである。都合のよいことに、このＦＥＣスキームを使用すれば、受信機のところのＦＥＣデコーダは、各一次データ構造毎に１までの誤りを訂正することができる。各ＦＥＣ計算ユニットは、次に、一次データ構造を生成する。各一次データ構造は第１の部分と第２の部分を含み、第１の部分はペイロード・データを含み、第２の部分は第１の部分のデータ要素から入手した順方向誤り訂正データを含む。図３は、一次データ構造の特定の実施例を示す。図３の特定の実施例の場合には、各一次データ構造は１１７６ビットを含む。一次データ構造３００においては、ペイロード・データ３０２がビット１〜１１６４を占拠し、順方向誤り訂正データ３０４が１２ビット、すなわち、ビット１１６５〜１１７６を占拠する。
【００２４】
このようにして、一組のＮ個のＦＥＣ計算ユニットにより一組のＮ個の一次データ構造が生成される。他の実施例の場合には、同じチャネル上の入力１１４のところで受信したペイロード・データのＮ個のシーケンシャルな部分により、Ｎ個の一次データ構造を直列に生成することができる。この他の実施例の場合には、１つのＦＥＣ計算ユニットを使用することができる。次に、Ｎ個の一次データ構造をビット・マルチプレクサ２０８に送信することができる。
【００２５】
ビット・マルチプレクサ２０８は、複合データ構造を生成するために、一組のＮ個の一次データ構造をビット多重化する。図４は、一次データ構造の特定の実施例である。図４の複合データ構造４０８は、一次データ構造３００にフォーマットが似ている一組のＮ＝４一次データ構造４００，４０２，４０４および４０６をビット多重化することにより入手できる。当業者であれば、Ｎは０より大きい複数の負でない整数値をとることができることを容易に理解することができる。本発明を制限するためのものではない実施例の場合には、Ｎは、｛１，２，３，．．．，１４，１５，１６｝からなる組から選択される。図に示すように、複合データ構造は、ペイロード・データおよび順方向誤り訂正データを含む。より詳細に説明すると、複合データ構造は、５８２バイト（５８２個の８ビット語）のペイロード・データと、６バイトの順方向誤り訂正データ４１４を含む。ビット・マルチプレクサが、一次データ構造を多重化する方法は、実施により種々様々に変化する。
【００２６】
下記の表は、ビット多重化マッピングの本発明を制限するためのものではない特定の実施例を示す。
【００２７】
【表１】

上記表に基づいて、図４で要素４１０として識別された語＃１は、一次データ構造４００，４０２，４０４および４０６のビット＃１および＃２からなり、一方、図４の要素４１２として識別された語＃２は、同じ一次データ構造のビット＃３および＃４からなる。都合のよいことに、ビット多重化を行うことにより、ビット誤りのバーストを、インタリーブされた一次データ構造で広げることができ、そのため、所定の一次データ構造が１ビットの誤りしか含まないという可能性が増大する。
【００２８】
複合データ構造は、次に、フレーム生成ユニット２１０に送られる。フレーム生成ユニット２１０は、少なくとも一部はビット・マルチプレクサ２０８から受信した複合データ構造に基づいて一連のフレームを生成する。各フレームは１つのフレーム・パターンおよび複数のシーケンシャルなブロックを含み、各ブロックは複合データ構造を特徴とする。各Ｋ個のブロックに対する、フレーム境界を識別するフレーム・パターンが追加される。フレーム・パターンのフォーマットは、任意の適当なフォーマットでよい。
【００２９】
図５は、順方向誤り訂正を行うデジタル信号フレーム・フォーマットの特定の例である。フレーム５００は、６６個の複合データ構造ブロック５１０およびフレーム・パターン５１２を含む。フレーム５００内の各ブロック５１０は、図４に示すタイプの複合データ構造を特徴とする。各フレームの先頭のところには、フレーム・パターンが付いていて、参照番号５１２でそれを示す。別の方法としては、本発明の精神から逸脱することなしに、フレーム・パターンをフレーム内の任意のところに置くことができることを容易に理解することができる。フレーム・パターン５１２は、７２バイトを占拠する、フレーム境界を識別するために使用される固定のパターンである。フレーム生成ユニットが生成したフレームは、次に、送信インタフェース１１０に送られる。
【００３０】
送信インタフェース１１０は、２つのＩＣ１１２間のリンクにより送信するための出力１１６のところで一連のフレームを含む信号を解放する。各フレームは複数のシーケンシャルなブロックを含み、各ブロックは、ペイロード・データおよびオーバーヘッド情報を送るのに適している複合データ構造を特徴とする。複合データ構造は、一組のＮ個の一次データ構造をビット多重化することにより入手される。各一次データ構造は第１の部分と第２の部分を持つ。一次データの第１の部分はペイロード・データを含み、第２の部分は第１の部分のデータ要素から入手した順方向誤り訂正データを含む。
【００３１】
特定の実施例の場合には、２つのＩＣ１１２間のリンクによりフレーム５００を運ぶ信号は、約２．５Ｇｂ／秒の速度を持つ。約２．５Ｇｂ／秒という表現は、約２Ｇｂ／秒と約３Ｇｂ／秒間、約２．４Ｇｂ／秒と約２．８Ｇｂ／秒間、および約２．５Ｇｂ／秒と約２．７Ｇｂ／秒間の範囲内の回線速度を含むために使用することができる。この例の場合には、送信された信号の各フレームは、約１２５μｓの持続時間を持つ。
【００３２】
図６は、２つのＩＣ１１２間のリンクから信号を受信するのに適している装置６００である。図に示すように、装置６００は、入力６１６、出力６１４、処理ユニット６０２、および受信インタフェース６１０を備える。
【００３３】
受信インタフェース６１０は、２つのＩＣ１１２間のリンクからの信号を受信し、処理ユニット６０２に出力信号を送信するために必要な任意の処理を行う。受信信号は、約２．５Ｇｂ／秒の速度を持ち、一連のフレームを含む。受信インタフェース６１０は、２つのＩＣ１１２間のリンク上の信号と、処理ユニット６０２が受信する信号との間で必要な任意の変換を行う。特定の実施例の場合には、受信インタフェース６１０は、信号に対して図１の送信インタフェース１１０が行ったのと逆の処理動作を行う。本発明を制限するためのものではない例の場合には、受信インタフェース１１０は、アナログ電圧レベルを２進数の１または０に変換するための増幅、等化、判断回路、およびクロック再生回路等を含む。
【００３４】
処理ユニット６０２は、１つまたはそれ以上の機能処理ユニットに送信するペイロード・データを抽出するために、受信インタフェース１１０から受信した信号を処理する。出力６１４は、１つまたはそれ以上の機能処理ユニットに、処理ユニット６０２が抽出したペイロード・データを送信するためのものである。
【００３５】
ここで、図７を参照しながら特定の実施例により、処理ユニット６０２の機能について説明する。
【００３６】
図７に示す特定の実施例の場合には、処理ユニット６０２は、一組のＮ個の順方向誤り訂正（ＦＥＣ）処理ユニット７００，７０２，７０４，７０６、ビット・デマルチプレクサ７０８、およびフレーム抽出ユニット７１０を含む。
【００３７】
フレーム抽出ユニット７１０は、図５のタイプのフレームを含む信号を受信するのに適している。フレーム抽出ユニット７１０は、フレーム境界およびブロック境界を決定するためにフレーム・パターン上にロックインする。各ブロックは、複合データ構造を特徴とする。フレーム・パターンは、次に、フレームから除去され、ブロックは、ビット・デマルチプレクサ７０８に送られる。
【００３８】
ビット・デマルチプレクサ７０８は、各複合データ構造に対して、Ｎ個の一次データ構造を入手するために、図２のビット・マルチプレクサ２０８が行った多重化動作の逆を行う。
【００３９】
図の特定の例の場合には、図４のタイプの複合データ構造は、一次データ構造３００にフォーマットが似ている一組のＮ＝４一次データ構造にビット・デマルチプレクスされる。当業者であれば、Ｎが、ゼロより大きい複数の負でない整数値をとることができることを容易に理解することができる。本発明を制限するためのものではない例の場合には、Ｎは、｛１，２，３，．．．，１４，１５，１６｝からなる一組から選択される。各一次データ構造は第１の部分と第２の部分を含み、第１の部分はペイロード・データを含み、第２の部分は第１の部分のデータ要素から入手した順方向誤り訂正データを含む。Ｎ個の各一次データ構造は、次に、各順方向誤り訂正（ＦＥＣ）処理ユニットに送られる。この特定の例は、ペイロード・データがＮ個のチャネルに関連している場合を考察する。Ｎ個の一次データ構造が、同じチャネルからのデータを含む他の実施例の場合には、１つのＦＥＣ処理ユニットを使用することができ、Ｎ個の一次データ構造は同じＦＥＣ処理ユニットに送られる。
【００４０】
ＦＥＣ処理ユニット７００，７０２，７０４，７０６は、各一次データ構造を受信する。各ＦＥＣ処理ユニットは、一次データ構造のＦＥＣ部分を復号し、ペイロード・データ部分に対して任意の必要な訂正を行う。ＦＥＣ処理ユニットが行った特定のＦＥＣ復号機能は、ＦＥＣ計算ユニット２００，２０２，２０４および２０６が使用するＦＥＣコード化により異なる。都合のよいことに、２つのＩＣ間のリンク上のＦＥＣを使用すると、同じ回路パック上のバックプレーンまたは２つのＩＣ間を通して信号を送信する際に、ビット誤り率（ＢＥＲ）を低減することができる。ＦＥＣ処理ユニット７００，７０２，７０４，７０６は、次に、ペイロード・データを含む信号を出力６１４に解放する。当業者であれば、本発明の精神から逸脱することなしに、出力６１４のところで異なるタイプのペイロード・データを送ることができることを容易に理解することができる。
【００４１】
図５のところで説明したタイプの信号を生成し、受信するための上記装置１００，６００は、図８に示すように、マイクロプロセッサ８０２およびメモリ８０３を含むデバイス上で実施することができる。マイクロプロセッサ８０２は、本明細書で説明し、図面に示す機能ブロックを実施するために、プログラム要素８０６を実行することができる。別の方法としては、上記装置１００，６００は、電気／電子構成要素が、本明細書に記載し、図面に示す機能ブロックを実施する専用のハードウェア・プラットフォーム上で実施することができる。
【００４２】
装置１００は、専用チップ内に埋め込まれた集積回路の一部を形成することもできるし、またはＩＣの一部を形成することもできる。
【００４３】
個々の処理ユニットにより実施された形で、図１および図６を参照しながら、受信および送信機能を説明してきたが、送信および受信機能の両方を含む同じ処理ユニットが、本発明の範囲内に入ることは容易に理解することができる。
【００４４】
いくつかの好適な実施形態を参照しながら本発明をかなり詳細に説明してきたが、本発明の精神から逸脱することなしに、種々の変更および改善を行うことができる。それ故、本発明の範囲は、添付の特許請求の範囲およびその等価物によってだけ制限される。
【図面の簡単な説明】
【００４５】
【図１】本発明の特定の実施例により構成した信号を発生するための特定の装置例である。
【図２】図１の装置の処理ユニットの詳細なブロック図である。
【図３】本発明の特定の実施例よる一次データ構造である。
【図４】本発明の特定の実施例による複合データ構造である。
【図５】本発明の特定の実施例による順方向誤り訂正を供給するデジタル信号フレーム・フォーマットを特徴とする信号である。
【図６】本発明の特定の実施例により構成した信号から情報を抽出するための装置の特定の例である。
【図７】図６の装置の処理ユニットの詳細なブロック図である。
【図８】図１および図６の装置の特定の実施例のブロック図である。

Claims (22)

1. バックプレーンを通して送られる信号での順方向誤り訂正データの使用方法。
2. ２つのＩＣ（集積回路）間のリンクにより運ばれる信号での順方向誤り訂正データの使用方法。
3. 前記２つのＩＣは、同じ回路パック上に位置する、請求項２に記載の順方向誤り訂正データの使用方法。
4. ２つのＩＣ間のリンクにより送信するための信号を生成するのに適している装置であって、
   ａ）２つのＩＣ間のリンクにより送信されるペイロード・データを含む入力信号を受信するための入力と、
   ｂ）前記入力に結合していて、
   ｉ）少なくとも一部は前記入力信号の前記ペイロード・データに基づき順方向誤り訂正データを入手するための前記入力信号の前記ペイロード・データの処理と、
   ｉｉ）前記入力信号で受信した前記ペイロード・データと、ｉ）で生成した前記順方向誤り訂正データを含む出力信号の生成と
   のために動作することができる処理ユニットと、
   ｃ）２つのＩＣ間のリンクにより送信するために前記出力信号を解放するための出力とを備える装置。
5. ２つのＩＣ間の前記リンクが、バックプレーン部分を含む、請求項４に記載の装置。
6. 前記処理ユニットが、前記順方向誤り訂正データを入手するために、前記ペイロード・データにＢＣＨ−１コード化を行うために動作することができる、請求項４に記載の装置。
7. 前記処理ユニットは、さらに、
   ａ）各一次データ構造が第１の部分と第２の部分を含み、前記第１の部分がペイロード・データを含み、前記第２の部分が前記一次データ構造の前記第１の部分の前記ペイロード・データから入手した順方向誤り訂正データを含む場合に、Ｎ個の一次データ構造を生成するための前記入力信号の処理と、
   ｂ）複合データ構造を入手するための、ａ）で生成した前記Ｎ個の一次データ構造のビット多重化と、
   ｃ）少なくとも一部はｂ）で生成した複数の複合データ構造をグループ分けすることによるフレームの生成と、
   ｄ）少なくとも一部はｃ）で生成した前記フレームに基づく前記出力信号の生成と
   のために動作する、請求項４に記載の装置。
8. ２つのＩＣ間のリンクにより送信するための出力信号を生成するのに適している装置であって、
   ａ）２つのＩＣ間の前記リンクにより送信されるデータを含む入力信号を受信するための入力と、
   ｂ）出力信号を生成する目的で、前記入力信号を処理するために前記入力に結合している処理ユニットであって、前記データが一連のフレームに編成され、各フレームが複数のシーケンシャルなブロックを含み、各ブロックがペイロード・データとオーバーヘッド情報を運ぶのに適している複合データ構造を特徴とし、前記複合データ構造が一組のＮ個の一次データ構造をビット多重化することにより入手され、各一次データ構造が第１の部分と第２の部分を含み、前記第１の部分がペイロード・データを含み、前記第２の部分が前記第１の部分のデータ要素から入手した順方向誤り訂正データを含む処理ユニットと、
   ｃ）２つのＩＣ間のリンクにより送信する目的で前記出力信号を解放するための出力とを備える装置。
9. ２つのＩＣ間のリンクにより送信するための信号を生成するための方法であって、
   ａ）２つのＩＣ間のリンクにより送信するペイロード・データを含む入力信号を受信するステップと、
   ｂ）少なくとも一部は前記入力信号の前記ペイロード・データに基づいて順方向誤り訂正データを入手するために前記入力信号の前記データを処理するステップと、
   ｃ）前記入力信号の受信した前記ペイロード・データと前記順方向誤り訂正データを含む出力信号を生成するステップと、
   ｄ）２つのＩＣ間のリンクにより送信するために前記出力信号を解放するステップとを含む方法。
10. ２つのＩＣ間の前記リンクがバックプレーン部分を含む、請求項９に記載の方法。
11. 順方向誤り訂正データが、少なくとも一部は前記ペイロード・データにＢＣＨ−１コード化を適用することにより入手される、請求項９に記載の方法。
12. ａ）各一次データ構造が第１の部分と第２の部分を含み、前記第１の部分がペイロード・データを含み、前記第２の部分が前記一次データ構造の前記第１の部分の前記ペイロード・データから入手した順方向誤り訂正データを含む場合に、Ｎ個の一次データ構造を生成するために前記入力信号を処理するステップと、
    ｂ）ペイロード・データとオーバーヘッド情報を送るのに適している複合データ構造を入手するために、前記Ｎ個の一次データ構造をビット多重化するステップと、
    ｃ）少なくとも一部は複数の複合データ構造をグループ分けすることによりフレームを生成するステップと、
    ｄ）少なくとも一部はｃ）で生成した前記フレームに基づいて前記出力信号を生成するステップとをさらに含む、請求項９に記載の方法。
13. ２つのＩＣ間のリンクにより送信するための出力信号を生成するための方法であって、
    ａ）２つのＩＣ間の前記リンクにより送信されるデータを含む入力信号を受信するステップと、
    ｂ）出力信号を生成するために前記入力信号を処理するステップであって、前記データが一連のフレームに編成され、各フレームが複数のシーケンシャルなブロックを含み、各ブロックがペイロード・データとオーバーヘッド情報を運ぶのに適している複合データ構造を特徴とし、前記複合データ構造が、一組のＮ個の一次データ構造をビット多重化することにより入手され、各一次データ構造が第１の部分と第２の部分を含み、前記第１の部分がペイロード・データを含み、前記第２の部分が前記第１の部分のデータ要素から入手した順方向誤り訂正データを含むステップと、
    ｃ）２つのＩＣ間のリンクにより送信するために前記出力信号を解放するステップとを含む方法。
14. キャリヤ媒体を通して運ばれる信号であって、前記キャリヤ媒体が２つのＩＣ間のリンクを含み、前記信号が一連のフレームを含み、各フレームが複数のシーケンシャルなブロックを含み、各ブロックがペイロード・データおよびオーバーヘッド情報を運ぶのに適している複合データ構造を特徴とし、前記複合データ構造が、一組のＮ個の一次データ構造をビット多重化することにより入手され、各一次データ構造が第１の部分と第２の部分を含み、前記第１の部分がペイロード・データを含み、前記第２の部分が前記第１の部分のデータ要素から入手した順方向誤り訂正データを含む信号。
15. ２つのＩＣ間の前記リンクが同じ回路パック上の２つのＩＣ間に存在する、請求項１４に記載の信号。
16. ２つのＩＣ間の前記リンクがバックプレーン部分を含む、請求項１４に記載の信号。
17. Ｎが約４である、請求項１４に記載の信号。
18. 前記信号が約２．５Ｇｂ／秒の速度を持つ、請求項１４に記載の信号。
19. 各フレームが６６個のシーケンシャルなブロックとフレーム・パターンとを含む、請求項１４に記載の信号。
20. 各一次データ構造が約１１７６ビットを含む、請求項１９に記載の信号。
21. 各一次データ構造の第１の１１６４ビットの少なくとも一部がペイロード・データを含み、１２ビットが順方向誤り訂正データを含む、請求項２０に記載の信号。
22. 所定の一次データ構造の前記順方向誤り訂正データが、前記所定の一次データ構造の前記ペイロード・データの少なくとも一部にＢＣＨ−１コード化を適用することにより入手される、請求項１４に記載の信号。

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