JP2004525468A - 入力／出力能力を有するマルチスレッド内蔵プロセッサ - Google Patents
入力／出力能力を有するマルチスレッド内蔵プロセッサ Download PDFInfo
- Publication number
- JP2004525468A JP2004525468A JP2002586172A JP2002586172A JP2004525468A JP 2004525468 A JP2004525468 A JP 2004525468A JP 2002586172 A JP2002586172 A JP 2002586172A JP 2002586172 A JP2002586172 A JP 2002586172A JP 2004525468 A JP2004525468 A JP 2004525468A
- Authority
- JP
- Japan
- Prior art keywords
- thread
- processor core
- processor
- instruction
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 49
- 230000002093 peripheral effect Effects 0.000 claims abstract description 49
- 238000012545 processing Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 20
- 239000013598 vector Substances 0.000 claims description 15
- 238000012544 monitoring process Methods 0.000 claims description 13
- 230000006870 function Effects 0.000 claims description 12
- 230000007246 mechanism Effects 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 10
- 230000008859 change Effects 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 abstract description 7
- 238000005516 engineering process Methods 0.000 abstract description 3
- 230000001419 dependent effect Effects 0.000 abstract description 2
- 230000009977 dual effect Effects 0.000 abstract description 2
- 238000012360 testing method Methods 0.000 description 17
- 238000006073 displacement reaction Methods 0.000 description 11
- 238000004891 communication Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 241000238876 Acari Species 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 101150035983 str1 gene Proteins 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000005057 refrigeration Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
- G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3888—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple threads [SIMT] in parallel
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/20—Pc systems
- G05B2219/22—Pc multi processor system
- G05B2219/2214—Multicontrollers, multimicrocomputers, multiprocessing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Peptides Or Proteins (AREA)
- Control By Computers (AREA)
Abstract
【課題】外部システムに対するアナログ及びデジタル電気インタフェースを有するシングルチップ内蔵マイクロプロセッサを提供する。
【解決手段】外部システムに対するアナログ及びデジタル電気インタフェースを備えたシングルチップ内蔵マイクロプロセッサを有する内蔵プロセッサシステム。新しいプロセッサコアは、プロセッサスレッド状態及び他の構成要素へのアクセスをモニタ及び制御するための監視制御と共に、複数の独立式及び従属式同時スレッドのパイプライン化された実行を使用する。このパイプラインは、選択されたパイプライン段階の種類と二重及び三重ポートメモリ技術の使用とを通じてメモリ又は周辺機器アクセス上の争いを選択的に回避することにより、複数スレッドの同時実行を可能にする。単一のプロセッサコアは、単一又は複数スレッドの制御下で、様々な組合せの１つ又は複数のデータストリーム上の１つ又は複数のインストラクションストリームを実行する。
【選択図】図１
【解決手段】外部システムに対するアナログ及びデジタル電気インタフェースを備えたシングルチップ内蔵マイクロプロセッサを有する内蔵プロセッサシステム。新しいプロセッサコアは、プロセッサスレッド状態及び他の構成要素へのアクセスをモニタ及び制御するための監視制御と共に、複数の独立式及び従属式同時スレッドのパイプライン化された実行を使用する。このパイプラインは、選択されたパイプライン段階の種類と二重及び三重ポートメモリ技術の使用とを通じてメモリ又は周辺機器アクセス上の争いを選択的に回避することにより、複数スレッドの同時実行を可能にする。単一のプロセッサコアは、単一又は複数スレッドの制御下で、様々な組合せの１つ又は複数のデータストリーム上の１つ又は複数のインストラクションストリームを実行する。
【選択図】図１
Description
【技術分野】
【０００１】
本発明は、外部システムに対するアナログ及びデジタル電気インタフェースを有するシングルチップ内蔵マイクロプロセッサに関するものである。更に詳しくは、本発明は、プロセッサスレッド状態及び他の構成要素へのアクセスをモニタ及び制御するための監視制御と共に、複数の独立式又は従属式同時スレッドのパイプライン化した実行のための新しいプロセッサコアに関する。
【背景技術】
【０００２】
「マルチスレッド化」は、システムプログラムの異なる部分（スレッド）を同時に実行するマイクロプロセッサの能力を形成するものである。マルチスレッド化は、ソフトウエア又はハードウエアシステムで達成することができる。単一のプロセッサコアによるマルチスレッド化は、別々のスレッドがセグメント化された時間ウィンドウで実行されるようにプロセッサコアの実行時間を分割することにより、複数の同時のスレッドをパイプライン化することにより、又は、複数のプロセッサを並列に実行することにより達成することができる。マイクロプロセッサは、複数のデータセットに対する単一のインストラクション（ＳＩＭＤ）、及び複数のデータセットに対する複数のインストラクション（ＭＩＭＤ）を実行する能力を有することが好ましい。
【０００３】
内蔵プロセッサの分野は、内蔵プロセッサには、１）低い製造コスト、２）低電力消費量及び低い熱放散、３）厳密なリアルタイムでの多重タスクの実行、及び４）特殊目的周辺機器及び入力／出力周辺機器のチップ上の統合が必要とされるので、非内蔵プロセッサとは実質的に異なる。サーバ及びパーソナルコンピュータ用非内蔵プロセッサでは、処理電力及び処理能力が最大化され、コストが二次的な検討事項として見られる。非内蔵プロセッサにおいては、非内蔵プロセッサが公共電源と直接に接続され、作動中に消費された多量の熱を放散するための外部フィン、ファン、又は冷蔵システムを有するので、電力消費量は、内蔵プロセッサほど重要ではない。非内蔵システムは、一般的に、内蔵プロセッサよりも分散化されたアーキテクチャを有し、更に、様々な他の入力／出力装置、表示装置、及び記憶装置、及び、高速バックプレーン構造体、ローカルエリアネットワーク、及び通信設備を有するシステムに相互接続された中央プロセッサ又はプロセッサのクラスタを有する。非内蔵プロセッサチップの実装は、内蔵プロセッサよりもはるかに複雑であり、一般的に、内蔵プロセッサで通常使用される数十万個のトランジスタに代わって、何百万ものトランジスタが含まれる。
【０００４】
内蔵プロセッサの分野においては、複数の入力／出力インタフェース及び他の内蔵プログラムに使用されるマルチタスキングが一般的である。従来の内蔵プロセッサは、１つのインストラクション又はインストラクションのグループを構成する１つのタスクセグメントを実行する単一のプロセッサを有する。割り込みにより、複数の競合するアプリケーションタスクの全体に亘って利用可能なプロセッサ時間が割り当てられる。各々の新しいタスクは、割り当てられた時間セグメントで実行されるように作成されるので、最終タスクのアプリケーション状態、つまり「コンテキスト」が記憶される。従来のプロセッサシステムのリアルタイムプログラムは、本質的に設計し難く、そのようなシステムの連続的なコンテキストスワッピングに関する要件のために非効率的なものとなっている。
【０００５】
様々なマルチスレッド化プロセッサシステムがこれまで開発されている。フリン他に付与された米国特許第５，９０７，７０２号（１９９９年）において、一次側インストラクションキューの能動スレッドを実行することにより、かつ、その後の実行のために休止スレッドを二次側キューに保持する（１００％のコンテキスト記憶による）ことにより、マルチスレッド化プロセッサにおけるスレッドスイッチ待機時間を減少するためのシリアルスレッド実行システムが説明された。ロイ他に付与された米国特許第６，１３４，６５３号（２０００年）において、連続実行式プログラムスレッド間の素早いコンテキスト切り替えを可能にするために３組の汎用レジスタを有するプロセッサアーキテクチャが説明された。Ｃｈｕｎｇ他に付与された米国特許第５，４０４，４６９号（１９９５年）において、特定のスレッドからのインストラクション全体が、固定された所定のタイムスロットにおいて所定のタイムスロットから成る繰り返しパターンで実行されるように、プロセッサ内の多重機能ユニットが割り当てられる静的インターリーブ技術が説明された。キムラ他に付与された米国特許第５，５４６，５９３号（１９９６年）及び第６，１０５，１２７号（２０００年）において、任意のストリームで任意の時間に実行されるように各スレッドを選択かつ方向付けするために、並列ハードウエア実行ストリーム、及び、制御及び最適化ユニットを使用して複数のインストラクションストリームを同時に実行するためのプロセッサアーキテクチャが説明された。
【０００６】
クロケット他に付与された米国特許第４，６４６，２３６号（１９８７年）及びデービス他に付与された米国特許第５，３５７，６１７号（１９９４年）において、三段階パイプラインが説明された。更に、複数の非パイプライン化プロセッサの全体に亘る複数の同時プログラムスレッドの実行を計画するための様々な手法がこれまで提案されている。ウィルキンソン他に付与された米国特許第６，０９４，７１５号（２０００年）、ウィルキンソン他に付与された米国特許第５，９６６，５２８号（１９９９年）、ウィルキンソン他に付与された米国特許第５，８７８，２４１号（１９９９年）、ウィルキンソン他に付与された米国特許第５，８２８，８９４号（１９９８年）、ウィルキンソン他に付与された米国特許第５，７６１，５２３号（１９９８年）、及びウィルキンソン他に付与された米国特許第５，７５４，８７１号（１９９８年）は、「ＳＩＭＤ」、「ＭＩＭＤ」、又は「ＳＩＭＤ／ＭＩＭＤ」の組合せによる作動に対して設定可能なプロセッサのアレーを説明した。ダップ他に付与された米国特許第５，７３４，９２１号（１９９８年）は、並列アレープロセッサ、又は、「ＳＩＭＤ」、「ＭＩＭＤ」、又は結合「ＳＩＭＤ／ＭＩＭＤ」の作動モードで作動することができる複数のプロセッサを包含するそのようなプロセッサのマトリクスを説明した。
コーンに付与された米国特許第５，２７６，８４７号（１９９４年）によるメモリアドレス、及び、ミヤモト他に付与された米国特許第６，１０１，５６９号（２０００年）に示されているより一般的なシステムリソースについては、種々のハードウエアセマフォーが検討されている。
【０００７】
非内蔵マルチスレッドプロセッサの実行を監視及び制御するための様々な手法がこれまで提案されている。ラーセン他に付与された米国特許第５，８３５，７０５号（１９９８年）において、パフォーマンス・バッファ・オーバーフロー処理などの更なる行動を開始するためにスレッド当たりのイベントを計数し、計数結果に応答して割り込みを発生させる非パイプライン化マルチスレッドプロセッサシステムが説明されている。クリソス他に付与された米国特許第５，９２３，８７２号（１９９９年）及び第６，０００，０４４号（１９９９年）において、多段プロセッサパイプラインにおける詳細状態に関する情報及びインストラクションのサンプルを呈示するための種々のシステムが説明された。採取されたインストラクション当たりのそのような状態に関する情報のプロフィールは、内部プロフィールレジスタに記憶され、その後、割り込み状態又はソフトウエアポーリングに応答して分析されるというものであった。ドーイング他に付与された米国特許第６，０１８，７５９号（２０００年）及びフリン他に付与された米国特許第６，０５２，７０８号（２０００年）において、パフォーマンスモニタリング装置からの結果に基づいて、スレッドスイッチコントローラがプロセッサスレッドを切り替える非パイプライン化マルチスレッドプロセッサシステムが説明された。エマー他に付与された米国特許第６，０７３，１５９号（２０００年）において、同時マルチスレッド実行システム内の複数のスレッドから好ましいスレッドを選択するための技術が説明された。ボルケンハーゲン他に付与された米国特許第６，０７６，１５７号（２０００年）において、独立した実行が可能な種々のインストラクションから成る２つ又はそれ以上のスレッド間で切り替えるためのシステムが説明された。
【０００８】
【特許文献１】
米国特許第５，９０７，７０２号
【特許文献２】
米国特許第６，１３４，６５３号
【特許文献３】
米国特許第５，４０４，４６９号
【特許文献４】
米国特許第５，５４６，５９３号
【特許文献５】
米国特許第６，１０５，１２７号
【特許文献６】
米国特許第４，６４６，２３６号
【特許文献７】
米国特許第５，３５７，６１７号
【特許文献８】
米国特許第６，０９４，７１５号
【特許文献９】
米国特許第５，９６６，５２８号
【特許文献１０】
米国特許第５，８７８，２４１号
【特許文献１１】
米国特許第５，８２８，８９４号
【特許文献１２】
米国特許第５，７６１，５２３号
【特許文献１３】
米国特許第５，７５４，８７１号
【特許文献１４】
米国特許第５，７３４，９２１号
【特許文献１５】
米国特許第５，２７６，８４７号
【特許文献１６】
米国特許第６，１０１，５６９号
【特許文献１７】
米国特許第５，８３５，７０５号
【特許文献１８】
米国特許第５，９２３，８７２号
【特許文献１９】
米国特許第６，０００，０４４号
【特許文献２０】
米国特許第６，０１８，７５９号
【特許文献２１】
米国特許第６，０５２，７０８号
【特許文献２２】
米国特許第６，０７３，１５９号
【特許文献２３】
米国特許第６，０７６，１５７号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
内蔵マイクロプロセッサアプリケーションに対する効率的な作動をもたらす様々な異なるシステムがこれまで提案されているが、強化された作動能力を有するシステムに対する必要性が存在する。
【課題を解決するための手段】
【００１０】
本発明は、入力／出力アプリケーションのためのプログラム可能シングルチップ内蔵プロセッサシステムを提供する。本発明は、プロセッサコアが少なくとも２つの専用状態を有することができるような、多段プロセッサパイプラインにセグメント化された共通実行論理を共有する少なくとも４つの並列の独立アプリケーションスレッドによって作動可能なモジュール式マルチビットマルチスレッドプロセッサコアと、プロセッサコア内のインストラクションセットを実行するためのプロセッサコアと係合した論理機構と、プロセッサコアの状態を検査してプロセッサコアの作動を制御するための、プロセッサコアスレッドのうちの少なくとも１つによって制御された監視制御ユニットと、インストラクションセット及び関連データを記憶して実行するためのメモリと、プロセッサコアに出入りする入力／出力信号を伝送するための、プロセッサコアと係合した周辺アダプタとを含む。
【００１１】
周辺アダプタは、入力／出力信号を様々な処理機能を実行するアナログ及びデジタル周辺機器に、また、プロセッサコアに出入りするレジスタ値を監視制御ユニットに伝送するためのプロセッサコアと係合することができる。すなわち、周辺アダプタは、アナログ及びデジタル処理機能を制御することができる場合がある。
本システムは、プロセッサコア内部のメモリ及び外部メモリの両方をサポートすることが好ましい。外部メモリは、周辺アダプタを通じてアクセスされる。従って、メモリは、プロセッサコアコードを記憶及び実行するための内部メモリ及び周辺アダプタに係合した外部メモリで構成することができる。
【００１２】
本発明は、取り出し、復号化、読取り、アドレッシング、算術計算及びアドレス計算、ポートメモリ、分岐、及び書込みのサブインストラクションレベルのオペレーションの少なくとも１つに各マシンインストラクションを分割する最大８個までのプロセッサパイプライン段階をサポートすることが好ましい。複数のそのようなパイプラインは、共有メモリを有するシステム内で実行されるように構成することができる。
更に、プロセッサパイプラインは、インストラクション取出し論理段階、インストラクション復号化論理段階、マルチポートレジスタ読取り段階、アドレスモード論理段階、算術計算及びアドレス計算段階のための算術計算論理ユニット、マルチポートメモリ段階、分岐／待機論理段階、及びマルチポートレジスタ書込み段階のうちの少なくとも１つで構成されることが好ましい。
【００１３】
本発明は、システムスレッドのオペレーションを様々な方法で操作及び調整する。監視制御ユニットを使用するいかなるスレッドも、所定のプロセッサコアで個々のスレッドオペレーション又は専用状態を開始、停止、又は変更することができる。システムは、各スレッドがマシンインストラクションを実行して特定のデータセットを操作するように、複数のスレッドがマシンインストラクションを実行して単一のデータセットを操作することができるように、又は、スレッドのグループの任意の組合せが特定のデータセット及び別々のデータセットを同時に操作するように構成することができる。ハードウエアセマフォーベクトルを使用して、周辺アダプタを通した様々なシステム周辺機器へのアクセス、及びシステムメモリへのアクセスは、複数のスレッドオペレーション中にシステムスレッドのいずれかによって制御される。
【００１４】
すなわち、プロセッサコアは、共通の実行論理及びメモリを複製することによって２つのグループの独立したスレッドをサポートすることができる。更に、監視制御ユニットは、個々のマルチスレッドプロセッサのオペレーションを開始、停止、及び変更する目的で、マルチスレッドプロセッサコアのオペレーション状態を検査して解釈することができることが好ましい。監視制御ユニットは、別のスレッド処理を開始及び停止し、単一段階及び複数段階の制御オペレーションモードで状態情報を検査及び修正するように第１のスレッド処理によって作動可能とすることができる。システムは、更に、周辺アダプタ及びシステムメモリへのマルチスレッドアクセスを制御するための、監視制御ユニットと係合したハードウエアセマフォーベクトルを更に含むことができる。更に、監視制御ユニットは、プロセッサコアの周辺装置として構成することができる。
更に、監視制御ユニットは、好ましくは、入力／出力インストラクションを使用することによりプロセッサコアスレッドの各々によってアクセス及び制御することができる。制御用プロセッサコアスレッドは、好ましくは、プログラム可能であり、プロセッサコアスレッドのいずれかを含む。
【００１５】
制御用プロセッサコアスレッドは、複数インストラクション複数データ処理オペレーションがプロセッサコアスレッドによってサポート可能であるように、全体的なスレッド処理オペレーション方法を再設定することができる。更に、制御用プロセッサコアスレッドは、単一インストラクション複数データ処理オペレーションが上述のプロセッサコアスレッドによってサポート可能であるように、全体的なスレッド処理オペレーション方法を再設定することができる。最後に、制御用プロセッサコアスレッドは、単一インストラクション複数データ処理オペレーション、及び複数インストラクション複数データ処理オペレーションが任意の数の上述のプロセッサコアスレッドによって同時にサポート可能であるように、全体的なスレッド処理オペレーション方法を再設定することができる。
【００１６】
本発明は、特化されたマシンインストラクションセットをサポートすることが好ましい。特定のインストラクションは、単一バイト値の検出、及び各スレッドがそのスレッド番号を検出することを考慮したものである。インストラクションセットは、更に、上述のプロセッサコアの選択されたインストラクションセットの割り当てられていないビットフィールドに内蔵されたビットパターンを識別する段階をサポートすることができる。換言すると、システムは、プロセッサコアのインストラクションセットの割り当てられていないビットフィールドに内蔵されたビットパターンを識別する段階で更に構成することができる。
【００１７】
本システムは、更に、特定のワードデータ形式を検出するための、上述のインストラクションセットに実装される条件コード機構を含むことができる。更に、ワードの最下位バイトの値が０から２５５の特定の範囲内であることを条件コードによって検出することができる。同様に、インストラクションセットは、各スレッドがそのスレッドアイデンティティを判断することを可能にするプロセッサインストラクションを含むことができる。
ここで、本発明の実施形態を添付図面を参照しながら説明する。
【発明を実施するための最良の形態】
【００１８】
本発明は、プロセッサパイプライン内のマルチスレッドの実行をサンプリング、監視、及び制御するためのプラットフォームを提供する。本発明は、より一般的なシステムリソースを得るために競合する複数の同時スレッドのオペレーションを方向付け及び制限するための強力な機構を提供する。
従来技術による内蔵プロセッサシステムとは対照的に、本発明は、単一プロセッサ／機能的制御ユニットを伴うパイプラインアーキテクチャを使用し、インストラクションは、それを実行するのに複数のプロセッササイクルを必要とし、個々のストリームからの１つのインストラクションは、一般的に各プロセッササイクルで実行される。従来技術によるシステムと異なり、本発明は、特化されたハードウエア及びメモリレジスタを通じてではなく、パイプラインプロセッサスレッドのいずれかを通じて行われるパイプラインプロセッサ内の複数のスレッドの実行をサンプリング、監視、及び制御するための単純なプラットフォームを提供する。また、この監視制御機能は、メモリ、レジスタ、及び周辺装置を含む一組のプログラム定義リソースへのアクセスを制御するためのハードウエアセマフォー機構を組み込むことができる。
【００１９】
複数のスレッドは、パイプラインアーキテクチャ及び共有プロセッサ論理を使用して並列に実行される。パイプラインアーキテクチャを使用することにより、取り出し、復号化、処理、メモリ及び周辺装置へのアクセス、及びマシンインストラクションの記憶という段階が分離され、並列のスレッドが千鳥状にパイプライン内に導入される。パイプライン作動中はいつでも、それぞれの別々のスレッドマシンインストラクションは、プロセッサのサイクル内で「ｎ」個のそのようなスレッドの論理オペレーションが同時に処理されるように、パイプライン内で異なる段階にある。本発明の好ましい実施形態では、８個のクロックサイクルによって単一のマシンインストラクションを処理することができるが（２ワードインストラクションでは１６個）、本発明の効率は、８つのスレッドで更なる処理能力をもたらす。平均すると、１つの完全なマシンインストラクションは、アクティブスレッドの１つのクロックサイクルで完了される。本発明は、非内蔵マイクロプロセッサにある数千万個のトランジスタに代わって、１０万個よりも少ないトランジスタを使用して大幅な処理利得及び監視機能をもたらす。
【００２０】
図１を参照すると、シングルチップ内蔵プロセッサ１０は、中央８スレッドプロセッサコア１２、バッファ付き出力装置１６を有するクロック入力装置１４、主ＲＡＭ１８として図示された様々な内部メモリ構成要素、監視制御ユニット（ＳＣＵ）２０、周辺アダプタ２２、周辺インタフェース装置２４、外部メモリインタフェース２６、及び試験ポート２８を含む入力／出力能力を有する。本システムは、通信アプリケーション用の内蔵装置制御ユニットとしてＲＦトランシーバ３２に接続されたベースバンドプロセッサユニット（ＢＢＵ）３０などの様々な内蔵入力／出力アプリケーションに対して使用される。
【００２１】
図１に示すように、本システムは、アプリケーション専用集積回路（ＡＳＩＣ）として実行される時、プロセッサ１０と特定されるボックス内に含められている。プロセッサ１０内の中央構成要素は、マルチスレッドプロセッサコア１２であり、本発明の１つの好ましい実施形態において、８個の同時プログラムスレッドを実行することができる８段階パイプラインとして図示されている。プロセッサ１０内の全ての要素は、基本タイミング信号をクリスタル３４から受信するマスタクロック１４と同期化されている。マスタクロック１４は、システム構成要素を同期化するために内部的に使用され、潜在的なクロック出力装置１６として別のシステムに対して外部的にバッファに入れられる。内蔵プロセッサ１０と協働するシステムが異なるクロック速度を有するように、第２のクロック入力をバッファ付き出力装置１６に供給することができる。
【００２２】
プロセッサコア１２に接続されているのは、様々な種類のメモリである。８組の８ワードを含む３ポートレジスタＲＡＭモジュール３６は、８個のプロセッサスレッドの各々についてレジスタＲ０からＲ７に対して使用される。ブートＲＯＭメモリ３８は、システムブート画像及びＲＦトランシーバ３２アプリケーション用コード表などの様々なアプリケーション専用の表を含む幾つかの不揮発性プログラム及びデータを記憶することができる。本システムが起動された時、ブートＲＯＭ３８画像が主ＲＡＭ１８にコピーされて実行される。一時的な変数や他の変更可能なパラメータ及びシステムデータも、主ＲＡＭ１８に記憶されている。主ＲＡＭ１８は、２ポートフォーマット構造を有することができる。更なるメモリが必要とされる場合、入力／出力インストラクションを使用して周辺アダプタ２２を通じて外部メモリ４２にアクセスすることができる。
【００２３】
監視制御ユニット（ＳＣＵ）２０は、周辺アダプタ２２を通じてプロセッサコア１２と内部的に協働する専用周辺装置として構成することができる。プロセッサコア１２内の「制御用」スレッドは、周辺アダプタ２２によって監視制御ユニット２０にアクセスする入力／出力インストラクションを出す。スレッドのいずれも、制御用スレッドとして機能することができる。監視制御ユニット２０は、監視制御ユニット２０が監視制御機能を実行する時、プロセッサコア１２の様々な要素にアクセスする。監視制御ユニット２０は、１）各スレッドプロセッサの実行／停止制御、２）各スレッドプロセッサの専用状態への読取／書込のためのアクセス、３）Ｉ／Ｏロックアップ、タイトループなどの異常状態の検出、４）重要リソースのセマフォーベースの管理、及び、５）１６ビットタイマ機能を含む、プロセッサイベント又はシーケンスを計時するためのマスタクロック１４への参照による様々な監視制御機能をサポートする。通常の処理中は、監視制御ユニット２０は、スレッド処理に影響を及ぼすことなく、状態情報をプロセッサパイプラインから読み取る。監視制御ユニット２０は、制御スレッドによって指示された時にのみ、所定のスレッドに対するプログラムの実行に割り込むか又はそれを再指示することになる。
【００２４】
監視制御ユニット２０は、１６ビットセマフォーベクトルを通じてシステムリソースへのアクセスを管理する。セマフォーの各ビットにより、メモリ位置又は範囲、又は、周辺装置アドレス、一式の周辺装置又は周辺装置のグループなどのシステムリソースへのアクセスが管理される。各ビットの意味は、ＲＯＭ３８画像内に設定された定数でプログラマによって定義される。ＲＯＭ３８は、「ＦＬＡＳＨ」型とすることができ、又は、ＲＯＭ３８は、外部メモリからこの情報にアクセスすることができ、従って、セマフォーベクトルのビットの意味をアプリケーションによって変えることができる。スレッドは、対応するビットを「１」に設定することによって所定のシステムリソースを保持する。スレッドがシステムリソースの使用を完了すると、対応するビットを「０」に戻す。セマフォービットは、図５に示す「アップベクトル」レジスタ１０９及び「ダウンベクトル」レジスタ１１０を使用して設定及びクリアされる。
【００２５】
周辺アダプタ２２は、様々な一般的な入力／出力インタフェース装置２４にアクセスし、一般的な入力／出力インタフェース装置２４には、汎用シリアルインタフェース、汎用パラレルデジタル入力／出力インタフェース、アナログ／デジタル変換器、デジタル／アナログ変換器、専用ベースバンドユニット（ＢＢＵ）３０、及び試験ポート２８を挙げることができる。ベースバンドユニット３０は、制御信号及び生シリアルデータがＲＦトランシーバ３２に、又はＲＦトランシーバ３２から伝えられる通信アプリケーションに使用される。ベースバンドユニット３０は、これらの通信を同期化し、ストリーム（ＲＦトランシーバ３２に出入りする）をシリアルからパラレルフォーマット（プロセッサコア１２によって使用される）に変換する。試験ポート２８は、開発及び製造時の試験に使用される。試験ポート２８は、監視制御ユニット２０を使用するスレッドの開始及び停止などの様々な試験機能を実行するプロセッサコア１２上で実行されるプログラムスレッドによってサポートされる。
【００２６】
「ＡＳＩＣ」は、共有メモリモデルを有するマルチスレッドアーキテクチャをサポートする。プロセッサコア１２のためのプログラミングモデルは、８個のスレッドを有する対称マルチプロセッサ（ＳＭＰ）と同等であるが、ハードウエアの複雑性は、入力／出力機能を有する単一の従来のマイクロプロセッサに比するものである。レジスタセットのみが、スレッド間で複製される。プロセッサコア１２のハードウエアコストの大半は、８つのスレッドの全てが分担している。
【００２７】
図２に示すプロセッサコア１２は、複数のスレッドを同時に効率的に処理するために当業技術で公知の同期パイプライン技術を使用する。図示する本発明の一実施形態において、一般的な単一１６ビットインストラクションは、８つの段階による処理で実行される。インストラクションが２つの１６ビットワードから成る場合、２回のパイプライン段階通過が一般的に必要とされる。パイプラインの８つの段階とは、以下のものである。
段階０：インストラクション取出し
段階１：インストラクション復号化
段階２：レジスタ読取り
段階３：アドレスモード
段階４：「ＡＬＵ」オペレーション
段階５：メモリ又はＩ／Ｏサイクル
段階６：分岐／待機
段階７：レジスタ書込み
【００２８】
このパイプライン手法には幾つかの顕著な利点がある。第１に、インストラクション処理は、簡単なエネルギ効率の高いステップに分割される。第２に、パイプライン処理段階は、複数のスレッドが共有することができる。各スレッドは、図３に示すように、並列にしかしパイプライン処理の異なる段階で実行される。図３の縦軸３０は、パイプライン段階を示し、横軸５２は、プロセッサクロック１４のサイクル又は時間に対応する。スレッド当たりの各インストラクションは、実行するのに８クロックサイクル掛かるが、平均すると、パイプラインでは、実行されている８つのスレッドの１つからクロックサイクル当たり１つのインストラクションが完了される。従って、パイプラインアーキテクチャにより、顕著な処理利得が得られる。第３に、パイプラインスレッドの各々は、独立して実行することができることから、リアルタイムの非常に重要なタスクは、確実な実行を保証するために別々のスレッドの専用とすることができる。本発明のこの特徴は、競合するタスク間のクロックサイクルの複雑な分割を証明して確実に実行するのが困難であるこれまでの割込み駆動式マイクロプロセッサよりもはるかに簡単で信頼性が高いものである。
【００２９】
プロセッサクロック１４の各サイクルで、アクティブなインストラクションは、次の段階に進む。段階７の後、シーケンス内の次のインストラクションは、段階０から始まる。図３でわかるように、スレッド０（Ｔ０）は、５４で示すように、サイクル「１」でパイプライン段階０に入る。時間がクロックサイクルを進むにつれて、Ｔ０は、パイプラインの段階０から段階７に移動する。同様に、他のスレッドＴ１からＴ７は、その後のサイクル「１」からサイクル「８」でパイプライン段階０に入り、図３に示すように、Ｔ０が特定の段階から出る時に段階０から段階７に移動する。このハードウエア共有方法の結果は、同時に作動する８点スレッドプロセッサと同等である。
【００３０】
プロセッサコア１２パイプラインは、２ワードインストラクションフォーマットなどの３２ビットインストラクションをサポートする。インストラクションの各ワードは、２ワードインストラクションの処理に１６回のクロックの刻みが必要となるように、８つのパイプライン段階の全てを通過する。これは、図２に見ることができ、線６０は、パイプラインの段階７（７６）の「レジスタ書込み論理」１０８を段階０（６２）の「パイプラインレジスタ＃０」（８０）に結合する。一般に、各スレッドは、プロセッサクロック１４の８回の刻み当たりインストラクションストリームの１ワードを処理する。
【００３１】
各スレッドプロセッサ１２の専用状態は、パイプラインレジスタ＃０から＃７（８０から９４）、又は３ポートＲＡＭ３６モジュール（レジスタ０から７、Ｒ０：Ｒ７）に記憶されている時、１）１６ビットプログラムカウンタ（ＰＣ）レジスタ、２）ビットがｎ、ｚ、ｖ、及びｃと名付けられた４ビット条件コード（ＣＣ）レジスタ、３）１組８つの１６ビット汎用レジスタ（Ｒ０：Ｒ７）、及び、４）各パイプライン段階に必要とされるフラグ、バッファ、及び一時レジスタから成る。物理的には、汎用レジスタは、図１でわかるように３ポートＲＡＭ３６内の６４ワードブロックとして実行することができる。レジスタアドレスは、インストラクションワードからの３ビットレジスタ指定子と共に、スレッドカウンタレジスタから引き出された３ビットスレッド番号（Ｔ０：Ｔ７）の連結によって形成される。単一１６ビットインストラクションは、最大３個までのレジスタオペランドを指定することができる。
【００３２】
インストラクションが図２に示すハードウエアパイプラインを進むにつれて、各スレッドプロセッサの専用状態は、プロセッサパイプラインを通って流れ、レジスタ（Ｒ０：Ｒ７）は、３ポート６４ワードレジスタＲＡＭ３６に記憶され、他の専用値は、パイプラインレジスタ＃０から＃７（８０から９４）に記憶されているパケット構造で記憶される。スレッドパケット構造は、各パイプライン段階で異なり、段階の要件が異なることを反映している。スレッドパケットのサイズは、４５ビットから１０３ビットまで変動する。
【００３３】
図４でわかるように、プロセッサクロック１４の各刻みで２つの１６ビットレジスタが読み取られ、１つの１６ビットレジスタに書き込みを行うことができる（５６）。読取りは段階２（６６）で行われ、一方、任意選択の書込みは段階７（７６）で行われることから、読取りは、常に書込みと異なるスレッドに関係する。各スレッドのレジスタのサブセットは異なるので、単一のクロックの刻み内での書込アクセスと２つの読取アクセスとの間の衝突の可能性はない。
【００３４】
同様に、８つのスレッドの全ては、主ＲＡＭ１８及び完全な周辺装置セットへのアクセスを共有する。一般的に、スレッドは、主ＲＡＭ１８を通じて互いに通信するが、所定のスレッドは、監視制御ユニット２０を使用して別のスレッドの状態を判断したり、変更することができる。段階０（６２）及び段階５（７２）において、２ポート主ＲＡＭ１８は、図４の５８によって示すように、主ＲＡＭ１８内の異なる区域でプログラムを実行する２つの異なるスレッドによってアクセスされる。
【００３５】
パイプライン機構を示す図２を参照すると、様々なパイプライン段階、及び、コアプロセッサ１２パイプラインと相互作用する監視制御ユニット２０及びスレッドカウンタ１０７が図示されている。スレッドカウンタ１０７は、パイプラインの段階０（６２）内への特定スレッドの状態情報の読込みを指示し、０から７まで連続的に計数する。特定スレッドに対するインストラクションは、スレッドカウンタ１０７によって指示されると、段階０（６２）の始めに「パイプラインレジスタ＃０」（８０）を通じてパイプラインに入る。「インストラクション取出し論理」９６は、主ＲＡＭ１８アドレスバスにアクセスし、得られるインストラクションデータが「パイプラインレジスタ＃１」（８２）に記憶される。段階１（６４）において、インストラクションは復号化される。段階２（６６）において、この情報は、この段階で現在アクティブな所定のスレッドに付随するレジスタからデータを検索するために使用される。段階３（６８）において、「アドレスモード論理」１００は、アドレッシング形式を判断し、アドレッシング単一化（様々なマシンインストラクション形式に対する即時、ベース変位、及び、レジスタ・インダイレクト及び絶対アドレッシングフォーマットに関するアドレッシングフィールドを収集する）を実行する。「ＡＬＵ」１０２及び関連論理を包含する段階４（７０）において、「ＡＬＵ」１０２は、オペレーション（アドレス又は算術計算の追加のため）を実行し、早期条件コードを設定し、段階５（７２）のメモリ及び周辺Ｉ／Ｏオペレーションの準備をする。
【００３６】
分岐及びメモリオペレーションに関して、「ＡＬＵ」１０２は、ＰＣ関連又はベース変位のいずれかのアドレス算術計算を実行する。段階５（７２）は、読取又は書込オペレーションを行うために、主ＲＡＭ１８又は周辺装置にアクセスする（「周辺アダプタ論理」１０４を通じて）。段階６（７４）では、分岐インストラクション及び周辺Ｉ／Ｏ待機を実行するために、「分岐／待機」論理１０６が使用される。状況によっては、第１のスレッドは、多くのサイクルに亘って周辺装置２４が応答するのを待つことになる。この「待機」は、適当な監視制御ユニット２０レジスタにアクセスする第２のスレッドにより検出することができる。また、第２のスレッドは、待機の持続時間を判断するために連続的に計数している監視制御ユニット２０レジスタを利用することができる。周辺装置２４が所定の時間内に応答しなかった場合、第２のスレッドは、第１のスレッドが待機ループに捕まっている恐れがあるので第１のスレッドを再度初期化するための措置を講じることができる。段階７（７６）は、任意のレジスタ値を３ポートレジスタＲＡＭモジュール３６に書込む。その後、スレッドパケットの収支は、現在のスレッド用パイプラインに入る次のインストラクションワードのために「パイプラインレジスタ＃０」（８０）にコピーされる。
【００３７】
図２はまた、プロセッサコアスレッドの状態をモニタし、システムリソースへのアクセスを制御し、特定の状況においてはスレッドのオペレーションを制御するために使用される監視制御ユニット２０を示す。監視制御ユニット２０は、図２に示すように、パイプラインハードウエア内の様々な地点で状態情報を選択的に読み取るか又は書き込むことができる。これは、別々の制御プログラムによって作動される特化された制御機構ではなく、プロセッサコア１２のスレッドのいずれかによって一体的に柔軟に制御される。監視制御ユニット２０は、図２において太い矢印１０５で示すように、周辺アダプタ論理１０４を通じて標準的な入力／出力インストラクションを使用する任意のスレッドによってアクセス可能であるように周辺装置として構成される。これらのインストラクション「ｉｎｐ」及び「ｏｕｔｐ」のフォーマットについては後述する。所定のスレッドがスレッド専用の監視制御ユニット２０作動を指示したい時は、まず図５に示すように、ポインタ値を入力／出力アドレス「４」（１１２）に書込まなければならない。ポインタ１１２は、図６に示すように、ビット位置「３」から「５」（１１４）で監視制御ユニット２０によってアクセスされるスレッドを含む。レジスタが監視制御ユニット２０の作動を通じてアクセスされる場合、所望のレジスタの値は、ポインタのビット「０」から「２」（１１６）に含まれている。
【００３８】
様々な監視制御ユニット２０の読取及び書込オペレーションがサポートされる。読取アクセス（「ｉｎｐ」インストラクション）は、読み取られているスレッドの状態に影響を与えない。図５に示すように、レジスタ値（Ｒ０：Ｒ７）、プログラムカウンタ値、条件コード値、ブレークポイント（スレッドがそれ自身に分岐するタイト・ループ）、所定のスレッドに対する条件、所定のスレッドの待機状態（周辺装置が応答するのを待っているスレッド）、セマフォーベクトル値、及び連続的に作動する１６ビットカウンタを読み取ることができる。「ブレークポイント」レジスタ１２４は、スレッドが連続的に分岐しているかどうかを検出する。「待機」レジスタ１２６は、値がすぐには利用可能でない時のような所定のスレッドが周辺機器を待っているかどうかを教える。「時間」レジスタ１３０は、システムクロックサイクル数に関して周辺機器の応答時間を測定するなどの任意の目的のために、相対的な進行時間を計算するのにスレッドによって使用される。慣例により、所定の目標スレッドは、任意の書込アクセス（「ｏｕｔｐ」インストラクション）がその状態値に関して実行される前に「停止される」べきである。制御用スレッドが所定の目標スレッドについてレジスタ、プログラムカウンタ、又は条件コードを変更することを希望した場合、制御スレッドは、図５でわかるように、最初にワードを停止アドレス「３」（１３２）に書込むことによって目標スレッドを「停止」しなければならない。停止ベクトルのビット「０」からビット「７」は、プロセッサコア１２の８つのスレッドに対応する。目標スレッドに対応するビットを１に設定することにより、目標スレッドは、パイプラインを通じた現在のインストラクション実行を完了する。パイプライン論理は、次に、「実行」オペレーションにおけるように、停止ベクトル内の目標スレッドのビットがもう一度制御スレッドによってゼロに設定されるまで、そのスレッドに対する更に別のいかなるインストラクションも読込みを行わない。目標スレッドが停止されると、制御スレッドは、図５に示すように、適当な監視制御ユニット２０の入力／出力アドレス位置に書込み（「ｏｕｔｐ」インストラクション）を実行することにより、目標スレッドの任意のレジスタ値（１３８）、プログラムカウンタ（１３６）、又は条件コード（１３４）に書き込むことができる。この機能は、様々な「ＳＩＭＤ」及び「ＭＩＭＤ」構成（後述）で実行するか又は他の方法で目標スレッド実行フローを修正するためにプロセッサコア１２を再設定する際に有益である。
【００３９】
図５の「書込み」欄に同じく示すように、「アップベクトル」１０９及び「ダウンベクトル」１１０は、監視制御ユニットのハードウエアセマフォーを使用するリソースをそれぞれ確保及び解放するために使用される。セマフォーの値は、どのシステムリソースが別のスレッドにロックされているか否かを確認するために、いつでも所定のスレッド（アドレス５、「セマフォーベクトル」１２８）により読み取ることができる。各スレッドは、「ダウンベクトル」レジスタ１１０を使用して所定のリソースを解除することに、それがそのリソースを用いて行われた時には責任を持つ。
【００４０】
プロセッサコア１２は、様々な処理オペレーションを指示するための「マシン言語」又は「マシンインストラクション」ともいう一組のプログラミングインストラクションをサポートする。このインストラクションセットは、条件コード機構と密接な関係がある。プロセッサコア１２のマシン言語は、図８に示すような１８個のインストラクション、及び、図７に示すような合計６つのアドレスモードから成る。マシンインストラクションは、大きさは１ワード又は２ワードのいずれかである。２ワードインストラクションは、一度に１つのワード部分で実行を完了するためにパイプラインを２回通過しなければならない。図７に示す表は、６つのアドレスモード１４０を説明し、記号の説明１４２を示し、インストラクションサイズ別に適用されるインストラクションフォーマット１４３を与える。１つのインストラクションによってレジスタに書き込まれた結果は、その後のインストラクションのソースオペランドとして利用可能である。本発明のマシン言語によるインストラクションは、高度なオペレーションを構築するために組み合わせて使用することができる。例えば、ビット単位の左回転インストラクションは、ビットによるクリアインストラクションと組み合わせると、シフトして最上位ビット位置を過ぎた時にビットが無視される左シフトオペレーションを与える。
【００４１】
マシンインストラクションセット及び関連のプロセッサレジスタを説明するために、一連の慣例を使用することができる。Ｒ０．．．Ｒ７は、それぞれ、レジスタ「０」からレジスタ「７」と定義される。「Ｒｎ」は、一般的にレジスタを示すために使用され、「ｒｎ」は、特定のレジスタの場合について使用される。「ＰＣ」は、プログラムカウンタである。「ＣＣ」は、条件コードレジスタである。「Ｋ」は、リテラル定数値を示す。１ワードインストラクションフォーマットの場合、「Ｋ」の精度は、４ビットと８ビットとの間に限定される。２ワードインストラクションフォーマットの場合、「Ｋ」は、そのインストラクションの第２のワードのような１６ビットによって指定される。「Ｔ」は、一時レジスタである。「*」は、メモリ内の値に対するポインタである。「＆」は、ＡＮＤ論理オペレーションである。「｜」は、ＯＲ論理オペレーションである。「＾」は、排他的ＯＲ論理オペレーションである。「！ 」は、ＮＯＴ論理オペレーションである。「＜＜」は、左シフトオペレーションである。別々のレジスタセット、プログラムカウンタ、及び条件コードレジスタは、各システムスレッドのために保持されている。条件コード（ＣＣ）の「ｎ」、「ｚ」、「ｖ」、及び「ｃ」ビットは、これらを生成したインストラクションに依存して異なる実行内容を有する。加算及び減算の算術計算オペレーションについては、これらの「ＣＣ」ビットは、それぞれ、負、ゼロ、オーバーフロー、及びキャリーを意味する。他のオペレーションについては、「ｃ」ビットは、１から２５５の区間における結果のような「ｃｈａｒａｃｔｅｒ」を意味する。「ｖ」ビットは、通常は結果が奇数であることを示すが、様々な解釈を有する。インストラクションセットの詳細については後で示される。「ｍｓｂ」は、最上位ビットの略である。「ｌｓｂ」は、最下位ビット又はワードが右から左に読み取られる時はビット０の略である。
【００４２】
図８に示して後述するスレッド番号取得インストラクション「ｔｈｒｄ」１４６は、本発明の重要な特徴である。「ｔｒｄ」インストラクション１４６は、アイデンティティ又はスレッド番号を識別するために所定のスレッドによって使用される。図９は、このインストラクションが、監視制御ユニット２０制御レジスタと共に、プロセッサコア１２を「ＳＩＭＤ」構成で、その後は「ＭＩＭＤ」構成で、又はその逆で作動することができる方法の例を示す。このような能力は、プロセッサコア１２作動中の任意の時点で、スレッドプロセッサのいずれか又は全てを「ＳＩＭＤ」又は「ＭＩＭＤ」のいずれかの構成又はモードで柔軟に構成するために使用することができる。プロセッサコア１２がパワーアップ状態から開始された時、プロセッサコア１２によってサポートされた８つのスレッドは、自らのスレッド番号を知らない。図９に示す例においては、プロセッサコア１２は、主ＲＡＭ１８メモリの１６ｋワードを０に初期化するために全てのスレッドを並列に使用する。スレッドゼロは、その後、全ての他のスレッドを停止し、「ＭＩＭＤ」オペレーションにおけるように、独立したデータセット上の８つの別々のプログラムを実行し始めるように他のスレッドのプログラムカウンタ及びレジスタゼロを再度初期化して再び開始する。例示的な定数１５０の上部では、対応する監視制御ユニット２０レジスタが初期化される。同時マルチスレッドオペレーションの始めにおけるセクション「スレッドを初期化する」１５２では、各スレッドは、順次、スレッドゼロから始まるパイプラインに読み込まれる。「ｔｒｄ」インストラクション１４６は、対応するスレッド番号を判断するために各スレッドによって使用される。各スレッドに対するレジスタ２（ｒ２）も、ゼロに設定される。セクション「ＩｎｉｔＭｅｍｏｒｙ」１５４では、各スレッドは、レジスタゼロ（ｒ０）内に位置するアドレスに対してゼロを記憶し、その後、８ワードによってメモリ位置アドレスを増分する。これは、８ワードの連続的なメモリブロックに同時に書き込む８つのスレッドを調整するためには好ましいものである。主ＲＡＭ１８メモリの１６ｋワードが初期化された時、プログラムは、「ＩｎｉｔＭｅｍｏｒｙ」１５４から出る。「スレッドを停止」１５６では、スレッドゼロは、監視制御ユニット２０の停止レジスタ１３２に書き込む。これにより、スレッドゼロに対応するビットにゼロが書き込まれる。他のスレッドには１が書き込まれる。これにより、パイプライン内の現在のインストラクションが完了されると、スレッドゼロ以外の他の全てのスレッドが停止する。セクション「ＩｎｉｔＦｏｒＭＩＭＤ」１５８及び「ＳｅｔＭＩＭＤ」１６０では、スレッドゼロは、「ＭＩＭＤＳｔａｒｔ」セクション１６２に対応させるために、停止されたスレッドのプログラムカウンタ（０から７）を初期化し、異なるメモリアドレスで別々の独立したプログラムセグメントに対応する値を含めるために各スレッドのレジスタゼロを初期化する。所定のインストラクションのアドレスは、図９の最も左の欄内に示されている。この欄１５１から、「ＭＩＭＤＳｔａｒｔ」セクション１６２がアドレス２３で始まることが分かる。「ＳｅｔＭＩＭＤ」セクション１６０の終わりで、スレッドゼロは、監視制御ユニット２０の停止ベクトル１３２を変更することにより、停止されたスレッド０から７を開始する。その後、全てのスレッドは、セクション「ＭＩＭＤＳｔａｒｔ」１６２の始めに実行開始となり、異なるレジスタゼロ値に基づいて、独立して作動する独立プログラムセグメントに分岐する。プログラムセグメントは、従って、「ＭＩＭＤ」及び「ＳＩＭＤ」モードのオペレーションに対するプロセッサコア１２スレッドを構成するために「ｔｒｄ」インストラクション１４６及び監視制御ユニット２０の停止／実行機能を使用することができる方法を示すものである。プロセッサコア１２内のスレッドは、「ＳＩＭＤ」構成で実行されているスレッドもあれば、「ＭＩＭＤ」構成で実行されているスレッドもある混合モードで作動させることができる。
【００４３】
本発明の別の実施形態は、識別ビット情報をアセンブリマシンインストラクション内に埋め込むために、「ｂｒａ」無条件分岐の「ｄｏｎ’ｔ ｃａｒｅ」フィールドと、後述するサブルーチンインストラクションへの「ｊｓｒ」ジャンプとを使用する。このような「ｄｏｎ’ｔ ｃａｒｅ」フィールドは、インストラクションセット内の他のインストラクションにも内蔵することができる。「ｄｏｎ’ｔ ｃａｒｅ」フィールドは、システム又はアセンブラバージョン情報を内蔵するため、又はコピー防止のために使用することができる。これらのインストラクションがプロセッサコア用にマシンアセンブラによってアセンブルされると（テキスト表現からマシン読取可能フォーマットに変換）、コードをマーキングするために、これらのインストラクションの複数の発生を通してバージョン関連又は著作権付き保護ビットパターンを選択的に配信することができる。例えば、「ｂｒａ」インストラクション及び「ｊｓｒ」インストラクションがマシンインストラクションのシーケンス内にある場合、「ｂｒａ」インストラクションによって３つの特定ビットを記憶することができ、また、「ｊｓｒ」インストラクションにより、２つの特定ビットを記憶することができる。従って、５ビット長ビットシーケンス「１０１１０」の場合、「１０１」は、アセンブリ「ｂｒａ」インストラクションで記憶することができ、「１０」は、アセンブリ「ｊｓｒ」インストラクションで記憶することができる。これらのインストラクションに対して発生されたマシンビットパターンを検査することにより、マシンビット表現が認可されたアセンブラによって発生させたものであることを判断することができ、潜在的には、バージョン管理又は他の関連の目的のために、アセンブラ又はシステスに関連する情報を利用することができる。
【００４４】
監視制御ユニット２０の停止／実行機能は、システムスレッドの作動モードを再設定するためばかりでなく、デバッグの目的に有益である。所定のプロセッサスレッド上で実行されるデバッグスレッドアプリケーションによって作動される試験ポート２８を使用して、外部試験システム４０は、一度に１つのインストラクションでマシンインストラクションを通じて他のシステムスレッドを段階的に作動し、各インストラクション段階でこれらの他のスレッドの状態を検査することができる。デバッグスレッドは、現在デバッグの目標にされているスレッドに対して、交互に監視制御ユニット２０停止レジスタ１３２のビットをゼロに設定し、その後に１を設定することにより、他のスレッドを実行して停止する。プロセッサコアパイプラインに現在存在するいかなるインストラクションも、停止制御が達成される前に最初に完了され、これにより、単一ワード及び二重ワードインストラクションの両方に対する単一の段階的制御、及び、インストラクションセットに対する複数の段階的オペレーションが可能になる。
「ｃ」条件コードは、「０」から「２５５」の値を有するワードを効率的に検出する。この機能の１つの用途は、文字などの１バイトのデータ形式の検出である。このような検出は、値の検査のための追加マシンサイクルを費やすことなく行うことができる。
【００４５】
本システムは、本発明の一実施形態においては４つ又はそれ以上（８つを図示）の同時スレッドをサポートするが、本システムは拡張することができる。より直接的に機能をサポートするために更に別のインストラクションを実装することができる。監視制御ユニット２０により、制御可能な同時スレッドの数は、１つのマシンサイクルで１６個のスレッドの全てを開始及び停止する機能を失うことなく最大１６個のスレッドまで増やすことができる。本システムはまた、基本的なデータ処理サイズ、例えば１６ビットワードから３２又はそれ以上の長さのビット単位を調節することにより、より長いワード幅で作動するように設定することができる。複数ワードによる同時アクセスができるように主ＲＡＭ１８メモリを調節し、十分な幅のあるデータバスを供給して複数ワードインストラクションを処理するプロセッサ論理を調節することにより、２ワード又はそれ以上のインストラクションを単一マシンサイクル内で取り出すことができ、また、パイプラインは、８クロックサイクル対１６クロックサイクルで、長さが２ワード又はそれ以上のインストラクションを処理することができる。処理能力を上げるために、各々が独自の専用メモリを有するか又はセマフォーによって制御されたメモリアクセスを有するこのようなシステムの幾つかは、並列に実行することができるであろう。
【００４６】
代表的なマシンインストラクションを以下のように説明することができる。
Ｒ１．．．Ｒ３は、レジスタｒ０からｒ７のいずれかを表す。小文字表現は、実際のマシンインストラクションに使用される。
インストラクション：「ａｄｄ」−２の補数加算
フォーマット１−レジスタ：Ｒ１＝Ｒ２＋Ｒ３
【００４７】
【表１】
【００４８】
フォーマット２−即時Ｋ３＝［−１２８：１２７］：Ｒ１＝Ｒ２＋Ｋ３
【００４９】
【表２】
【００５０】
フォーマット３−即時Ｒ１＝Ｒ２＋Ｋ３
【００５１】
【表３】
【００５２】
【表４】
【００５３】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
Ｋ３：署名付き８ビット又は１６ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：オーバーフローが発生した場合に設定
ｃ：キャリーが発生した場合に設定
説明：
ソースオペランドを加算して結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ａｄｄ ｒ１、ｒ２、ｒ３（フォーマット１）
ａｄｄ ｒ１、ｒ２、９（フォーマット２及び３）
【００５４】
インストラクション：「ａｎｄ」−ビット単位の「アンド」
フォーマット１−レジスタ：Ｒ１＝Ｒ２＆Ｒ３
【００５５】
【表５】
【００５６】
フォーマット２：即時：Ｒ１＝Ｒ２＆Ｋ３
【００５７】
【表６】
【００５８】
【表７】
【００５９】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
Ｋ３：１６ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：（Ｒ２｜Ｒ３）！ ＝Ｒ３、又は、代替的に（Ｒ２｜Ｒ３）！ ＝Ｋ３の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
ソースオペランドをビット単位アンドして、結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ａｎｄ ｒ１、ｒ２、ｒ３（フォーマット１）
ａｎｄ ｒ１、ｒ２、０ｘ０Ｆ（フォーマット２）
【００６０】
インストラクション：「ｂｃ」−条件付き分岐
フォーマット１−ＰＣ相対Ｋ２＝［−１２８：１２７］：ｉｆ（条件（Ｃ１））ＰＣ＝ＰＣ＋Ｋ２
【００６１】
【表８】
【００６２】
フォーマット２−ＰＣ相対：ｉｆ（条件（Ｃ１））ＰＣ＝ＰＣ＋Ｋ２
【００６３】
【表９】
【００６４】
【表１０】
【００６５】
インストラクションフィールド：
Ｃ１：分岐条件用４ビット指定子
Ｋ２：署名付き８ビット又は１６ビットリテラルソース
【００６６】
【表１１】
【００６７】
説明：
条件コード（ＣＣ）レジスタのｎ、ｚ、ｖ、及びｃビットを使用して、指定された分岐条件（Ｃ１）を評価する（値については条件コード表を参照）。指定された分岐条件を満足した場合、ソースオペランドをプログラムカウンタ（ＰＣ）レジスタに追加する。そうでない場合は、プログラムカウンタは影響を受けない。
例示的インストラクション：
ｂｃ ０ｘ２、ｌｏｏｐｂａｃｋ（フォーマット１及び２）
【００６８】
インストラクション：「ｂｉｃ」−ビットクリア
フォーマット１−即時Ｋ３＝［０：１５］：Ｒ１＝Ｒ２＆〜（１＜＜Ｋ３）
【００６９】
【表１２】
【００７０】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｋ３：４ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：選択されたビットがその試験時に１であった場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
即時オペランドＫ３を使用してソースオペランドＲ２の単一ビットを選択し、選択されたビットを試験し、選択されたビットをクリアし、その結果を目的地レジスタＲ１に書き込む。Ｒ２のビットは１５：０と付番され、ビット０は最下位ビットである。
例示的インストラクション：
ｂｉｃ ｒ１、ｒ２、３（フォーマット１）
【００７１】
インストラクション：「ｂｉｓ」−ビット設定
フォーマット１−即時Ｋ３＝［０：１５］：Ｒ１＝Ｒ２｜（１＜＜Ｋ３）
【００７２】
【表１３】
【００７３】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｋ３：４ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：選択されたビットがその試験時に１であった場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
即時オペランドＫ３を使用してソースオペランドＲ２の単一ビットを選択し、選択ビットを試験し、選択ビットを設定し、その結果を目的地レジスタＲ１に書き込む。Ｒ２のビットは１５：０と付番され、ビット０は最下位ビットである。
例示的インストラクション：
ｂｉｓ ｒ１、ｒ２、３（フォーマット１）
【００７４】
インストラクション：「ｂｉｘ」−ビット変更
フォーマット１−即時Ｋ３＝［０：１５］：Ｒ１＝Ｒ２＾（１＜＜Ｋ３）
【００７５】
【表１４】
【００７６】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｋ３：４ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：選択されたビットがその試験時に１であった場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
即時オペランドＫ３を使用してソースオペランドＲ２の単一ビットを選択し、選択ビットを試験し、選択ビットを変更し、その結果を目的地レジスタＲ１に書き込む。Ｒ２のビットは１５：０と付番され、ビット０は最下位ビットである。
例示的インストラクション：
ｂｉｘ ｒ１、ｒ２、３（フォーマット１）
【００７７】
インストラクション：「ｂｒａ」−無条件分岐
フォーマット１−ＰＣ相対Ｋ１＝［−１２８：１２７］：ＰＣ＝ＰＣ＋Ｋ１
【００７８】
【表１５】
【００７９】
フォーマット２−ＰＣ相対：ＰＣ＝ＰＣ＋Ｋ１
【００８０】
【表１６】
【００８１】
【表１７】
【００８２】
インストラクションフィールド：
Ｋ１：署名付き８ビット又は１６ビットリテラルソース
条件コード：
悪影響を受けない。
説明：
ソースオペランドをプログラムカウンタ（ＰＣ）レジスタに追加する。「Ｘ」は、「ｄｏｎ’ｔ ｃａｒｅ」である。
例示的インストラクション：
ｂｒａ ｂｒａｎｃｈｓｔａｒｔ１（フォーマット１及び２）
【００８３】
インストラクション：「ｉｎｐ」−周辺装置の入力ポートを読み取る
フォーマット１−即時Ｋ２＝［０：１２７］：ＰＣ＝ＰＣ＋Ｋ１
【００８４】
【表１８】
【００８５】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｋ２：署名なし７ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：結果が奇数、即ち、「ｌｓｂ」が１の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
Ｉ／ＯアドレスＫ２で入力ポートを読み取り、その結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｉｎｐ ｒｌ、０ｘ００（フォーマット１）
【００８６】
インストラクション：「ｉｏｒ」−ビット単位の包含ＯＲ
フォーマット１−レジスタ：Ｒ１＝Ｒ２｜Ｒ３
【００８７】
【表１９】
【００８８】
フォーマット２−即時：Ｒ１＝Ｒ２｜Ｋ３
【００８９】
【表２０】
【００９０】
【表２１】
【００９１】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
Ｋ３：１６ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：（Ｒ２及びＲ３）＝＝Ｒ３、又は、代替的に（Ｒ２及びＫ３）＝＝Ｋ３の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
ソースオペランドをビット単位包含ＯＲし、その結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｉｏｒ ｒ１、ｒ２、ｒ３（フォーマット１）
ｉｏｒ ｒ１、ｒ２、０ｘ１Ｆ（フォーマット２）
【００９２】
インストラクション：「ｊｓｒ」−サブルーチンにジャンプする
フォーマット１−一時Ｔを有するレジスタ・インダイレクト：Ｔ＝Ｒ２；Ｒ１＝ＰＣ；ＰＣ＝Ｔ
【００９３】
【表２２】
【００９４】
フォーマット２−絶対：Ｔ＝Ｋ２；Ｒ１＝ＰＣ；ＰＣ＝Ｔ
【００９５】
【表２３】
【００９６】
【表２４】
【００９７】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｋ２：１６ビットリテラルソース
条件コード：
影響を受けない。
説明：
ソースオペランドを一時Ｔに保存し、プログラムカウンタ（ＰＣ）を目的地レジスタＲ１に書き込み、一時Ｔをプログラムカウンタ（ＰＣ）レジスタに書き込む。「Ｘ」は、「ｄｏｎ’ｔ ｃａｒｅ」である。
例示的インストラクション：
ｊｓｒ ｒ１、ｒ２（フォーマット１）
ｊｓｒ ｒ１、ｇｏ＿ａｈｅａｄ（フォーマット２）
【００９８】
インストラクション：「ｌｄ」−ＲＡＭから読み込む
フォーマット１−絶対インデックス付きベース変位、Ｋ３＝［−１２８：１２７］：Ｒ１＝*（Ｒ２＋Ｋ３）
【００９９】
【表２５】
【０１００】
フォーマット２−絶対インデックス付きベース変位：Ｒ１＝*（Ｒ２＋Ｋ３）
【０１０１】
【表２６】
【０１０２】
【表２７】
【０１０３】
フォーマット３−絶対：Ｒ２＝*Ｋ２
【０１０４】
【表２８】
【０１０５】
【表２９】
【０１０６】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ベースレジスタ用３ビット指定子
Ｋ３：署名付き８ビット又は１６ビット変位
Ｋ２：１６ビット絶対アドレス
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：結果が奇数、即ち、「ｌｓｂ」が１の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
フォーマット１及び２については、ＲＡＭソースのアドレスを形成するためにベースレジスタＲ２及び変位Ｋ３を追加する。フォーマット３については、Ｋ２は、ＲＡＭソースのアドレスである。ＲＡＭソースを読み取り、その結果を目的地レジスタＲ１に書き込む。尚、絶対インデックス付きは、ベース変位と同意語である。
例示的インストラクション：
ｌｄ ｒ１、ｒ２、０ｘ１Ｆ（フォーマット１及び２）
ｌｄ ｒ１、０ｘ２Ｆ（フォーマット３）
【０１０７】
インストラクション：「ｍｏｖ」−即時を移動する
フォーマット１−即時、Ｋ２＝［−３２：３１］：Ｒ１＝Ｋ２
【０１０８】
【表３０】
【０１０９】
フォーマット２−即時：Ｒ１＝Ｋ２
【０１１０】
【表３１】
【０１１１】
【表３２】
【０１１２】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｋ２：署名付き６ビット又は１６ビットリテラルソース
条件コード：
影響を受けない。
説明：
ソース値Ｋ２を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｍｏｖ ｒ１、１（フォーマット１及び２）
【０１１３】
インストラクション：「ｏｕｔｐ」−周辺装置の出力ポートに書き込む
フォーマット１−即時、Ｋ２＝［０：１２７］：ｏｕｔｐ（Ｒ１、Ｋ２）
【０１１４】
【表３３】
【０１１５】
インストラクションフィールド：
Ｒ１：ソースレジスタ用３ビット指定子
Ｋ２：署名なし７ビットリテラルソース
条件コード：
影響を受けない。
説明：
ソースオペランドＲ１を読み取み、結果をＩ／ＯアドレスＫ２で出力ポートに書き込む。
例示的インストラクション：
ｏｕｔｐ ｒ１、ＳＣＵｐｃ（フォーマット１）
【０１１６】
インストラクション：「ｒｏｌ」−ビット単位左回転
フォーマット１−レジスタ：Ｒ１＝Ｒ２＜＜Ｒ３
【０１１７】
【表３４】
【０１１８】
フォーマット２−即時、Ｋ３＝［０：１５］：Ｒ１＝Ｒ２＜＜Ｋ３
【０１１９】
【表３５】
【０１２０】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
Ｋ３：４ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：結果が奇数、即ち、「ｌｓｂ」が１の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
ソースオペランドＲ２を左にｎ位置だけビット単位回転させ、結果を目的地レジスタＲ１に書き込む。回転量ｎは、１６を法としてＲ３又はＫ３のいずれかにより与えられる。
例示的インストラクション：
ｒｏｌ ｒ１、ｒ２、ｒ３（フォーマット１）
ｒｏｌ ｒ１、ｒ２、５（フォーマット２）
【０１２１】
インストラクション：「ｓｔ」−ＲＡＭに記憶する
フォーマット１−絶対インデックス付きベース変位、Ｋ３＝［−１２８：１２７］：*（Ｒ２＋Ｋ３）＝Ｒ１
【０１２２】
【表３６】
【０１２３】
フォーマット２−絶対インデックス付きベース変位：*（Ｒ２＋Ｋ３）＝Ｒ１
【０１２４】
【表３７】
【０１２５】
【表３８】
【０１２６】
フォーマット３−絶対：*Ｋ２＝Ｒ１
【０１２７】
【表３９】
【０１２８】
【表４０】
【０１２９】
インストラクションフィールド：
Ｒ１：ソースレジスタ用３ビット指定子
Ｒ２：ベースレジスタ用３ビット指定子
Ｋ３：署名付き８ビット又は１６ビット変位
Ｋ２：１６ビット絶対アドレス
条件コード：
影響を受けない。
説明：
フォーマット１及び２については、ＲＡＭ目的地のアドレスを形成するためにベースレジスタＲ２及び変位Ｋ３を追加する。フォーマット３については、Ｋ２はＲＡＭ目的地のアドレスである。ソースレジスタＲ１を読み取り、結果をＲＡＭ目的地に書き込む。
例示的インストラクション：
ｓｔ ｒ１、ｒ２、０ｘ１１（フォーマット１及び２）
ｓｔ ｒ１、０ｘ１ＦＦＦ（フォーマット３）
【０１３０】
インストラクション：「ｓｕｂ」−２の補数引算
フォーマット１−レジスタ：Ｒ１＝Ｒ２−Ｒ３
【０１３１】
【表４１】
【０１３２】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：オーバーフローが発生した場合に設定
ｃ：キャリーが発生した場合に設定
説明：
ソースオペランドを引算し、Ｒ２−Ｒ３、結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｓｕｂ ｒ１、ｒ２、ｒ３（フォーマット１）
【０１３３】
インストラクション：「ｔｈｒｄ」−スレッド番号を取得する
フォーマット１−レジスタ：Ｒ１＝ｔｈｒｄ（）
【０１３４】
【表４２】
【０１３５】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
条件コード：
影響を受けない。
説明：
スレッド番号を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｔｈｒｄ ｒ１
【０１３６】
インストラクション：「ｘｏｒ」−ビット単位の排他ＯＲ
フォーマット１−レジスタ：Ｒ１＝Ｒ２＾Ｒ３
【０１３７】
【表４３】
【０１３８】
フォーマット２−即時：Ｒ１＝Ｒ２＾Ｋ３
【０１３９】
【表４４】
【０１４０】
【表４５】
【０１４１】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
Ｋ３：１６ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：（Ｒ２及びＲ３）＝＝Ｒ３、又は、代替的に（Ｒ２及びＫ３）＝＝Ｋ３の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
ソースオペランドをビット単位排他ＯＲし、結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｘｏｒ ｒ１、ｒ２、ｒ３（フォーマット１）
ｘｏｒ ｒ１、ｒ２、０ｘ１００Ｆ（フォーマット２）
【０１４２】
本発明は、様々な方法で拡張することができる革新的な多段パイプラインをサポートするマルチスレッドプロセッサコア１２の独特な設計を提供する。条件コード機構により、追加の値試験を必要としない強力な新しい文字検出機構が導入される。スレッドに様々なスレッド構成、初期化、及び他のスレッド関連オペレーションに対してそのアイデンティティを判断させる「ｔｈｒｄ」インストラクション１４６は、マルチスレッド制御の強力なツールを提供する。監視制御ユニット２０は、全てのプロセッサコア１２スレッドによってアクセス可能な周辺機器として構成されるが、ハードウエアセマフォーを使用して極めて柔軟なスレッド状態検査、制御オペレーション、及びリソース制御を提供する。異なるアプリケーションにおいては、個々のスレッドは、「ＳＩＭＤ」又は「ＭＩＭＤ」オペレーションで作動するように構成することができる。監視制御ユニット２０はまた、強力な単一及び複数ステップ試験モードをサポートすることができる。これらの特徴は、内蔵マイクロプロセッサシステムの最先端技術における大きな進歩をもたらす。
【０１４３】
本発明の並列パイプラインアーキテクチャは、本質的に、コンテキストスイッチングのオーバーヘッドなしで、独立プロセッサスレッドの予測可能性を用いて並列入力／出力タスクを実行するので、内蔵プロセッサ用途に対する大きな技術的進歩である。
本発明のハードウエアセマフォーは、複数スレッドを停止、再初期化、及び再開始する能力と組み合わせて使用される。この組合せにより、より一般的なシステムリソースに対して競合する複数の同時スレッドのオペレーションを指示及び制限する極めて強力な機構が得られる。
【０１４４】
本発明は、従来技術システムよりも細かくセグメント化された多段パイプラインを利用する。このパイプラインは、選択されたパイプライン段階の種類と二重及び三重ポートメモリ技術の使用とを通じてメモリ又は周辺機器アクセス上の争いを選択的に回避することにより、複数スレッドの同時実行を可能にする。このパイプラインは、パイプライン段階単位でより細かなレベルの結果検査及び制御を可能にする。
本発明は、単一のパイプライン化プロセッサコアによって実行された時の単一又は複数スレッドの制御下で、複数データストリーム上の複数インストラクションストリーム、又は、様々な組合せのデータストリーム上の単一インストラクションストリームを実行することができる。
【０１４５】
本発明をいくつかの好ましい実施形態に関して説明したが、本発明の範囲から逸脱することなく本明細書の発明概念の通常の範囲に対して変更及び改良を行うことができることは当業者には明らかであろう。本明細書に示した実施形態は、単に発明的概念を例示するものであり、本発明の範囲を限定するように解釈すべきではない。
【図面の簡単な説明】
【０１４６】
【図１】内蔵アプリケーションのためのマルチスレッドプロセッサの概略図である。
【図２】最大８段階までの処理を示すブロック図である。
【図３】プロセッサパイプラインを通じたスレッドの進行を示す図式である。
【図４】スレッドプロセッサの潜在的な作動特性を示す図である。
【図５】読取及び書込オペレーションを受ける最大８個までの監視制御レジスタを示す図である。
【図６】代表的なアクセスポインタを示す図である。
【図７】代表的なアドレスモードを示す図である。
【図８】代表的なマシンインストラクションセットを示す図である。
【図９】「ＳＩＭＤ／ＭＩＭＤ」オペレーションのための代表的なパワーアップコードセグメントを示す図である。
【符号の説明】
【０１４７】
１０ シングルチップ内蔵プロセッサ
１２ 中央８スレッドプロセッサコア
１４ クロック入力装置
１６ バッファ付き出力装置
１８ 主ＲＡＭ
２０ 監視制御ユニット
２２ 周辺アダプタ
２４ 周辺インタフェース装置
２６ 外部メモリインタフェース
２８ 試験ポート
【０００１】
本発明は、外部システムに対するアナログ及びデジタル電気インタフェースを有するシングルチップ内蔵マイクロプロセッサに関するものである。更に詳しくは、本発明は、プロセッサスレッド状態及び他の構成要素へのアクセスをモニタ及び制御するための監視制御と共に、複数の独立式又は従属式同時スレッドのパイプライン化した実行のための新しいプロセッサコアに関する。
【背景技術】
【０００２】
「マルチスレッド化」は、システムプログラムの異なる部分（スレッド）を同時に実行するマイクロプロセッサの能力を形成するものである。マルチスレッド化は、ソフトウエア又はハードウエアシステムで達成することができる。単一のプロセッサコアによるマルチスレッド化は、別々のスレッドがセグメント化された時間ウィンドウで実行されるようにプロセッサコアの実行時間を分割することにより、複数の同時のスレッドをパイプライン化することにより、又は、複数のプロセッサを並列に実行することにより達成することができる。マイクロプロセッサは、複数のデータセットに対する単一のインストラクション（ＳＩＭＤ）、及び複数のデータセットに対する複数のインストラクション（ＭＩＭＤ）を実行する能力を有することが好ましい。
【０００３】
内蔵プロセッサの分野は、内蔵プロセッサには、１）低い製造コスト、２）低電力消費量及び低い熱放散、３）厳密なリアルタイムでの多重タスクの実行、及び４）特殊目的周辺機器及び入力／出力周辺機器のチップ上の統合が必要とされるので、非内蔵プロセッサとは実質的に異なる。サーバ及びパーソナルコンピュータ用非内蔵プロセッサでは、処理電力及び処理能力が最大化され、コストが二次的な検討事項として見られる。非内蔵プロセッサにおいては、非内蔵プロセッサが公共電源と直接に接続され、作動中に消費された多量の熱を放散するための外部フィン、ファン、又は冷蔵システムを有するので、電力消費量は、内蔵プロセッサほど重要ではない。非内蔵システムは、一般的に、内蔵プロセッサよりも分散化されたアーキテクチャを有し、更に、様々な他の入力／出力装置、表示装置、及び記憶装置、及び、高速バックプレーン構造体、ローカルエリアネットワーク、及び通信設備を有するシステムに相互接続された中央プロセッサ又はプロセッサのクラスタを有する。非内蔵プロセッサチップの実装は、内蔵プロセッサよりもはるかに複雑であり、一般的に、内蔵プロセッサで通常使用される数十万個のトランジスタに代わって、何百万ものトランジスタが含まれる。
【０００４】
内蔵プロセッサの分野においては、複数の入力／出力インタフェース及び他の内蔵プログラムに使用されるマルチタスキングが一般的である。従来の内蔵プロセッサは、１つのインストラクション又はインストラクションのグループを構成する１つのタスクセグメントを実行する単一のプロセッサを有する。割り込みにより、複数の競合するアプリケーションタスクの全体に亘って利用可能なプロセッサ時間が割り当てられる。各々の新しいタスクは、割り当てられた時間セグメントで実行されるように作成されるので、最終タスクのアプリケーション状態、つまり「コンテキスト」が記憶される。従来のプロセッサシステムのリアルタイムプログラムは、本質的に設計し難く、そのようなシステムの連続的なコンテキストスワッピングに関する要件のために非効率的なものとなっている。
【０００５】
様々なマルチスレッド化プロセッサシステムがこれまで開発されている。フリン他に付与された米国特許第５，９０７，７０２号（１９９９年）において、一次側インストラクションキューの能動スレッドを実行することにより、かつ、その後の実行のために休止スレッドを二次側キューに保持する（１００％のコンテキスト記憶による）ことにより、マルチスレッド化プロセッサにおけるスレッドスイッチ待機時間を減少するためのシリアルスレッド実行システムが説明された。ロイ他に付与された米国特許第６，１３４，６５３号（２０００年）において、連続実行式プログラムスレッド間の素早いコンテキスト切り替えを可能にするために３組の汎用レジスタを有するプロセッサアーキテクチャが説明された。Ｃｈｕｎｇ他に付与された米国特許第５，４０４，４６９号（１９９５年）において、特定のスレッドからのインストラクション全体が、固定された所定のタイムスロットにおいて所定のタイムスロットから成る繰り返しパターンで実行されるように、プロセッサ内の多重機能ユニットが割り当てられる静的インターリーブ技術が説明された。キムラ他に付与された米国特許第５，５４６，５９３号（１９９６年）及び第６，１０５，１２７号（２０００年）において、任意のストリームで任意の時間に実行されるように各スレッドを選択かつ方向付けするために、並列ハードウエア実行ストリーム、及び、制御及び最適化ユニットを使用して複数のインストラクションストリームを同時に実行するためのプロセッサアーキテクチャが説明された。
【０００６】
クロケット他に付与された米国特許第４，６４６，２３６号（１９８７年）及びデービス他に付与された米国特許第５，３５７，６１７号（１９９４年）において、三段階パイプラインが説明された。更に、複数の非パイプライン化プロセッサの全体に亘る複数の同時プログラムスレッドの実行を計画するための様々な手法がこれまで提案されている。ウィルキンソン他に付与された米国特許第６，０９４，７１５号（２０００年）、ウィルキンソン他に付与された米国特許第５，９６６，５２８号（１９９９年）、ウィルキンソン他に付与された米国特許第５，８７８，２４１号（１９９９年）、ウィルキンソン他に付与された米国特許第５，８２８，８９４号（１９９８年）、ウィルキンソン他に付与された米国特許第５，７６１，５２３号（１９９８年）、及びウィルキンソン他に付与された米国特許第５，７５４，８７１号（１９９８年）は、「ＳＩＭＤ」、「ＭＩＭＤ」、又は「ＳＩＭＤ／ＭＩＭＤ」の組合せによる作動に対して設定可能なプロセッサのアレーを説明した。ダップ他に付与された米国特許第５，７３４，９２１号（１９９８年）は、並列アレープロセッサ、又は、「ＳＩＭＤ」、「ＭＩＭＤ」、又は結合「ＳＩＭＤ／ＭＩＭＤ」の作動モードで作動することができる複数のプロセッサを包含するそのようなプロセッサのマトリクスを説明した。
コーンに付与された米国特許第５，２７６，８４７号（１９９４年）によるメモリアドレス、及び、ミヤモト他に付与された米国特許第６，１０１，５６９号（２０００年）に示されているより一般的なシステムリソースについては、種々のハードウエアセマフォーが検討されている。
【０００７】
非内蔵マルチスレッドプロセッサの実行を監視及び制御するための様々な手法がこれまで提案されている。ラーセン他に付与された米国特許第５，８３５，７０５号（１９９８年）において、パフォーマンス・バッファ・オーバーフロー処理などの更なる行動を開始するためにスレッド当たりのイベントを計数し、計数結果に応答して割り込みを発生させる非パイプライン化マルチスレッドプロセッサシステムが説明されている。クリソス他に付与された米国特許第５，９２３，８７２号（１９９９年）及び第６，０００，０４４号（１９９９年）において、多段プロセッサパイプラインにおける詳細状態に関する情報及びインストラクションのサンプルを呈示するための種々のシステムが説明された。採取されたインストラクション当たりのそのような状態に関する情報のプロフィールは、内部プロフィールレジスタに記憶され、その後、割り込み状態又はソフトウエアポーリングに応答して分析されるというものであった。ドーイング他に付与された米国特許第６，０１８，７５９号（２０００年）及びフリン他に付与された米国特許第６，０５２，７０８号（２０００年）において、パフォーマンスモニタリング装置からの結果に基づいて、スレッドスイッチコントローラがプロセッサスレッドを切り替える非パイプライン化マルチスレッドプロセッサシステムが説明された。エマー他に付与された米国特許第６，０７３，１５９号（２０００年）において、同時マルチスレッド実行システム内の複数のスレッドから好ましいスレッドを選択するための技術が説明された。ボルケンハーゲン他に付与された米国特許第６，０７６，１５７号（２０００年）において、独立した実行が可能な種々のインストラクションから成る２つ又はそれ以上のスレッド間で切り替えるためのシステムが説明された。
【０００８】
【特許文献１】
米国特許第５，９０７，７０２号
【特許文献２】
米国特許第６，１３４，６５３号
【特許文献３】
米国特許第５，４０４，４６９号
【特許文献４】
米国特許第５，５４６，５９３号
【特許文献５】
米国特許第６，１０５，１２７号
【特許文献６】
米国特許第４，６４６，２３６号
【特許文献７】
米国特許第５，３５７，６１７号
【特許文献８】
米国特許第６，０９４，７１５号
【特許文献９】
米国特許第５，９６６，５２８号
【特許文献１０】
米国特許第５，８７８，２４１号
【特許文献１１】
米国特許第５，８２８，８９４号
【特許文献１２】
米国特許第５，７６１，５２３号
【特許文献１３】
米国特許第５，７５４，８７１号
【特許文献１４】
米国特許第５，７３４，９２１号
【特許文献１５】
米国特許第５，２７６，８４７号
【特許文献１６】
米国特許第６，１０１，５６９号
【特許文献１７】
米国特許第５，８３５，７０５号
【特許文献１８】
米国特許第５，９２３，８７２号
【特許文献１９】
米国特許第６，０００，０４４号
【特許文献２０】
米国特許第６，０１８，７５９号
【特許文献２１】
米国特許第６，０５２，７０８号
【特許文献２２】
米国特許第６，０７３，１５９号
【特許文献２３】
米国特許第６，０７６，１５７号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
内蔵マイクロプロセッサアプリケーションに対する効率的な作動をもたらす様々な異なるシステムがこれまで提案されているが、強化された作動能力を有するシステムに対する必要性が存在する。
【課題を解決するための手段】
【００１０】
本発明は、入力／出力アプリケーションのためのプログラム可能シングルチップ内蔵プロセッサシステムを提供する。本発明は、プロセッサコアが少なくとも２つの専用状態を有することができるような、多段プロセッサパイプラインにセグメント化された共通実行論理を共有する少なくとも４つの並列の独立アプリケーションスレッドによって作動可能なモジュール式マルチビットマルチスレッドプロセッサコアと、プロセッサコア内のインストラクションセットを実行するためのプロセッサコアと係合した論理機構と、プロセッサコアの状態を検査してプロセッサコアの作動を制御するための、プロセッサコアスレッドのうちの少なくとも１つによって制御された監視制御ユニットと、インストラクションセット及び関連データを記憶して実行するためのメモリと、プロセッサコアに出入りする入力／出力信号を伝送するための、プロセッサコアと係合した周辺アダプタとを含む。
【００１１】
周辺アダプタは、入力／出力信号を様々な処理機能を実行するアナログ及びデジタル周辺機器に、また、プロセッサコアに出入りするレジスタ値を監視制御ユニットに伝送するためのプロセッサコアと係合することができる。すなわち、周辺アダプタは、アナログ及びデジタル処理機能を制御することができる場合がある。
本システムは、プロセッサコア内部のメモリ及び外部メモリの両方をサポートすることが好ましい。外部メモリは、周辺アダプタを通じてアクセスされる。従って、メモリは、プロセッサコアコードを記憶及び実行するための内部メモリ及び周辺アダプタに係合した外部メモリで構成することができる。
【００１２】
本発明は、取り出し、復号化、読取り、アドレッシング、算術計算及びアドレス計算、ポートメモリ、分岐、及び書込みのサブインストラクションレベルのオペレーションの少なくとも１つに各マシンインストラクションを分割する最大８個までのプロセッサパイプライン段階をサポートすることが好ましい。複数のそのようなパイプラインは、共有メモリを有するシステム内で実行されるように構成することができる。
更に、プロセッサパイプラインは、インストラクション取出し論理段階、インストラクション復号化論理段階、マルチポートレジスタ読取り段階、アドレスモード論理段階、算術計算及びアドレス計算段階のための算術計算論理ユニット、マルチポートメモリ段階、分岐／待機論理段階、及びマルチポートレジスタ書込み段階のうちの少なくとも１つで構成されることが好ましい。
【００１３】
本発明は、システムスレッドのオペレーションを様々な方法で操作及び調整する。監視制御ユニットを使用するいかなるスレッドも、所定のプロセッサコアで個々のスレッドオペレーション又は専用状態を開始、停止、又は変更することができる。システムは、各スレッドがマシンインストラクションを実行して特定のデータセットを操作するように、複数のスレッドがマシンインストラクションを実行して単一のデータセットを操作することができるように、又は、スレッドのグループの任意の組合せが特定のデータセット及び別々のデータセットを同時に操作するように構成することができる。ハードウエアセマフォーベクトルを使用して、周辺アダプタを通した様々なシステム周辺機器へのアクセス、及びシステムメモリへのアクセスは、複数のスレッドオペレーション中にシステムスレッドのいずれかによって制御される。
【００１４】
すなわち、プロセッサコアは、共通の実行論理及びメモリを複製することによって２つのグループの独立したスレッドをサポートすることができる。更に、監視制御ユニットは、個々のマルチスレッドプロセッサのオペレーションを開始、停止、及び変更する目的で、マルチスレッドプロセッサコアのオペレーション状態を検査して解釈することができることが好ましい。監視制御ユニットは、別のスレッド処理を開始及び停止し、単一段階及び複数段階の制御オペレーションモードで状態情報を検査及び修正するように第１のスレッド処理によって作動可能とすることができる。システムは、更に、周辺アダプタ及びシステムメモリへのマルチスレッドアクセスを制御するための、監視制御ユニットと係合したハードウエアセマフォーベクトルを更に含むことができる。更に、監視制御ユニットは、プロセッサコアの周辺装置として構成することができる。
更に、監視制御ユニットは、好ましくは、入力／出力インストラクションを使用することによりプロセッサコアスレッドの各々によってアクセス及び制御することができる。制御用プロセッサコアスレッドは、好ましくは、プログラム可能であり、プロセッサコアスレッドのいずれかを含む。
【００１５】
制御用プロセッサコアスレッドは、複数インストラクション複数データ処理オペレーションがプロセッサコアスレッドによってサポート可能であるように、全体的なスレッド処理オペレーション方法を再設定することができる。更に、制御用プロセッサコアスレッドは、単一インストラクション複数データ処理オペレーションが上述のプロセッサコアスレッドによってサポート可能であるように、全体的なスレッド処理オペレーション方法を再設定することができる。最後に、制御用プロセッサコアスレッドは、単一インストラクション複数データ処理オペレーション、及び複数インストラクション複数データ処理オペレーションが任意の数の上述のプロセッサコアスレッドによって同時にサポート可能であるように、全体的なスレッド処理オペレーション方法を再設定することができる。
【００１６】
本発明は、特化されたマシンインストラクションセットをサポートすることが好ましい。特定のインストラクションは、単一バイト値の検出、及び各スレッドがそのスレッド番号を検出することを考慮したものである。インストラクションセットは、更に、上述のプロセッサコアの選択されたインストラクションセットの割り当てられていないビットフィールドに内蔵されたビットパターンを識別する段階をサポートすることができる。換言すると、システムは、プロセッサコアのインストラクションセットの割り当てられていないビットフィールドに内蔵されたビットパターンを識別する段階で更に構成することができる。
【００１７】
本システムは、更に、特定のワードデータ形式を検出するための、上述のインストラクションセットに実装される条件コード機構を含むことができる。更に、ワードの最下位バイトの値が０から２５５の特定の範囲内であることを条件コードによって検出することができる。同様に、インストラクションセットは、各スレッドがそのスレッドアイデンティティを判断することを可能にするプロセッサインストラクションを含むことができる。
ここで、本発明の実施形態を添付図面を参照しながら説明する。
【発明を実施するための最良の形態】
【００１８】
本発明は、プロセッサパイプライン内のマルチスレッドの実行をサンプリング、監視、及び制御するためのプラットフォームを提供する。本発明は、より一般的なシステムリソースを得るために競合する複数の同時スレッドのオペレーションを方向付け及び制限するための強力な機構を提供する。
従来技術による内蔵プロセッサシステムとは対照的に、本発明は、単一プロセッサ／機能的制御ユニットを伴うパイプラインアーキテクチャを使用し、インストラクションは、それを実行するのに複数のプロセッササイクルを必要とし、個々のストリームからの１つのインストラクションは、一般的に各プロセッササイクルで実行される。従来技術によるシステムと異なり、本発明は、特化されたハードウエア及びメモリレジスタを通じてではなく、パイプラインプロセッサスレッドのいずれかを通じて行われるパイプラインプロセッサ内の複数のスレッドの実行をサンプリング、監視、及び制御するための単純なプラットフォームを提供する。また、この監視制御機能は、メモリ、レジスタ、及び周辺装置を含む一組のプログラム定義リソースへのアクセスを制御するためのハードウエアセマフォー機構を組み込むことができる。
【００１９】
複数のスレッドは、パイプラインアーキテクチャ及び共有プロセッサ論理を使用して並列に実行される。パイプラインアーキテクチャを使用することにより、取り出し、復号化、処理、メモリ及び周辺装置へのアクセス、及びマシンインストラクションの記憶という段階が分離され、並列のスレッドが千鳥状にパイプライン内に導入される。パイプライン作動中はいつでも、それぞれの別々のスレッドマシンインストラクションは、プロセッサのサイクル内で「ｎ」個のそのようなスレッドの論理オペレーションが同時に処理されるように、パイプライン内で異なる段階にある。本発明の好ましい実施形態では、８個のクロックサイクルによって単一のマシンインストラクションを処理することができるが（２ワードインストラクションでは１６個）、本発明の効率は、８つのスレッドで更なる処理能力をもたらす。平均すると、１つの完全なマシンインストラクションは、アクティブスレッドの１つのクロックサイクルで完了される。本発明は、非内蔵マイクロプロセッサにある数千万個のトランジスタに代わって、１０万個よりも少ないトランジスタを使用して大幅な処理利得及び監視機能をもたらす。
【００２０】
図１を参照すると、シングルチップ内蔵プロセッサ１０は、中央８スレッドプロセッサコア１２、バッファ付き出力装置１６を有するクロック入力装置１４、主ＲＡＭ１８として図示された様々な内部メモリ構成要素、監視制御ユニット（ＳＣＵ）２０、周辺アダプタ２２、周辺インタフェース装置２４、外部メモリインタフェース２６、及び試験ポート２８を含む入力／出力能力を有する。本システムは、通信アプリケーション用の内蔵装置制御ユニットとしてＲＦトランシーバ３２に接続されたベースバンドプロセッサユニット（ＢＢＵ）３０などの様々な内蔵入力／出力アプリケーションに対して使用される。
【００２１】
図１に示すように、本システムは、アプリケーション専用集積回路（ＡＳＩＣ）として実行される時、プロセッサ１０と特定されるボックス内に含められている。プロセッサ１０内の中央構成要素は、マルチスレッドプロセッサコア１２であり、本発明の１つの好ましい実施形態において、８個の同時プログラムスレッドを実行することができる８段階パイプラインとして図示されている。プロセッサ１０内の全ての要素は、基本タイミング信号をクリスタル３４から受信するマスタクロック１４と同期化されている。マスタクロック１４は、システム構成要素を同期化するために内部的に使用され、潜在的なクロック出力装置１６として別のシステムに対して外部的にバッファに入れられる。内蔵プロセッサ１０と協働するシステムが異なるクロック速度を有するように、第２のクロック入力をバッファ付き出力装置１６に供給することができる。
【００２２】
プロセッサコア１２に接続されているのは、様々な種類のメモリである。８組の８ワードを含む３ポートレジスタＲＡＭモジュール３６は、８個のプロセッサスレッドの各々についてレジスタＲ０からＲ７に対して使用される。ブートＲＯＭメモリ３８は、システムブート画像及びＲＦトランシーバ３２アプリケーション用コード表などの様々なアプリケーション専用の表を含む幾つかの不揮発性プログラム及びデータを記憶することができる。本システムが起動された時、ブートＲＯＭ３８画像が主ＲＡＭ１８にコピーされて実行される。一時的な変数や他の変更可能なパラメータ及びシステムデータも、主ＲＡＭ１８に記憶されている。主ＲＡＭ１８は、２ポートフォーマット構造を有することができる。更なるメモリが必要とされる場合、入力／出力インストラクションを使用して周辺アダプタ２２を通じて外部メモリ４２にアクセスすることができる。
【００２３】
監視制御ユニット（ＳＣＵ）２０は、周辺アダプタ２２を通じてプロセッサコア１２と内部的に協働する専用周辺装置として構成することができる。プロセッサコア１２内の「制御用」スレッドは、周辺アダプタ２２によって監視制御ユニット２０にアクセスする入力／出力インストラクションを出す。スレッドのいずれも、制御用スレッドとして機能することができる。監視制御ユニット２０は、監視制御ユニット２０が監視制御機能を実行する時、プロセッサコア１２の様々な要素にアクセスする。監視制御ユニット２０は、１）各スレッドプロセッサの実行／停止制御、２）各スレッドプロセッサの専用状態への読取／書込のためのアクセス、３）Ｉ／Ｏロックアップ、タイトループなどの異常状態の検出、４）重要リソースのセマフォーベースの管理、及び、５）１６ビットタイマ機能を含む、プロセッサイベント又はシーケンスを計時するためのマスタクロック１４への参照による様々な監視制御機能をサポートする。通常の処理中は、監視制御ユニット２０は、スレッド処理に影響を及ぼすことなく、状態情報をプロセッサパイプラインから読み取る。監視制御ユニット２０は、制御スレッドによって指示された時にのみ、所定のスレッドに対するプログラムの実行に割り込むか又はそれを再指示することになる。
【００２４】
監視制御ユニット２０は、１６ビットセマフォーベクトルを通じてシステムリソースへのアクセスを管理する。セマフォーの各ビットにより、メモリ位置又は範囲、又は、周辺装置アドレス、一式の周辺装置又は周辺装置のグループなどのシステムリソースへのアクセスが管理される。各ビットの意味は、ＲＯＭ３８画像内に設定された定数でプログラマによって定義される。ＲＯＭ３８は、「ＦＬＡＳＨ」型とすることができ、又は、ＲＯＭ３８は、外部メモリからこの情報にアクセスすることができ、従って、セマフォーベクトルのビットの意味をアプリケーションによって変えることができる。スレッドは、対応するビットを「１」に設定することによって所定のシステムリソースを保持する。スレッドがシステムリソースの使用を完了すると、対応するビットを「０」に戻す。セマフォービットは、図５に示す「アップベクトル」レジスタ１０９及び「ダウンベクトル」レジスタ１１０を使用して設定及びクリアされる。
【００２５】
周辺アダプタ２２は、様々な一般的な入力／出力インタフェース装置２４にアクセスし、一般的な入力／出力インタフェース装置２４には、汎用シリアルインタフェース、汎用パラレルデジタル入力／出力インタフェース、アナログ／デジタル変換器、デジタル／アナログ変換器、専用ベースバンドユニット（ＢＢＵ）３０、及び試験ポート２８を挙げることができる。ベースバンドユニット３０は、制御信号及び生シリアルデータがＲＦトランシーバ３２に、又はＲＦトランシーバ３２から伝えられる通信アプリケーションに使用される。ベースバンドユニット３０は、これらの通信を同期化し、ストリーム（ＲＦトランシーバ３２に出入りする）をシリアルからパラレルフォーマット（プロセッサコア１２によって使用される）に変換する。試験ポート２８は、開発及び製造時の試験に使用される。試験ポート２８は、監視制御ユニット２０を使用するスレッドの開始及び停止などの様々な試験機能を実行するプロセッサコア１２上で実行されるプログラムスレッドによってサポートされる。
【００２６】
「ＡＳＩＣ」は、共有メモリモデルを有するマルチスレッドアーキテクチャをサポートする。プロセッサコア１２のためのプログラミングモデルは、８個のスレッドを有する対称マルチプロセッサ（ＳＭＰ）と同等であるが、ハードウエアの複雑性は、入力／出力機能を有する単一の従来のマイクロプロセッサに比するものである。レジスタセットのみが、スレッド間で複製される。プロセッサコア１２のハードウエアコストの大半は、８つのスレッドの全てが分担している。
【００２７】
図２に示すプロセッサコア１２は、複数のスレッドを同時に効率的に処理するために当業技術で公知の同期パイプライン技術を使用する。図示する本発明の一実施形態において、一般的な単一１６ビットインストラクションは、８つの段階による処理で実行される。インストラクションが２つの１６ビットワードから成る場合、２回のパイプライン段階通過が一般的に必要とされる。パイプラインの８つの段階とは、以下のものである。
段階０：インストラクション取出し
段階１：インストラクション復号化
段階２：レジスタ読取り
段階３：アドレスモード
段階４：「ＡＬＵ」オペレーション
段階５：メモリ又はＩ／Ｏサイクル
段階６：分岐／待機
段階７：レジスタ書込み
【００２８】
このパイプライン手法には幾つかの顕著な利点がある。第１に、インストラクション処理は、簡単なエネルギ効率の高いステップに分割される。第２に、パイプライン処理段階は、複数のスレッドが共有することができる。各スレッドは、図３に示すように、並列にしかしパイプライン処理の異なる段階で実行される。図３の縦軸３０は、パイプライン段階を示し、横軸５２は、プロセッサクロック１４のサイクル又は時間に対応する。スレッド当たりの各インストラクションは、実行するのに８クロックサイクル掛かるが、平均すると、パイプラインでは、実行されている８つのスレッドの１つからクロックサイクル当たり１つのインストラクションが完了される。従って、パイプラインアーキテクチャにより、顕著な処理利得が得られる。第３に、パイプラインスレッドの各々は、独立して実行することができることから、リアルタイムの非常に重要なタスクは、確実な実行を保証するために別々のスレッドの専用とすることができる。本発明のこの特徴は、競合するタスク間のクロックサイクルの複雑な分割を証明して確実に実行するのが困難であるこれまでの割込み駆動式マイクロプロセッサよりもはるかに簡単で信頼性が高いものである。
【００２９】
プロセッサクロック１４の各サイクルで、アクティブなインストラクションは、次の段階に進む。段階７の後、シーケンス内の次のインストラクションは、段階０から始まる。図３でわかるように、スレッド０（Ｔ０）は、５４で示すように、サイクル「１」でパイプライン段階０に入る。時間がクロックサイクルを進むにつれて、Ｔ０は、パイプラインの段階０から段階７に移動する。同様に、他のスレッドＴ１からＴ７は、その後のサイクル「１」からサイクル「８」でパイプライン段階０に入り、図３に示すように、Ｔ０が特定の段階から出る時に段階０から段階７に移動する。このハードウエア共有方法の結果は、同時に作動する８点スレッドプロセッサと同等である。
【００３０】
プロセッサコア１２パイプラインは、２ワードインストラクションフォーマットなどの３２ビットインストラクションをサポートする。インストラクションの各ワードは、２ワードインストラクションの処理に１６回のクロックの刻みが必要となるように、８つのパイプライン段階の全てを通過する。これは、図２に見ることができ、線６０は、パイプラインの段階７（７６）の「レジスタ書込み論理」１０８を段階０（６２）の「パイプラインレジスタ＃０」（８０）に結合する。一般に、各スレッドは、プロセッサクロック１４の８回の刻み当たりインストラクションストリームの１ワードを処理する。
【００３１】
各スレッドプロセッサ１２の専用状態は、パイプラインレジスタ＃０から＃７（８０から９４）、又は３ポートＲＡＭ３６モジュール（レジスタ０から７、Ｒ０：Ｒ７）に記憶されている時、１）１６ビットプログラムカウンタ（ＰＣ）レジスタ、２）ビットがｎ、ｚ、ｖ、及びｃと名付けられた４ビット条件コード（ＣＣ）レジスタ、３）１組８つの１６ビット汎用レジスタ（Ｒ０：Ｒ７）、及び、４）各パイプライン段階に必要とされるフラグ、バッファ、及び一時レジスタから成る。物理的には、汎用レジスタは、図１でわかるように３ポートＲＡＭ３６内の６４ワードブロックとして実行することができる。レジスタアドレスは、インストラクションワードからの３ビットレジスタ指定子と共に、スレッドカウンタレジスタから引き出された３ビットスレッド番号（Ｔ０：Ｔ７）の連結によって形成される。単一１６ビットインストラクションは、最大３個までのレジスタオペランドを指定することができる。
【００３２】
インストラクションが図２に示すハードウエアパイプラインを進むにつれて、各スレッドプロセッサの専用状態は、プロセッサパイプラインを通って流れ、レジスタ（Ｒ０：Ｒ７）は、３ポート６４ワードレジスタＲＡＭ３６に記憶され、他の専用値は、パイプラインレジスタ＃０から＃７（８０から９４）に記憶されているパケット構造で記憶される。スレッドパケット構造は、各パイプライン段階で異なり、段階の要件が異なることを反映している。スレッドパケットのサイズは、４５ビットから１０３ビットまで変動する。
【００３３】
図４でわかるように、プロセッサクロック１４の各刻みで２つの１６ビットレジスタが読み取られ、１つの１６ビットレジスタに書き込みを行うことができる（５６）。読取りは段階２（６６）で行われ、一方、任意選択の書込みは段階７（７６）で行われることから、読取りは、常に書込みと異なるスレッドに関係する。各スレッドのレジスタのサブセットは異なるので、単一のクロックの刻み内での書込アクセスと２つの読取アクセスとの間の衝突の可能性はない。
【００３４】
同様に、８つのスレッドの全ては、主ＲＡＭ１８及び完全な周辺装置セットへのアクセスを共有する。一般的に、スレッドは、主ＲＡＭ１８を通じて互いに通信するが、所定のスレッドは、監視制御ユニット２０を使用して別のスレッドの状態を判断したり、変更することができる。段階０（６２）及び段階５（７２）において、２ポート主ＲＡＭ１８は、図４の５８によって示すように、主ＲＡＭ１８内の異なる区域でプログラムを実行する２つの異なるスレッドによってアクセスされる。
【００３５】
パイプライン機構を示す図２を参照すると、様々なパイプライン段階、及び、コアプロセッサ１２パイプラインと相互作用する監視制御ユニット２０及びスレッドカウンタ１０７が図示されている。スレッドカウンタ１０７は、パイプラインの段階０（６２）内への特定スレッドの状態情報の読込みを指示し、０から７まで連続的に計数する。特定スレッドに対するインストラクションは、スレッドカウンタ１０７によって指示されると、段階０（６２）の始めに「パイプラインレジスタ＃０」（８０）を通じてパイプラインに入る。「インストラクション取出し論理」９６は、主ＲＡＭ１８アドレスバスにアクセスし、得られるインストラクションデータが「パイプラインレジスタ＃１」（８２）に記憶される。段階１（６４）において、インストラクションは復号化される。段階２（６６）において、この情報は、この段階で現在アクティブな所定のスレッドに付随するレジスタからデータを検索するために使用される。段階３（６８）において、「アドレスモード論理」１００は、アドレッシング形式を判断し、アドレッシング単一化（様々なマシンインストラクション形式に対する即時、ベース変位、及び、レジスタ・インダイレクト及び絶対アドレッシングフォーマットに関するアドレッシングフィールドを収集する）を実行する。「ＡＬＵ」１０２及び関連論理を包含する段階４（７０）において、「ＡＬＵ」１０２は、オペレーション（アドレス又は算術計算の追加のため）を実行し、早期条件コードを設定し、段階５（７２）のメモリ及び周辺Ｉ／Ｏオペレーションの準備をする。
【００３６】
分岐及びメモリオペレーションに関して、「ＡＬＵ」１０２は、ＰＣ関連又はベース変位のいずれかのアドレス算術計算を実行する。段階５（７２）は、読取又は書込オペレーションを行うために、主ＲＡＭ１８又は周辺装置にアクセスする（「周辺アダプタ論理」１０４を通じて）。段階６（７４）では、分岐インストラクション及び周辺Ｉ／Ｏ待機を実行するために、「分岐／待機」論理１０６が使用される。状況によっては、第１のスレッドは、多くのサイクルに亘って周辺装置２４が応答するのを待つことになる。この「待機」は、適当な監視制御ユニット２０レジスタにアクセスする第２のスレッドにより検出することができる。また、第２のスレッドは、待機の持続時間を判断するために連続的に計数している監視制御ユニット２０レジスタを利用することができる。周辺装置２４が所定の時間内に応答しなかった場合、第２のスレッドは、第１のスレッドが待機ループに捕まっている恐れがあるので第１のスレッドを再度初期化するための措置を講じることができる。段階７（７６）は、任意のレジスタ値を３ポートレジスタＲＡＭモジュール３６に書込む。その後、スレッドパケットの収支は、現在のスレッド用パイプラインに入る次のインストラクションワードのために「パイプラインレジスタ＃０」（８０）にコピーされる。
【００３７】
図２はまた、プロセッサコアスレッドの状態をモニタし、システムリソースへのアクセスを制御し、特定の状況においてはスレッドのオペレーションを制御するために使用される監視制御ユニット２０を示す。監視制御ユニット２０は、図２に示すように、パイプラインハードウエア内の様々な地点で状態情報を選択的に読み取るか又は書き込むことができる。これは、別々の制御プログラムによって作動される特化された制御機構ではなく、プロセッサコア１２のスレッドのいずれかによって一体的に柔軟に制御される。監視制御ユニット２０は、図２において太い矢印１０５で示すように、周辺アダプタ論理１０４を通じて標準的な入力／出力インストラクションを使用する任意のスレッドによってアクセス可能であるように周辺装置として構成される。これらのインストラクション「ｉｎｐ」及び「ｏｕｔｐ」のフォーマットについては後述する。所定のスレッドがスレッド専用の監視制御ユニット２０作動を指示したい時は、まず図５に示すように、ポインタ値を入力／出力アドレス「４」（１１２）に書込まなければならない。ポインタ１１２は、図６に示すように、ビット位置「３」から「５」（１１４）で監視制御ユニット２０によってアクセスされるスレッドを含む。レジスタが監視制御ユニット２０の作動を通じてアクセスされる場合、所望のレジスタの値は、ポインタのビット「０」から「２」（１１６）に含まれている。
【００３８】
様々な監視制御ユニット２０の読取及び書込オペレーションがサポートされる。読取アクセス（「ｉｎｐ」インストラクション）は、読み取られているスレッドの状態に影響を与えない。図５に示すように、レジスタ値（Ｒ０：Ｒ７）、プログラムカウンタ値、条件コード値、ブレークポイント（スレッドがそれ自身に分岐するタイト・ループ）、所定のスレッドに対する条件、所定のスレッドの待機状態（周辺装置が応答するのを待っているスレッド）、セマフォーベクトル値、及び連続的に作動する１６ビットカウンタを読み取ることができる。「ブレークポイント」レジスタ１２４は、スレッドが連続的に分岐しているかどうかを検出する。「待機」レジスタ１２６は、値がすぐには利用可能でない時のような所定のスレッドが周辺機器を待っているかどうかを教える。「時間」レジスタ１３０は、システムクロックサイクル数に関して周辺機器の応答時間を測定するなどの任意の目的のために、相対的な進行時間を計算するのにスレッドによって使用される。慣例により、所定の目標スレッドは、任意の書込アクセス（「ｏｕｔｐ」インストラクション）がその状態値に関して実行される前に「停止される」べきである。制御用スレッドが所定の目標スレッドについてレジスタ、プログラムカウンタ、又は条件コードを変更することを希望した場合、制御スレッドは、図５でわかるように、最初にワードを停止アドレス「３」（１３２）に書込むことによって目標スレッドを「停止」しなければならない。停止ベクトルのビット「０」からビット「７」は、プロセッサコア１２の８つのスレッドに対応する。目標スレッドに対応するビットを１に設定することにより、目標スレッドは、パイプラインを通じた現在のインストラクション実行を完了する。パイプライン論理は、次に、「実行」オペレーションにおけるように、停止ベクトル内の目標スレッドのビットがもう一度制御スレッドによってゼロに設定されるまで、そのスレッドに対する更に別のいかなるインストラクションも読込みを行わない。目標スレッドが停止されると、制御スレッドは、図５に示すように、適当な監視制御ユニット２０の入力／出力アドレス位置に書込み（「ｏｕｔｐ」インストラクション）を実行することにより、目標スレッドの任意のレジスタ値（１３８）、プログラムカウンタ（１３６）、又は条件コード（１３４）に書き込むことができる。この機能は、様々な「ＳＩＭＤ」及び「ＭＩＭＤ」構成（後述）で実行するか又は他の方法で目標スレッド実行フローを修正するためにプロセッサコア１２を再設定する際に有益である。
【００３９】
図５の「書込み」欄に同じく示すように、「アップベクトル」１０９及び「ダウンベクトル」１１０は、監視制御ユニットのハードウエアセマフォーを使用するリソースをそれぞれ確保及び解放するために使用される。セマフォーの値は、どのシステムリソースが別のスレッドにロックされているか否かを確認するために、いつでも所定のスレッド（アドレス５、「セマフォーベクトル」１２８）により読み取ることができる。各スレッドは、「ダウンベクトル」レジスタ１１０を使用して所定のリソースを解除することに、それがそのリソースを用いて行われた時には責任を持つ。
【００４０】
プロセッサコア１２は、様々な処理オペレーションを指示するための「マシン言語」又は「マシンインストラクション」ともいう一組のプログラミングインストラクションをサポートする。このインストラクションセットは、条件コード機構と密接な関係がある。プロセッサコア１２のマシン言語は、図８に示すような１８個のインストラクション、及び、図７に示すような合計６つのアドレスモードから成る。マシンインストラクションは、大きさは１ワード又は２ワードのいずれかである。２ワードインストラクションは、一度に１つのワード部分で実行を完了するためにパイプラインを２回通過しなければならない。図７に示す表は、６つのアドレスモード１４０を説明し、記号の説明１４２を示し、インストラクションサイズ別に適用されるインストラクションフォーマット１４３を与える。１つのインストラクションによってレジスタに書き込まれた結果は、その後のインストラクションのソースオペランドとして利用可能である。本発明のマシン言語によるインストラクションは、高度なオペレーションを構築するために組み合わせて使用することができる。例えば、ビット単位の左回転インストラクションは、ビットによるクリアインストラクションと組み合わせると、シフトして最上位ビット位置を過ぎた時にビットが無視される左シフトオペレーションを与える。
【００４１】
マシンインストラクションセット及び関連のプロセッサレジスタを説明するために、一連の慣例を使用することができる。Ｒ０．．．Ｒ７は、それぞれ、レジスタ「０」からレジスタ「７」と定義される。「Ｒｎ」は、一般的にレジスタを示すために使用され、「ｒｎ」は、特定のレジスタの場合について使用される。「ＰＣ」は、プログラムカウンタである。「ＣＣ」は、条件コードレジスタである。「Ｋ」は、リテラル定数値を示す。１ワードインストラクションフォーマットの場合、「Ｋ」の精度は、４ビットと８ビットとの間に限定される。２ワードインストラクションフォーマットの場合、「Ｋ」は、そのインストラクションの第２のワードのような１６ビットによって指定される。「Ｔ」は、一時レジスタである。「*」は、メモリ内の値に対するポインタである。「＆」は、ＡＮＤ論理オペレーションである。「｜」は、ＯＲ論理オペレーションである。「＾」は、排他的ＯＲ論理オペレーションである。「！ 」は、ＮＯＴ論理オペレーションである。「＜＜」は、左シフトオペレーションである。別々のレジスタセット、プログラムカウンタ、及び条件コードレジスタは、各システムスレッドのために保持されている。条件コード（ＣＣ）の「ｎ」、「ｚ」、「ｖ」、及び「ｃ」ビットは、これらを生成したインストラクションに依存して異なる実行内容を有する。加算及び減算の算術計算オペレーションについては、これらの「ＣＣ」ビットは、それぞれ、負、ゼロ、オーバーフロー、及びキャリーを意味する。他のオペレーションについては、「ｃ」ビットは、１から２５５の区間における結果のような「ｃｈａｒａｃｔｅｒ」を意味する。「ｖ」ビットは、通常は結果が奇数であることを示すが、様々な解釈を有する。インストラクションセットの詳細については後で示される。「ｍｓｂ」は、最上位ビットの略である。「ｌｓｂ」は、最下位ビット又はワードが右から左に読み取られる時はビット０の略である。
【００４２】
図８に示して後述するスレッド番号取得インストラクション「ｔｈｒｄ」１４６は、本発明の重要な特徴である。「ｔｒｄ」インストラクション１４６は、アイデンティティ又はスレッド番号を識別するために所定のスレッドによって使用される。図９は、このインストラクションが、監視制御ユニット２０制御レジスタと共に、プロセッサコア１２を「ＳＩＭＤ」構成で、その後は「ＭＩＭＤ」構成で、又はその逆で作動することができる方法の例を示す。このような能力は、プロセッサコア１２作動中の任意の時点で、スレッドプロセッサのいずれか又は全てを「ＳＩＭＤ」又は「ＭＩＭＤ」のいずれかの構成又はモードで柔軟に構成するために使用することができる。プロセッサコア１２がパワーアップ状態から開始された時、プロセッサコア１２によってサポートされた８つのスレッドは、自らのスレッド番号を知らない。図９に示す例においては、プロセッサコア１２は、主ＲＡＭ１８メモリの１６ｋワードを０に初期化するために全てのスレッドを並列に使用する。スレッドゼロは、その後、全ての他のスレッドを停止し、「ＭＩＭＤ」オペレーションにおけるように、独立したデータセット上の８つの別々のプログラムを実行し始めるように他のスレッドのプログラムカウンタ及びレジスタゼロを再度初期化して再び開始する。例示的な定数１５０の上部では、対応する監視制御ユニット２０レジスタが初期化される。同時マルチスレッドオペレーションの始めにおけるセクション「スレッドを初期化する」１５２では、各スレッドは、順次、スレッドゼロから始まるパイプラインに読み込まれる。「ｔｒｄ」インストラクション１４６は、対応するスレッド番号を判断するために各スレッドによって使用される。各スレッドに対するレジスタ２（ｒ２）も、ゼロに設定される。セクション「ＩｎｉｔＭｅｍｏｒｙ」１５４では、各スレッドは、レジスタゼロ（ｒ０）内に位置するアドレスに対してゼロを記憶し、その後、８ワードによってメモリ位置アドレスを増分する。これは、８ワードの連続的なメモリブロックに同時に書き込む８つのスレッドを調整するためには好ましいものである。主ＲＡＭ１８メモリの１６ｋワードが初期化された時、プログラムは、「ＩｎｉｔＭｅｍｏｒｙ」１５４から出る。「スレッドを停止」１５６では、スレッドゼロは、監視制御ユニット２０の停止レジスタ１３２に書き込む。これにより、スレッドゼロに対応するビットにゼロが書き込まれる。他のスレッドには１が書き込まれる。これにより、パイプライン内の現在のインストラクションが完了されると、スレッドゼロ以外の他の全てのスレッドが停止する。セクション「ＩｎｉｔＦｏｒＭＩＭＤ」１５８及び「ＳｅｔＭＩＭＤ」１６０では、スレッドゼロは、「ＭＩＭＤＳｔａｒｔ」セクション１６２に対応させるために、停止されたスレッドのプログラムカウンタ（０から７）を初期化し、異なるメモリアドレスで別々の独立したプログラムセグメントに対応する値を含めるために各スレッドのレジスタゼロを初期化する。所定のインストラクションのアドレスは、図９の最も左の欄内に示されている。この欄１５１から、「ＭＩＭＤＳｔａｒｔ」セクション１６２がアドレス２３で始まることが分かる。「ＳｅｔＭＩＭＤ」セクション１６０の終わりで、スレッドゼロは、監視制御ユニット２０の停止ベクトル１３２を変更することにより、停止されたスレッド０から７を開始する。その後、全てのスレッドは、セクション「ＭＩＭＤＳｔａｒｔ」１６２の始めに実行開始となり、異なるレジスタゼロ値に基づいて、独立して作動する独立プログラムセグメントに分岐する。プログラムセグメントは、従って、「ＭＩＭＤ」及び「ＳＩＭＤ」モードのオペレーションに対するプロセッサコア１２スレッドを構成するために「ｔｒｄ」インストラクション１４６及び監視制御ユニット２０の停止／実行機能を使用することができる方法を示すものである。プロセッサコア１２内のスレッドは、「ＳＩＭＤ」構成で実行されているスレッドもあれば、「ＭＩＭＤ」構成で実行されているスレッドもある混合モードで作動させることができる。
【００４３】
本発明の別の実施形態は、識別ビット情報をアセンブリマシンインストラクション内に埋め込むために、「ｂｒａ」無条件分岐の「ｄｏｎ’ｔ ｃａｒｅ」フィールドと、後述するサブルーチンインストラクションへの「ｊｓｒ」ジャンプとを使用する。このような「ｄｏｎ’ｔ ｃａｒｅ」フィールドは、インストラクションセット内の他のインストラクションにも内蔵することができる。「ｄｏｎ’ｔ ｃａｒｅ」フィールドは、システム又はアセンブラバージョン情報を内蔵するため、又はコピー防止のために使用することができる。これらのインストラクションがプロセッサコア用にマシンアセンブラによってアセンブルされると（テキスト表現からマシン読取可能フォーマットに変換）、コードをマーキングするために、これらのインストラクションの複数の発生を通してバージョン関連又は著作権付き保護ビットパターンを選択的に配信することができる。例えば、「ｂｒａ」インストラクション及び「ｊｓｒ」インストラクションがマシンインストラクションのシーケンス内にある場合、「ｂｒａ」インストラクションによって３つの特定ビットを記憶することができ、また、「ｊｓｒ」インストラクションにより、２つの特定ビットを記憶することができる。従って、５ビット長ビットシーケンス「１０１１０」の場合、「１０１」は、アセンブリ「ｂｒａ」インストラクションで記憶することができ、「１０」は、アセンブリ「ｊｓｒ」インストラクションで記憶することができる。これらのインストラクションに対して発生されたマシンビットパターンを検査することにより、マシンビット表現が認可されたアセンブラによって発生させたものであることを判断することができ、潜在的には、バージョン管理又は他の関連の目的のために、アセンブラ又はシステスに関連する情報を利用することができる。
【００４４】
監視制御ユニット２０の停止／実行機能は、システムスレッドの作動モードを再設定するためばかりでなく、デバッグの目的に有益である。所定のプロセッサスレッド上で実行されるデバッグスレッドアプリケーションによって作動される試験ポート２８を使用して、外部試験システム４０は、一度に１つのインストラクションでマシンインストラクションを通じて他のシステムスレッドを段階的に作動し、各インストラクション段階でこれらの他のスレッドの状態を検査することができる。デバッグスレッドは、現在デバッグの目標にされているスレッドに対して、交互に監視制御ユニット２０停止レジスタ１３２のビットをゼロに設定し、その後に１を設定することにより、他のスレッドを実行して停止する。プロセッサコアパイプラインに現在存在するいかなるインストラクションも、停止制御が達成される前に最初に完了され、これにより、単一ワード及び二重ワードインストラクションの両方に対する単一の段階的制御、及び、インストラクションセットに対する複数の段階的オペレーションが可能になる。
「ｃ」条件コードは、「０」から「２５５」の値を有するワードを効率的に検出する。この機能の１つの用途は、文字などの１バイトのデータ形式の検出である。このような検出は、値の検査のための追加マシンサイクルを費やすことなく行うことができる。
【００４５】
本システムは、本発明の一実施形態においては４つ又はそれ以上（８つを図示）の同時スレッドをサポートするが、本システムは拡張することができる。より直接的に機能をサポートするために更に別のインストラクションを実装することができる。監視制御ユニット２０により、制御可能な同時スレッドの数は、１つのマシンサイクルで１６個のスレッドの全てを開始及び停止する機能を失うことなく最大１６個のスレッドまで増やすことができる。本システムはまた、基本的なデータ処理サイズ、例えば１６ビットワードから３２又はそれ以上の長さのビット単位を調節することにより、より長いワード幅で作動するように設定することができる。複数ワードによる同時アクセスができるように主ＲＡＭ１８メモリを調節し、十分な幅のあるデータバスを供給して複数ワードインストラクションを処理するプロセッサ論理を調節することにより、２ワード又はそれ以上のインストラクションを単一マシンサイクル内で取り出すことができ、また、パイプラインは、８クロックサイクル対１６クロックサイクルで、長さが２ワード又はそれ以上のインストラクションを処理することができる。処理能力を上げるために、各々が独自の専用メモリを有するか又はセマフォーによって制御されたメモリアクセスを有するこのようなシステムの幾つかは、並列に実行することができるであろう。
【００４６】
代表的なマシンインストラクションを以下のように説明することができる。
Ｒ１．．．Ｒ３は、レジスタｒ０からｒ７のいずれかを表す。小文字表現は、実際のマシンインストラクションに使用される。
インストラクション：「ａｄｄ」−２の補数加算
フォーマット１−レジスタ：Ｒ１＝Ｒ２＋Ｒ３
【００４７】
【表１】
フォーマット２−即時Ｋ３＝［−１２８：１２７］：Ｒ１＝Ｒ２＋Ｋ３
【００４９】
【表２】
フォーマット３−即時Ｒ１＝Ｒ２＋Ｋ３
【００５１】
【表３】
【表４】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
Ｋ３：署名付き８ビット又は１６ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：オーバーフローが発生した場合に設定
ｃ：キャリーが発生した場合に設定
説明：
ソースオペランドを加算して結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ａｄｄ ｒ１、ｒ２、ｒ３（フォーマット１）
ａｄｄ ｒ１、ｒ２、９（フォーマット２及び３）
【００５４】
インストラクション：「ａｎｄ」−ビット単位の「アンド」
フォーマット１−レジスタ：Ｒ１＝Ｒ２＆Ｒ３
【００５５】
【表５】
フォーマット２：即時：Ｒ１＝Ｒ２＆Ｋ３
【００５７】
【表６】
【表７】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
Ｋ３：１６ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：（Ｒ２｜Ｒ３）！ ＝Ｒ３、又は、代替的に（Ｒ２｜Ｒ３）！ ＝Ｋ３の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
ソースオペランドをビット単位アンドして、結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ａｎｄ ｒ１、ｒ２、ｒ３（フォーマット１）
ａｎｄ ｒ１、ｒ２、０ｘ０Ｆ（フォーマット２）
【００６０】
インストラクション：「ｂｃ」−条件付き分岐
フォーマット１−ＰＣ相対Ｋ２＝［−１２８：１２７］：ｉｆ（条件（Ｃ１））ＰＣ＝ＰＣ＋Ｋ２
【００６１】
【表８】
フォーマット２−ＰＣ相対：ｉｆ（条件（Ｃ１））ＰＣ＝ＰＣ＋Ｋ２
【００６３】
【表９】
【表１０】
インストラクションフィールド：
Ｃ１：分岐条件用４ビット指定子
Ｋ２：署名付き８ビット又は１６ビットリテラルソース
【００６６】
【表１１】
説明：
条件コード（ＣＣ）レジスタのｎ、ｚ、ｖ、及びｃビットを使用して、指定された分岐条件（Ｃ１）を評価する（値については条件コード表を参照）。指定された分岐条件を満足した場合、ソースオペランドをプログラムカウンタ（ＰＣ）レジスタに追加する。そうでない場合は、プログラムカウンタは影響を受けない。
例示的インストラクション：
ｂｃ ０ｘ２、ｌｏｏｐｂａｃｋ（フォーマット１及び２）
【００６８】
インストラクション：「ｂｉｃ」−ビットクリア
フォーマット１−即時Ｋ３＝［０：１５］：Ｒ１＝Ｒ２＆〜（１＜＜Ｋ３）
【００６９】
【表１２】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｋ３：４ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：選択されたビットがその試験時に１であった場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
即時オペランドＫ３を使用してソースオペランドＲ２の単一ビットを選択し、選択されたビットを試験し、選択されたビットをクリアし、その結果を目的地レジスタＲ１に書き込む。Ｒ２のビットは１５：０と付番され、ビット０は最下位ビットである。
例示的インストラクション：
ｂｉｃ ｒ１、ｒ２、３（フォーマット１）
【００７１】
インストラクション：「ｂｉｓ」−ビット設定
フォーマット１−即時Ｋ３＝［０：１５］：Ｒ１＝Ｒ２｜（１＜＜Ｋ３）
【００７２】
【表１３】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｋ３：４ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：選択されたビットがその試験時に１であった場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
即時オペランドＫ３を使用してソースオペランドＲ２の単一ビットを選択し、選択ビットを試験し、選択ビットを設定し、その結果を目的地レジスタＲ１に書き込む。Ｒ２のビットは１５：０と付番され、ビット０は最下位ビットである。
例示的インストラクション：
ｂｉｓ ｒ１、ｒ２、３（フォーマット１）
【００７４】
インストラクション：「ｂｉｘ」−ビット変更
フォーマット１−即時Ｋ３＝［０：１５］：Ｒ１＝Ｒ２＾（１＜＜Ｋ３）
【００７５】
【表１４】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｋ３：４ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：選択されたビットがその試験時に１であった場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
即時オペランドＫ３を使用してソースオペランドＲ２の単一ビットを選択し、選択ビットを試験し、選択ビットを変更し、その結果を目的地レジスタＲ１に書き込む。Ｒ２のビットは１５：０と付番され、ビット０は最下位ビットである。
例示的インストラクション：
ｂｉｘ ｒ１、ｒ２、３（フォーマット１）
【００７７】
インストラクション：「ｂｒａ」−無条件分岐
フォーマット１−ＰＣ相対Ｋ１＝［−１２８：１２７］：ＰＣ＝ＰＣ＋Ｋ１
【００７８】
【表１５】
フォーマット２−ＰＣ相対：ＰＣ＝ＰＣ＋Ｋ１
【００８０】
【表１６】
【表１７】
インストラクションフィールド：
Ｋ１：署名付き８ビット又は１６ビットリテラルソース
条件コード：
悪影響を受けない。
説明：
ソースオペランドをプログラムカウンタ（ＰＣ）レジスタに追加する。「Ｘ」は、「ｄｏｎ’ｔ ｃａｒｅ」である。
例示的インストラクション：
ｂｒａ ｂｒａｎｃｈｓｔａｒｔ１（フォーマット１及び２）
【００８３】
インストラクション：「ｉｎｐ」−周辺装置の入力ポートを読み取る
フォーマット１−即時Ｋ２＝［０：１２７］：ＰＣ＝ＰＣ＋Ｋ１
【００８４】
【表１８】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｋ２：署名なし７ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：結果が奇数、即ち、「ｌｓｂ」が１の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
Ｉ／ＯアドレスＫ２で入力ポートを読み取り、その結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｉｎｐ ｒｌ、０ｘ００（フォーマット１）
【００８６】
インストラクション：「ｉｏｒ」−ビット単位の包含ＯＲ
フォーマット１−レジスタ：Ｒ１＝Ｒ２｜Ｒ３
【００８７】
【表１９】
フォーマット２−即時：Ｒ１＝Ｒ２｜Ｋ３
【００８９】
【表２０】
【表２１】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
Ｋ３：１６ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：（Ｒ２及びＲ３）＝＝Ｒ３、又は、代替的に（Ｒ２及びＫ３）＝＝Ｋ３の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
ソースオペランドをビット単位包含ＯＲし、その結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｉｏｒ ｒ１、ｒ２、ｒ３（フォーマット１）
ｉｏｒ ｒ１、ｒ２、０ｘ１Ｆ（フォーマット２）
【００９２】
インストラクション：「ｊｓｒ」−サブルーチンにジャンプする
フォーマット１−一時Ｔを有するレジスタ・インダイレクト：Ｔ＝Ｒ２；Ｒ１＝ＰＣ；ＰＣ＝Ｔ
【００９３】
【表２２】
フォーマット２−絶対：Ｔ＝Ｋ２；Ｒ１＝ＰＣ；ＰＣ＝Ｔ
【００９５】
【表２３】
【表２４】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｋ２：１６ビットリテラルソース
条件コード：
影響を受けない。
説明：
ソースオペランドを一時Ｔに保存し、プログラムカウンタ（ＰＣ）を目的地レジスタＲ１に書き込み、一時Ｔをプログラムカウンタ（ＰＣ）レジスタに書き込む。「Ｘ」は、「ｄｏｎ’ｔ ｃａｒｅ」である。
例示的インストラクション：
ｊｓｒ ｒ１、ｒ２（フォーマット１）
ｊｓｒ ｒ１、ｇｏ＿ａｈｅａｄ（フォーマット２）
【００９８】
インストラクション：「ｌｄ」−ＲＡＭから読み込む
フォーマット１−絶対インデックス付きベース変位、Ｋ３＝［−１２８：１２７］：Ｒ１＝*（Ｒ２＋Ｋ３）
【００９９】
【表２５】
フォーマット２−絶対インデックス付きベース変位：Ｒ１＝*（Ｒ２＋Ｋ３）
【０１０１】
【表２６】
【表２７】
フォーマット３−絶対：Ｒ２＝*Ｋ２
【０１０４】
【表２８】
【表２９】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ベースレジスタ用３ビット指定子
Ｋ３：署名付き８ビット又は１６ビット変位
Ｋ２：１６ビット絶対アドレス
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：結果が奇数、即ち、「ｌｓｂ」が１の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
フォーマット１及び２については、ＲＡＭソースのアドレスを形成するためにベースレジスタＲ２及び変位Ｋ３を追加する。フォーマット３については、Ｋ２は、ＲＡＭソースのアドレスである。ＲＡＭソースを読み取り、その結果を目的地レジスタＲ１に書き込む。尚、絶対インデックス付きは、ベース変位と同意語である。
例示的インストラクション：
ｌｄ ｒ１、ｒ２、０ｘ１Ｆ（フォーマット１及び２）
ｌｄ ｒ１、０ｘ２Ｆ（フォーマット３）
【０１０７】
インストラクション：「ｍｏｖ」−即時を移動する
フォーマット１−即時、Ｋ２＝［−３２：３１］：Ｒ１＝Ｋ２
【０１０８】
【表３０】
フォーマット２−即時：Ｒ１＝Ｋ２
【０１１０】
【表３１】
【表３２】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｋ２：署名付き６ビット又は１６ビットリテラルソース
条件コード：
影響を受けない。
説明：
ソース値Ｋ２を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｍｏｖ ｒ１、１（フォーマット１及び２）
【０１１３】
インストラクション：「ｏｕｔｐ」−周辺装置の出力ポートに書き込む
フォーマット１−即時、Ｋ２＝［０：１２７］：ｏｕｔｐ（Ｒ１、Ｋ２）
【０１１４】
【表３３】
インストラクションフィールド：
Ｒ１：ソースレジスタ用３ビット指定子
Ｋ２：署名なし７ビットリテラルソース
条件コード：
影響を受けない。
説明：
ソースオペランドＲ１を読み取み、結果をＩ／ＯアドレスＫ２で出力ポートに書き込む。
例示的インストラクション：
ｏｕｔｐ ｒ１、ＳＣＵｐｃ（フォーマット１）
【０１１６】
インストラクション：「ｒｏｌ」−ビット単位左回転
フォーマット１−レジスタ：Ｒ１＝Ｒ２＜＜Ｒ３
【０１１７】
【表３４】
フォーマット２−即時、Ｋ３＝［０：１５］：Ｒ１＝Ｒ２＜＜Ｋ３
【０１１９】
【表３５】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
Ｋ３：４ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：結果が奇数、即ち、「ｌｓｂ」が１の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
ソースオペランドＲ２を左にｎ位置だけビット単位回転させ、結果を目的地レジスタＲ１に書き込む。回転量ｎは、１６を法としてＲ３又はＫ３のいずれかにより与えられる。
例示的インストラクション：
ｒｏｌ ｒ１、ｒ２、ｒ３（フォーマット１）
ｒｏｌ ｒ１、ｒ２、５（フォーマット２）
【０１２１】
インストラクション：「ｓｔ」−ＲＡＭに記憶する
フォーマット１−絶対インデックス付きベース変位、Ｋ３＝［−１２８：１２７］：*（Ｒ２＋Ｋ３）＝Ｒ１
【０１２２】
【表３６】
フォーマット２−絶対インデックス付きベース変位：*（Ｒ２＋Ｋ３）＝Ｒ１
【０１２４】
【表３７】
【表３８】
フォーマット３−絶対：*Ｋ２＝Ｒ１
【０１２７】
【表３９】
【表４０】
インストラクションフィールド：
Ｒ１：ソースレジスタ用３ビット指定子
Ｒ２：ベースレジスタ用３ビット指定子
Ｋ３：署名付き８ビット又は１６ビット変位
Ｋ２：１６ビット絶対アドレス
条件コード：
影響を受けない。
説明：
フォーマット１及び２については、ＲＡＭ目的地のアドレスを形成するためにベースレジスタＲ２及び変位Ｋ３を追加する。フォーマット３については、Ｋ２はＲＡＭ目的地のアドレスである。ソースレジスタＲ１を読み取り、結果をＲＡＭ目的地に書き込む。
例示的インストラクション：
ｓｔ ｒ１、ｒ２、０ｘ１１（フォーマット１及び２）
ｓｔ ｒ１、０ｘ１ＦＦＦ（フォーマット３）
【０１３０】
インストラクション：「ｓｕｂ」−２の補数引算
フォーマット１−レジスタ：Ｒ１＝Ｒ２−Ｒ３
【０１３１】
【表４１】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：オーバーフローが発生した場合に設定
ｃ：キャリーが発生した場合に設定
説明：
ソースオペランドを引算し、Ｒ２−Ｒ３、結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｓｕｂ ｒ１、ｒ２、ｒ３（フォーマット１）
【０１３３】
インストラクション：「ｔｈｒｄ」−スレッド番号を取得する
フォーマット１−レジスタ：Ｒ１＝ｔｈｒｄ（）
【０１３４】
【表４２】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
条件コード：
影響を受けない。
説明：
スレッド番号を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｔｈｒｄ ｒ１
【０１３６】
インストラクション：「ｘｏｒ」−ビット単位の排他ＯＲ
フォーマット１−レジスタ：Ｒ１＝Ｒ２＾Ｒ３
【０１３７】
【表４３】
フォーマット２−即時：Ｒ１＝Ｒ２＾Ｋ３
【０１３９】
【表４４】
【表４５】
インストラクションフィールド：
Ｒ１：目的地レジスタ用３ビット指定子
Ｒ２：ソースレジスタ用３ビット指定子
Ｒ３：ソースレジスタ用３ビット指定子
Ｋ３：１６ビットリテラルソース
条件コード：
ｎ：結果が負、即ち、「ｍｓｂ」が１の場合に設定
ｚ：結果がゼロの場合に設定
ｖ：（Ｒ２及びＲ３）＝＝Ｒ３、又は、代替的に（Ｒ２及びＫ３）＝＝Ｋ３の場合に設定
ｃ：結果が区間［１：２５５］にある場合に設定
説明：
ソースオペランドをビット単位排他ＯＲし、結果を目的地レジスタＲ１に書き込む。
例示的インストラクション：
ｘｏｒ ｒ１、ｒ２、ｒ３（フォーマット１）
ｘｏｒ ｒ１、ｒ２、０ｘ１００Ｆ（フォーマット２）
【０１４２】
本発明は、様々な方法で拡張することができる革新的な多段パイプラインをサポートするマルチスレッドプロセッサコア１２の独特な設計を提供する。条件コード機構により、追加の値試験を必要としない強力な新しい文字検出機構が導入される。スレッドに様々なスレッド構成、初期化、及び他のスレッド関連オペレーションに対してそのアイデンティティを判断させる「ｔｈｒｄ」インストラクション１４６は、マルチスレッド制御の強力なツールを提供する。監視制御ユニット２０は、全てのプロセッサコア１２スレッドによってアクセス可能な周辺機器として構成されるが、ハードウエアセマフォーを使用して極めて柔軟なスレッド状態検査、制御オペレーション、及びリソース制御を提供する。異なるアプリケーションにおいては、個々のスレッドは、「ＳＩＭＤ」又は「ＭＩＭＤ」オペレーションで作動するように構成することができる。監視制御ユニット２０はまた、強力な単一及び複数ステップ試験モードをサポートすることができる。これらの特徴は、内蔵マイクロプロセッサシステムの最先端技術における大きな進歩をもたらす。
【０１４３】
本発明の並列パイプラインアーキテクチャは、本質的に、コンテキストスイッチングのオーバーヘッドなしで、独立プロセッサスレッドの予測可能性を用いて並列入力／出力タスクを実行するので、内蔵プロセッサ用途に対する大きな技術的進歩である。
本発明のハードウエアセマフォーは、複数スレッドを停止、再初期化、及び再開始する能力と組み合わせて使用される。この組合せにより、より一般的なシステムリソースに対して競合する複数の同時スレッドのオペレーションを指示及び制限する極めて強力な機構が得られる。
【０１４４】
本発明は、従来技術システムよりも細かくセグメント化された多段パイプラインを利用する。このパイプラインは、選択されたパイプライン段階の種類と二重及び三重ポートメモリ技術の使用とを通じてメモリ又は周辺機器アクセス上の争いを選択的に回避することにより、複数スレッドの同時実行を可能にする。このパイプラインは、パイプライン段階単位でより細かなレベルの結果検査及び制御を可能にする。
本発明は、単一のパイプライン化プロセッサコアによって実行された時の単一又は複数スレッドの制御下で、複数データストリーム上の複数インストラクションストリーム、又は、様々な組合せのデータストリーム上の単一インストラクションストリームを実行することができる。
【０１４５】
本発明をいくつかの好ましい実施形態に関して説明したが、本発明の範囲から逸脱することなく本明細書の発明概念の通常の範囲に対して変更及び改良を行うことができることは当業者には明らかであろう。本明細書に示した実施形態は、単に発明的概念を例示するものであり、本発明の範囲を限定するように解釈すべきではない。
【図面の簡単な説明】
【０１４６】
【図１】内蔵アプリケーションのためのマルチスレッドプロセッサの概略図である。
【図２】最大８段階までの処理を示すブロック図である。
【図３】プロセッサパイプラインを通じたスレッドの進行を示す図式である。
【図４】スレッドプロセッサの潜在的な作動特性を示す図である。
【図５】読取及び書込オペレーションを受ける最大８個までの監視制御レジスタを示す図である。
【図６】代表的なアクセスポインタを示す図である。
【図７】代表的なアドレスモードを示す図である。
【図８】代表的なマシンインストラクションセットを示す図である。
【図９】「ＳＩＭＤ／ＭＩＭＤ」オペレーションのための代表的なパワーアップコードセグメントを示す図である。
【符号の説明】
【０１４７】
１０ シングルチップ内蔵プロセッサ
１２ 中央８スレッドプロセッサコア
１４ クロック入力装置
１６ バッファ付き出力装置
１８ 主ＲＡＭ
２０ 監視制御ユニット
２２ 周辺アダプタ
２４ 周辺インタフェース装置
２６ 外部メモリインタフェース
２８ 試験ポート
Claims (18)
- 入力／出力アプリケーションのためのプログラム可能シングルチップ内蔵プロセッサシステムであって、
（ａ）多段プロセッサパイプラインにセグメント化された共通実行論理を共有する少なくとも４つの並列で独立したアプリケーションスレッドにより作動可能であり、少なくとも２つの専用状態を有することができるモジュール式マルチビットマルチスレッドプロセッサコアと、
（ｂ）該プロセッサコア内のインストラクションセットを実行するための、該プロセッサコアと係合した論理機構と、
（ｃ）該プロセッサコアの状態を検査し、該プロセッサコアの作動を制御するための、前記プロセッサコアスレッドのうちの少なくとも１つによって制御された監視制御ユニットと、
（ｄ）前記インストラクションセット及び関連データを記憶して実行するためのメモリと、
（ｅ）前記プロセッサコアに出入りする入力／出力信号を伝送するための、該プロセッサコアと係合した周辺アダプタと、
を含むことを特徴とするシステム。 - 前記プロセッサパイプラインは、インストラクション取出し論理段階、インストラクション復号化論理段階、マルチポートレジスタ読取り段階、アドレスモード論理段階、算術計算及びアドレス計算段階のための演算論理ユニット、マルチポートメモリ段階、分岐／待機論理段階、及びマルチポートレジスタ書込み段階のうちの少なくとも１つから構成されることを特徴とする請求項１に記載のシステム。
- 前記プロセッサコアは、前記共通実行論理及び前記メモリを複製することにより、少なくとも２つのグループの独立スレッドをサポートすることを特徴とする請求項１に記載のシステム。
- 特定のワードデータ形式を検出するための、前記インストラクションセットに実装された条件コード機構を更に含むことを特徴とする請求項１に記載のシステム。
- ワードの最下位バイトの値は、それが０から２５５の特定範囲内にあることが条件コードによって検出されることを特徴とする請求項４に記載のシステム。
- 前記インストラクションセットは、各スレッドがそのスレッドアイデンティティを判断することを可能にするプロセッサインストラクションを含むことを特徴とする請求項１に記載のシステム。
- 前記監視制御ユニットは、個々のマルチスレッドプロセッサの作動を開始、停止、及び変更する目的で、マルチスレッドプロセッサコアの作動状態を検査して解釈することができることを特徴とする請求項１に記載のシステム。
- 前記周辺アダプタ及びシステムメモリへのマルチスレッドアクセスを制御するための、前記監視制御ユニットと係合したハードウエアセマフォーベクトルを更に含むことを特徴とする請求項７に記載のシステム。
- 前記監視制御ユニットは、入力／出力インストラクションを使用することにより、前記プロセッサコアスレッドの各々によってアクセス及び制御することができることを特徴とする請求項１に記載のシステム。
- 前記制御用プロセッサコアスレッドは、プログラム可能であり、前記プロセッサコアスレッドのいずれかを含むことを特徴とする請求項９に記載のシステム。
- 前記制御用プロセッサコアスレッドは、複数インストラクション複数データ処理オペレーションが前記プロセッサコアスレッドによりサポート可能であるように、全体的なスレッド処理作動方法を再構成することができることを特徴とする請求項９に記載のシステム。
- 前記制御用プロセッサコアスレッドは、単一インストラクション複数データ処理オペレーションが前記プロセッサコアスレッドによりサポート可能であるように、全体的なスレッド処理作動方法を再構成することができることを特徴とする請求項９に記載のシステム。
- 前記制御用プロセッサコアスレッドは、単一インストラクション複数データ処理オペレーション及び複数インストラクション複数データ処理オペレーションが任意数の前記プロセッサコアスレッドにより同時にサポート可能であるように、全体的なスレッド処理作動方法を再構成することができることを特徴とする請求項９に記載のシステム。
- 前記監視制御ユニットは、別のスレッド処理を開始して停止し、単一ステップ及び複数ステップ制御オペレーションモードで状態情報を検査して変更するように第１のスレッド処理によって作動可能であることを特徴とする請求項１に記載のシステム。
- 前記プロセッサコアの前記インストラクションセットの割り当てられていないビットフィールドに埋め込まれたビットパターンの識別を更に含むことを特徴とする請求項１に記載のシステム。
- 前記メモリは、プロセッサコアコードを記憶して実行するための内部メモリと、前記周辺アダプタと係合した外部メモリとを含むことを特徴とする請求項１に記載のシステム。
- 前記監視制御ユニットは、前記プロセッサコアの周辺装置として構成されることを特徴とする請求項１に記載のシステム。
- 前記周辺アダプタは、アナログ及びデジタル処理機能を制御することができることを特徴とする請求項１に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/843,178 US7320065B2 (en) | 2001-04-26 | 2001-04-26 | Multithread embedded processor with input/output capability |
| PCT/CA2002/000488 WO2002088940A1 (en) | 2001-04-26 | 2002-04-10 | Multithread embedded processor with input/output capability |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004525468A true JP2004525468A (ja) | 2004-08-19 |
| JP4101659B2 JP4101659B2 (ja) | 2008-06-18 |
Family
ID=25289259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002586172A Expired - Lifetime JP4101659B2 (ja) | 2001-04-26 | 2002-04-10 | 入力／出力能力を有するマルチスレッド内蔵プロセッサ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7320065B2 (ja) |
| EP (1) | EP1386227B1 (ja) |
| JP (1) | JP4101659B2 (ja) |
| AT (1) | ATE484793T1 (ja) |
| DE (1) | DE60237970D1 (ja) |
| WO (1) | WO2002088940A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538373A (ja) * | 2007-09-06 | 2010-12-09 | インテル・コーポレーション | クラスタｉｄとイントラクラスタｉｄとを有する論理ａｐｉｃｉｄの作成 |
| JP2013516006A (ja) * | 2009-12-29 | 2013-05-09 | エンパイア テクノロジー ディベロップメント エルエルシー | エネルギー効率のよいマルチコアプロセッサのための共用メモリ |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6976239B1 (en) * | 2001-06-12 | 2005-12-13 | Altera Corporation | Methods and apparatus for implementing parameterizable processors and peripherals |
| US7251814B2 (en) * | 2001-08-24 | 2007-07-31 | International Business Machines Corporation | Yield on multithreaded processors |
| US7398374B2 (en) * | 2002-02-27 | 2008-07-08 | Hewlett-Packard Development Company, L.P. | Multi-cluster processor for processing instructions of one or more instruction threads |
| US9088474B2 (en) * | 2002-10-08 | 2015-07-21 | Broadcom Corporation | Advanced processor with interfacing messaging network to a CPU |
| US7334086B2 (en) * | 2002-10-08 | 2008-02-19 | Rmi Corporation | Advanced processor with system on a chip interconnect technology |
| US7281075B2 (en) * | 2003-04-24 | 2007-10-09 | International Business Machines Corporation | Virtualization of a global interrupt queue |
| US7065635B1 (en) * | 2003-12-17 | 2006-06-20 | Sun Microsystems, Inc. | Method for handling condition code modifiers in an out-of-order multi-issue multi-stranded processor |
| US7802255B2 (en) * | 2003-12-19 | 2010-09-21 | Stmicroelectronics, Inc. | Thread execution scheduler for multi-processing system and method |
| US8566828B2 (en) * | 2003-12-19 | 2013-10-22 | Stmicroelectronics, Inc. | Accelerator for multi-processing system and method |
| US7165229B1 (en) * | 2004-05-24 | 2007-01-16 | Altera Corporation | Generating optimized and secure IP cores |
| US7620821B1 (en) * | 2004-09-13 | 2009-11-17 | Sun Microsystems, Inc. | Processor including general-purpose and cryptographic functionality in which cryptographic operations are visible to user-specified software |
| US7711955B1 (en) | 2004-09-13 | 2010-05-04 | Oracle America, Inc. | Apparatus and method for cryptographic key expansion |
| US7634774B2 (en) * | 2004-09-13 | 2009-12-15 | Integrated Device Technology, Inc. | System and method of scheduling computing threads |
| US7827555B2 (en) * | 2004-09-13 | 2010-11-02 | Integrated Device Technology, Inc. | Scheduler for a multiprocessing computing system |
| US7426648B2 (en) * | 2004-09-30 | 2008-09-16 | Intel Corporation | Global and pseudo power state management for multiple processing elements |
| US7373447B2 (en) * | 2004-11-09 | 2008-05-13 | Toshiba America Electronic Components, Inc. | Multi-port processor architecture with bidirectional interfaces between busses |
| JP3866749B2 (ja) * | 2005-03-07 | 2007-01-10 | 富士通株式会社 | マイクロプロセッサ |
| US7882505B2 (en) * | 2005-03-25 | 2011-02-01 | Oracle America, Inc. | Method and apparatus for switching between per-thread and per-processor resource pools in multi-threaded programs |
| GB0509738D0 (en) | 2005-05-12 | 2005-06-22 | Cambridge Consultants | Processor and interface |
| CN100349121C (zh) * | 2005-07-08 | 2007-11-14 | 北京中星微电子有限公司 | 嵌入式并行计算系统以及嵌入式并行计算方法 |
| US7949860B2 (en) * | 2005-11-25 | 2011-05-24 | Panasonic Corporation | Multi thread processor having dynamic reconfiguration logic circuit |
| US7730280B2 (en) * | 2006-06-15 | 2010-06-01 | Vicore Technologies, Inc. | Methods and apparatus for independent processor node operations in a SIMD array processor |
| DE102006040416A1 (de) * | 2006-08-29 | 2008-03-20 | Siemens Ag | Einrichtung zur Steuerung und/oder Regelung einer Maschine |
| CN101170416B (zh) * | 2006-10-26 | 2012-01-04 | 阿里巴巴集团控股有限公司 | 网络数据存储系统及其数据访问方法 |
| US7574679B1 (en) | 2006-11-16 | 2009-08-11 | Altera Corporation | Generating cores using secure scripts |
| US7779233B2 (en) * | 2007-10-23 | 2010-08-17 | International Business Machines Corporation | System and method for implementing a software-supported thread assist mechanism for a microprocessor |
| US20100049956A1 (en) * | 2008-08-20 | 2010-02-25 | Moyer William C | Debug instruction for use in a multi-threaded data processing system |
| US9395983B2 (en) * | 2008-08-20 | 2016-07-19 | Freescale Semiconductor, Inc. | Debug instruction for execution by a first thread to generate a debug event in a second thread to cause a halting operation |
| KR101014028B1 (ko) * | 2008-11-26 | 2011-02-14 | 한양대학교 산학협력단 | 고속 블록 입출력을 위한 적응성 문맥전환 방법 및 장치 |
| US8812796B2 (en) * | 2009-06-26 | 2014-08-19 | Microsoft Corporation | Private memory regions and coherence optimizations |
| US8356166B2 (en) * | 2009-06-26 | 2013-01-15 | Microsoft Corporation | Minimizing code duplication in an unbounded transactional memory system by using mode agnostic transactional read and write barriers |
| US8250331B2 (en) | 2009-06-26 | 2012-08-21 | Microsoft Corporation | Operating system virtual memory management for hardware transactional memory |
| US8370577B2 (en) | 2009-06-26 | 2013-02-05 | Microsoft Corporation | Metaphysically addressed cache metadata |
| US20100332768A1 (en) * | 2009-06-26 | 2010-12-30 | Microsoft Corporation | Flexible read- and write-monitored and buffered memory blocks |
| US8489864B2 (en) * | 2009-06-26 | 2013-07-16 | Microsoft Corporation | Performing escape actions in transactions |
| US8229907B2 (en) * | 2009-06-30 | 2012-07-24 | Microsoft Corporation | Hardware accelerated transactional memory system with open nested transactions |
| US8549523B2 (en) * | 2009-11-23 | 2013-10-01 | International Business Machines Corporation | Performing runtime analysis and control of folding identified threads by assuming context of another thread and executing in lieu of another thread folding tool |
| US8832663B2 (en) | 2009-11-23 | 2014-09-09 | International Business Machines Corporation | Thread serialization and disablement tool |
| US9092253B2 (en) * | 2009-12-15 | 2015-07-28 | Microsoft Technology Licensing, Llc | Instrumentation of hardware assisted transactional memory system |
| US8539465B2 (en) * | 2009-12-15 | 2013-09-17 | Microsoft Corporation | Accelerating unbounded memory transactions using nested cache resident transactions |
| US8402218B2 (en) | 2009-12-15 | 2013-03-19 | Microsoft Corporation | Efficient garbage collection and exception handling in a hardware accelerated transactional memory system |
| US8533440B2 (en) | 2009-12-15 | 2013-09-10 | Microsoft Corporation | Accelerating parallel transactions using cache resident transactions |
| IL225988A (en) * | 2013-04-28 | 2017-12-31 | Technion Res & Development Found Ltd | Multi-process based management from Meristor |
| WO2015095538A1 (en) | 2013-12-20 | 2015-06-25 | Microvention, Inc. | Vascular occlusion |
| US10680957B2 (en) | 2014-05-28 | 2020-06-09 | Cavium International | Method and apparatus for analytics in a network switch |
| CN114003547B (zh) * | 2017-03-14 | 2023-12-19 | 珠海市芯动力科技有限公司 | 可重构并行处理 |
| JP7293132B2 (ja) | 2017-05-25 | 2023-06-19 | テルモ株式会社 | 接着閉塞システム |
| JP6911544B2 (ja) * | 2017-06-02 | 2021-07-28 | 富士通株式会社 | プログラム、情報処理装置及び情報処理方法 |
| CN108958896A (zh) * | 2018-06-16 | 2018-12-07 | 温州职业技术学院 | 多线程并发处理系统及方法 |
| US11564692B2 (en) | 2018-11-01 | 2023-01-31 | Terumo Corporation | Occlusion systems |
| KR20230016048A (ko) | 2020-04-28 | 2023-01-31 | 테루모 코퍼레이션 | 폐색 시스템 |
| GB2596872B (en) * | 2020-07-10 | 2022-12-14 | Graphcore Ltd | Handling injected instructions in a processor |
Family Cites Families (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4155115A (en) * | 1977-12-30 | 1979-05-15 | Honeywell Inc. | Process control system with analog output control circuit |
| US4646236A (en) | 1981-04-17 | 1987-02-24 | International Business Machines Corp. | Pipelined control apparatus with multi-process address storage |
| US4556951A (en) * | 1982-06-06 | 1985-12-03 | Digital Equipment Corporation | Central processor with instructions for processing sequences of characters |
| US4594655A (en) | 1983-03-14 | 1986-06-10 | International Business Machines Corporation | (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions |
| US4901230A (en) | 1983-04-25 | 1990-02-13 | Cray Research, Inc. | Computer vector multiprocessing control with multiple access memory and priority conflict resolution method |
| US4636942A (en) | 1983-04-25 | 1987-01-13 | Cray Research, Inc. | Computer vector multiprocessing control |
| JPS6370343A (ja) | 1986-09-11 | 1988-03-30 | Mitsubishi Electric Corp | マイクロコンピユ−タ |
| JPS63100539A (ja) | 1986-10-16 | 1988-05-02 | Nippon Telegr & Teleph Corp <Ntt> | パイプライン処理方式 |
| JPS6432379A (en) | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Computer |
| US5353418A (en) | 1989-05-26 | 1994-10-04 | Massachusetts Institute Of Technology | System storing thread descriptor identifying one of plural threads of computation in storage only when all data for operating on thread is ready and independently of resultant imperative processing of thread |
| EP0473714A1 (en) | 1989-05-26 | 1992-03-11 | Massachusetts Institute Of Technology | Parallel multithreaded data processing system |
| JP2967999B2 (ja) | 1989-07-06 | 1999-10-25 | 富士通株式会社 | プロセスの実行多重度制御処理装置 |
| US5471593A (en) | 1989-12-11 | 1995-11-28 | Branigin; Michael H. | Computer processor with an efficient means of executing many instructions simultaneously |
| US5276847A (en) | 1990-02-14 | 1994-01-04 | Intel Corporation | Method for locking and unlocking a computer address |
| US5752067A (en) | 1990-11-13 | 1998-05-12 | International Business Machines Corporation | Fully scalable parallel processing system having asynchronous SIMD processing |
| US5828894A (en) | 1990-11-13 | 1998-10-27 | International Business Machines Corporation | Array processor having grouping of SIMD pickets |
| US5765011A (en) | 1990-11-13 | 1998-06-09 | International Business Machines Corporation | Parallel processing system having a synchronous SIMD processing with processing elements emulating SIMD operation using individual instruction streams |
| US5966528A (en) | 1990-11-13 | 1999-10-12 | International Business Machines Corporation | SIMD/MIMD array processor with vector processing |
| US5734921A (en) | 1990-11-13 | 1998-03-31 | International Business Machines Corporation | Advanced parallel array processor computer package |
| US5404553A (en) | 1991-01-09 | 1995-04-04 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor and data flow microprocessor having vector operation function |
| US5430850A (en) | 1991-07-22 | 1995-07-04 | Massachusetts Institute Of Technology | Data processing system with synchronization coprocessor for multiple threads |
| US5357617A (en) | 1991-11-22 | 1994-10-18 | International Business Machines Corporation | Method and apparatus for substantially concurrent multiple instruction thread processing by a single pipeline processor |
| US5404469A (en) | 1992-02-25 | 1995-04-04 | Industrial Technology Research Institute | Multi-threaded microprocessor architecture utilizing static interleaving |
| US5546593A (en) | 1992-05-18 | 1996-08-13 | Matsushita Electric Industrial Co., Ltd. | Multistream instruction processor able to reduce interlocks by having a wait state for an instruction stream |
| US5784552A (en) * | 1993-07-28 | 1998-07-21 | Digital Equipment Corporation | Debugging a computer program by simulating execution forwards and backwards in a main history log and alternative history logs |
| US5632032A (en) | 1994-02-07 | 1997-05-20 | International Business Machines Corporation | Cross address space thread control in a multithreaded environment |
| US5721920A (en) | 1994-08-05 | 1998-02-24 | Telefonaktiebolaget Lm Ericsson | Method and system for providing a state oriented and event driven environment |
| JP2684993B2 (ja) | 1994-08-10 | 1997-12-03 | 日本電気株式会社 | プロセッサシステムとその制御方法 |
| US5845331A (en) | 1994-09-28 | 1998-12-01 | Massachusetts Institute Of Technology | Memory system including guarded pointers |
| JP3169779B2 (ja) | 1994-12-19 | 2001-05-28 | 日本電気株式会社 | マルチスレッドプロセッサ |
| US6138140A (en) | 1995-07-14 | 2000-10-24 | Sony Corporation | Data processing method and device |
| US5867725A (en) | 1996-03-21 | 1999-02-02 | International Business Machines Corporation | Concurrent multitasking in a uniprocessor |
| GB2311882B (en) | 1996-04-04 | 2000-08-09 | Videologic Ltd | A data processing management system |
| US5944816A (en) | 1996-05-17 | 1999-08-31 | Advanced Micro Devices, Inc. | Microprocessor configured to execute multiple threads including interrupt service routines |
| US5933627A (en) * | 1996-07-01 | 1999-08-03 | Sun Microsystems | Thread switch on blocked load or store using instruction thread field |
| DE69717369T2 (de) | 1996-08-27 | 2003-09-11 | Matsushita Electric Ind Co Ltd | Vielfadenprozessor zur Verarbeitung von mehreren Befehlsströmen unabhängig von einander durch eine flexible Durchsatzsteuerung in jedem Befehlsstrom |
| US6088788A (en) | 1996-12-27 | 2000-07-11 | International Business Machines Corporation | Background completion of instruction and associated fetch request in a multithread processor |
| US6073159A (en) | 1996-12-31 | 2000-06-06 | Compaq Computer Corporation | Thread properties attribute vector based thread selection in multithreading processor |
| US5872963A (en) | 1997-02-18 | 1999-02-16 | Silicon Graphics, Inc. | Resumption of preempted non-privileged threads with no kernel intervention |
| US5835705A (en) | 1997-03-11 | 1998-11-10 | International Business Machines Corporation | Method and system for performance per-thread monitoring in a multithreaded processor |
| US5907702A (en) | 1997-03-28 | 1999-05-25 | International Business Machines Corporation | Method and apparatus for decreasing thread switch latency in a multithread processor |
| US5903899A (en) | 1997-04-23 | 1999-05-11 | Sun Microsystems, Inc. | System and method for assisting exact Garbage collection by segregating the contents of a stack into sub stacks |
| JPH1139209A (ja) | 1997-07-07 | 1999-02-12 | Internatl Business Mach Corp <Ibm> | コンピュータ資源アクセス制御装置およびその方法 |
| US6105051A (en) | 1997-10-23 | 2000-08-15 | International Business Machines Corporation | Apparatus and method to guarantee forward progress in execution of threads in a multithreaded processor |
| US6076157A (en) | 1997-10-23 | 2000-06-13 | International Business Machines Corporation | Method and apparatus to force a thread switch in a multithreaded processor |
| US6195748B1 (en) | 1997-11-26 | 2001-02-27 | Compaq Computer Corporation | Apparatus for sampling instruction execution information in a processor pipeline |
| US6148396A (en) | 1997-11-26 | 2000-11-14 | Compaq Computer Corporation | Apparatus for sampling path history in a processor pipeline |
| US5923872A (en) | 1997-11-26 | 1999-07-13 | Digital Equipment Corporation | Apparatus for sampling instruction operand or result values in a processor pipeline |
| US6000044A (en) | 1997-11-26 | 1999-12-07 | Digital Equipment Corporation | Apparatus for randomly sampling instructions in a processor pipeline |
| US6092180A (en) | 1997-11-26 | 2000-07-18 | Digital Equipment Corporation | Method for measuring latencies by randomly selected sampling of the instructions while the instruction are executed |
| US6163840A (en) | 1997-11-26 | 2000-12-19 | Compaq Computer Corporation | Method and apparatus for sampling multiple potentially concurrent instructions in a processor pipeline |
| US6182210B1 (en) | 1997-12-16 | 2001-01-30 | Intel Corporation | Processor having multiple program counters and trace buffers outside an execution pipeline |
| US6018759A (en) | 1997-12-22 | 2000-01-25 | International Business Machines Corporation | Thread switch tuning tool for optimal performance in a computer processor |
| US6298431B1 (en) * | 1997-12-31 | 2001-10-02 | Intel Corporation | Banked shadowed register file |
| US6134653A (en) | 1998-04-22 | 2000-10-17 | Transwitch Corp. | RISC processor architecture with high performance context switching in which one context can be loaded by a co-processor while another context is being accessed by an arithmetic logic unit |
| US6272616B1 (en) * | 1998-06-17 | 2001-08-07 | Agere Systems Guardian Corp. | Method and apparatus for executing multiple instruction streams in a digital processor with multiple data paths |
| US6154832A (en) | 1998-12-04 | 2000-11-28 | Advanced Micro Devices, Inc. | Processor employing multiple register sets to eliminate interrupts |
| US6507862B1 (en) | 1999-05-11 | 2003-01-14 | Sun Microsystems, Inc. | Switching method in a multi-threaded processor |
| US6341347B1 (en) | 1999-05-11 | 2002-01-22 | Sun Microsystems, Inc. | Thread switch logic in a multiple-thread processor |
| US6438671B1 (en) * | 1999-07-01 | 2002-08-20 | International Business Machines Corporation | Generating partition corresponding real address in partitioned mode supporting system |
| GB2355085A (en) * | 1999-10-05 | 2001-04-11 | Sharp Kk | Translating a source operation to a target operation |
| US6357016B1 (en) * | 1999-12-09 | 2002-03-12 | Intel Corporation | Method and apparatus for disabling a clock signal within a multithreaded processor |
-
2001
- 2001-04-26 US US09/843,178 patent/US7320065B2/en not_active Expired - Lifetime
-
2002
- 2002-04-10 DE DE60237970T patent/DE60237970D1/de not_active Expired - Lifetime
- 2002-04-10 JP JP2002586172A patent/JP4101659B2/ja not_active Expired - Lifetime
- 2002-04-10 AT AT02717906T patent/ATE484793T1/de not_active IP Right Cessation
- 2002-04-10 EP EP02717906A patent/EP1386227B1/en not_active Expired - Lifetime
- 2002-04-10 WO PCT/CA2002/000488 patent/WO2002088940A1/en active Application Filing
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538373A (ja) * | 2007-09-06 | 2010-12-09 | インテル・コーポレーション | クラスタｉｄとイントラクラスタｉｄとを有する論理ａｐｉｃｉｄの作成 |
| JP2013516006A (ja) * | 2009-12-29 | 2013-05-09 | エンパイア テクノロジー ディベロップメント エルエルシー | エネルギー効率のよいマルチコアプロセッサのための共用メモリ |
| US9367462B2 (en) | 2009-12-29 | 2016-06-14 | Empire Technology Development Llc | Shared memories for energy efficient multi-core processors |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030093655A1 (en) | 2003-05-15 |
| US7320065B2 (en) | 2008-01-15 |
| ATE484793T1 (de) | 2010-10-15 |
| DE60237970D1 (de) | 2010-11-25 |
| EP1386227B1 (en) | 2010-10-13 |
| WO2002088940A1 (en) | 2002-11-07 |
| JP4101659B2 (ja) | 2008-06-18 |
| EP1386227A1 (en) | 2004-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4101659B2 (ja) | 入力／出力能力を有するマルチスレッド内蔵プロセッサ | |
| US5530804A (en) | Superscalar processor with plural pipelined execution units each unit selectively having both normal and debug modes | |
| EP1137984B1 (en) | A multiple-thread processor for threaded software applications | |
| US6671796B1 (en) | Converting an arbitrary fixed point value to a floating point value | |
| US6317820B1 (en) | Dual-mode VLIW architecture providing a software-controlled varying mix of instruction-level and task-level parallelism | |
| US5978838A (en) | Coordination and synchronization of an asymmetric, single-chip, dual multiprocessor | |
| US7490228B2 (en) | Processor with register dirty bit tracking for efficient context switch | |
| US7028170B2 (en) | Processing architecture having a compare capability | |
| JP2834837B2 (ja) | プログラマブルコントローラ | |
| US7254697B2 (en) | Method and apparatus for dynamic modification of microprocessor instruction group at dispatch | |
| EP1230591B1 (en) | Decompression bit processing with a general purpose alignment tool | |
| CN105760265B (zh) | 用于测试事务性执行状态的指令和逻辑 | |
| US20080046689A1 (en) | Method and apparatus for cooperative multithreading | |
| US20030120896A1 (en) | System on chip architecture | |
| JPH0926878A (ja) | データ処理装置 | |
| JPH0758466B2 (ja) | ソース命令実行をエミュレートする装置 | |
| US6374351B2 (en) | Software branch prediction filtering for a microprocessor | |
| US6988121B1 (en) | Efficient implementation of multiprecision arithmetic | |
| JP2004038751A (ja) | プロセッサ及び命令制御方法 | |
| WO2002015000A2 (en) | General purpose processor with graphics/media support | |
| JP2636821B2 (ja) | 並列処理装置 | |
| JP2000056972A (ja) | Ｖｌｉｗプロセッサ及びその処理方法 | |
| JPH11288378A (ja) | マスク不可能インタ―ラプトを保護する機能を備えたデ―タプロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050411 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060213 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060515 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060522 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070702 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071030 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071212 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080218 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080319 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140328 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |