JP2004515931A - Dac用ラダー・スイッチ回路 - Google Patents
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Abstract
Description
(発明の背景)
本発明は、ディジタル/アナログ変換器(DAC)に用いられるR/2Rラダー電圧分割ネットワークと連動するビット・スイッチ回路に関する。
【0002】
最も近い従来技術は、米国特許第5,764,174号(Dempsey et a.)の図5および図9であると考えられる。図9のVgpおよびVgnは、制御された「供給」電圧として図5のCMOSバッファ116iおよび118iに供給される。米国特許第5,075,677号(Meaney et al.)および第4,558,242(Tuthill et al.)も高および低基準電圧にR/2Rラダーの2R分路抵抗器を切り換える従来技術の回路を開示する。
【0003】
Dempsey et al.特許の図9の制御回路は、2つの制御電圧VgpおよびVgnを発生し、供給電圧として1対のCMOS反転器またはバッファ46iおよび48iにそれぞれ印加する。二進入力biによってCMOSバッファ46iおよび48iを制御し、MOSEFET42iおよび44iをオンおよびオフに切り換える。MOSFET42iおよび44iのドレイン電極は、R/2Rラダー・ネットワークの対応するレッグに接続されている。MOSFET42iは、P−チャネルまたはN−チャネルのいずれとすることもでき(Dempsey et al.特許の図6を参照)、バッファ46iは対応して反転または非反転となる。
【0004】
演算増幅器58および59は、各々、それらの(+)および(−)入力のバランスを取るように動作する。Dempsey et al.特許の図9における抵抗器54および57は、同じバイアス電流を確定し、結合したMOSFET55のオン抵抗を結合抵抗器52の抵抗に一致させ、更に結合MOSFET56のオン抵抗を結合抵抗器53の抵抗に一致させる。共通バイアス電流を生成する回路構造は、抵抗器54および57を含み、VREF+がVREF−よりも約2ボルト以上高くない場合、Dempsey et al.の図9の回路は正確な動作が妨げられる。VREF+およびVREF−間の差が減少するに連れて、図9の回路を通過する電流も減少し、抵抗器間の電圧低下における2つの演算増幅器のオフセット・エラーの割合が増々大きくなる。このために、動作の精度が著しく低下する。
【0005】
Dempsey et al. 特許の図11は、代替実施形態を開示しており、その中でMOSFETスイッチ42iおよび44iのドレインならびにR/2Rラダーの対応するレッグ間に、単位抵抗器72および74を直列に接続している。この実施形態は、MOSFETスイッチ42iおよび44iのオン抵抗を、単位抵抗器72および74の抵抗に対して制御する。
【0006】
Dempsey et al.特許、および関連する従来技術の全ての制御および切り換え回路は、従来のR/2R抵抗器性分圧ネットワークと共に用いるように設計されており、直列抵抗器は全て抵抗Rを有し、分路抵抗器は全て抵抗2Rを有する。
【0007】
あらゆるR/2R抵抗器性分圧ネットワークでは、2R分路抵抗器を高基準電圧または低基準電圧に選択的に結合するスイッチのチャネル幅対チャネル長比(W/L比)を二進でスケーリングする必要がある。これは、例えば、12ないし16ビットの分解能というような、分解能のビット数が大きいディジタル/アナログ変換器にとっては非常に問題である。例えば、16ビット・ディジタル/アナログ変換器では、MSBスイッチのオン抵抗が40オームであるとすると、LSBスイッチのオン抵抗は320キロオームないし1.20メグオームとなる。40オームのオン抵抗を得るには、非常に大きなMOSFETが必要となる。何故なら、チャネル幅Wを非常に大きくしなければないからである。また、320キロオームないし1.20メグオームのオン抵抗を得るためにも非常に大きなMOSFETが必要となる。何故なら、チャネル長Lを非常に大きくしなければからである。したがって、R/2R分圧ネットワークを用いて高精度のディジタル/アナログ変換器を実施するには、大量のチップ面積が必要となる。大量のチップ面積を回避するために、当業者は種々の「ショート・カット」を開発し、LSBビットのための非常に大きなMOSFETスイッチの使用を回避したが、これらの技法は精度低下を招き、約12ビットの分解能を超える分解能を有するディジタル/アナログ変換器では、この精度低下は容認することができない。
【0008】
例えば、場合によっては、当業者はR/2Rラダーの最下位ビットに対するスイッチのサイズを二進スケーリングせず、生じたエラーを単に受け入れる場合もある。別の手法では、高抵抗薄膜抵抗器をスイッチに直列に挿入し、薄膜抵抗器の温度係数がスイッチのオン抵抗のそれとは異なるという事実を受け入れていた。Dempsey et al.特許の図13に示すように単位抵抗器を用いることは、更に別のショートカットであり、R/2Rラダー・ネットワークの最下位レッグに対するスイッチのオン抵抗を二進スケーリングするのを回避するために用いられている。
【0009】
チャネル長Lを非常に長くすることによってMOSFETスイッチをスケーリングし大きなオン抵抗を有することが難しいのは、オン抵抗RONを生成する有効ゲート・ソース電圧の大きさが、流れる電流に起因してチャネル領域に沿って生ずる電圧降下のために、チャネル領域の長さに沿って徐々に減少するからである。その結果、W/L比を二進スケーリングしても、チャネル電流の全ての値に対して二進スケーリングしたRONが得られない。このため、特に最下位ビット・スイッチでは、コード依存エラーが生ずる。何故なら、チャネル電流は、R/2Rラダーに接続されているMOSFETスイッチでは、非常にコード依存性が高いからである。これは、高精度の高分解能ディジタル/アナログ変換器を得る際の重要な問題点である。
【0010】
(1)従来技術よりも精度が高く、(2)外部から供給する上位および下位基準電圧間の差を小さくすることができる、ディジタル/アナログ変換器を提供することができれば非常に望ましいであろう。
(発明の摘要)
したがって、本発明の目的は、抵抗器性分圧ネットワークの分路抵抗器を高基準電圧または低基準電圧のいずれかに結合する種々のビット・スイッチ・トランジスタのオン抵抗を二進スケーリングする必要性を回避した回路および技法を提供することである。
【0011】
本発明の別の目的は、最も近い従来技術よりも精度が高く安価なディジタル/アナログ変換器を提供することである。
本発明の別の目的は、抵抗器性分圧ネットワークの分路抵抗器を高基準電圧または低基準電圧のいずれかに結合するように動作するビット・スイッチを制御するブリッジ制御回路を提供し、ブリッジ制御回路によってユーザが供給する基準電圧のばらつきに伴う精度低下を回避することである。
【0012】
本発明の別の目的は、ユーザが供給する基準電圧間の差を実質的に最も近い従来技術のそれ未満とすることができるディジタル/アナログ変換器を提供することである。
【0013】
本発明の別の目的は、従来技術のR/2Rを有する高分解能ディジタル/アナログ変換器において発生するコード依存精度低下を回避することである。
本発明の別の目的は、抵抗器性ラダー・ネットワークを有するディジタル/アナログ変換器において、直列接続したビット・スイッチMOSFETの使用を回避し、長い有効チャネル長(L)を達成し、更にビット・スイッチMOSFETに要求されるチップ面積量を縮小することである。
【0014】
本発明の別の目的は、米国特許第5,764,174号の図11および図13におけるように、「単位」抵抗器と直列に接続したスケーリングしたビット・スイッチの使用を回避し、二進スケーリングしたスイッチの要求オン抵抗を得るようにすることである。
【0015】
端的に説明すると、本発明の一実施形態によれば、本発明は、ディジタル/アナログ変換器(1)を提供し、これは、各々抵抗Rを有する複数の直列抵抗器(27i)および各々抵抗2R’を有する複数の分路抵抗器(30i)と、ディジタル/アナログ変換器(1)内の抵抗器性分圧ネットワーク(10)の分路抵抗器(30i)を、第1および第2基準電圧のいずれかに切り換える回路とを含む。ディジタル/アナログ変換器は、低基準電圧(VREFL)を分路抵抗器(30i)に結合する第2スイッチMOSFET(44i)と、分路抵抗器(30i)を高基準電圧(VREFH)に結合する第2スイッチMOSFET(42i)とを含む。第1スイッチ制御回路(11)は、第1スイッチMOSFET(44i)のゲートに結合されている出力を有する第1CMOS反転器(39)と、低基準電圧(VREFL)に結合されている第1基準抵抗器(26)および第1制御MOSFET(24)と、第1制御MOSFET(24)のゲートに接続され、更に第1スイッチMOSFET(44i)のゲートに結合されている出力を有し、第1制御MOSFET(24)および第1基準抵抗器(26)の抵抗を等化し、第1基準抵抗器(26)の抵抗に比例するように第1スイッチMOSFET(44i)のオン抵抗を調節するように動作する第1ブリッジ回路(11A)とを含む。第2スイッチ制御回路(12)は、第2スイッチMOSFET(42i)のゲートに結合されている出力を有する第2CMOS反転器(21)と、第2基準抵抗器(25)および第2制御MOSFET(23)と、第2制御MOSFET(23)のゲートに接続され更に第2スイッチMOSFET(42i)のゲートに結合されている出力を有し、第2制御MOSFET(23)および第2基準抵抗器(25)の抵抗を等化し、第2基準抵抗器(25)の抵抗に比例するように第2スイッチMOSFET(42i)のオン抵抗を調節するように動作する第2ブリッジ回路(12A)とを含む。第1(44i)および第2(42i)スイッチMOSFETの各々のオン抵抗はRONiに等しく、抵抗2R’は2R−RONiに等しい。
【0016】
一実施形態では、本発明は、ディジタル/アナログ変換器において、ビット・スイッチの二進スケーリングを行うことなく、抵抗器性ラダー・ネットワークの分路抵抗器を低基準電圧(VREFL)または高基準電圧(VREFH)のいずれかに接続し、高精度を達成する技法を提供する。各分路抵抗器毎に、第1スイッチMOSFET(44i)を当該分路抵抗器と低基準電圧(VREFL)との間に結合し、第2スイッチMOSFET(42i)を分路抵抗器の端子と高基準電圧(VREFH)との間に結合する。ディジタル/アナログ変換器に印加するディジタル入力ワードのビット状態に応じて、第1(44i)および第2(42i)スイッチMOSFETのゲート電極に制御電圧を印加し、それぞれ各分路抵抗器に結合されている第1(44i)および第2(42i)スイッチMOSFETの一方または他方をオンに切り換え、オンに切り換えられた第1または第2スイッチMOSFETのオン抵抗を2R−2R’に等しくする。ここで、Rは抵抗器性ラダー・ネットワークの複数の直列抵抗器の各々の抵抗であり、2R’は、オンに切り換えられた第1または第2スイッチを結合している分路抵抗器の抵抗である。制御電圧の大きさを制御して、オンに切り換えた第1および第2スイッチMOSFETのオン抵抗の温度係数が、抵抗器性ラダー・ネットワークを構成する抵抗器の温度係数に等しくなるようにする。第1スイッチMOSFET(44i)および第2スイッチMOSFET(42i)のオン抵抗器に対する二進スケーリングは行わない。
(好適な実施形態の詳細な説明)
図1および図2を参照すると、16ビット・ディジタル/アナログ変換器1は、抵抗Rの複数の直列抵抗器27iおよび各々抵抗2R’を有する複数の分路抵抗器30iを有する抵抗器性分圧ネットワーク10、20個のスイッチおよびドライバ回路34i、ならびに第1および第2ブリッジ制御回路11および12を含み、iは1から20までの値である(尚、以下で説明するように、分圧ネットワーク10のいずれの分路レッグに対する2R’の値も、対応するスイッチのRONに依存することを注記しておく。)下位ブリッジ制御回路11は、外部供給基準電圧VREFを16個のN−チャネルVREFLスイッチMOSFET44iの各々に印加し、上位ブリッジ制御回路12は、外部供給基準電圧VREFHをi個のN−チャネル「VREFHスイッチ」MOSFET42iの各々に供給する。最初の上位3ビットを除いて、各スイッチおよびドライバ回路34iにおけるスイッチMOSFET42iおよび44iは、16ビット・ディジタル入力ワードの対応する第iビットDINiに応答して、オンおよびオフとなる。(ディジタル入力コードの最初の3ビット1〜3は、温度計型デコーダでは「セグメント化」即ちデコードされ、3つの入力および7つの出力が抵抗器性ネットワーク・ラダー回路の最初の7セグメントの各々に向かう。これについては、以下で図2を参照しながら説明する。これによって、ディジタル入力ワードの最初の上位3ビットの8つの組み合わせ全てに対する出力が得られる。その各々は、VREFLおよびVREFH間の差によって決められる電圧範囲の1/8だけ、他から分離されている。
【0017】
即ち、スイッチMOSFET42iのドレインは、導体33に接続されており、導体33上は、電圧VREFH(通例では+10ボルトであるが、VREFLが−10ボルトの場合、約−9.9ボルト程度でも可能である)に維持されている。スイッチMOSFET42iのソースは、導体31によって、「修正R/2Rラダー・ネットワーク」10の分路抵抗器30iに接続されている。スイッチMOSFET44iは、そのドレインが導体31によって分路抵抗器30iに接続されており、そのソースが導体40に接続されている。導体40上には、ディジタル/アナログ変換器1のユーザがVREFLを供給している。VREFLは、通例では−10ボルトの電圧を有するが、VREFHが+10ボルトの場合、+9.9ボルトでも可能である。図1の回路では、VREFHおよびVREFLが変化しても、そしてこれら2つの値が非常に接近していても(例えば、100ミリボルト以内)、スイッチMOSFET42iおよび44iのRONの値が非常に高い精度で得られる。
【0018】
R/2R’ラダー・ネットワーク10は、分路抵抗器30iの抵抗が従来のR/2Rラダーにおけるように2Rではなく、代わりに2R’に等しいという点で、従来の(例えば、Dempsey et al.特許の図13に示すような)R/2Rラダー・ネットワークとは異なる。2R’は2R−RONiに等しく、RONiは、オンになっているスイッチMOSFET42iおよび44iの一方のチャネル抵抗である。別の言い方をすれば、本発明の抵抗器性分圧ネットワークの各分路抵抗器の全抵抗「2R」は、抵抗器性ネットワーク10の各分路レッグが正確に2Rの値を有する従来技術のディジタル/アナログ変換器とは異なり、対応するビット・スイッチ42iまたは44iのオン抵抗RONiを含む。
【0019】
従来技術とは異なり、種々のビットのスイッチMOSFET44iおよび42iのW/L比(即ち、チャネル幅対チャネル長比)は、二進スケーリングしたオン抵抗が得られるように調節されていない。代わりに、これらは、適当な小さなサイズとなり、適当なオン抵抗を有するように選択されている。R/2R’ラダー・ネットワーク10の種々の2R’抵抗の値は、種々のビットに対して別個とすることができる。この特徴は、抵抗器性分圧ネットワークの全分路抵抗器の2R抵抗が必然的に2Rの値に正確に等しい、従来のR/2Rラダー・ネットワークとは異なる。
【0020】
スイッチMOSFET42iおよび44iのオン抵抗は、ブリッジ制御回路11および12によって制御し、抵抗器性分圧ネットワーク10の直列および分路抵抗器の抵抗Rおよび2R’と同じ温度係数を有するようにしている。二進スケーリングしていないスイッチMOSFET42iおよび44iのオン抵抗を、抵抗器性分圧ネットワーク10の分路抵抗器レッグの全抵抗2R=2R’+RONiに含ませることができるのは、この特性のためである。
【0021】
ブリッジ制御回路11および12、ならびにR/2R’分圧ネットワーク10の抵抗器は全て、ケイ化クロムまたはシクロムと呼ばれるシリコン・クロム材で形成された薄膜抵抗器であるので、MOSFET24のオン抵抗の温度係数は、基準抵抗器26の抵抗の温度係数に追従し、MOSFET23のオン抵抗は第2基準抵抗器25の抵抗に追従する。その結果、スイッチMOSFET44iのオン抵抗の温度係数も、シクロム抵抗器26の抵抗ならびに分圧ネットワーク10のシクロム抵抗器Rおよび2R’の温度係数に追従する。
【0022】
下位ブリッジ制御回路11は、ブリッジ回路11Aを含む。ブリッジ回路11Aは、抵抗RREF1の第1基準抵抗器26を含み、その下位端子は導体40に結合され、その上位端子は抵抗器46’の一方の端子に結合されている。抵抗器46’の他方の端子は、導体13によって、演算増幅器37の(−)入力、および抵抗器35の下位端子に接続されている。抵抗器35の上位端子は、導体15によって、約2ボルトの値を有する定電圧源回路51の(+)端子、および抵抗器36の上位端子に接続されている。導体15上の電圧は、VREFLよりも2ボルト高いレベルに「ブートストラップ」されている。何故なら、定電圧源51の(−)端子がVREFL導体40に接続されているからである。定電圧回路51は、定電圧源50に含まれており、定電圧源50は、通例では、+15ボルト電源+VおよびVREFLの間に接続されている。抵抗器36の下位端子は、導体14によって演算増幅器37の(+)入力に接続され、更に抵抗器46を介してN−チャネル基準トランジスタ24に結合されている。基準トランジスタ24のゲートは、導体38によって演算増幅器37の出力に接続されている。N−チャネル基準MOSFET24のソースは、導体40に接続されており、導体40上には外部基準電圧VREFLが供給されている。
【0023】
導体38上に演算増幅器37によって電圧VREGLが生成され、演算増幅器37はサーボ増幅器として動作し、必要に応じて制御MOSFET24のゲート電圧を確立し、そのオン抵抗をRREF1に等しくし、同じゲート電圧をスイッチMOSFET44iに供給し、そのW/L比に応じて、そのオン抵抗RONiをRREF1に等しくするか、またはこれに対してスケーリングする。VREGLはCMOS反転器39の高電源端子に接続されており、その低供給電圧端子は、負供給電圧(通例では−15ボルト)に接続されている。したがって、CMOS反転器39の高出力電圧はVREGLに等しくなる。CMOS反転器39の出力は、スイッチMOSFET44iのゲートに接続されている。抵抗器46および46’は、演算増幅器37のためにより多くの「ヘッド・ルーム」(head room)を設ける機能を果たす。即ち、抵抗器46および46’を通過する電流は、これらの間に等しい電圧降下を発生させ、導体13および14上の電圧を、導体40上の電圧に対して、より高いレベルにシフトさせる。これによって、演算増幅器37の入力段に、より多い「動作余裕」即ち「ヘッド・ルーム」が得られる。
【0024】
抵抗器46’は、実際には、単一の27.0キロオーム抵抗器26、46’の中に基準抵抗器26と共に一体化されているが、抵抗器46’は、発明の説明に供するために、別個の抵抗器として図示されている。
【0025】
同様に、上位ブリッジ制御回路12は、抵抗RREF2を有する同様の第2基準抵抗器25を備えたブリッジ回路12Aを含む。基準抵抗器25は、その下位端子が導体33に接続されており、導体33上には、通例では+10ボルトの第2外部基準電圧VREFHが、ディジタル/アナログ変換器1のユーザによって供給されている。基準抵抗器25の上位端子は、抵抗器54’を介して、演算増幅器43の(−)入力に結合され、更に抵抗器41の下位端子に結合されている。抵抗器41の上位端子は、抵抗器55の上位端子に接続され、更に、VREFHよりも2ボルトだけ高い値にブートストラップされた定電圧源回路52の(+)端子に接続されている。これによって、上位ブリッジ回路12A間に約2ボルトの電圧が生成する。定電源回路52の(−)端子は、導体33に接続されている。抵抗器55の下位端子は、導体49を介して、演算増幅器43の(+)入力に接続され、第2基準N−チャネルMOSFET23のドレインに結合されている。MOSFET23のゲートは、導体56によって、演算増幅器43の出力に接続されている。(ブートストラップ電圧源51および52は、各々、従来の定電流源を含み、抵抗器性素子および/またはダイオード素子を介して定電流を供給する。その間には2ボルトの電圧降下が生ずる。)
演算増幅器43は、導体56上に基準電圧VREGHを生成する。演算増幅器43は、サーボ増幅器として動作し、必要に応じて制御MOSFET23のゲート電圧を確立し、そのオン抵抗をRREF2に等しくし、更に同じゲート電圧をスイッチMOSFET42iに供給して、そのW/L比に応じて、そのオン抵抗RONiをRREF2に等しくするか、またはこれに対してスケーリングする。VREGHは、CMOS反転器21の高供給電圧端子に接続されている。その結果、CMOS反転器21の高出力電圧はVREGHに等しくなる。CMOS反転器45の低供給電圧端子は−15ボルトに接続されている。基準MOSFET23のソースは導体33に接続されている。抵抗器54および54’は、演算増幅器43により多くのヘッド・ルームを設ける機能を果たす。即ち、抵抗器54’および46’を通過する電流は、これらの間に電圧降下を発生させ、導体48および49上の電圧を、導体33上の電圧に対して、より高いレベルにシフトさせる。これによって、演算増幅器43の入力段により多くの「動作余裕」即ち「ヘッド・ルーム」が得られる。尚、抵抗器54’は、実際には、単一の13.5キロオーム抵抗器25、54’の中に基準抵抗器25と共に一体化されているが、抵抗器54’は、発明の説明に供するために、別個の抵抗器として図示されている。
【0026】
本発明によれば、下位ブリッジ回路11Aの基準抵抗器26の抵抗RREF1を、ブリッジ回路12A内の基準抵抗器25に対してスケーリングし、下位ブリッジ回路11Aにおける電力消散を低減する。例えば、RREF1は、2.4キロオームとすることができ、これは、上位ブリッジ回路12Aにおける基準抵抗器25の抵抗RREF2である1.2キロオームの2倍とすることができる。この例では、下位ブリッジ制御回路11の抵抗器35および36の公称値は、それぞれ、23キロオームおよび11.5キロオームであり、上位ブリッジ制御回路12の抵抗器41および55の抵抗は、双方とも11.5キロオームである。
【0027】
したがって、下位ブリッジ制御回路11では、抵抗器46’および46の抵抗の比は2に等しく、抵抗器35および36の抵抗の比も2に等しい。ブリッジ11Aの抵抗器35、抵抗器46’、および基準抵抗器26は、分圧器を形成し、導体13を通じて演算増幅器37の(−)入力に電圧を印加する。抵抗器36、抵抗器46、および基準MOSFET24は、分圧器を形成し、導体14を通じて演算増幅器37の(+)入力に電圧を印加する。演算増幅器37は、導体38を通じて電圧を印加し、MOSFET24のチャネル抵抗RONを調節し、導体14上の電圧が導体13上の電圧と等しくなるようにする。この導体13および14上の電圧の等化は、MOSFET24のRON抵抗に対するRREF1(2.4キロオーム)の比率も2に等しく調節したとき、即ち、RON(24)が1.2キロオームに等しいときに得られる。また、MOSFET24のRONを1.2キロオームに等しくするために必要な同じ電圧VREGLは、導体38およびCMOS反転器39を介してMOSFET44iのゲートにも印加され、MOSFET44iのチャネル抵抗をRREF1に等しくしている(またはRREF1に対して適当にスケーリングする)。
【0028】
上位ブリッジ制御回路12では、抵抗器54および54’の抵抗は等しく、スケーリングしない。また、抵抗器41および55の抵抗も等しい。ブリッジ制御回路12Aの抵抗器41、抵抗器54’、および基準抵抗器25は分圧器を形成し、導体48を通じて演算増幅器43の(+)入力に電圧を印加する。抵抗器55、抵抗器54、および基準MOSFET23は分圧器を形成し、導体49を介して演算増幅器43の(−)入力に電圧を印加する。
【0029】
演算増幅器43は、導体56を通じて電圧を印加し、基準MOSFET23のチャネル抵抗RONを調節して、導体49上の電圧を導体48上の電圧に等しくする。これは、MOSFET23のRON抵抗がRREF2に等しくなるときに生ずる。MOSFET23のRON抵抗をRREF2に等しくするために必要な同じ電圧VREGHを、導体56およびCMOS反転器21を介してMOSFET42iのゲートに印加し、MOSFET42iのチャネル抵抗をRREF2に等しくするか、またはRREF2に対して適当にスケーリングする。
【0030】
このように、スイッチMOSFET44iおよび42iのオン抵抗は、異なる抵抗値に等しくなる(またはスケーリングする)。
尚、図1におけるブリッジ回路11Aおよび12Aの種々のノード電圧は、抵抗器性分圧によって決定されるので、抵抗器器のいずれでも「基準抵抗器」として見なすことができ、これに対して対応するMOSFET44iおよび42iのオン抵抗を制御することは理解されよう。これは、ブリッジ回路11Aおよび12Aにおける種々のノード電圧およびブランチ電流についても言えることである。したがって、ブリッジ回路11Aおよび12Aにおけるノード電圧のいずれでも、またはブランチ電圧のいずれでも、「基準値」と見なすことができ、これに対して対応するスイッチMOSFET44iまたは42iのオン抵抗を制御する。
【0031】
前述のように下位ブリッジ制御回路11のブリッジ回路11Aの左側および右側における対応する抵抗の比率を決定することにより、内部のバイアス電流が低下する。このため、こうしなければ更に高い電圧消散が、下位ブリッジ制御回路11において低減する。下位ブリッジ制御回路11における電力消散は、定電圧源回路50に印加する+15ボルト供給電圧と、通例では−10ボルトであるVREFLとの間の大きな電圧差を、内部のバイアス電流に乗算した値に等しい。
【0032】
更に、前述の構造では、下位ブリッジ制御回路11および上位ブリッジ制御回路12に別個で独立したバイアス回路を用いており、VREFHおよびVREFLを互いの電圧のわずか1/10以内にすることができる。これは、前述のDempsey et al.特許の図9の回路について先に述べた約2.0ボルトより遥かに低い。
【0033】
ディジタル/アナログ変換器における(R/2Rラダー・ネットワークではなく)前述のR/2R’ラダー・ネットワークの使用による重要な結果は、RONiスイッチの抵抗が、R/2R’ラダー・ネットワークの2R’抵抗と同じ温度係数を正確に有することである。これは、基準抵抗器26、46’および25、54’を、ラダー・ネットワーク抵抗器を構成するのと同じ材料(例えば、シクロム)で構成しているはずであるからである。尚、これは、前述のDempsey et al.特許に開示されている回路を含む、従来技術のR/2Rラダー・ネットワークおよびMOSFETスイッチ制御回路には当てはまらないことを注記しておく。
【0034】
前述の構造は、Dempsey et al.特許の図7および図9の組み合わせにおいて開示されるものとは、完全に別個で独立した上位および下位ブリッジ回路を設けることに相違がある。即ち、図1において、上位ブリッジ回路12は、下位ブリッジ回路11から切断されており、これと独立している。これは、抵抗器52およびトランジスタ55を含む上位ブリッジ回路が、抵抗器53およびトランジスタ56を含む下位ブリッジ回路と共通のソース抵抗器54および57を共有する図9のDempsey et al.回路とは対照的である。
【0035】
また、図1では、トランジスタ23および24をそれぞれ演算増幅器43および37によって制御し、それぞれ、RREF2およびRREF1に正確に一致するようにしている。これらは、それぞれ、抵抗器54’および46’を含む、より大きな抵抗器の「隠れた」部分である。対照的に、Dempsey et al. 特許の図9では、演算増幅器58は、トランジスタ55の複合抵抗を複合抵抗52と正確に一致させるように動作する。図1の下位ブリッジ回路11では、左側レッグ35および46’、26の抵抗を右側レッグ36、24の抵抗に対してスケーリングし、電流の削減、したがって電力消散の削減を図っている。更に、図1の回路は、R/2R’型のラダー・ネットワークとのみ動作し、2R’は2R−RONに等しく、RONはスイッチ・トランジスタ42iおよび44iのオン抵抗であるが、一方Dempsey et al.特許では、回路は従来のR/2Rラダー・ネットワークに対する高精度の変換を行うに過ぎない。
【0036】
最後に、図1は、2つの追加のスイッチおよびドライバ回路34i−1および34i+1を、前述のスイッチおよびドライバ回路34iの両側に示す。ドライバ・ネットワーク10の残りの部分を図2に示す。
【0037】
図2を参照すると、抵抗器性分圧ネットワーク10は、7つの等しいセグメントS1,2,...7を有する第1セクション10Aを含む。ここで、ディジタル入力ワードの上位3ビットが温度計コードを構成し、これをデコードして8つの等しい電圧セグメントを得て、ディジタル/アナログ変換器1の上位3ビット(ビット1〜3)とする。7セグメント・セクション10Aの2R’分路抵抗器30の各々の右端に接続されている導体58は、ディジタル/アナログ変換器1の出力電圧VOUTを導通させる。図2における各分路レッグは、100キロオームの抵抗を有し、抵抗器2R’および連動するスイッチのRONを含む。また、抵抗器性分圧器10は、ビット4〜16に対するR/2R’ラダー・ネットワークを含む第2セクション10Bも含み、各直列抵抗器274、5、...15は値Rを有する。各分路抵抗器304、5、...16は、2R−RONiに等しい値2R’を有し、RONiは、対応するスイッチ42iおよび44iのオン抵抗である。セクションS1〜S7の7つのセグメント抵抗器2R’は、(例えば)100キロオームに等しく、MOSFETスイッチ42S1−7および44S1−7のオン抵抗を含む。これは75オームとすることができる。ビットB4に対するオン抵抗スイッチの抵抗は、150オームとすることができる。ビットB5〜9に対するスイッチのオン抵抗は、300オームとすることができる。ビットB10〜16に対するオン抵抗は600オームとすることができる。尚、これらのオン抵抗は任意であることを注記しておく。オン抵抗の値が低いと、MOSFETスイッチの全てを、同じ短いチャネル長で用いることが可能となり、前述のRONにおけるコードに依存したばらつきは比較的少ない。
【0038】
前述のディジタル/アナログ変換器1の主な利点は、スイッチMOSFET42iおよび44iのオン抵抗を二進スケーリングする必要がなく、したがって従来技術のMSBスイッチMOSFETおよびLSBスイッチMOSFETよりもサイズを遥かに小さくできることにある。この利点は、前述の回路において、制御MOSFET23および24のオン抵抗が、分圧ネットワーク10の抵抗器と同じ材料で構成した基準抵抗器に追従することによるものである。16ビット以上の分解能およびそれに対応する精度は、以前に用いられていた前述の「ショート・カット」技法のいずれに頼ることもなく達成することができ、ディジタル/アナログ変換器の最下位ビットを精度高く実現するためには必要であった、非常に大型のスイッチ・トランジスタの使用を回避することができる。
【0039】
更に、ブリッジ制御回路11および12の独立性により、そのバイアス電流の比率を変えることができるので、下位ブリッジ制御回路11を通過する電流を、上位ブリッジ制御回路12を通過する電流よりも遥かに少なくすることができる。
【0040】
また、ディジタル/アナログ変換器1の最上位および最下位ビット・グループに対するスイッチMOSFET42iおよび44iのサイズを大幅に小型化することによって、チップ・サイズの縮小およびコスト削減がもたらされる。上位および下位ブリッジ制御回路11および12の独立性によって、外部供給基準電圧間の差を小さくすることができる。
【0041】
以上いくつかの特定実施形態を参照しながら本発明について説明したが、本発明の真の精神および範囲から逸脱することなく、前述の発明の実施形態に対して当業者は種々の変更を行うことができよう。あまり相違がない、即ち、ほぼ同じ機能をほぼ同じように実行して、特許請求の範囲におけると同じ成果を得るエレメントまたはステップは、その全てが本発明の範囲に該当することとする。例えば、図1の抵抗器35、36、41および55は、適当な定電流源と交換すれば、ブートストラップ電圧源回路50および53を省略することができる。上位スイッチ42iをP−チャネルMOSFETとすることもでき、その場合バッファ21は非反転バッファとなる。反転器42iおよび44iを含むバッファ回路は、論理相補信号を不要とするように構成することも可能である。別の例として、図1のブリッジ回路12Aは、ブリッジ回路12Aの鏡像であるブリッジ回路と置換することも可能である。これは導体33の下に示してあり、電圧源52の極性を逆にし、N−チャネルMOSFET23を同等のP−チャネルMOSFETと置換している。あるいは、N−チャネルMOSFET23を用いることも可能であり、その際そのソースおよびドレイン電極を逆にして、演算増幅器43の(+)および(−)入力も逆にする。同様に、下位ブリッジ回路11Aを、その鏡像で置換することも可能である。
【図面の簡単な説明】
【図1】
図1は、本発明のビット・スイッチ制御回路およびR/2R’抵抗器性分圧ネットワークを含むディジタル/アナログ変換器の概略図である。
【図2】
図2は、図1に含まれるR/2R’抵抗器性分圧ネットワーク10の更に詳細な構成図である。
Claims (28)
- ディジタル/アナログ変換器における抵抗器性分圧ネットワークの分路抵抗器を、低基準電圧および高基準電圧のいずれかに切り換える回路であって、
(a)前記低基準電圧を前記分路抵抗器に結合する第1スイッチMOSFETと、前記分路抵抗器を前記高基準電圧に結合する第2スイッチMOSFETと、
(b)第1スイッチ制御回路であって、
i.前記第1MOSFETのゲートに結合された出力を有する第1MOSFET論理回路と、
ii.前記低基準電圧に結合された第1基準抵抗器および第1制御MOSFETと、前記第1制御MOSFETのゲートに接続され更に前記第1スイッチMOSFETのゲートに前記第1CMOS論理回路を介して結合されている出力を有する第1演算増幅器とを含み、前記第1制御MOSFETおよび前記第1基準抵抗器の抵抗を等化し、前記第1スイッチMOSFETのオン抵抗を前記第1基準トランジスタの抵抗に比例する値に調節するように動作する、第1ブリッジ回路と、
を含む第1スイッチ制御回路と、
(c)第2スイッチ制御回路であって、
i.前記第2スイッチMOSFETのゲートに結合された出力を有する第2MOSFET論理回路と、
ii.第2基準抵抗器および第2制御MOSFETと、前記第2制御MOSFETのゲートに接続され、更に前記第2CMOS論理回路を介して前記第2スイッチMOSFETのゲートに結合されている出力を有する第2演算増幅器とを含み、前記第2制御MOSFETおよび前記第2基準抵抗器の抵抗を等化し、更に前記第2スイッチMOSFETのオン抵抗を前記第2基準抵抗器の抵抗に比例する値に調節するように動作する、第2ブリッジ回路と、
を含む第2スイッチ制御回路と、
を備える回路。 - 請求項1記載の回路において、前記第1基準抵抗器の抵抗は、前記第2基準抵抗器の抵抗とは実質的に異なる、回路。
- 請求項1記載の回路において、前記第1および第2CMOS論理回路はCMOS反転器である、回路。
- 請求項1記載の回路において、前記第1ブリッジ回路は、前記第1ブリッジを付勢するように結合されている第1ブリッジ入力導体を含み、前記第2ブリッジ回路は、前記第2ブリッジ回路を付勢するように結合されている第2ブリッジ入力導体を含む、回路。
- 請求項4記載の回路において、前記第1ブリッジ入力導体は、第1電流源エレメントを介して前記第1基準抵抗器および前記第1演算増幅器の(−)入力に結合され、更に第2電流源エレメントを介して前記第1制御MOSFETおよび前記第1演算増幅器の(+)入力にも結合されており、前記第2ブリッジ入力導体は、第3電流源エレメントを介して前記第2基準抵抗器および前記第2演算増幅器の(−)入力に結合され、更に第4電流源エレメントを介して前記第2制御MOSFETおよび前記第2演算増幅器の(+)入力にも結合されている、回路。
- 請求項1記載の回路であって、前記第1基準抵抗器および前記第1演算増幅器の(−)入力に結合されている第1電流源エレメントと、前記第1制御MOSFETおよび前記第1演算増幅器の(+)入力に結合されている第2電流源エレメントと、前記第2基準抵抗器および前記第2演算増幅器の(−)入力に結合されている第3電流源と、前記第2制御MOSFETおよび前記第2演算増幅器の(+)入力に結合されている第4電流源とを含む、回路。
- 請求項5記載の回路において、前記第1、第2、第3および第4電流源エレメントは、それぞれ、第1、第2、第3、および第4抵抗器であり、前記第1ブリッジ入力導体は、一定量だけブートストラップした電圧を前記低基準電圧から導通させ、前記第2ブリッジ入力導体は、別の一定量だけブートストラップした電圧を前記高基準電圧から導通させる、回路。
- 請求項5記載の回路において、前記第1演算増幅器の(+)入力は、第1レベル・シフト抵抗器を介して前記第1制御MOSFETのドレインに結合されており、前記第1基準抵抗器は第1複合抵抗器の一体部分であり、該第1複合抵抗器は、前記第1基準抵抗器の抵抗と直列の前記第1レベル・シフト抵抗器の抵抗に等しい第1レベル・シフト抵抗も含み、前記第2演算増幅器の(+)入力は、第2レベル・シフト抵抗器を介して前記第2制御MOSFETに結合されており、前記第2基準抵抗器は第2複合抵抗器の一体部分であり、該第2複合抵抗器は、前記第2レベル・シフト抵抗器の抵抗と直列の第2レベル・シフト抵抗も含む、回路。
- 請求項5記載の回路において、前記第1基準抵抗器の抵抗は、前記第2基準抵抗器の抵抗よりも実質的に大きな値であり、前記第1ブリッジ回路を通過するバイアス電流を、前記第2ブリッジ回路を流れる対応のバイアス電流に対して、実質的に減少させる、回路。
- 請求項1記載の回路であって、前記第1ブリッジ制御回路において、前記低基準電圧とは独立した値に前記第1ブリッジ回路を付勢する第1バイアス電流を維持する第1手段と、前記第2ブリッジ制御回路において、前記高基準電圧とは独立した値に前記第2ブリッジ回路を付勢する第2バイアス電流を維持する第2手段とを含む、回路。
- ディジタル/アナログ変換器において、当該ディジタル/アナログ変換器のディジタル入力に印加される二進入力の1ビットに対応する論理情報に応答して、R/2R’抵抗器性分圧ネットワークのレッグを、高基準電圧または低基準電圧に切り換える回路であって、
(a)前記低基準電圧を導通させる第1導体に結合されているソースと、前記レッグの導体に結合されているドレインとを有する第1MOSFETと、前記レッグの導体に結合されているソースと、前記高基準電圧を導通させる第2基準電圧導体に結合されているドレインとを有する第2MOSFETとを含むスイッチ回路と、
(b)第1スイッチ制御回路であって、
i.第1給電導体および第2給電導体の間に結合され、前記論理情報を受けるように結合されている入力と、前記第1MOSFETのゲートに結合されている出力とを有する第1CMOS反転器と、
ii.第1ブートストラップ基準電圧源と、
iii.第1および第2入力端子と、第1および第2出力端子とを含む第1ブリッジ回路であって、前記第1ブートストラップ基準電圧源を前記第1および第2入力端子間に結合した、第1ブリッジ回路と、
iv.前記第2入力端子および前記第1出力端子の間に結合されている第1抵抗器と、前記第1出力端子および前記第1入力端子の間に結合されている第2抵抗器と、前記第1入力端子および前記第2出力端子の間に結合されている第3抵抗器と、前記第2出力端子および前記第2入力端子の間に結合されている第4抵抗器と、前記第4抵抗器を前記第2入力端子に結合する第3MOSFETと、
v.前記第1出力端子に結合されている第1入力と、前記第2出力端子に結合されている第2入力と、第2導体によって前記第3MOSFETのゲート電極に接続されている出力とを有する第1演算増幅器と、
を含む第1スイッチ制御回路と、
(c)第2スイッチ制御回路であって、
i.第3給電導体および前記第2給電導体の間に結合されており、前記二進ビット信号の相補値を受けるように接続されている入力と、前記第2MOSFETのゲートに結合されている出力とを有する第2CMOS反転器と、
ii.第2ブートストラップ基準電圧源と、
iii.第3および第4入力端子ならびに第3および第4出力端子を含む第2ブリッジ回路であって、前記第2ブートストラップ基準電圧源を前記第3および第4入力端子間に結合した、第2ブリッジ回路と、
iv.前記第4入力端子および前記第3出力端子間に結合されている第5抵抗器と、前記第3出力端子および前記第4入力端子間に結合されている第6抵抗器と、前記第3入力端子および前記第4出力端子間に結合されている第7抵抗器と、前記第4出力端子および前記第4入力端子間に結合されている第8抵抗器と、前記第8抵抗器を前記第4入力端子に結合する第4MOSFETと、
v.前記第3出力端子に結合されている第1入力と、前記第4出力端子に結合されている第2入力と、第3導体によって前記第4MOSFETのゲート電極に接続されている出力とを有する第2演算増幅器であって、前記第1および第2スイッチMOSFETの各々のオン抵抗がRONiに等しく、前記抵抗2R’が2R−2RONiに等しい、第2演算増幅器と、
を含む第2スイッチ制御回路と、
を備える回路。 - ディジタル/アナログ変換器であって、
(a)各々抵抗Rを有する複数の直列抵抗器と、各々抵抗2R’を有する複数の分路抵抗器とを含む抵抗器性分圧ネットワークと、
(b)ディジタル/アナログ変換器における抵抗器性分圧ネットワークの分路抵抗器を、低基準電圧および高基準電圧のいずれかに切り換える回路であって、
(1)前記低基準電圧を前記分路抵抗器に結合する第2スイッチMOSFETと、前記分路抵抗器を前記高基準電圧に結合する第2スイッチMOSFETと、
(2)第1スイッチ制御回路であって、
i.前記第1スイッチMOSFETのゲートに結合されている出力を有する第1CMOS論理回路と、
ii.前記低基準電圧に結合されている第1基準抵抗器および第2制御MOSFETと、前記第1制御MOSFETのゲートに接続され、更に前記第1CMOS論理回路を介して前記第1スイッチMOSFETのゲートにも結合されている出力を有し、前記第1制御MOSFETおよび前記第1基準抵抗器の抵抗を等化し、前記第1スイッチMOSFETのオン抵抗を前記第1基準抵抗器の抵抗に比例する値に調節するように動作する第1演算増幅器とを含む第1ブリッジ回路と、
を含む第1スイッチ制御回路と、
(3)第2スイッチ制御回路であって、
i.前記第2スイッチMOSFETのゲートに結合されている出力を有する第2MOSFET論理回路と、
ii.第2基準抵抗器および第2制御MOSFETと、前記第2制御MOSFETのゲートに接続され、更に前記第2CMOS論理回路を介して前記第2スイッチMOSFETのゲートにも結合されている出力を有し、前記第2制御MOSFETおよび前記第2基準抵抗器の抵抗を等化し、前記第2スイッチMOSFETのオン抵抗を前記第2基準抵抗器の抵抗に比例する値に調節するように動作する第2演算増幅器とを含む第2ブリッジ回路と、
を含む第2スイッチ制御回路と、
を備え、
(c)前記第1および第2スイッチMOSFETの各々のオン抵抗がRONiに等しく、前記抵抗2R’が2R−RONiに等しい、
ディジタル/アナログ変換器。 - 請求項12記載の回路において、前記第1基準抵抗器の抵抗が、前記第1基準抵抗器の抵抗とは実質的に異なる、回路。
- 請求項12記載の回路において、前記第1および第2CMOS論理回路はCMOS反転器である、回路。
- 請求項12記載の回路において、前記第1ブリッジ回路は当該第1ブリッジ回路を付勢するように結合されている第1ブリッジ入力導体を含み、前記第2ブリッジ回路は当該第2ブリッジ回路を付勢するように結合されている第2ブリッジ入力導体を含む、回路。
- 請求項15記載の回路において、前記第1ブリッジ入力を、第1電流源エレメントを介して前記第1基準抵抗器および前記第1演算増幅器の(−)入力に結合し、更に第2電流源エレメントを介して前記第1制御MOSFETおよび前記第1演算増幅器の(+)入力にも結合し、前記第2ブリッジ入力導体を、第3電流源エレメントを介して前記第2基準抵抗器および前記第2演算増幅器の(−)入力に結合し、更に第4電流源エレメントを介して前記第2制御MOSFETおよび前記第2演算増幅器の(+)入力にも結合した、回路。
- 請求項16記載の回路において、前記第1、第2、第3および第4電流源エレメントは、それぞれ、第1、第2、第3、および第4抵抗器であり、前記第1ブリッジ入力導体は、一定量だけブートストラップされた電圧を前記低基準電圧から導通させ、前記第2ブリッジ入力導体は、別の一定量だけブートストラップされた電圧を前記高基準電圧から導通させる、回路。
- 請求項16記載の回路において、前記第1演算増幅器の(+)入力は、第1レベル・シフト抵抗器を介して前記第1制御MOSFETのドレインに結合されており、前記第1基準抵抗器はは第1複合抵抗器の一体部分であり、該第1複合抵抗器は、前記第1基準抵抗器の抵抗と直列に前記第1レベル・シフト抵抗器の抵抗に等しい第1レベル・シフト抵抗も含み、前記第2演算増幅器の(+)入力は、第2レベル・シフト抵抗器を介して前記第2制御MOSFETに結合されており、前記第2基準抵抗器は第2複合抵抗器の一体部分であり、該第2複合抵抗器は、前記第2レベル・シフト抵抗器の抵抗と直列に第2レベル・シフト抵抗も含む、回路。
- 請求項16記載の回路において、前記第1基準抵抗器の抵抗を、前記第2基準抵抗器の抵抗よりも実質的に大きい値にスケーリングし、前記第1ブリッジ回路を通過するバイアス電流を、前記第2ブリッジ回路を通過する対応のバイアス電流に対して実質的に減少させる、回路。
- 請求項12記載の回路であって、前記第1ブリッジ制御回路において、前記低基準電圧とは独立した値に前記第1ブリッジ回路を付勢する第1バイアス電流を維持する第1手段と、前記第2ブリッジ制御回路において、前記高基準電圧とは独立した値に前記第2ブリッジ回路を付勢する第2バイアス電流を維持する第2手段とを含む、回路。
- 請求項12記載のディジタル/アナログ変換器において、前記第1および第2基準抵抗器が、前記第1および第2制御MOSFETおよび前記第1および第2スイッチMOSFETのオン抵抗と同じ温度係数を有する、ディジタル/アナログ変換器。
- 請求項21記載のディジタル/アナログ変換器において、前記抵抗Rは単一の値であり、前記抵抗値2R’の一部が他の抵抗と異なり、オン抵抗値RONiの一部が他の抵抗と異なる、ディジタル/アナログ変換器。
- 請求項22記載のディジタル/アナログ変換器であって、複数の第1スイッチMOSFETおよび第2スイッチMOSFETを含み、全てが同じチャネル長を有し、前記ディジタル/アナログ変換器の精度におけるコードに依存したばらつきを低減する、ディジタル/アナログ変換器。
- ディジタル/アナログ変換器において用いる抵抗器性分圧ネットワークであって、
(a)各々抵抗Rを有する複数の直列抵抗器と各々抵抗2R’を有する複数の分路抵抗器とを備え、前記ディジタル/アナログ変換器が、前記抵抗器性分路ネットワークの分路抵抗器を、第1および第2基準電圧のいずれかに切り換える回路を含み、該切り換え回路が、前記低基準電圧を前記レッグに結合する第1スイッチMOSFETと、前記レッグを前記高基準電圧に結合する第2スイッチMOSFETとを含み、
(b)前記第1および第2スイッチMOSFETの各々のオン抵抗がRONiに等しく、前記抵抗2R’が2R−RONiに等しい、
抵抗器性分圧ネットワーク。 - 請求項24記載の抵抗器性分圧ネットワークであって、
前記低基準電圧に結合されている第1基準抵抗器および第1制御MOSFETと、前記第1スイッチMOSFETのゲートに結合されている出力を有し、前記第1基準抵抗器の抵抗に比例するように前記第1スイッチMOSFETのオン抵抗を調節するように動作する第1演算増幅器とを含む第1回路と、第2基準抵抗器および第2制御MOSFETと、前記第2スイッチMOSFETのゲートに結合されている出力を有し、前記第2基準抵抗器の抵抗に比例するように前記第2スイッチMOSFETのオン抵抗器を調節するように動作する第2演算増幅器とを含む第2回路とを含む切り換え回路を含む、抵抗器性分圧ネットワーク。 - ビット・スイッチの二進スケーリングを行うことなく、抵抗器性ラダー・ネットワークの分路抵抗器を低基準電圧または高基準電圧のいずれかに接続し、ディジタル/アナログ変換器において高い精度を得る方法であって、
(a)各分路抵抗器毎に、前記分路抵抗器の端子および前記低基準電圧の間に結合した第1スイッチMOSFETを設け、前記分路抵抗器の端子および前記高基準電圧の間に結合した第2スイッチMOSFETを設けるステップと、
(b)前記ディジタル/アナログ変換器に印加するディジタル入力ワードのビット状態に応じて、前記第1および第2スイッチMOSFETのゲート電極に制御電圧を印加し、それぞれ、各分路抵抗器の端子に結合されている前記第1および第2スイッチMOSFETの一方または他方をオンに切り換え、オンに切り換えた各第1または第2スイッチMOSFETのオン抵抗を2R−2R’に等しくするステップであって、Rが前記抵抗器性ラダー・ネットワークの複数の直列抵抗器の各々の抵抗であり、2R’が前記オンに切り換えた第1または第2スイッチが結合されている分路抵抗器の抵抗である、ステップと、
から成る方法。 - 請求項26記載の方法において、前記第1スイッチMOSFETおよび前記第2スイッチMOSFETの抵抗を二進スケーリングしない、方法。
- 請求項26記載の方法において、ステップ(b)は、前記制御電圧の大きさを制御し、前記オンに切り換えた第1および第2スイッチMOSFETのオン抵抗器の温度係数を、前記抵抗器性ラダー・ネットワークを構成する抵抗器の温度係数に等しくするステップを含む、方法。
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