JP2004513396A - 画像表示のためのディザ方法及び装置 - Google Patents

Abstract

ディザ方法は、ｎ＋ｋビットの入力画素値をｋビットを切り捨てることによりｎビットの出力画素値に変換する。ｋビットの切り捨てられる部分は疑似乱数値と比較される。ｋビットの値が疑似乱数の値以上であれば、出力画素値は１とｎビットの入力値とを加えたものとされる。

Description

【０００１】
本発明は、入力画素値を出力画素値へ変換するディザ（ｄｉｔｈｅｒ）方法に関する。本発明は更に、入力画素値を出力画素値へ変換する装置に関する。本発明は更に、かかる装置を含む画像表示機器に関する。
【０００２】
色再現のために利用可能なビット数はディスプレイによって使用されうるビット数よりも多いという問題が知られている。多様な目的及び装置のために多数のディザアルゴリズムが設計されてきた。最もよく知られているのは、Ｆｌｏｙｄ−Ｓｔｅｉｎｂｅｒｇ法、誤差拡散法、分散ディザ法、クラスタディザ法である。ディザ方法及び装置は、同様に、米国特許第５．４７９．５９４号から公知である。
【０００３】
公知のディザアルゴリズムは、通常は（あまりにも）複雑であり、特にデータの一時記憶用のメモリといったハードウエア資源に関して複雑である。かかる資源は望ましくない費用を必要とさせる。
【０００４】
多くのディザアルゴリズムは、一般的には、フレーム全体或いはフィールド全体、又は、それらの少なくとも一部、即ち多数の画素に対して作用するため、ぼけたエッジや可視の決定論的なパターンといった問題を有する。
【０００５】
本発明は、公知の方法よりも単純で高速な、冒頭の段落に記載するような方法を提供することを目的とする。この目的は、本発明によれば、所定の規準に基づいて入力画素値を出力画素値へ変換するディザ方法であって、入力画素値は、出力画素値ｎよりも大きい数のｎ＋ｋビットを含み、ｋビットの残る切り捨てられる部分は疑似乱数値と比較され、出力画素値は、ｋビットの値が疑似乱数値以上である場合は、１とｎビットの入力値とを加算することによって作られるディザ方法によって達成される。
【０００６】
本発明は画素レベルで演算を行うため、ぼけたエッジは生じない。更に、アルゴリズムは極めて単純であり、従って例えば７５Ｈｚ又は１２５Ｈｚの高いレートで、また、２００ＭＨｚ以上のビデオレートでの画像処理に適している。
【０００７】
本発明は全ての種類のディスプレイに適用されうるが、色を表現するために比較的少ないビットのみが利用可能な、例えば各色に対して６ビットのみが利用可能な、ＰＤＰ（プラズマディスプレイパネル）及びＰＡＬＣ（プラズマアドレス液晶）ディスプレイにおいて問題が生ずる。
【０００８】
本発明は、公知の装置よりも単純で高速な冒頭において述べた種類の装置を提供することを目的とする。この目的は、本発明によれば、
ｎ＋ｋビットの入力画素値の入力のための入力バスと、
乱数発生器と、
入力バスのｋビット及び乱数発生器の出力に接続される比較器と、
ｎビットと、ｋビットの値が乱数発生器以上である場合はデジタルの１を出力する比較器の出力とを加算する加算器とを含む、
画像処理装置においてディザ方法を行う装置によって達成される。
【０００９】
疑似乱数発生器は、各画像に対して同じ疑似シーケンスが適用されるよう、垂直同期信号Ｖｓｉｎｃによってリセットされることが望ましい。
【００１０】
非常に洗練された、単純で、安価な解決策を得るため、疑似乱数発生器は予め選択された順序ではあるが（多少は）ランダムに比較器の入力のうちの１つに接続される出力を有するカウンタによって形成されることが望ましい。
【００１１】
ある条件下では、得られる画像の同じ色の大きい面積上に繰り返しパターンが生じうる。これを防止するため、各ラインの始まりにおいてカウンタの中に乱数値をロードすることが推奨される。このような疑似乱数は、垂直同期信号Ｖｓｉｎｃによってリセットされる第２のカウンタから取得されえ、水平同期信号は第１のカウンタをロードするために使用されうる。
【００１２】
本発明の更なる利点、特徴、及び詳細については、添付の図面を参照して望ましい実施例についての以下の記載を読むことにより明らかとなろう。
【００１３】
装置１０（図１）において、入力１１は、６ビットの一部分（ｎ）１２と６ビットの切り捨てられる部分（ｋ）１３とに分割される。部分１３は、比較器１４において、疑似乱数発生器１６の出力１５と比較される。疑似乱数発生器１６は、画像再現装置の垂直同期信号Ｖｓｉｎｃによってリセットされる。
【００１４】
比較器の出力が１となるのは、ｋビットが接続される比較器の入力Ａが、乱数発生器によって与えられる入力であるＢ入力以上の場合である。比較器１４の出力は、加算器１７においてｎビットに加算され、それにより、ｎビットのワード１２と同じであるか、又は、比較器１４における演算によって１だけ増加された、ｎビットのワード１８を与える。
【００１５】
出力ワード１８は、かかる画像中に生じうる切捨て誤差及び／又は他のアーティファクトに関する問題が少なくなるようＰＡＬＣディスプレイの入力に入力される。
【００１６】
図２の実施例では、ハードウエア資源もまた非常に小さい。図２中、できるかぎり図１と同じ参照番号を使用する。図２に示す装置２０では、カウンタ２１の出力は比較器１４のＢ入力に接続され、カウンタのリセット入力には垂直同期信号Ｖｓｉｎｃが接続される。かかるカウンタに必要なレジスタの数は、実際上は、既存のハードウエアにおいて常に利用可能である。カウンタ２１の出力ｄ０−ｄ５は、例えばｄ（０），ｄ（３），ｄ（１），ｄ（５），ｄ（４），ｄ（２）といった順序で疑似乱数値と共にＢ入力として比較器１４に供給されるが、もちろん他の順序も可能である。
【００１７】
図３に示す実施例３０では、同じ構成要素はできるかぎり同じ参照番号で示し、２つのカウンタ３１及び３２は互いに直列に接続される。カウンタ３１は、図２のカウンタ２１と同様に比較器１４の入力Ｂに接続される。カウンタ３１のロード入力は水平同期信号Ｈｓｉｎｃに接続され、従って、Ｈｓｉｎｃによってトリガされたときは、第２のカウンタ３２の疑似乱数値はカウンタ３１の計数のための開始計数値として使用される。垂直同期信号Ｖｓｉｎｃは、カウンタ３２のリセット入力に接続される。
【００１８】
図３の望ましい実施例は、ディスプレイの水平解像度が、
Ｐ×ｅｘｐ（ｋ）で与えられ、但し、Ｐは整数であり、ｋはカウンタの計数出力に等しいか近似する場合に、同色の大きい面積の部分で目に見える繰り返しパターンが結果として得られた画像中に出現しうるという更なる利点を有する。これは、各ラインの始まりにおいて乱数値がカウンタ３１にロードされることによって防止される。
【００１９】
本発明によるアルゴリズムは、ＰＡＬＣディスプレイは６ビットだけを表示させるが、１２ビットの入力データを用いてＡｌｔｅｒａ社のＡｌｔｅｒａ　Ｆｌｅｘ　１０Ｋ５０Ｅ集積回路を有するＰＡＬＣディスプレイ実験用ボードでは良い結果が得られる。
【００２０】
本発明は、上述の実施例に限られるものではなく、権利を請求する範囲は特許請求の範囲によって決められ、請求の範囲内で多くの変形が考えられうる。
【図面の簡単な説明】
【図１】
本発明による方法及び装置の第１の望ましい実施例を示すブロック図である。
【図２】
本発明の装置及び方法の第２の望ましい実施例を示すブロック図である。
【図３】
本発明の方法の装置及び方法の第３の望ましい実施例を示すブロック図である。

Claims (10)

1. 所定の規準に基づいて入力画素値を出力画素値へ変換するディザ方法であって、
   上記入力画素値は、上記出力画素値ｎよりも大きい数のｎ＋ｋビットを含み、ｋビットの残る切り捨てられる部分は疑似乱数値と比較され、上記出力画素値は、ｋビットの値が疑似乱数値以上である場合は、１とｎビットの入力値とを加算することによって作られる、ディザ方法。
2. 上記出力画素値はＰＡＬＣディスプレイの入力に接続される、請求項１記載のディザ方法。
3. 上記出力画素値はプラズマディスプレイパネルの入力に接続される、請求項１記載のディザ方法。
4. ｎは６又は８であり、ｋは４又は６である、請求項１記載のディザ方法。
5. 請求項１乃至４のうちいずれか一項記載の方法を実行する装置。
6. ｎ＋ｋビットの入力画素値の入力のための入力バスと、
   乱数発生器と、
   入力バスのｋビット及び上記乱数発生器の出力に接続される比較器と、
   ｎビットと、ｋビットの値が上記乱数発生器以上である場合はデジタルの１を出力する上記比較器の出力とを加算する加算器とを含む、
   画像処理装置においてディザ方法を行う装置。
7. 上記乱数発生器のリセット入力は、垂直同期信号Ｖｓｉｎｃに接続される、請求項５又は６記載の装置。
8. 上記乱数発生器は、予め選択された順序で上記比較器の入力に接続される出力を有するカウンタによって形成される、請求項６又は７記載の装置。
9. 上記乱数発生器は２つのカウンタによって形成され、第２のカウンタの出力は比較器に接続され、第１のカウンタの出力はランダムな順序で第２のカウンタの入力に接続され、垂直同期信号Ｖｓｉｎｃは第１のカウンタのリセット入力に接続され、水平同期信号Ｈｓｉｎｃは第２のカウンタの入力に接続される、請求項７乃至９のうちいずれか一項記載の装置。
10. 請求項５乃至９のうちいずれか一項記載の装置を含む画像表示機器。

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