JP2004511013A - 高収率レチクル形成方法 - Google Patents
高収率レチクル形成方法 Download PDFInfo
- Publication number
- JP2004511013A JP2004511013A JP2002533003A JP2002533003A JP2004511013A JP 2004511013 A JP2004511013 A JP 2004511013A JP 2002533003 A JP2002533003 A JP 2002533003A JP 2002533003 A JP2002533003 A JP 2002533003A JP 2004511013 A JP2004511013 A JP 2004511013A
- Authority
- JP
- Japan
- Prior art keywords
- reticle
- layout
- shapes
- data file
- proximity effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 92
- 230000000694 effects Effects 0.000 claims abstract description 108
- 125000001475 halogen functional group Chemical group 0.000 claims abstract description 54
- 230000008569 process Effects 0.000 claims abstract description 47
- 230000007547 defect Effects 0.000 claims abstract description 29
- 238000010894 electron beam technology Methods 0.000 claims abstract description 17
- 238000007689 inspection Methods 0.000 claims description 39
- 239000010410 layer Substances 0.000 claims description 38
- 238000012545 processing Methods 0.000 claims description 32
- 230000008439 repair process Effects 0.000 claims description 22
- 230000003287 optical effect Effects 0.000 claims description 14
- 238000001459 lithography Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000012937 correction Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 8
- 230000005855 radiation Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 238000010884 ion-beam technique Methods 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 20
- 230000015572 biosynthetic process Effects 0.000 abstract description 12
- 238000013461 design Methods 0.000 abstract description 6
- 230000035945 sensitivity Effects 0.000 description 11
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 7
- 238000000059 patterning Methods 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 206010073306 Exposure to radiation Diseases 0.000 description 1
- 241000282326 Felis catus Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007405 data analysis Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000004836 empirical method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000013518 transcription Methods 0.000 description 1
- 230000035897 transcription Effects 0.000 description 1
- 238000010626 work up procedure Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
- H01J37/302—Controlling tubes by external information, e.g. programme control
- H01J37/3023—Programme control
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/62—Pellicles, e.g. pellicle assemblies, e.g. having membrane on support frame; Preparation thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
- H01J2237/30—Electron or ion beam tubes for processing objects
- H01J2237/317—Processing objects on a microscale
- H01J2237/3175—Lithography
- H01J2237/31769—Proximity effect correction
Abstract
Description
(技術分野)
本発明は、半導体デバイス製造に関するものであり、特に、リソグラフィー処理を用いるレチクルの効率的な製造に関する。
【0002】
(背景技術)
リソグラフィー・マスク(若しくは「レチクル」)は、集積回路(IC)の製造に用いられるキー要素である。ICレイアウト・データファイル(通常、最終的なICの金属層、若しくはポリシリコン層等の物理層が表示されたもの)の一部が、レチクルを形成するべくガラスプレート上の薄いクロム層中にエッチングされる。次に、このレチクル・パターン(「レチクル・レイアウト」)は、ウェーハ表面上のフォトレジスト層の上に露光される。最終的に、ウェーハ上面がフォトレジストによって覆われていない領域へと化学的にエッチング除去され、それによりレチクル・レイアウトがウェーハ上に転写される。この転写処理は、リソグラフィーとして知られている。ウェーハ上に形成されるパターン(プリント・レイアウト)の精度は、プロセス収率及び最終的なICの性能の両方に多大な影響を及ぼす。
【0003】
実際のレチクル形成処理は通常、ブランク・レチクル上のレジスト層にレチクル・パターンを露光するステップ、レジスト・パターンを現像する(即ち、レジスト層の露光された部分若しくは露光されなかった部分を除去する)ステップ、レジスト・パターンをレチクルのクロム層へとエッチングするステップ、クロム・パターンを検査するステップ、及びクロム・パターンで見つけられた何らかの欠陥を修復するステップを含む。
【0004】
レチクル・パターンをレジスト層に露光するのに、光学的な投影(例えば、レーザビーム・スキャナ)システムが用いられてもよいが、最新の複雑なレイアウトは通常、電子ビーム・スキャナを用いて書込まれる。電子ビーム書込み処理の露光ステップには、2つ主たる技法−ラスタ走査及びベクトル走査が用いられる。ラスタ走査システムでは、レジストの露光される領域に電子ビームを当てながら、スキャナの出力が全レチクルに渡って水平方向の経路で動かされ、各経路の移動後毎に下方向に増加してシフトされる。電子ビームの「スポット・サイズ」は、レチクル・レイアウトの精密なスキャニングを可能にするように小さくされてもよい。しかしながら、スキャニングの処理を迅速化するために、より大きいスポット・サイズが望ましい。それゆえに、従来のラスタ走査書込み処理では、精度と処理能力は、互いに対する折衝がなされる必要がある。ラスタ走査システムの一例として、Etec System社(Applied Material社の子会社)製のMEBESファミリーのツール(モデル4000、4500、5000、5500)がある。
【0005】
ベクトル走査システムでは、露光される領域に電子ビームが直接、動かされる。最新式のベクトル走査システムでは、定形スポット技法(shaped spot technique)が用いられており、そこでは電子ビームが種々の基本形状(四角形及び三角形)に形成される。露光される領域は、基本形状(四角形及び三角形)に分解され、次に、各基本形状が、露光される基本形状に合致するように形作られた電子ビームによるシングル・ショットで露光される。書込みツールがレチクル全体を走査する必要がないので、ベクトル走査はラスタ走査よりも効率的であり得る。それゆえに、低密度レイアウトは、ラスタ走査システムよりもベクトル走査システムを用いる方が、より高速に書込まれることとなる。しかしながら、高密度で多数の形状を個別にターゲティングする場合、複雑なレイアウトによって、ラスタ走査システムよりもベクトル走査システムの方が、レイアウトの書込みにより時間がかかってしまう可能性がある。更に、ラスタ走査と同様に、ベクトル走査システムにおいてもビームのスポット・サイズの選択でも、精度と処理能力との折衝がなされる必要がある。ベクトル走査システムの例には、JEOL社製のJBX−600FS、Leica Lithography Systems社製のVectrobeam、及び日立社製のHL−800、HL−900、及びHL−950が含まれる。
【0006】
レジスト層が露光された後、レジスト・パターンが現像される。ネガティブ・レジストは、放射線若しくは電子ビームの露光によって、不溶性の状態に変換され、更に、現像処理により、レジスト層の露光されていない部分が全て除去される。ポジティブ・レジストを露光する場合は、レジストが不溶性の状態から可溶性の状態に変換され、次に、現像処理によって、レジスト層の露光された部分が全て除去される。次に、レチクルのクロム層が、レジスト層に形成されたパターンを通してエッチングされ、その後、残っているレジストがレチクルから取除かれる。
【0007】
次に、ICレイアウトがレチクルに適切に書込まれたことを確かめるべく、検査ツールによって検査がなされる。マスクの光学的イメージは、期待する出力がより精密に描写されるように修正可能な、原型のICレイアウトデータと対照して検査される。代替的に、複数の同一ダイ・レイアウトを有するレチクルに対しては、個々のダイ・レイアウトの光学的イメージを互いと対照させて比較してもよい。比較方法の内容に関係なく、検査感度(即ち、検査が実行される際の精度)が、検査処理のキー・パラメータである。通常はレチクル全体が検査されるため、検査感度が高いことによって、処理完了に要する時間が非常に増大する可能性がある。低い検査感度は、検査時間が減少し得るが、レチクル・レイアウトの中にある欠陥若しくはズレを見落とす可能性がある。それゆえに、従来の検査方法は、検査感度と効率との間の折衝という問題に直面する。
【0008】
最終的には、検査処理の際に検出された欠陥及びズレは、修正される。レーザ・ツール(レーザ・ザッピング若しくはレーザ・アシスト蒸着)が、迅速な修正のためによく用いられるが、集束イオンビーム・ツールを用いると、精度のより高い、だが時間がよりかかる、修正が得られる。
【0009】
図1は、Glasserらによる、1999年12月17日に提出されたPCT特許出願第PCT/US99/30240号で説明されているような、これらのマスク製造及び検査の問題を処理する試みとして提案された方法が示されている。図1は、拡散領域110及びポリシリコン領域120を有する、原型となるICレイアウトの一部を示している。ポリシリコン領域120のクリティカル領域130が、ポリシリコン領域120の拡散領域110の上に位置する領域として特定されている。ポリシリコン領域120と、拡散領域110との、この重なり部分は、最終的なICデバイスに形成されるトランジスタのゲートを示している。最終的なICのキーとなる形状として、ゲートが高精度であることが必要であり、それにより最終的なICデバイス中のトランジスタの適切な性能が保証される。しかしながら、ICレイアウトのその他の形状は、寸法に関して、さほど高精度である必要はない。例えば、相互接続部分及び接触パッドは、デバイスの性能にほとんど影響を与えることなく、トランジスタのゲートよりも広い公差域を占有することが可能である。従って、領域130のようなクリティカル領域にフラッギングすることにより、マスク製造及び/又は検査の際に、それらの領域に対して直接的に格別の注意を払う(例えば、非常に高い検査感度にする)ことが可能となる。次に、処理能力を向上させるように、厳密性の少ない規格(例えば、より低い検査感度)が残りの領域に適用されてもよい。それゆえに、Glasserらは、高収率レチクル(即ち、最終的なICにおけるクリティカル形状を精度よく且つ満遍なく生じるレチクル)を効率的に形成する試みをしている。
【0010】
しかしながら、原型ICレイアウトの特定部分が、最終的なICデバイスのキー形状と一致している場合でも、キー形状の実際の製造は、通常、レチクル中のICレイアウトの特定部分でまさしく表現されるもの以外にも左右される。レイアウト・データをレチクルに転写するのに用いられるマスク書込み処理と、レチクル・レイアウトをウェーハ上にプリントするのに用いられるリソグラフィー手順とが、「近接効果」を受けており、転写処理の際に形成される形状の最終的な寸法は、隣接形状部分が存在するかしないかによって影響を及ぼされる。例えば、レチクル内で全ての線が同じ幅を有している場合であっても、光学リソグラフィーの際に、近接して離間されている線の幅が、孤立している線の幅とは異なっている可能性がある。更に、プリントされるイメージの寸法及び規則性は、隣接の形状部分によって、若しくは付近の欠陥によってさえも、影響を受ける可能性がある。
【0011】
欠陥によって生じる近接効果の一例が、図2a及び図2bに示されている。図2aは、レチクル形状210を含んだポリシリコン層レチクル200の一部を示している。レチクル形状210は、最終的なICデバイスに形成されるトランジスタ・ゲートと対応するクリティカル領域211(Glasserらの技法、即ち、原型のICレイアウトで拡散領域の上に位置するレチクル領域へのフラッギング、により特定される)を含む。その結果、レチクル200の形成及び検査の際に、クリティカル領域211に特別な注意を払うことができる。
【0012】
しかしながら、レチクル200は、欠陥212(即ち、レチクルの不透明な層(クロム層)内にある予期せぬマーキング)も含んでいる。Glasserらによって教示されるように、クリティカル領域211の外側にある領域は、クリティカル領域ほど注意を払わずに書込み及び検査がなされるので、欠陥212の様な欠陥がクリティカル領域の外側領域の中に生じたり、検出されなかったりする可能性が多々存在する。図2bは、レチクル200を用いてリソグラフィー・ステップから製造され得るポリシリコン形状230を含んだウェーハ部分を示している。ポリシリコン形状230は、所望のゲート・プロフィール240からはずれている実際のゲート・プロフィール221を含む。リソグラフィーの際の、レチクル形状210とレチクル欠陥212との間の近接効果が原因で、実際のゲート・プロフィール221が生じる。それゆえに、原型のICレイアウトにおいてクリティカル領域を特定し、更に、その後の、レチクル製造ステップ及びレチクル検査ステップの両方で、クリティカル領域への注意の集中させるのにも関わらず、最終的なIC構造が好ましくない変形をする。
【0013】
更に、最終的なトランジスタ・ゲートの形成に重要な役割を果たす、クリティカル領域外側の意図的に付加された形状があってもよい。光学近接効果補正(OPC)として知られる方法が開発されており、そこでは、リソグラフィー処理の際の、予測される変形に対してあらかじめ補正を行うために、クリティカル・レイアウト形状の周囲に種々の形状が導入されている(或いは、クリティカル・レイアウト形状の修正がなされている)。これらのOPC形状及び修正は、それらの適切な効果が確実なものとなるように、関心のある実際のレイアウト形状と同程度の精度で再現される必要がある。同様にして、OPC形状が組込まれる際に、それらの効果が確実に考慮されるように、クリティカル形状と隣接する原型レイアウト形状が、精密に形成されることも、更に必要である。しかしながら、クリティカル領域はクリティカル形状自体しか含まないので、影響を及ぼすこれらの外部形状は、クリティカル形状のように、構成に同程度の注意が払われることはなく、結果として所望する最終的なIC精度よりも劣る精度になることが多い。従って、最終的なIC形状に予期せぬズレを導入してしまう近接効果を許容しない、レチクルの精密な形成及び検査を確実に行うための方法が提供されることが望ましい。
【0014】
(発明の開示)
本発明は、ICレイアウト・データファイル中で「近接効果ハロー」を特定することによって、リソグラフィー・レチクルの製造を最適化するための方法を提供する。この近接効果ハローは、厳しい公差付レイアウト形状(即ち、精密に形成される必要のある最終的なIC形状と対応するレイアウト形状)の形成若しくは検査のときに影響が及ぼされ得る、この厳しい公差付レイアウト形状の周囲の領域を示している。レチクルを作る際に、(近接効果ハロー領域によって取囲まれる厳しい公差付レイアウト形状と同様に)近接効果ハローに高度な配慮を適用することによって、高収率リソグラフィー処理を提供することが可能なレチクルが製造される。同時に、向上された精密検査を必要とするこれらの領域が一度特定されてしまえば、ICレイアウトの残りの部分は、さほど厳密でない規格を用いて処理することが可能であり、それにより、製造の時間及び経費が軽減される。
【0015】
近接効果ハローの幅は、囲まれる厳しい公差付レイアウト形状に対して、そのハロー領域の外側にある形状及び/又は欠陥によって及ぼされる近接効果が、特定の閾値レベルを下回るように規定される。本発明の一実施例では、この幅は、ICレイアウトが用いられる(複数の)処理の測定を通して、実験的に決定することが可能である。本発明の別の実施例では、この幅は、レチクルを製造及び使用するための処理をモデル化することによって見積もることが可能である。例えば、光学リソグラフィー処理において、近接効果は、ウェーハを露光するのに用いられる光の波長と比例し、且つツールの開口数と反比例する。更に、レジスト及びエッチングの効果が、近接効果に付与され得るが、それらの処理は特性を決定するほどのものではない。それゆえに、ハローの幅は波長を開口数で割り、その結果にレジスト/エッチングの効果に対する補正のための定数を乗じることで見積もることができる。更に、電子ビーム・レチクル書込み作業において、露光処理の際のビームの前方散乱及び後方散乱によって、かなりの近接効果が導入される可能性がある。この場合にも、適切な近接効果ハロー幅を決定するために、モデル化若しくはデータ解析が用いられてよい。いずれにせよ、値域が非常に大きい近接効果を有する処理は、ハロー幅が制御されるべきである。
【0016】
一度規定されてしまえば、次は、その近接効果ハローを用いて高収率レチクルの製造を容易にすることができる。本発明の一実施例により、レチクルの書込みのために、ラスタ走査ツールを用いることが可能である。特に、厳しい公差付レイアウト形状及び近接効果ハローを精密に露光するのに小さなスポット・サイズが用いられるのに対して、レチクルの残りの部分を効率的に露光するのにより大きなスポット・サイズが用いられる。本発明の別の実施例により、レチクルの書込みを行うためにベクトル走査・ツールを用いることが可能である。その場合には、厳しい公差付レイアウト形状及び関連する近接効果ハローを個々に分割することが可能なので、奇妙な形をしている基本形状に起因する問題を最小することができる。
【0017】
本発明の一実施例によると、レチクル製造システムがコンピュータ及びグラフィックディスプレイを含み、そのコンピュータは、ICレイアウト・データファイルを読込み、厳しい公差付レイアウト形状を特定し、更に、その厳しい公差付レイアウト形状の周囲の近接効果ハローを規定する。本発明の一態様により、キーとなる形状をユーザが手動で特定する(即ち、個々に選択する)ことが可能である。本発明の別の態様によると、キー形状として特定される特定のレイアウト形状若しくは構成を、ユーザが指定することが可能である。本発明の一実施例によると、ユーザの入力及び制御を可能にするべく、グラフィックユーザインターフェースが提供される。本発明の別の実施例では、レチクル製造システムは、LAN若しくはWANを介して遠隔のデータベースからICレイアウト・データファイルを受信できるように接続されてよい。本発明の更に別の実施例では、レチクル製造システムは、コンピュータからの近接効果ハローを含むレチクルデータファイルを受信するレチクル書込みツールに接続されていてもよい。
【0018】
(発明を実施するための最良の形態)
図3は、リソグラフィー処理時に適切なデバイス形成が確実になされるように、レチクル書込みの際に、特別な配慮を必要とする「厳しい公差付形状」の例を提供している。図3は、従来のICレイアウト設計で一般的に見られるサンプルレイアウト形状310及び320を示している。図3で示されているように、レイアウト形状320は、レイアウト形状310によって表された拡散領域の上に形成され、且つICのポリシリコン層内に形成されている形状を表している。それゆえに、レイアウト形状310及び320は、IC中に形成されるトランジスタを示しており、このトランジスタのゲートは、レイアウト形状310の上に位置するレイアウト形状320部分で規定される。従って、レイアウト形状320は、この重なり合う領域に対応する厳しい公差付形状321を含んでいる。トランジスタのこのゲートは、デバイスの性能に非常に重要であるため、厳しい公差付形状321が最終的なIC内に精密に形成される必要がある。
【0019】
近接効果ハロー
厳しい公差付形状321のこの精密な形成を確実にするために、厳しい公差付形状321周囲に近接効果ハロー331が示されている。近接効果ハロー331は、厳しい公差付形状321の各端部から距離dだけ拡張されている。距離dは、「近接効果範囲」を表しており、レチクル形成若しくはウェーハ・パターンニングの際に、厳しい公差付形状に対して、近接効果ハロー331の外側のいかなる形状の影響も無視可能であるように選択されている。近接効果ハロー331の外周は、厳しい公差付形状321から完全に一定間隔が保持されるように、角が丸くなっていてよい。しかしながら、示されている四角い角の方が、画定及び処理がより容易であり、レイアウト内で占める領域が著しく大きくならない。
【0020】
厳しい公差付形状321と近接効果ハロー331とが一緒に、厳しい公差域330を形成する。レチクル形成の際に精密なパターニングが確実になされるように、厳しい公差域330により一層の配慮が向けられてよいのに対して、処理能力を向上させるように、寸法がさほど重要でない厳しい公差域330の外側の領域には標準的な注意を払うだけでよい。
【0021】
近接効果範囲
前述されたように、厳しい公差付形状321に著しい近接効果を及ぼし得る任意の形状若しくは潜在的な欠陥が近接効果ハロー331内に含まれるように、dが選択される。通常、近接効果ハロー331は、厳しい公差付形状321のプリントの際に近接効果を多少なりとも導入し得る全ての形状/欠陥が組入れられているわけではない。そのような包括的な方法は、一般的に望ましくない。なぜならば、IC素子中の歪みが所定レベルを下回るということは、IC性能にたいして利点をもたらさないが、非常に大きな近接効果ハローを必要とするからである。更に、この方法では厳しい公差域がパターン領域の大部分を占めることになるため、厳しい公差域にだけより一層の注意を払うことによって得られる効率性の利点を無効にしてしまいがちである。それゆえに、近接効果範囲は、厳しい公差付形状に所定の閾値を上回る近接効果を及ぼす形状/潜在的欠陥だけを包囲するように選択されるべきである。
【0022】
近接効果は、ウェーハ・パターニング処理(リソグラフィー)及び実際のレチクル形成処理のいずれのときにも出現する。従って、近接効果範囲は、近接効果に最も影響を及ぼされる処理(即ち、閾値近接効果が最大距離で生じる処理)から導き出されてよい。
【0023】
ウェーハ・パターニング
ウェーハ・パターニングに対する近接効果範囲は、回折の影響及び処理の影響の両方の関数である。レチクル・レイアウトは、リソグラフィー・ツールの放射源(光源)によって、ウェーハ上に露光される。露光の光がレチクルの微細な透明領域を通過する際に、隣接する形状の間で回折の影響が及ぼされ、ウェーハのレジスト層上に投影されたパターンに歪みが生じる。これらの回折の影響は、開口数(NA)、露光放射線の波長、及びどういう種類の照明が用いられるか(即ち、軸上の照明であるか、若しくは軸外照明であるか)に左右される露光放射線のコヒーレンスを含む、リソグラフィー・ツールの特性の関数になっている。
【0024】
更に、その後に照射イメージがウェーハ面に転写される際にも歪みが生じる可能性がある。これらの付加的な変形は、ウェーハの物理処理の際に生じる、処理の影響が原因である。例えば、露光する光の強度がレイアウト形状の端部ですぐにゼロに落ちずに多少の勾配で減少しているため、それらレイアウト形状の端部は部分的に現像される。端部の強度勾配の急激さ、及びレジストの感度次第で、これらの部分的な端部の現像が、所望のレイアウト外形からの更なるズレを生じさせてしまう可能性がある。同様にして、レジスト中のパターンをウェーハ面に転写するべくウェーハがドライエッチングされる際、残ったレジスト層がエッチング剤のイオンによりアタックされて、更なる欠陥を生じる可能性がある。更には、エッチング処理で用いられる高温が、レジスト・パターンの流れ及び歪みを生じさせる可能性もある。
【0025】
本発明の一態様により、ウェーハ・パターンの近接効果範囲は、実験データを通して得ることができる。上述したような回折及び処理の影響の間には複雑な相互作用が存在するので、経験的な方法によって、適切な近接効果範囲を決定するための直接的な手段が提供され得る。この実験結果は、リソグラフィー処理からの実際のデータよりもたらされてよい。本発明の別の態様に従って、近接効果範囲に対する見積もりを提供するために公式若しくはモデルが用いられてもよい。例えば、回折効果は、波長を開口数で割ったものに比例する。それゆえに、適切な近接効果範囲の公式は以下のようになる。
【0026】
d = k*λ/NA (1)
ここで、dが近接効果範囲、λが露光する放射線の波長、NAがツールの開口数、及びkが露光する放射線のコヒーレンスとレジスト及びドライエッチングの影響とを調整するための補正定数である。波長が365mm、NAが0.6である処理に対する一般的な補正定数はk = 2.5であり、それにより近接効果範囲d = 1.5μmが得られる。更に、波長を248mmに変えると、近接効果範囲はd = 1μmとなる。公式に基づく方法を用いる場合、必要領域を全て有効範囲にすることを確実にするために、近接効果範囲の計算値に「バッファ・オフセット(buffer offset)」が付加されてもよい。
【0027】
レチクル書込み/検査
前記で示したように、レチクル形成処理の一部が、リソグラフィー処理よりも、近接効果に対してより高い感度を有していてよい。そのような場合、近接効果範囲は、レチクル形成処理内の影響を受けるステップに基づくものであってよい。典型的な例としては、レチクル書込み作業が近接効果に対する高い感受性を有する可能性がある。ICレイアウト・データをレチクルに書込むために用いられる2つの主たる方法として、光学的な書込み及び電子ビーム(e−ビーム)書込みがある。光学系では、ICレイアウト・パターンをレチクル上に露光するのに光源が用いられる。従って、そのような処理に対する近接効果範囲は、光源の回折による影響を受ける可能性がある。ウェーハ・パターン処理の場合と同様に、光学的なレチクル書込みシステムの近接効果範囲は、実験データで決定されてもよいし、若しくは公知の光学の式を用いて計算されてもよい。しかしながら、レチクルは通常、最終的にプリントされる(ウェーハ)イメージの大きさの4倍乃至5倍なので、回折による相互作用は、同じレイアウトを含むリソグラフィーステップの場合ほど大きくない。光学的なレチクル書込みツールの例には、ETEC System社製のCore2564、Alta3000、Alta3500、及びAlta3700、並びにMicronic Laser System社製のOmega6000のツールが含まれる。
【0028】
e−ビーム・システムでは、特定のパターンをレチクル面上のレジスト層の中に書込むために、集束電子ビーム(若しくはベクトル走査ツールに対しては定形ビーム)が用いられる。このビームは、パターンを通して投影されないので、回折の影響が最小化される。しかしながら、電子はレジストに侵入するので、それらがレジスト層を通り抜ける際(前方散乱)、及びレチクル面に進入するとき(後方散乱)に偏向され得る。これらの散乱の影響が、e−ビームによって露光された領域に「拡大」していき、それにより著しい近接効果が生じる可能性がある。
【0029】
より複雑なレイアウト・パターンを書込むためにe−ビームの出力を増大させればさせるほど、散乱の影響が増幅される。例えば、10keVのe−ビーム・ツールは、×4−5のレチクルに対して2μm程度の散乱の影響を生じ得る。これは、ウェーハの近接効果範囲よりも概して小さい値であり得る0.4−0.5μmレチクル近接効果範囲(元々のレイアウト・サイズ、即ち×1において)に変換される。しかしながら、50keVのe−ビーム・ツールは、×4−5のレチクルに対して15μm程度の散乱の影響を及ぼし得る。これらの形状は、ウェーハの近接効果範囲よりもかなり大きい値であり得る3−3.75μmのレチクル近接効果範囲(×1において)に変換される。散乱の影響のモデル化及び計算をすることは可能だが、相互作用の確率論的な性質及び複雑性により、そのような計算が困難である可能性がある。e−ビーム・ツールに対して近接効果範囲を得るために実験データを用いることによって、より有効且つ正確な値が提供され得る。e−ビーム・レチクル書込みツールの例には、ETEC System社製のMEBESツール、日立社製のHL800、HL900、及びHL950ツール、JEOL社製のJBX−6000FSツール、並びにLeica Lithography System社製のVectrobeamのツールが含まれる。
【0030】
最後に、検査処理では通常、完成したレチクルからの光学イメージが用いられるので、近接効果はパターニングされたレチクルの検査にも影響を及ぼす。通常、この光学的な処理は×4−5の拡大率で実行されるので、検査の近接効果は、ウェーハの近接効果よりも顕著性がずっと少なくなっているべきである。しかしながら、リソグラフィー若しくはレチクル書込みの場合と同様に、検査の近接効果範囲は、実験的若しくは理論的に決定可能であり、リソグラフィー若しくはレチクル書込みの範囲よりも大きくなっている場合には、近接効果範囲全体を画定するのに用いられてよい。レチクル検査ツールの例には、KLA−Tencor社製のKLA200及びKLA300の系列、Applied Materials社製のOrbot RT800、RT8000、及びARIS−Iのツール、Lasertech社製の9MD系列のツールが含まれる。
【0031】
レチクル製造
近接効果範囲が一度画定されてしまえば、それを用いてレチクルを作ることが可能である。図4aは、本発明の一実施例に従った、レチクル書込み方法のフローチャートを示している。ステップ410で、ICレイアウト・データファイルが読込まれて厳しい公差付形状が特定される。この厳しい公差付形状は、ユーザが高い転写精度を必要とするレイアウトの個々の要素を選択することによって手動で特定することが可能である。或いは、別の実施例では、例えば、特定のレイアウト要素(例えば、トランジスタ・ゲート若しくはコンデンサ)の検出、若しくは特定のレイアウト形状構成(例えば、孤立ライン等の単一層構成、若しくは拡散領域の上のポリシリコン形状等の複数層構成)の検出によって、厳しい公差付き形状を検出するのに自動化された手段が用いられてもよい。本発明の別の実施例では、(補助的形状若しくはセリフ等の)OPC形状に対する走査を行い、次にそれらのOPC形状に関連するレイアウト形状をフラッギングすることにより、厳しい公差付形状の自動化された検出がなされてよい。本発明の一実施例に従って、厳しい公差付形状を検出するために、デザイン・ルール・チェッカ(DRC)ツールが用いられてもよい。例えば、ポリシリコン層と拡散層との論理AND演算を実行するようにDRCツールに命令することによって、図3における厳しい公差付形状321等のゲート領域を特定することができる。DRCツールの例には、Cadence Design Systems社製のASSURA、Mentor Graphics社製のCalibre、及びAvant!社製のHerculesが含まれる。
【0032】
厳しい公差付形状が特定された後に、ステップ420で各形状に対する近接効果ハローが特定される。本発明の一実施例に従って、厳しい公差付形状の各々が特定される際に、近接効果ハローが指定されてよい。前述のように、関連する厳しい公差付形状の各端部から、近接効果範囲と等しい幅で線引きすることにより、各近接効果ハローが形成される。厳しい公差域を形成するべく、厳しい公差付形状の各々と、関連する近接効果ハローとが組合わされてよい。次に、近接効果ハロー/厳しい公差域のデータを含むレチクルデータファイルが、レチクル書込みツールに渡される。
【0033】
ステップ430で、レチクルの書込みがなされ、厳しい公差付形状及び近接効果ハロー内の領域への書込みは、ICレイアウトの残りの部分よりも細心の注意を払って行われる。前述したように、ブランクの(即ち、パターン化されていない)レチクルは、光学的に書込まれてもよいし、若しくはe−ビームを用いて書込まれてもよい。光学ツールが通常、レチクルを単一ステップで露光するのに対して、e−ビーム・ツールは、特定された厳しい公差付形状を最も効率的に利用するために複数ステップを必要とする。図4bは、本発明の一実施例による、ラスタ走査e−ビーム・ツールを用いた、レチクルの書込み方法のフローチャートを示している。最初に、ステップ431bにおいて、e−ビームが小さい(高精度の)スポット・サイズに設定される。次に、ステップ432bで、厳しい公差域がラスタ走査される。更に、ステップ433bで、e−ビームが大きい(高速の)スポット・サイズに設定される。最後に、ステップ434bにおいて、レチクルの残りの部分(厳しくない公差域)がラスタ走査され、それにより露光処理が完了する。本発明の別の実施例では、厳しくない公差域の高速走査で露光がなされた後に、厳しい公差域がラスタ走査される。
【0034】
図4bで説明されたようなe−ビーム・ラスタ走査処理の一例が、図5に示されている。図5は、厳しい公差付形状521を含むレイアウト形状520を有するICレイアウトの一部を示している。近接効果ハロー531が厳しい公差付形状521の周囲に特定されており、それにより厳しい公差域530が形成される。厳しい公差域530を経路P1に沿って走査するのに、小さなスポット・サイズS1を有するe−ビームが用いられており、それにより厳しい公差付形状521と、形状521の近接効果範囲内の形状が含まれ得る任意の隣接領域との精密な転写が確実に行われる。ICレイアウトの残りの部分を経路P2に沿って走査するのに、大きなスポット・サイズS2を有するe−ビームが用いられており、それにより走査に必要な合計時間が最小化される。
【0035】
ラスタ走査方法を用いる代わりに、ベクトル走査を実行するようにe−ビーム・ツールが設定されてよい。図4cは、本発明の一実施例による、ベクトル走査e−ビーム・ツールを用いた、レチクルの書込み方法のフローチャートを示している。ベクトル走査ツールでは、露光されるレチクルの領域にe−ビームが直接動かされる。それらの領域の各々が複数の基本形状に分割され、分割された基本形状の各々は、同様の形状をしたe−ビームのシングル・ショットで露光される。基本形状のいずれかが非常に小さい場合(即ち、縦横比が非常に小さい、若しくは非常に大きい場合)には、露光処理の精度及び質が低下する可能性がある。従来のベクトル走査システムでは、非常の大量のデータが分割されるために、望ましくない基本形状を避けることが困難であった。しかしながら、ステップ431cでは、厳しい公差域だけが分割されるので、分割処理においてより向上された制御が可能となり、非常に狭小な基本形状を防ぐことができる。分割ツールの一例には、Numerical Technologies社の子会社であるTranscription Enterprise社製のCATSツールがある。
【0036】
そのように制限された領域を分割するので、最終的な基本形状は、それら形状を最適化するように容易に調整することが可能である。本発明の一態様に従って、トランジスタ・ゲートを含む厳しい公差域は、そのゲート(即ち、厳しい公差付形状)が単一の基本形状であるように、ネガティブなレジスト処理のために分割されてよい。次に、そのゲートは、精度の向上のためにシングルショットで露光されてよい。本発明の別の態様に従って、近接効果ハローが等しい大きさの基本形状に分解されるように、トランジスタ・ゲートを含む厳しい公差域が、ポジティブなレジスト処理のために分割されてもよい。通常はレイアウト形状の補体がポジティブなレジスト処理で露光されるでの、ばらつきのない基本形状を用いることで実際の(露光されない)形状の規則性が向上される。
【0037】
431cの分割ステップの後、ステップ432cにおいて、各基本形状が対応する定形ビームによりシングル・ショットで露光される。ステップ433cでは、残りのデータが分割され、更にステップ434cで、それら残りの基本形状が露光される。本発明の別の実施例では、全ての基本形状が電子ビームによって露光された後で、厳しい公差域の分割(ステップ431c)の直後に、レイアウトの公差が厳しくない部分の分割(ステップ433c)が実行される。
【0038】
図4aに戻ると、レチクルが一度書込まれた後、ステップ440で、露光パターンがレジストに現像され、その後にレチクルのクロム層へとエッチングが行われる。次に、できあがったレチクルがステップ450で検査される。本発明の一実施例に従って、厳しい公差域と対応するレチクル領域に高感度の検査が適用されるのに対して、レチクルの残りの部分には標準的な(あまり厳しくない)感度の検査が適用されるように、検査処理が設定されてよい。この方法を用いると、高収率レチクルが確実に得られるようにレチクルの真にキーとなる部分が注意深く検査されのに対して、検査処理全体がより迅速に行えるようにレチクルのさほど重要でない部分がより適切なレベルで検査される。
【0039】
最後に、ステップ450で所望のパターンから検出された任意の欠陥若しくはズレが、ステップ460において修復される。本発明の一実施例に従って、厳しい公差域内では、精度の高い修復を実行するために集束イオンビーム(FIB)ツールを用いて、感度の低い領域中では、より迅速に欠陥を修復するようにレーザ・ツールを用いてよい。
【0040】
高収率レチクルシステム
図6は、本発明の一実施例に従った、近接効果ハロー処理システム610の線図を示している。システム610は、少なくとも1つのコンピュータ614と、グラフィックディスプレイ612を有する。コンピュータ614には、Microsoft(登録商標)のソフトウェアが作動しているパーソナルコンピュータ(PC)及び/又はSolaris(登録商標)オペレーティング・システムが作動しているSun(登録商標)のワークステーションが含まれてよい。グラフィックディスプレイ612は、システム610によって実行されるICレイアウト処理作業をユーザが監視及び制御するのを可能にする。例えば、グラフィックディスプレイ612によって、グラフィカル・ユーザ・インターフェース(GUI)が提供されてもよく、それを介して、近接効果範囲の仕様、若しくは厳しい公差付形状の設定をユーザが入力することが可能になる。
【0041】
通常、コンピュータ614は、図4に示されたフローチャートのステップ410及び420に各々記載されているように、ICレイアウトの厳しい公差付形状を特定するための処理モジュールと、近接効果ハローを画定するための処理モジュールとを含んでいる。本発明の一態様に従って、この処理モジュールがソフトウェアの中に組込まれてよい。又、本発明の別の態様に従って、処理モジュールがROM(ランダム・オペレーティング・メモリ)チップセット等のハードウェアの構成要素であってよい。
【0042】
図6には更に、ICレイアウト・データベース620、レチクル書込みツール630、検査ツール640、及び修復ツール650が示されており、これらは全てシステム610から物理的に離されて配置されてもよい。ICレイアウト・データベース620によって、ICレイアウト・データファイルのための集中型記憶領域が提供されてよい。或いは、このICレイアウト・データファイルがコンピュータ614の中に局部的に記憶されてもよいし、更にはレチクル書込みツール630の中に記憶されてもよい。本発明の一態様に従って、コンピュータ614は、ローカル・エリア・ネットワーク(LAN)を介して、レチクル書込みのために処理がなされるファイル用のICレイアウト・データベース620にアクセスされてもよい。本発明の別の実施例では、ICレイアウト・データベース620は、インターネット等のワイド・エリア・ネットワーク(WAN)を介してアクセスされてもよい。システム610は、レチクルのパターン化してその結果を検査ツール640へ送信するレチクル書込みツール630に、(近接効果ハローの情報を含む)レチクル・データファイルを送信する。更に、検査処理が最適化されるように、検査ツール640にも修正されたレイアウト・データファイルが提供される。最後に、検査されたレチクル・データ及びそれと関連する欠陥のデータが、修正されたレイアウト・データファイルと共に修復ツール650に提供される。次に、修復ツール650が、修正されたレイアウト・データファイル中で規定された厳しい公差域に基づいて欠陥の修復を実行する。本発明の一態様に従って、修正ツール650は、厳しい公差域内にある欠陥に対しては高精度の修復を実行し、その他全ての欠陥に対しては精度の低い修復を実行するように設定されてよい。本発明の別の実施例に従って、修復ツール650が、厳しい公差域にある欠陥のための集束イオンビーム・ツールと、その他全ての欠陥のためのレーザ・ツールとの、2つの異なる修復ツールに置換されてよい。ICレイアウト・データベース620の場合と同様に、レチクル書込みツール630、検査ツール640、及び修復ツール650は、LAN又はWANも介してコンピュータ614に接続されてもよいし、或いは直接的な接続を介して通信がなされてもよい。
【0043】
結論
従って、本発明により、高収率レチクルの効率的な製造が約束される。特に、高度な精度を要するICレイアウト形状を特定し、更にその次に、それらの形状の形成に影響を及ぼし得る隣接領域を特定することによって、できあがったICの性能に強く影響を及ぼすレチクル部分を精密に形成し、且つ検査することが可能になる。同時に、残りの領域の形成及び検査に対して、さほど厳密でない制御を配置することが可能になり、それにより最終的な物品を形成するのに必要な時間が最小化される。
【0044】
上記の明細は、制限することを意図したものではない。本発明の多数の修正及び変形は、当業者には明らかであろう。例えば、図3では、厳しい公差付形状321がトランジスタ・ゲートを表すものとして示されているが、任意のレイアウト形状が厳しい公差付形状として特定されてよい。同様に、図3において、厳しい公差付形状321及び厳しい公差域330は、概ね四角形状の外形を有するものとして示されているが、厳しい公差付形状は任意の外形であってもよく、それと関連する厳しい公差域は、単にその外形と平行しているものでよい。更に、図6中のシステム610は、コンピュータ614として示されているが、システム610は、実際のレイアウト処理を行うリモート・サーバに対してのクライアントであってもよい。更に、システム610は、レチクル書込みツール630と分離しているものとして示されているが、システム610は、ツール630の中に直接組込まれてもよい。それゆえに、本発明は、付随の請求項によってのみ制限されるものである。
【図面の簡単な説明】
【図1】
図1は、従来技術に従ってフラッギングされたクリティカル領域を有するICレイアウトのサンプル部分を示している。
【図2A】
図2aは、レチクル欠陥によって生じた近接効果が図示されている。
【図2B】
図2bは、レチクル欠陥によって生じた近接効果が図示されている。
【図3】
図3は、本発明に従った近接効果の実例を示している。
【図4A】
図4aは、本発明の一実施例による、レチクル製造処理の系統線図を示している。
【図4B】
図4bは、本発明の一実施例による、ラスタ走査ツールを用いたレチクル書込み作業の系統線図を示している。
【図4C】
図4cは、本発明の一実施例による、ベクトル走査ツールを用いたレチクル書込み作業の系統線図を示している。
【図5】
図5は、本発明の一実施例による、ラスタ走査レチクル書込み処理を図示してる。
【図6】
図6は、本発明の一実施例による、レチクル・レイアウト処理システムの線図を示している。
Claims (38)
- 集積回路(IC)レイアウト・データファイルからリソグラフィー・レチクルを作るための方法であって、
前記ICレイアウト・データファイルの中の複数のレイアウト形状を特定するステップと、
各々が内側及び外側の境界線を有する複数のハロー領域を画定するステップとを有し、
複数の前記ハロー領域の各々の前記内側境界線は、複数の前記レイアウト形状のうちの対応する形状の前記外側境界線により画定され、複数の前記ハロー領域の各々の前記内側境界線と前記外側境界線とが概ね平行になっていることを特徴とする方法。 - 複数の前記ハロー領域の各々が、概ね一定の幅を有することを特徴とする請求項1に記載の方法。
- 複数の前記レイアウト形状を特定する前記ステップが、前記ICレイアウト・データファイル内の複数の形状を手動で選択するステップを有することを特徴とする請求項1に記載の方法。
- 複数の前記レイアウト形状を特定する前記ステップが、
レイアウト要素を特定するステップと、
前記ICレイアウト・データファイルを走査するステップと、
前記ICレイアウト・データファイルの中で、前記レイアウト要素と合致する位置をフラッギングするステップとを有することを特徴とする請求項1に記載の方法。 - 前記レイアウト要素が、トランジスタ・ゲートを有することを特徴とする請求項4に記載の方法。
- 前記レイアウト要素が、コンデンサを有することを特徴とする請求項4に記載の方法。
- 複数の前記レイアウト形状を特定する前記ステップが、
複数のレイアウト要素を特定するステップと、
前記ICレイアウト・データファイルを走査するステップと、
前記ICレイアウト・データファイルの中で、複数の前記レイアウト要素のうちの合致する1つの位置をフラッギングするステップとを有することを特徴とする請求項1に記載の方法。 - 前記ICレイアウト・データファイルが、完成IC中の単一の処理層と各々が対応する複数の層レイアウトを有し、
複数の前記レイアウト形状を特定する前記ステップが、
レイアウト形状構成を特定するステップと、
複数の前記層レイアウトのうちの第1番目を走査するステップと、
複数の前記層レイアウトのうちの前記第1番目の中で、前記レイアウト形状構成と合致する位置にフラッギングするステップとを有することを特徴とする請求項1に記載の方法。 - 前記レイアウト形状構成が、単一層構成を有することを特徴とする請求項8に記載の方法。
- 前記レイアウト形状構成が、複数層構成を有することを特徴とする請求項8に記載の方法。
- 複数の前記層レイアウトのうちの前記第1番目が前記完成ICのポリシリコン層と対応し、
更に、前記複数層構成は、複数の前記層レイアウトのうちの第2番目の中の任意の形状の上に形成された、複数の前記層レイアウトのうちの第1番目の中の形状を有し、複数の前記層レイアウトの前記第2番目は、前記完成ICの拡散層と対応していることを特徴とする請求項10に記載の方法。 - 複数の前記レイアウト形状を特定する前記ステップが、
前記ICレイアウト・データファイルを走査するステップと、
光学近接効果補正(OPC)形状を特定するステップと、
前記ICレイアウト・データファイル中で、前記OPC形状と関連する位置をフラッギングするステップとを有することを特徴とする請求項1に記載の方法。 - 複数のハロー領域を画定する前記ステップが、
複数の前記ハロー領域の各々の前記内側境界線を画定するステップと、
複数の前記ハロー領域の各々の前記内側境界線の各端部から、概ね一定の前記幅で平行線を特定するステップと、
複数の前記ハロー領域の各々の各内側境界線の周囲で、前記平行線を結合させるステップとを有することを特徴とする請求項2に記載の方法。 - 概ね一定の前記幅は、
前記リソグラフィー・レチクルを用いるリソグラフィー処理中に及ぼされる近接効果が特定の閾値レベルよりも低くなっている距離になるように規定されることを特徴とする請求項13に記載の方法。 - 概ね一定の前記幅は、
前記リソグラフィー・レチクルに対するレチクル形成処理中に及ぼされる近接効果が特定の閾値レベルよりも低くなっている距離になるように規定されることを特徴とする請求項13に記載の方法。 - 概ね一定の前記幅は、
前記リソグラフィー・レチクルを用いるリソグラフィー処理中に及ぼされる近接効果が特定の閾値レベルよりも低くなっている第1距離よりも大きく、
且つ、前記リソグラフィー・レチクルに対するレチクル形成処理中に及ぼされる近接効果が前記特定閾値レベルよりも低くなっている第2距離よりも大きくなるように規定されることを特徴とする請求項13に記載の方法。 - 前記距離が、測定された近接効果データを用いて、実験的に決定されることを特徴とする請求項14に記載の方法。
- 概ね一定の開口数(NA)を有し、且つ概ね一定の波長の露光放射線を用いるリソグラフィー処理中で前記リソグラフィー・レチクルが用いられており、
前記距離が、概ね一定の前記波長を前記NAで割って、その結果にレジスト及びエッチング効果に対する一定の補正因子を乗じることにより見積もられることを特徴とする請求項14に記載の方法。 - 概ね一定の前記波長が365nmであり、且つ前記NAが0.6である場合に、前記距離が約1.5μmと等しくなることを特徴とする請求項18に記載の方法。
- 概ね一定の前記波長が248nmであり、且つ前記NAが0.6である場合に、前記距離が約1.0μmと等しくなることを特徴とする請求項18に記載の方法。
- 50keV電子ビームのレチクル書込み処理に対して、前記距離が3.0μm乃至3.75μmの間の距離であることを特徴とする請求項15に記載の方法。
- 更に、
前記ICレイアウト・データファイルを前記リソグラフィー・レチクルに書込むステップと、
前記リソグラフィー・レチクルを検査するステップと、
前記リソグラフィー・レチクルを修復するステップとを有することを特徴とする請求項1に記載の方法。 - 前記書込みステップが、
第1及び第2のビーム・スポット・サイズを有し、且つ該第1ビーム・スポット・サイズが該第2ビーム・スポット・サイズよりも小さくなっているラスタ走査ツールを用いて実行され、
複数の前記レイアウト形状及び複数の前記ハロー領域と対応する前記リソグラフィー・レチクルの複数部分を、前記第1ビーム・スポット・サイズを用いてラスタ走査するステップと、
前記リソグラフィー・レチクルの残りの部分を前記第2ビーム・スポット・サイズを用いてラスタ走査するステップとを有することを特徴とする請求項22に記載の方法。 - 前記書込みステップが、
調整可能な電子ビームを生成することが可能なベクトル走査ツールを用いて実行され、
複数の厳しい公差域を画定するように、複数の前記ハロー領域の各々を、複数の前記レイアウト形状のうちの対応する1つと結合させるステップと、
複数の前記厳しい公差域の各々を、調整可能な前記電子ビームにより形成可能な複数の形状のうちの1を各々が有する第1の複数の基本形状に分割するステップと、
前記ICレイアウト・データファイルの残りを、調整可能な前記電子ビームにより形成可能な複数の前記形状のうちの1つを各々が有する第2の複数の基本形状に分割するステップと、
前記第1の複数の基本形状の各々を露光するステップと、
前記第2の複数の基本形状の各々を露光するステップとを有することを特徴とする請求項22に記載の方法。 - 前記第1の複数の基本形状の各々が、前記ベクトル走査ツールの最小ビーム幅よりも大きいように大きさの設定がされているベース幅より大きな幅を有することを特徴とする請求項24に記載の方法。
- ネガティブ・レジスト処理が用いられていて、
複数の前記公差域の各々を分割する前記ステップが、複数の前記レイアウト形状の各々の周囲に、単一の基本形状を形成するステップを有することを特徴とする請求項24に記載の方法。 - ポジティブ・レジスト処理が用いられていて、
複数の前記公差域の各々を分割する前記ステップが、複数の前記レイアウト形状の各々の周囲に、概ね形状が類似している基本形状セットを形成するステップを有することを特徴とする請求項24に記載の方法。 - 前記検査ステップが、
精密検査の第1レベルに従って、複数の前記ハロー領域及び複数の前記レイアウト形状に対応する前記リソグラフィー・レチクルの複数部分を検査するステップと、
精密検査の第2レベルに従って、複数の前記ハロー領域及び複数の前記レイアウト形状に対応しない前記リソグラフィー・レチクルの複数部分を検査するステップとを有し、
精密検査の前記第1レベルは、精密検査の前記第2レベルよりもより厳密であることを特徴とする請求項22に記載の方法。 - 前記検査ステップが、
複数の前記ハロー領域及び複数の前記レイアウト形状の範囲内にある第1の複数の欠陥と、複数の前記ハロー領域及び複数の前記レイアウト形状の範囲内にない第2の複数の欠陥とを検出し、
前記第1の複数の欠陥を第1修復処理を用いて修復するステップと、
前記第2の複数の欠陥を第2修復処理を用いて修復するステップとを有し、
前記第1修復処理が前記第2修復処理よりもより精密であり、前記第2修復処理の方が前記第1修復処理よりもより高速であることを特徴とする請求項22に記載の方法。 - 前記第1修復処理が、集束イオンビーム修復処理を有し、前記第2修復処理が、レーザ修復処理を有することを特徴とする請求項29に記載の方法。
- 集積回路(IC)レイアウト・データファイルからレチクル・データファイルを作るシステムであって、
前記ICレイアウト・データファイルを読込み、前記ICレイアウト・データファイル中の複数の特定のレイアウト形状を特定し、且つ複数の特定された前記レイアウト形状の各々の周囲に概ね一定の幅を備えたハロー領域を画定するように構成された処理モジュールと、
前記処理モジュールへのユーザ入力及び制御を可能にするために、グラフィカル・ユーザインタフェース(GUI)を提供するように構成されたグラフィカル・ディスプレイとを有することを特徴とするシステム。 - 前記処理モジュールが、パーソナルコンピュータを有することを特徴とする請求項31に記載のシステム。
- LAN(local area network)を介して、遠隔のデータベースから前記ICレイアウト・データファイルを受信するように、前記処理モジュールが接続されていることを特徴とする請求項31に記載のシステム。
- WAN(wide area network)を介して、遠隔のデータベースから前記ICレイアウト・データファイルを受信するように、前記処理モジュールが接続されていることを特徴とする請求項33に記載のシステム。
- 前記処理モジュールが、レチクル書込みツールに直接接続されていることを特徴とする請求項33に記載のシステム。
- 前記処理モジュールが、LAN(local area network)を介して、レチクル書込みツールに前記レチクル・データファイルを送信するように構成されていることを特徴とする請求項33に記載のシステム。
- 前記処理モジュールが、WAN(wide area network)を介して、レチクル書込みツールに前記レチクル・データファイルを送信するように構成されていることを特徴とする請求項33に記載のシステム。
- 集積回路のレイアウトをウェーハに転写するためのレチクルであって、
厳しい公差付形状が特定された領域と、近接効果ハローとして特定された領域とを備えている少なくとも1つの形状を有することを特徴とするレチクル。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/676,400 | 2000-09-29 | ||
US09/676,400 US6557162B1 (en) | 2000-09-29 | 2000-09-29 | Method for high yield reticle formation |
PCT/US2000/035653 WO2002029491A1 (en) | 2000-09-29 | 2000-12-30 | Method for high yield reticle formation |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004511013A true JP2004511013A (ja) | 2004-04-08 |
JP3957631B2 JP3957631B2 (ja) | 2007-08-15 |
Family
ID=24714351
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002533003A Expired - Fee Related JP3957631B2 (ja) | 2000-09-29 | 2000-12-30 | 高収率レチクル形成方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US6557162B1 (ja) |
EP (1) | EP1320784A1 (ja) |
JP (1) | JP3957631B2 (ja) |
KR (1) | KR100668192B1 (ja) |
AU (1) | AU2001226100A1 (ja) |
WO (1) | WO2002029491A1 (ja) |
Families Citing this family (85)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6529621B1 (en) * | 1998-12-17 | 2003-03-04 | Kla-Tencor | Mechanisms for making and inspecting reticles |
US6557162B1 (en) | 2000-09-29 | 2003-04-29 | Numerical Technologies, Inc. | Method for high yield reticle formation |
US6505327B2 (en) | 2001-04-13 | 2003-01-07 | Numerical Technologies, Inc. | Generating an instance-based representation of a design hierarchy |
JP4451575B2 (ja) * | 2001-05-22 | 2010-04-14 | パナソニック株式会社 | 配線基板の設計支援装置、設計支援方法、プログラム記録媒体、及びプログラム |
US6721928B2 (en) | 2001-07-26 | 2004-04-13 | Numerical Technologies, Inc. | Verification utilizing instance-based hierarchy management |
US6560766B2 (en) | 2001-07-26 | 2003-05-06 | Numerical Technologies, Inc. | Method and apparatus for analyzing a layout using an instance-based representation |
US6735752B2 (en) | 2001-09-10 | 2004-05-11 | Numerical Technologies, Inc. | Modifying a hierarchical representation of a circuit to process features created by interactions between cells |
US6738958B2 (en) | 2001-09-10 | 2004-05-18 | Numerical Technologies, Inc. | Modifying a hierarchical representation of a circuit to process composite gates |
US7159197B2 (en) | 2001-12-31 | 2007-01-02 | Synopsys, Inc. | Shape-based geometry engine to perform smoothing and other layout beautification operations |
US6709879B2 (en) * | 2002-01-02 | 2004-03-23 | United Microelectronics Corporation | Method for inspecting a pattern defect process |
US7386433B2 (en) | 2002-03-15 | 2008-06-10 | Synopsys, Inc. | Using a suggested solution to speed up a process for simulating and correcting an integrated circuit layout |
US6687895B2 (en) | 2002-07-03 | 2004-02-03 | Numerical Technologies Inc. | Method and apparatus for reducing optical proximity correction output file size |
JP2005533283A (ja) * | 2002-07-12 | 2005-11-04 | ケイデンス デザイン システムズ インコーポレイテッド | コンテクスト特定のマスク書込のための方法及びシステム |
US6792592B2 (en) | 2002-08-30 | 2004-09-14 | Numerical Technologies, Inc. | Considering mask writer properties during the optical proximity correction process |
US7005215B2 (en) | 2002-10-28 | 2006-02-28 | Synopsys, Inc. | Mask repair using multiple exposures |
US6996790B2 (en) * | 2003-01-30 | 2006-02-07 | Synopsys, Inc. | System and method for generating a two-dimensional yield map for a full layout |
US7149999B2 (en) * | 2003-02-25 | 2006-12-12 | The Regents Of The University Of California | Method for correcting a mask design layout |
JP4040515B2 (ja) * | 2003-03-26 | 2008-01-30 | 株式会社東芝 | マスクのセット、マスクデータ作成方法及びパターン形成方法 |
US9002497B2 (en) * | 2003-07-03 | 2015-04-07 | Kla-Tencor Technologies Corp. | Methods and systems for inspection of wafers and reticles using designer intent data |
JP4068541B2 (ja) * | 2003-09-25 | 2008-03-26 | 株式会社東芝 | 集積回路パターン検証装置と検証方法 |
US7315990B2 (en) | 2004-01-12 | 2008-01-01 | International Business Machines Corporation | Method and system for creating, viewing, editing, and sharing output from a design checking system |
WO2005081910A2 (en) * | 2004-02-26 | 2005-09-09 | Pdf Solutions, Inc. | Generalization of the photo process window and its application to opc test pattern design |
US7275226B2 (en) * | 2004-04-21 | 2007-09-25 | International Business Machines Corporation | Method of performing latch up check on an integrated circuit design |
US7117476B2 (en) * | 2004-06-04 | 2006-10-03 | Texas Instruments Incorporated | Determining feasibility of IC edits |
US7307001B2 (en) * | 2005-01-05 | 2007-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer repair method using direct-writing |
US7730432B1 (en) | 2005-03-30 | 2010-06-01 | Tela Innovations, Inc. | Method and system for reshaping a transistor gate in an integrated circuit to achieve a target objective |
US8490043B2 (en) | 2005-05-06 | 2013-07-16 | Tela Innovations, Inc. | Standard cells having transistors annotated for gate-length biasing |
US7441211B1 (en) * | 2005-05-06 | 2008-10-21 | Blaze Dfm, Inc. | Gate-length biasing for digital circuit optimization |
US7650588B2 (en) * | 2005-09-26 | 2010-01-19 | Micronic Laser Systems Ab | Methods and systems for pattern generation based on multiple forms of design data |
US7266798B2 (en) * | 2005-10-12 | 2007-09-04 | International Business Machines Corporation | Designer's intent tolerance bands for proximity correction and checking |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US8225261B2 (en) | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining contact grid in dynamic array architecture |
US8245180B2 (en) | 2006-03-09 | 2012-08-14 | Tela Innovations, Inc. | Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same |
US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US7943967B2 (en) | 2006-03-09 | 2011-05-17 | Tela Innovations, Inc. | Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US7932545B2 (en) | 2006-03-09 | 2011-04-26 | Tela Innovations, Inc. | Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
US8247846B2 (en) | 2006-03-09 | 2012-08-21 | Tela Innovations, Inc. | Oversized contacts and vias in semiconductor chip defined by linearly constrained topology |
US8225239B2 (en) | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining and utilizing sub-resolution features in linear topology |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US7870517B1 (en) | 2006-04-28 | 2011-01-11 | Cadence Design Systems, Inc. | Method and mechanism for implementing extraction for an integrated circuit design |
DE102006037162B4 (de) * | 2006-08-01 | 2008-08-21 | Qimonda Ag | Verfahren und Vorrichtung und deren Verwendung zur Prüfung des Layouts einer elektronischen Schaltung |
KR101831926B1 (ko) * | 2007-01-18 | 2018-02-28 | 가부시키가이샤 니콘 | 스캐너 기반의 광 근접 보정 시스템 및 이용 방법 |
US8286107B2 (en) | 2007-02-20 | 2012-10-09 | Tela Innovations, Inc. | Methods and systems for process compensation technique acceleration |
US7979829B2 (en) | 2007-02-20 | 2011-07-12 | Tela Innovations, Inc. | Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods |
US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
US7888705B2 (en) | 2007-08-02 | 2011-02-15 | Tela Innovations, Inc. | Methods for defining dynamic array section with manufacturing assurance halo and apparatus implementing the same |
US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
US20090300572A1 (en) * | 2008-05-30 | 2009-12-03 | Martin Keck | Method of Correcting Etch and Lithographic Processes |
MY152456A (en) | 2008-07-16 | 2014-09-30 | Tela Innovations Inc | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
US9341936B2 (en) | 2008-09-01 | 2016-05-17 | D2S, Inc. | Method and system for forming a pattern on a reticle using charged particle beam lithography |
US7901850B2 (en) | 2008-09-01 | 2011-03-08 | D2S, Inc. | Method and system for design of a reticle to be manufactured using variable shaped beam lithography |
US8057970B2 (en) | 2008-09-01 | 2011-11-15 | D2S, Inc. | Method and system for forming circular patterns on a surface |
US9323140B2 (en) | 2008-09-01 | 2016-04-26 | D2S, Inc. | Method and system for forming a pattern on a reticle using charged particle beam lithography |
US8473875B2 (en) * | 2010-10-13 | 2013-06-25 | D2S, Inc. | Method and system for forming high accuracy patterns using charged particle beam lithography |
US20120219886A1 (en) | 2011-02-28 | 2012-08-30 | D2S, Inc. | Method and system for forming patterns using charged particle beam lithography with variable pattern dosage |
US8039176B2 (en) | 2009-08-26 | 2011-10-18 | D2S, Inc. | Method for fracturing and forming a pattern using curvilinear characters with charged particle beam lithography |
US9164372B2 (en) | 2009-08-26 | 2015-10-20 | D2S, Inc. | Method and system for forming non-manhattan patterns using variable shaped beam lithography |
US9448473B2 (en) | 2009-08-26 | 2016-09-20 | D2S, Inc. | Method for fracturing and forming a pattern using shaped beam charged particle beam lithography |
US20120278770A1 (en) | 2011-04-26 | 2012-11-01 | D2S, Inc. | Method and system for forming non-manhattan patterns using variable shaped beam lithography |
US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
US9612530B2 (en) | 2011-02-28 | 2017-04-04 | D2S, Inc. | Method and system for design of enhanced edge slope patterns for charged particle beam lithography |
US9057956B2 (en) | 2011-02-28 | 2015-06-16 | D2S, Inc. | Method and system for design of enhanced edge slope patterns for charged particle beam lithography |
US9034542B2 (en) | 2011-06-25 | 2015-05-19 | D2S, Inc. | Method and system for forming patterns with charged particle beam lithography |
US9343267B2 (en) | 2012-04-18 | 2016-05-17 | D2S, Inc. | Method and system for dimensional uniformity using charged particle beam lithography |
JP6234998B2 (ja) | 2012-04-18 | 2017-11-22 | ディー・ツー・エス・インコーポレイテッドD2S, Inc. | 荷電粒子ビームリソグラフィを用いてパターンを形成するための方法およびシステム |
JP6189933B2 (ja) | 2012-04-18 | 2017-08-30 | ディー・ツー・エス・インコーポレイテッドD2S, Inc. | 荷電粒子ビームリソグラフィを用いる限界寸法均一性のための方法およびシステム |
US20140129997A1 (en) | 2012-11-08 | 2014-05-08 | D2S, Inc. | Method and system for dimensional uniformity using charged particle beam lithography |
US9141746B1 (en) * | 2014-03-31 | 2015-09-22 | Cadence Design Systems, Inc. | System and method to drag instance master physical shell |
CN107871034A (zh) * | 2017-09-22 | 2018-04-03 | 湖北汽车工业学院 | 基于变尺度教与学算法的公差分配多目标优化设计方法 |
US10776277B2 (en) | 2017-10-31 | 2020-09-15 | Sandisk Technologies Llc | Partial memory die with inter-plane re-mapping |
US10290354B1 (en) | 2017-10-31 | 2019-05-14 | Sandisk Technologies Llc | Partial memory die |
KR20230117439A (ko) * | 2020-12-17 | 2023-08-08 | 어플라이드 머티어리얼스, 인코포레이티드 | 로컬 셀 교체를 위한 디지털 리소그래피에서의 적응적교체 맵들의 사용 |
CN113420525B (zh) * | 2021-08-23 | 2021-11-19 | 苏州贝克微电子有限公司 | 一种在eda软件中建立芯片三维扩散模型的建模方法 |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0043863B1 (de) | 1980-07-10 | 1984-05-16 | International Business Machines Corporation | Verfahren zur Kompensation des Proximity Effekts bei Elektronenstrahl-Projektionsanlagen |
US4520269A (en) * | 1982-11-03 | 1985-05-28 | International Business Machines Corporation | Electron beam lithography proximity correction method |
US4692579A (en) | 1984-05-18 | 1987-09-08 | Hitachi, Ltd. | Electron beam lithography apparatus |
US4895780A (en) | 1987-05-13 | 1990-01-23 | General Electric Company | Adjustable windage method and mask for correction of proximity effect in submicron photolithography |
US5051598A (en) | 1990-09-12 | 1991-09-24 | International Business Machines Corporation | Method for correcting proximity effects in electron beam lithography |
IL97022A0 (en) | 1991-01-24 | 1992-03-29 | Ibm Israel | Partitioning method for e-beam lithography |
US5282140A (en) * | 1992-06-24 | 1994-01-25 | Intel Corporation | Particle flux shadowing for three-dimensional topography simulation |
EP0608657A1 (en) | 1993-01-29 | 1994-08-03 | International Business Machines Corporation | Apparatus and method for preparing shape data for proximity correction |
US5533148A (en) | 1993-09-30 | 1996-07-02 | International Business Machines Corporation | Method for restructuring physical design images into hierarchical data models |
US5631110A (en) | 1994-07-05 | 1997-05-20 | Nec Corporation | Process of fabricating photo-mask used for modified illumination, projection aligner using the photo-mask and method of transferring pattern image from the photo-mask to photo-sensitive layer |
JPH08297692A (ja) | 1994-09-16 | 1996-11-12 | Mitsubishi Electric Corp | 光近接補正装置及び方法並びにパタン形成方法 |
JP3934719B2 (ja) | 1995-12-22 | 2007-06-20 | 株式会社東芝 | 光近接効果補正方法 |
JP3469422B2 (ja) | 1996-02-23 | 2003-11-25 | 株式会社東芝 | 荷電ビーム描画方法及び描画装置 |
US6269472B1 (en) * | 1996-02-27 | 2001-07-31 | Lsi Logic Corporation | Optical proximity correction method and apparatus |
US5705301A (en) * | 1996-02-27 | 1998-01-06 | Lsi Logic Corporation | Performing optical proximity correction with the aid of design rule checkers |
US5795682A (en) * | 1996-03-08 | 1998-08-18 | Lsi Logic Corporation | Guard rings to compensate for side lobe ringing in attenuated phase shift reticles |
US5885734A (en) | 1996-08-15 | 1999-03-23 | Micron Technology, Inc. | Process for modifying a hierarchical mask layout |
US5847959A (en) | 1997-01-28 | 1998-12-08 | Etec Systems, Inc. | Method and apparatus for run-time correction of proximity effects in pattern generation |
US5923566A (en) | 1997-03-25 | 1999-07-13 | International Business Machines Corporation | Phase shifted design verification routine |
JPH10282635A (ja) | 1997-04-09 | 1998-10-23 | Sony Corp | パターンデータ補正方法、電子線描画方法、フォトマスク及びその作製方法、露光方法、半導体装置及びその製造方法、並びにパターンデータ補正装置 |
US6282696B1 (en) * | 1997-08-15 | 2001-08-28 | Lsi Logic Corporation | Performing optical proximity correction with the aid of design rule checkers |
US6011911A (en) | 1997-09-30 | 2000-01-04 | Synopsys, Inc. | Layout overlap detection with selective flattening in computer implemented integrated circuit design |
US6009250A (en) | 1997-09-30 | 1999-12-28 | Synopsys, Inc. | Selective flattening in layout areas in computer implemented integrated circuit design |
US6009251A (en) | 1997-09-30 | 1999-12-28 | Synopsys, Inc. | Method and system for layout verification of an integrated circuit design with reusable subdesigns |
US6045584A (en) * | 1997-10-31 | 2000-04-04 | Hewlett-Packard Company | Multilevel and beveled-corner design-rule halos for computer aided design software |
US6077307A (en) * | 1997-10-31 | 2000-06-20 | Hewlett Packard Company | Forced conformance design-rule halos for computer aided design software |
US5974243A (en) * | 1997-10-31 | 1999-10-26 | Hewlett-Packard Company | Adjustable and snap back design-rule halos for computer aided design software |
US6081658A (en) | 1997-12-31 | 2000-06-27 | Avant! Corporation | Proximity correction system for wafer lithography |
US5922497A (en) | 1998-01-13 | 1999-07-13 | Micron Technology, Inc. | Lithographic imaging system |
JP3241010B2 (ja) | 1998-11-18 | 2001-12-25 | 日本電気株式会社 | 半導体製造プロセスの光近接効果補正方法 |
US6529621B1 (en) | 1998-12-17 | 2003-03-04 | Kla-Tencor | Mechanisms for making and inspecting reticles |
US6301697B1 (en) * | 1999-04-30 | 2001-10-09 | Nicolas B. Cobb | Streamlined IC mask layout optical and process correction through correction reuse |
US6778695B1 (en) * | 1999-12-23 | 2004-08-17 | Franklin M. Schellenberg | Design-based reticle defect prioritization |
US6665857B2 (en) | 2000-07-24 | 2003-12-16 | Ronald Frederick Ayres | System and method of generating integrated circuit mask data |
US6557162B1 (en) | 2000-09-29 | 2003-04-29 | Numerical Technologies, Inc. | Method for high yield reticle formation |
-
2000
- 2000-09-29 US US09/676,400 patent/US6557162B1/en not_active Expired - Lifetime
- 2000-12-30 WO PCT/US2000/035653 patent/WO2002029491A1/en not_active Application Discontinuation
- 2000-12-30 JP JP2002533003A patent/JP3957631B2/ja not_active Expired - Fee Related
- 2000-12-30 KR KR1020037004536A patent/KR100668192B1/ko active IP Right Grant
- 2000-12-30 EP EP00989614A patent/EP1320784A1/en not_active Withdrawn
- 2000-12-30 AU AU2001226100A patent/AU2001226100A1/en not_active Abandoned
-
2003
- 2003-02-19 US US10/369,713 patent/US6968527B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20030154461A1 (en) | 2003-08-14 |
KR20040004385A (ko) | 2004-01-13 |
US6968527B2 (en) | 2005-11-22 |
JP3957631B2 (ja) | 2007-08-15 |
US6557162B1 (en) | 2003-04-29 |
AU2001226100A1 (en) | 2002-04-15 |
KR100668192B1 (ko) | 2007-01-11 |
WO2002029491A1 (en) | 2002-04-11 |
EP1320784A1 (en) | 2003-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3957631B2 (ja) | 高収率レチクル形成方法 | |
Rizvi | Handbook of photomask manufacturing technology | |
US5965306A (en) | Method of determining the printability of photomask defects | |
US7415402B2 (en) | Simulation based PSM clear defect repair method and system | |
US7302672B2 (en) | Method and system for context-specific mask writing | |
US7569310B2 (en) | Sub-resolution assist features for photolithography with trim ends | |
EP1290496B1 (en) | Modification of mask layout data to improve mask fidelity | |
US7469057B2 (en) | System and method for inspecting errors on a wafer | |
US20040225488A1 (en) | System and method for examining mask pattern fidelity | |
CN101002141A (zh) | 生成用于生成掩模版的仿真图像的仿真程序的输入的计算机实现的方法 | |
TWI742184B (zh) | 目標最佳化方法 | |
JP2000250198A (ja) | フォトマスクの自動欠陥検査装置及び方法 | |
CN110716386B (zh) | 一种光学临近效应的修正方法、修正装置及掩模 | |
US7005215B2 (en) | Mask repair using multiple exposures | |
US7930654B2 (en) | System and method of correcting errors in SEM-measurements | |
US11900040B2 (en) | Method and system for reducing layout distortion due to exposure non-uniformity | |
US20040008879A1 (en) | Method for detecting wafer level defect | |
US7669173B2 (en) | Semiconductor mask and method of making same | |
JP2004157160A (ja) | プロセスモデル作成方法、マスクパターン設計方法、マスクおよび半導体装置の製造方法 | |
US8124300B1 (en) | Method of lithographic mask correction using localized transmission adjustment | |
US20080057410A1 (en) | Method of repairing a photolithographic mask | |
US20220283496A1 (en) | Photomask and method for inspecting photomask | |
TW202401135A (zh) | 光罩製作方法 | |
JP2005121788A (ja) | 欠陥検査用マスク及び欠陥検査用マスクの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070410 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070508 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 3 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100518 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130518 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130518 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |