JP2004507995A - 変圧器を組み合わせて用いる複数の電力コンバータシステム - Google Patents

Abstract

電力変換システムの過渡的な応答を大幅に改良する、多相電力変圧器の出力を組み合わせる方法および回路が種々の実施形態に示される。変圧器（例えば５９、６０、６１、６２）が使用されて、組み合わせ機能を達成し得る。変圧器は適切に同期され、巻線に接続される。出力リップル電流の大幅な低減およびトランジスタのリップル電流の同時低減を達成し、システム出力インダクタ（例えば６８）の値を低減させる設計者の自由度を与え、過渡的応答を改良することを可能にする。
【選択図】図５

Description

【０００１】
（Ｉ．技術分野）
本発明は、概して、電算処理の分野に見出されるような低電圧、高電流電子機器に電力を供給する領域に関し、以下の記載のほとんどは、その文脈にて提供される。本発明は、種々の電力吸収負荷がその電力吸収特性を急激に変更し得る（すなわち、そのインピーダンスは、急変し得る）多種多様な環境に適用可能である。本発明はまた、このような負荷が物理的に分離されており、電力搬送導体の動的インピーダンス間で降下され得る電圧が、このような負荷に送達される電圧の重要な一部分である場合にも適用可能であり得る。本発明は、設計上のトレードオフが、動作電圧の着実な低下を強いる用途にも益々適用可能になり得る。このような状況は、電気通信、レーダシステム、車両電力システム等において、および電算処理システムにおいて生じ得る。
【０００２】
（ＩＩ．背景）
電算処理システムのアーキテクチャは、過去数年において大きく変化しており、これは、主に、数百キロヘルツにて動作する最初の４ビットチップから、数百メガヘルツにて動作する最新の３２および６４ビットのマイクロプロセッサへのマイクロコンピュータの進歩によるものである。チップ設計者は、高速化を益々推し進めるので、熱問題に関する問題が生じ得る。すなわち、回路の速度が上昇すると、内部論理スイッチの各々は、その周辺のキャパシタンスをはるかに速く放電し得るということである。そのキャパシタンスに蓄積されるエネルギーは固定されていると考えられ得る（所与の電圧で）ので、速度が上昇すると、スイッチ内にて放散され得るエネルギーは、毎秒より多くの回数でスイッチの中にダンプされ得る。毎秒のエネルギーは、電力として定義され得るので、従って、スイッチ内で損失される電力は、周波数に従って直線的に増加する。
【０００３】
他方、キャパシタンス内に蓄積されたエネルギーは、電圧の二乗として増加し得、従って、２ボルトに充電されたキャパシタは、３ボルトに充電された同じキャパシタ内に蓄積され得るエネルギーの４４％のみを蓄積し得る。この理由で、２ボルトで動作するように設計されたマイクロコンピュータは、同じ速度で動作する場合、３ボルトで動作する同じマイクロプロセッサよりも、放散がはるかに少ない。従って、マイクロプロセッサの動作電圧を低下させる傾向があり得る。
【０００４】
他の問題は、より高い動作電圧と比較して、より低い電圧にて動作される場合、マイクロプロセッサがより低い最大速度を示す原因となり得る。すなわち、回路が全速にて動作し、その回路の電圧が単に小さくされる場合、その回路は、正常に動作し得ず、その回路の速度（「クロックスピード」）が低減される必要があり得る。全速能力を維持し、かつ依然として低い電圧にて動作させるために、回路は、より小さい物理的寸法に設計し直される必要があり得る。過去２、３年の間、これらのステップは、マイクロプロセッサ設計の一般的過程と考えられてきた。マイクロプロセッサ設計者は、製品について最高速度を追求し、かなり多数の問題を評価する多大な努力し得る。この問題に含まれるのは、
より高速のチップと潜在的チップ価値、
より高速のチップと潜在的熱放散、
熱の除去の潜在的限界、
より低い電圧および所与の速度にて生成された熱の潜在的低減、および
より小さいデバイスと所与の電圧における潜在的速度である。
マイクロプロセッサの設計を評価する設計者にとってのさらに多くの重要なトレードオフ問題があり得る。
【０００５】
マイクロプロセッサの問題の評価は、益々低い電圧にて動作する設計を作成することに至り得た。初期の設計は、５ボルトといった、より高い電圧にて動作され得た。これは、引き続いて低減され、２ボルトといった、より低い電圧にて動作する現在の設計になっている。さらなる低減がなされ得、将来の設計は、１．８、１．５、１．３、１．０、および１ボルト以下でさえあり、おそらくは０．４ボルトと低くなり得る。
【０００６】
その間、熱除去の進歩は、プロセッサが益々高い熱放散レベルにて動作することを可能にし得る。初期のチップは、おそらく１ワットを放散し得た。現在の設計は、５０ワットレベルにて動作し得、近い将来における熱除去設計は、プロセッサによって生成された１５０ワットもの電力を放散することができ得る。放散された電力は、動作電圧の二乗に比例すると考えられ得るので、たとえ熱を除去する能力が改善されるとしても、より低い動作電圧が依然として所望され得る。
【０００７】
これらのすべては、より高速のチップは、金銭的価値がより高くなるという意味合いでとらえられ得る。従って、設計者は、速度を増すように駆り立てられ得、強力に、チップの寸法をより小さくし、電圧を小さくし、およびパワーアップを進める。公知のように、所与の電力について、電圧が降下すると、電流は増加し、電力は、電流に電圧を掛けたものとして定義される。同時に熱除去が改善されることが、より高い電力を可能にする場合、電流は、まださらに増加し得る。これは、電流が非常に早く増加することを意味し得る。初期のチップは、供給電流のアンペアのわずかな部分を引き込んで動作し得たが、現在の設計は、５０アンペアまでを用い得、将来の設計は、１５０以上ものアンペアを用い得る。
【０００８】
プロセッサの速度が増加すると、プロセッサの電力供給要求の動特性も益々増加し得る。プロセッサは、アイドリング状態では、非常に少ない電流しか引き込む必要はなく、従って、プロセッサが高速電算処理を突然開始する原因となり得るイベントが生じ得る（例えば、メモリ素子からのキーデータの一つまたは外部イベントからの信号の到着等）。これは、プロセッサによって引き込まれる電流において急激な変化をもたらし得、潜在的に、深刻な電気的結果を有し得る。これはさらに、異常に低い出力インピーダンスまたはインダクタンスを必要とし得る。
【０００９】
公知であり得るように、インダクタンスは、磁界におけるエネルギー蓄積の指標である。電流搬送導体は、電流と関連して、エネルギー蓄積を表す磁界を有する。公知であり得るように、磁界に蓄積されたエネルギーは、磁界の二乗の体積積分の半分である。磁界は、導体内に流れる電流と直線的に関係すると考えられ得るので、電流搬送導体により蓄積されるエネルギーは、電流の二乗の半分に比例することが示され得、比例関係の定数が、導体の「インダクタンス」と呼ばれ得る。システム内に蓄積されるエネルギーは、電流のソースによって供給され得、所与の電流源については、エネルギーが供給され得る比率には制限があり得る。これは、蓄積されたエネルギーは、時間と共に増大しなければならないことを意味する。従って、エネルギー蓄積メカニズムの存在は、回路を減速させ得る。なぜなら、電流が増大し得る前に、エネルギーが生成され、特定の比率にて磁界に調節しながら供給され得るからである。
【００１０】
利用可能な電圧、インダクタンス、および導体内を流れる電流の変化率は、当業者に周知の以下の等式
Ｖ＝Ｌ＊∂Ｉ／∂ｔ
によって関係付けられる。ここで、Ｌは導体のインダクタンスであり、∂Ｉ／∂ｔは導体内を流れる電流の変化率である。
【００１１】
この等式は、電力システムにおける負荷に流す所与の電流を生成するために必要な電圧は、時間スケールが小さくなると大きくなり、また、その負荷への任意の接続のインダクタンスが大きくなると大きくなるということが提供されると読み取られ得る。これに対応して、マイクロプロセッサの速度が増加し得ると、時間スケールは小さくなり得、電圧が小さくなり得ると、この等式は、インダクタンスが比例して降下されることが必要とされると読み取られ得る。
【００１２】
多くの場合、半導体デバイスに電力を供給する際に、設計者は、デバイスへの接続のインダクタンスを考慮することを必要とし得ないが、これらの課題は、今日の高速回路に関しては、接続のインダクタンスを低下させることに注意を払うことを強い得る。マイクロプロセッサは、現在、約２ボルトにて動作し得、供給ラインにおいて約７％または１４０ミリボルトの電圧過渡を許容し得る。これらの同一のマイクロプロセッサは、これらの供給電流がナノ秒毎にほぼ１アンペア、または１０^９アンペア／秒のレートにて変化することを必要とし得る。上述の等式は、１４０ピコヘンリー（１．４^＊１０^−１０Ｈ）のインダクタンスは、１４０ミリボルトの電圧を降下させ得ることを示すことが読み取られ得る。この数を視野に入れて、自由空間における１インチ長さのワイヤのインダクタンスは、約２０．０００ピコヘンリーであり得る。接続のインダクタンスは、並列冗長接続によって低減され得、他方、約１センチメートルの導体と１４０ピコヘンリーのインダクタンスとの接続の作成には、約１００個の並列導体が必要とされる。
【００１３】
上述の説明は、低電圧のソースをマイクロプロセッサの物理的近傍に提供し得、次に、低電圧のソースを物理的に小さくすることを提供し得る。キャパシタは、導体内に流れる電流を上昇するために必要とされる遅延間隔の間にエネルギーを供給するために用いられ得ることが提示され得、他方、キャパシタとの接続のインダクタンスは、このアプローチを制限すると考えられ得る。設計者は、電力のソースを、プロセッサの非常に近くに配置し、電流を引き込みの急速な変化の下でプロセッサの電力源に十分な安定性を提供することに直面し得る。この要求は、電圧が降下し、電流が増加すると益々普及し得る。なぜなら、電圧の降下は許容し得る過渡事象の大きさを低減し、電流の増加は、潜在的な電流の変化率を大きくし得るからである。両方のファクタは、許容し得る接続のインダクタンスを低減し得る。
【００１４】
上述の見解は、コンピュータにおける実際の中央マイクロプロセッサに限定され得ない。メモリ管理回路、グラフィック表示デバイス、高速入力出力回路および他のこのような補助回路といった今日のコンピュータの他の素子は、中央処理素子とほぼ同じ程度に高速になり得、同じ問題が当てはまる。
【００１５】
すべての今日の電子回路は、コンピュータを含めて、スイッチモード電力変換システムによって電力が供給され得る。このようなシステムは、一般に、公用ラインから入来する電力を、電子回路によって必要とされる電圧および電流に変換すると考えられ得る。低電力事業、およびデスクトップパーソナルコンピュータといった消費者電子機器回路において、その入来する電力は、一般に、交流電圧として供給され、米国においては、通常１１５ボルトであり、世界の他の地域の多くにおいては２２０ボルトである。交流の周波数は、地域により５０または６０ヘルツであり得る。このような商用電力は、通常、低電圧定常（直流）電流またはｄｃに変換され、かつ電子回路用の電力として有用であるように数パーセントになるようにレギュレートされ得る。このような変換を実行し得るデバイスは、通常「電力供給（ｐｏｗｅｒ　ｓｕｐｐｌｙ）」と呼ばれる。単純な変圧器、整流器、および線形レギュレータを用いて、低電圧レギュレーションｄｃ電力源を生成することが可能であり得るが、このようなユニットは、通常、重量があり、嵩張り、かつ非効率であり得る。これらの用途においては、重量および寸法を低減することが所望され得、これらの用途は、この理由からだけでも不適切であり得る。さらに、線形レギュレータの非効率性は、容認され得ない。効率は、出力電力と入力電力との比率として定義され得、低効率は、ユニット内で熱が生じていることを示し得、この熱は、ユニットを冷えた状態に保つために周囲に伝達され得る。通常、効率が低いほど、伝導されるべき熱が大きい。従って、代替的アプローチを見出すための可能な理由である。
【００１６】
この理由で、実質的にすべての今日の電子回路は、スイッチモード変換システムによって電力供給される。これらのシステムは、通常、以下のように動作される。入来する商用電力は、最初に、整流器によって、レギュレートされていない直流に変換される。整流されたｄｃは、その後、電子スイッチによって、より高い周波数、通常、数百キロヘルツに変換される。このより高い周波数電力は、その後、適切な変圧器によって適切な電圧レベルに変圧される。この変圧器は、安全上の理由で、さらに、商用電力からの絶縁を提供する。結果として生じる絶縁されたより高い周波数の電力は、その後、再び整流され、電子機器によって用いられるように、定常の直流電流になるようにフィルタリングされる。出力電圧のレギュレーションは、通常、電子スイッチの導通周期を制御することによって達成される。その結果、電力変換ユニットは、初期のアプローチよりも小型かつ軽量になる。なぜなら、変圧器および出力フィルタの寸法および重量は、基本的な商用電力周波数を超えた周波数の増加に比例して低減されるからである。これらのすべては、従来技術にて周知である。
【００１７】
複雑電子システムにおいて、種々の電圧が必要とされ得る。例えば、コンピュータシステムにおいて、周辺機器（ディスクドライブ等）は、＋１２ボルトを必要とし得る。いくつかの論理回路は、＋５ボルトを必要とし得、入力／出力回路は、−５ボルトをさらに必要とし得、メモリインターフェースおよび汎用ロジックは、３．３ボルトを必要とし得、中央マイクロプロセッサは、２．０ボルトを必要とし得る。中央電力源（商用電力と直接的に接続されるデバイス）基準は、＋１２、３．３および±５ボルトの送達を必要とし得、任意の必要とされる低電圧は、＋５または＋１２ボルトの供給ラインから、電圧レギュレーションモジュールまたはＶＲＭとして公知のさらなる回路によって派生され得、通常、低電圧を必要とする回路の近傍に配置され得る。これらのさらなる回路は、より高い電圧供給を再び高周波数ａｃ電力に変換し、ａｃ電力の周期を制御することによって電圧を変更し、再び整流して低電圧ｄｃにし得る。ＶＲＭは、複数の形態をとり得るが、一般に用いられる回路アプローチは、いわゆる「バックコンバータ」であり得、これは、入力電圧を「チョップ（ｃｈｏｐ）」して、必要とされる出力電圧と等しい平均的電圧を有する方形波にし得、その後、方形波形をフィルタリングして交流の成分を除去し、所望の低電圧ｄｃを残し得る。スイッチングアクションは、他の理由で、急速な遷移を発生させ得るので、このような遷移をスムーズ化することが所望され得、従って、比較的高い入力インピーダンスまたはインダクタンスを有することが所望され得る。これは、当然、低出力インピーダンスまたはインダクタンスに関する上述の要求と対立する。
【００１８】
この標準的アプローチに関していくつかの他の問題があり得、ここでの特定の検討事項の１つは、レギュレーションシステムの応答速度に関することであり得る。負荷インピーダンスの急速な変化は、できれば特定の制御ループによって訂正されない限り、出力電圧に乱れを引き起こし得る。この乱れは、交流成分を方形波出力から除去するために用いられるフィルタリングシステムの応答性によって引き起こされ得る。制御ループが応答し得る速度は、そのフィルタリングシステムの特性、およびさらにコンバータの動作の周波数（「スイッチング周波数」）に依存し得る。
【００１９】
この応答の速度は、フィルタリングシステム内により少ないエネルギーを蓄積することによって上昇させられ得る。このようなフィルタリングシステムは、インダクタとキャパシタとの単純な直列接続を含み得る。より少ないエネルギーの蓄積は、インダクタンスおよびキャパシタンスの値を低減することを必要とし得るが、通常、フィルタの出力にてａｃ成分（「リップル」と呼ばれる）を十分に除去する潜在的必要性によって、これらの値を低減する能力が制限され得る。リップルは、スイッチング周波数を増加することによって、インダクタンスおよびキャパシタンスの所与の値に対して低減され得るが、これもまた、ｄｃ入力から方形波形を生成する際に用いられる電子スイッチの能力によって制限され得る。このようなスイッチは、制限された動作周波数を有し得、損失（「スイッチング損失」として公知である）を示し得、これは、動作周波数と共に大きくなり得る。
【００２０】
そこで、必要とされるのは、ＶＲＭ電力変換アプローチまたは電力供給であり、これは比較的低い周波数にて動作し、電子スイッチの効率的な動作を可能にし得、低い出力リップル、低い出力インピーダンス、高い入力インピーダンスを有し得、所与の周波数に対して、より少ないエネルギーを出力フィルタにて蓄積し得、かつ少なくとも従来技術と同じ程度にコストが低くなり得る。従って、当業者による上述のような実質的試みは、生じた問題を完全には扱い得ていない。本発明は、上述の問題の多くを扱うように考慮され得、いくつかの局面において、当該技術にて公知のこととは異なる実施形態が考えられ得る。
【００２１】
（ＩＩＩ．発明の開示）
従って、本発明の目的は、中程度の電圧ｄｃ電力を、高電流にて低電圧ｄｃ電力に変換し、従来技術を用いて達成され得るよりも高い効率にて動作させることを可能にする手段を提供することである。
【００２２】
本発明の別の目的は、広範囲の負荷条件にわたって効率を維持することである。
【００２３】
本発明のさらに別の目的は、低電圧ｄｃ電圧のソースを高電流にて提供することであり、このソースは、電流の引き込みの変化率が高い場合であっても、変化する負荷にわたってその電圧を持続し得る。
【００２４】
本発明のさらなる目的は、電力コンバータの出力電圧のより厳密な制御を、極めて短い時間に対してさえ提供することである。すなわち、負荷における変化に対するより良好な過渡応答を有する電力源を提供することが一つの目的である。
【００２５】
本発明のさらなる目的は、従来技術により必要とされるエネルギーよりも少ないエネルギーを蓄積する電力変換システムを提供することである。
【００２６】
本発明のさらなる目的は、類似の特性を有する別のアプローチよりも少ない費用で製作され得る電力変換システムを提供することである。
【００２７】
従って、本発明は、中程度の電圧ｄｃから低電圧への変換、高効率を有する電力消費の点での高電流ｄｃ、および高速応答を実行するための電力変換のシステムに向けられる。
【００２８】
本発明は、複数の単純な電力コンバータを利用する。これらの変換器は、結合されたインダクタと組み合わされ、コンバータの群が一緒に動作し、低電圧、高電流および高速レギュレーション応答を有する組み合わせた出力を生成するように構成される。
【００２９】
（ＩＶ．図面の簡単な説明）
（Ｖ．本発明を実施するモード（単数または複数））
容易に理解され得るように、本発明の基本的な考え方が種々の方法で組み込まれ得る。これらの考え方は、プロセスまたは方法、ならびにそれらを達成するデバイスの両方を含む。さらに、いくつかの特定の回路が開示されるが、これらは、特定の方法を達成するだけでなく、さらに、多数の方法で変更され得ることが理解されるべきである。図面から見出され得るように、本発明の基本的な考え方は、多数の異なった方法で組み込まれ得る。重要なのは、上述されたすべての事項に関して、これらの局面のすべてが、この開示によって包含されることが理解されるべきである。
【００３０】
より高い電圧源からレギュレートされた低いｄｃ電圧を生成する際に、いわゆる「バック」コンバータが一般的に用いられ得る。このコンバータ（図１に示される）は、通常、４つの基本的構成素子を有する単純な回路であると考えられ得る。これらの構成素子は、２つの電子スイッチ、１つのインダクタおよび１つのキャパシタである。出力電圧が、ダイオードにわたって降下する電圧と比較して大きい場合、下側の電子スイッチは、ダイオードと置き換えられ得る。
【００３１】
図１における回路は、以下のように動作する。回路２は、周期的かつ交互に駆動され得、従って、電力入力の一つのタイプであるノード３における電圧は、周期のある部分はゼロと等しくなり得、周期のある部分は、電圧が供給電圧１と等しくなり得る。従って、ノード３における電圧は、図１の下の部分に示されるようにパルス波形であり得、平均値は、入力電圧１よりも、通常、小さい。上側のスイッチがオンである時間の間、電流は、インダクタ４において増加し得、下側のスイッチがオンである時間の間、インダクタ４における電流は減少し得る。一旦、電力入力が受け取られた場合、負荷５（模式的に抵抗器として図示される）にわたるか、またはこれに電力供給する出力電圧７、あるいはプログラム可能なプロセッサまたはその一部分は、ノード３におけるパルス波形の平均値と等しくなり得（従って、入力電圧１よりも少なくなり得る）、図１の下の部分に示されるように、リップルが重ね合わされたｄｃであり得る。出力７のレギュレーションまたは調整は、上側のスイッチが下側のスイッチと関連して閉じられる時間のパーセンテージを変更することによって取得される。
【００３２】
上述のように、マイクロプロセッサおよび特定の半導体集積回路は、電力供給する電圧および過渡応答時間が電流が増加しつつ、急速に減少するように向けられ得る。過渡応答に関する原理的問題は、中央にあるインダクタ４である。高速過渡応答を達成するために、インダクタンス４は、可能な限り小さく作成され得る。このようなレギュレーションループ応答および遅延の問題を無視して、バックコンバータは、入力電圧１から出力電圧７を引いて、この値をインダクタ４の値で除算されたものに相当する出力電流を増加させる最大容量を有し得る。出力電流を低減するコンバータの能力は、インダクタ４の値（通常、異なった、かつより小さい数である）で除算された出力電圧７であり得る。従って、インダクタ４の値を最低限可能なレベルに低減することが所望され得る。
【００３３】
インダクタ４の値を低減する設計者の能力は、２つの原理的ファクタによって制限され得る。これらのファクタは、コンバータの出力上のリップル電圧９およびインダクタ４におけるリップル電流８である。インダクタ４を設計する際の重要なファクタは、リップル電流８と、負荷抵抗器５内に流れる出力電流の平均値との比率であり得る。なぜなら、これらはコア材料ならびにその寸法および費用に影響を及ぼすからである。さらに、大きいリップル電流８は、スイッチ２内の損失を大きくし得る。大きいリップル電流は、スイッチがより大きい寸法にされること、およびより多くの費用を必要とし得る。おそらく、より重要であるのは、大きいリップル電流の存在が、種々の構成素子の巻き線およびパッケージングにおける寄生インダクタンスにまたがる電圧が降下する原因となり得、レイアウトが益々困難または不可能になり得ることである。実際、インダクタ４の値は、コンバータの効率が許容され得る範囲で小さくなるまで低減され得、キャパシタ６の値は、許容され得る値まで、可能な限り大きくし、出力リップル９を小さくし、かつ過渡条件の間の電圧のオーバーシュートまたはアンダーシュートを低減する。キャパシタの技術に関連して、キャパシタ６の値を大きくすることにおいて、再び、設計者に対する制限があり得、値の増加が費用の増大と相関し得ることに言及されるべきである。
【００３４】
当然、コンピュータワークステーション等の複雑電子システム用の電力供給の設計は、この説明の中で示されたよりもずっと多くのファクタおよびトレードオフを含み得る。
【００３５】
過渡応答を改善し、かつ出力リップルを低減する試みにおいて、設計者は、並列に配線されたＮ個のバックコンバータのシステムを構成する（図２においては、４つのコンバータの場合が示される）。スイッチの組１０、１１、１２、１３は、同時かまたは、スイッチング周期の一部分だけ、各組のスイッチングアクションを遅延することによって、位相シーケンスにて駆動され得る。理解され得るように、第１の電力入力１４、第２の電力入力１５、第３の電力入力１６および第４の電力入力１７といった複数の入力があり得る。
【００３６】
図３は、位相シーケンススイッチング（ｐｈａｓｅｄ　ｓｅｑｕｅｎｃｅ　ｓｗｉｔｃｈｉｎｇ　ｄｅｓｉｇｎ）設計の可能な波形を示す。通常、この「マルチフェーズ（ｍｕｌｔｉｐｈａｓｅ）」アプローチが用いられ得る。なぜなら、出力リップル２０の大きさは、並列入力（ここでは同時に駆動されるバックコンバータ）と比較された場合にキャパシタ６と同じ値になるように低減され得るからである。このマルチフェーズ駆動は、さらに、入力リップル（電力供給１から引き込まれたａｃ電流）を小さくし得る。これは有利であり得る。なぜなら、駆動回路、または、単なる逐次的および反復的活性素子制御素子は、図２に存在することが容易に理解されるように、より複雑になり得るが、過度に高価ではあり得ない。なぜなら、これらは、単一の集積回路内に組み込まれ得る低レベル回路であると考えられ得るからである。動作において、このような電力供給は、バックコンバータ素子１０ｃｏｍｂｉｎｅｄに関して示されるスイッチ等の活性素子の反復動作から、少なくとも１つの電力入力を生成する。第１の活性素子１０ｕｐｐｅｒは、第１の活性素子１０ｕｐｐｅｒを介して電力を供給して、第１の入力時間中に電力入力１４を生成するように動作される。逐次的に、第２の活性素子１０ｌｏｗｅｒは、第２の活性素子１０ｌｏｗｅｒを介して電力を供給して、第１の入力時間とは異なる第２の入力時間中に第１の電力入力１４を生成するように動作される。上述のように、これは、示されるような２つのスイッチ素子を用いることによって達成され得る（または、それは１つのスイッチ素子およびダイオード素子であり得る（例えば、図において１０ｌｏｗｅｒをダイオードと置き換えることによって））。さらに、逐次的および反復的活性素子制御素子があり得、この素子に対して活性素子が逐次的に応答する。
【００３７】
複数の入力が組み合わされ得、組み合わせた電力信号を生成し、この信号は、その後、出力電圧７等の電力出力を生成するために、さらにコンディショニングされてもよいし、されなくてもよい。後述するように、本発明によって、これは、入力の代数的中間値（ｍｅａｎ）、または入力の代数的平均値（ａｖｅｒａｇｅ）でさえあり得る。組み合わせ全体は、コンバイナーネットワーク（図３にて、種々のインダクタ１９の組み合わせとして示される）によって達成され得る。従って、このコンバイナーネットワークは、少なくとも２つの電力入力に対して応答し得、適切に構成されるならば、実際に、代数的中間値コンバイナネットワーク、または、おそらくは代数的平均値コンバイナネットワークに構成され得る。
【００３８】
上述のように、バックコンバータの過渡応答、または他のこのような電力入力は、図２における入力電圧１、出力電圧７および直列インダクタ１９の値によって決定され得る。Ｎ個のコンバータが同時に駆動される（すなわち、マルチフェーズではない）場合、インダクタ１９の各々は、システムにおけるコンバータの数倍（図２においては４倍）に大きく製作され得る。なぜなら、出力の全応答は、個々のコンバータの合計であり得るからである。この場合、リップル電流２１は、Ｎ倍小さく、ｄｃ電流はＮ倍小さくされ得、この比率は、コンバータが１つの場合と変わらない。出力７の変化をもたらす個々のコンバータの能力は、１／Ｎになり得るが、コンバータのシステムは、コンバータが１つの場合と同じ比率にて出力を変更することができ得る。各コンバータは、電流の１／Ｎを扱い、かつ電流リップルのＮ／１を有するので、各コンバータは、１／Ｎに製作され得る。しかしながら、出力リップル周波数は、基本周波数であり、コンバータが１つの場合よりも改善され得ることはない（すなわち、キャパシタ６の値は、低減され得ない）。単一のバックコンバータをより小さいコンバータのシステムに分割することの明らかな利得は、構成素子の数をＮ個だけ増加しなければならないが、種々の構成素子の巻き線およびパッケージングの寄生リアクタンスの扱いを容易にすることである。
【００３９】
他方、コンバータシステムが（図３の波形に示されるように）マルチフェーズの態様にて駆動される場合、各バックコンバータは、それ固有の能力によって管理され得、その結果、出力電流を改変する。スイッチングする瞬間にて、各コンバータは、１／Ｎ（この場合１／４）に出力を変更し得るが、周期全体の範囲内で、すべてのＮ個のコンバータが駆動され、従って、コンバータのシステムは、再び、図１の、コンバータが１つの場合と同じ比率にて出力を変更することができ得る。
【００４０】
インダクタ１９におけるリップル電流２１は、入力電圧１と、インダクタンスによって除算された出力電圧７との間の差によって決定され得、上述の、同時に駆動される場合と同じであり得る。すなわち、リップル電流はＮ倍小さく、インダクタ１９内のｄｃ電流もまたＮ倍小さくなり、リップル電流２１の比率は、図１の、コンバータが１つの場合と変わらないように各コンバータに対して電流１８を出力する。出力リップルは１／Ｎに低減され得る。なぜなら、キャパシタ６によって吸収された電流インパルスの大きさは、１／Ｎ（この場合１／４）に低減され得、これらのインパルスの周波数が同じファクタだけ増加し得る。これは、場合によっては、キャパシタ６の寸法を低減することを可能にし得る。さらに、同じ理由で、コンバータのシステムによって入力源１から引き込まれたパルス電流が低減され得る。最大入力リップル電流および最大出力リップル電流の低減は、回路のレイアウトをいくらか容易にすること、ならびに巻き線のリアクタンスおよびパッケージングされた電子構成素子のリアクタンスをいくらか許容することを可能にし得る。
【００４１】
それにもかかわらず、設計者は、バックコンバータが１つの場合と同様の方法で、図２のマルチフェーズシステムについてインダクタ１９の値を最適化したと想定する（すなわち、リップル電流２１とｄｃ電流１８との比率、およびスイッチの組１０、１１、１２および１３における実効電流損失について妥当な最大値を選択する）と、過渡応答は改善され得ない。
【００４２】
従って、従来技術の複数のバック変換システムが同時に駆動されるか、またはマルチフェーズにて駆動されるかによって、過渡応答は改善され得ず、このようなシステムの利点は、取るに足りないものであり、かつ極めて高い費用と引き換えに、レイアウトをいくらか容易にすることに関し得る。
【００４３】
本発明の特定の実施形態は、組み合わせた変圧器、または他の組み合わせたネットワークを用いて、従来技術のコンバータシステムの制限を克服する。特に、一つの組み合わせたネットワークは、２つの入力として機能し得る。複数の入力は、同一のネットワークを用い得、このネットワークは、本明細書中で説明されるように、高有効入力インダクタンスおよび低有効出力インダクタンスの両方として機能し得る。さらに、これは、受動素子（場合によっては、示されるように、インダクタおよびコンダクタのみ）のみを利用する間に達成され得る。従って、入力は、それぞれ、受動電子素子のみによって実質的に影響される（プログラム可能なプロセッサの演算に極めて強い影響を及ぼし得る態様で影響される）。本発明の特定の実施形態がどのように達成されるかを理解するために、図４に示されるように、２つのコンバータのみの実施形態にて開始することが最良であり得る。図４において、スイッチ２２および２４は第１のスイッチングステージ３３に含まれ、スイッチ２３および２５が第２のスイッチングステージ３４に含まれることが見出され得る。これらの２つのステージは、「マルチフェーズ」にて駆動され、これは図４の波形に見出される。これらの２つのステージの出力は、インダクタ３１およびキャパシタ６が含まれる出力フィルタに提供される前に、組み合わせた変圧器２６において組み合わされ得る。
【００４４】
従って、この設計は、プログラム可能なプロセッサ５用の高電流低電圧電力出力７を有し得るプログラム可能なプロセッサ電力供給として機能し得る。設計のこの基本的局面を用いて、電力出力７は、電流引き込みに供給し得る。この電力引き込みは、プログラム可能なプロセッサの要求によって急激に変化し得、他方、電流出力において実質的に一定の電圧を維持する。これは、過電圧スパイクまたは不足電圧のどちらかを回避し得るという点で重要であり得る。過電圧スパイクまたは不足電圧は、プログラム可能なプロセッサを正常な動作から損傷、破壊または停止させ得る。従って、電力出力７は、実際、急激に変化し得、実質的に一定の電圧の電力出力であり得る。
【００４５】
図１４において、電流引き込みの急激な遷移が起こった場合の、通常、第１のスパイクおよび第２のスパイクと呼ばれるものが見出され得る。第１のスパイクは、通常、バイパスキャパシタのＥＳＬおよびＥＳＲの結果と考えられる。第２のスパイクは、通常、マイクロプロセッサバイパスキャパシタのキャパシタンス値および電力供給出力インダクタンスの結果の結果と考えられる。等式ΔＶ＝ＬΔＩ^２／ＣＶは、電流ステップの値と、電力供給出力インダクタンスおよびマイクロプロセッサのバイパスキャパシタンスが原因で生じた電圧ステップとの間の近似関係を説明する。所与の出力キャパシタンスに対する電力供給の過渡応答機能は、主に出力インダクタンスによって決定される。より小さい出力インダクタンスは、より良好な電圧レギュレーション機能を提供する。図１４において、第２のスパイクは、バイパスキャパシタンスおよび電力供給出力インダクタンスに基づく。本発明の目的において、出力インダクタンスは、任意に小さくされ得、次世代マイクロプロセッサが妥当な量のバイパスキャパシタンスを用いて電力供給されることを可能にする。極端には、プログラム可能なプロセッサの電力供給の電力出力インダクタンスは、実質的に連続逐次導通（ｕｎｉｎｔｅｒｒｕｐｔｅｄ　ｓｅｑｕｅｎｃｅｄ　ｃｏｎｄｕｃｔｉｏｎ）（ＳＵＳＣ）モード（本明細書中にてスイートスポットとも呼ばれる）にて動作される場合、ゼロに近づき得る。
【００４６】
特定の用途のために拡張されるこの基本的設計原理によって、電力は、ここで、プログラム可能なプロセッサに、予め達成され得ない種々のパラメータと共に供給され得る。これらのパラメータは、以下の任意の組み合わせまたは順列のパラメータを含む。
【００４７】
少なくとも約２０アンペアの最大電流を有する電力出力
少なくとも約５０アンペアの最大電流を有する電力出力
少なくとも約１００アンペアの最大電流を有する電力出力
少なくとも約２００アンペアの最大電流を有する電力出力
電流引き込みの電流変化が少なくとも約１００％の電力出力
最大電流引き込みの電流変化が少なくとも約１００％の電力出力
約２ボルト未満を出力する電力出力
約１．８ボルト未満を出力する電力出力
約１．５ボルト未満を出力する電力出力
約１．３ボルト未満を出力する電力出力
約１．０ボルト未満を出力する電力出力
約０．４ボルト未満を出力する電力出力
低電圧出力の約２０％未満の電圧が変化することを防止する電力出力
低電圧出力の約１０％未満の電圧が変化することを防止する電力出力
低電圧出力の約５％未満の電圧が変化することを防止する電力出力
低電圧出力の約２％未満の電圧が変化することを防止する電力出力
電流変化出力の高比率
約０．１Ａ／ｎｓ出力よりも大きい通常の電流変化
約１Ａ／ｎｓ出力よりも大きい通常の電流変化
約５Ａ／ｎｓ出力よりも大きい通常の電流変化
約１０Ａ／ｎｓ出力よりも大きい通常の電流変化
さらに、プログラム可能なプロセッサは、以下のような機能を必要とする広範囲の新しいシステムにおいて構成され得る。その機能は、例えば、少なくとも数百メガヘルツ、１ＧＨｚ、２ＧＨｚ、５ＧＨｚ、または、さらに１０ＧＨｚで動作する次世代マイクロプロセッサ、メモリ管理回路、グラフィックディスプレイ回路、入力出力回路、中央処理素子、電気通信回路、レーダ回路、および、さらに車両用電力回路である。
【００４８】
これらがどのように可能であり得るかを理解するために、図４における波形を理解することが有用である。スイッチングは、特定の電圧にて入力電流パスル２９を生成する。パルスは、有効入力インダクタンス（スイッチングした入力を変更するインダクタンス）の影響を受ける。定常ＤＣ出力を提供することが望ましいので、高有効入力インダクタンスの影響を受ける入力を有することが望ましい。これは、示されるように、バック位相パルスにおいてスロープを引き起こす。しかしながら、高有効入力インダクタンスは、複数の電力入力と応答性があるアイテムである。この高有効入力インダクタンスは、種々の値を有し得るが、最初に予想された設計において、このインダクタンスは、約１００、２００、５００またはさらに１０００ｎＨよりも大きい有効値を有し得る。示されるような電圧パルスを達成するように逐次的に配列した駆動部を構成して、入力電圧１の１／４と等しい出力電圧７がどのように達成され得るかが見出され得る。この場合、スイッチ２２および２４ならびにスイッチ２３および２５の各々は、２５％のデューティーファクタを有する波形を生成し得る。すなわち、スイッチ２２および２３の導通の周期は、スイッチ２４および２５の導通の周期の１／３であり得る。従って、ノード２７および２８における電圧の平均値は、入力電圧の１／４であり得る。定常状態のｄｃ電圧が変圧器２６の巻き線にわたって存在し得ないので、ノード３０における平均ｄｃ電圧は、さらに、入力電圧の１／４であり得る。ノード３０における電圧の交流成分は、ノード２７および２８における電圧の代数和の半分、
【００４９】
【数１】

であり得、従って、図４に示されるように、方形波は、個々のスイッチングステージのスイッチング周波数の２倍および振幅の半分であり得る。従って、フィルタインダクタ３１におけるリップル電流３５は、
【００５０】
【数２】

のファクタだけ低減され得る。これは、図４の場合について（Ｖ_ｉｎ＝４Ｖ_ｏｕｔ）を、図１のバックコンバータにおけるリップル電流の大きさの１／３に低減する（インダクタンス、入力電圧および出力電圧は同じ値）。従って、図１におけるインダクタと比較して、図４のインダクタ３１におけるリップル電流３５と平均出力電流３２との同じ比率を維持するためにインダクタ３１の値が１／３に低減し得る。
【００５１】
さらに、導通周期の間のスイッチングトランジスタ２２における平均電流２６は、変圧器２６の動作によって平均出力電流の半分であり得、電流２６のａｃ成分もまた、インダクタ３１における電流３２のａｃ成分３５の半分であり得る。当然、図１の２つのスイッチと比較して、図４において４つのスイッチがあるので、２つの図におけるスイッチ全体における全損失は、インダクタが上述の１／３に低減される場合と同じであり得る。
【００５２】
上述のようなインダクタ３１の低減は、高速応答システムの目的、すなわち、低有効出力インダクタンス（高速の電流変化を引き起こすか、または高速の電流変化を可能にする能力を制限する）を提供することと一致する。これは、さらに高有効入力インダクタンスを有するコンバイナーネットワークに応答する低有効出力インダクタンスの電力出力を可能にし得る。より驚くべきことは、これがこの低有効出力インダクタンス電力出力を、同一のネットワークの使用中に可能にすることである。さらに、その値はかなりのものであり得る（特に、上述の入力インダクタンスに関して見た場合）。これらの値は、入力インダクタンスの約１／１０、１／１００または１／１０００未満の出力インダクタンス、さらに、約５０、２０、１０またはさらに２ｎＨ未満のインダクタンスを有する出力を含み得る。出力インダクタ３１の値のおよび有効出力インダクタンス全体の低減は、図１の１つのバックコンバータまたは図２の複数のバックコンバータのシステムの過渡応答と同様に３倍以上改善され得る。
【００５３】
上述のことから、Ｖ_ｏｕｔ＝Ｖ_ｉｎ／２およびファクタｈ＝０である場合、リップル電流はゼロであることに留意されたい。図によれば、このことにより、ノード２７および２８における方形波が、この場合、加算し合わされるので、「純粋なｄｃ」であり得る波形（すなわち、いかなる変形も「ギャップ」も伴なわない波形）を形成する。この場合、インダクタは、基本的に、非常にゼロに近くになるように低減され得る。これは、この応用例にわたって、ＳＵＳＣモードまたは「スイートスポット」として定義されたものの例である。このことから、必要とされる出力電圧の正確に２倍になるように入力電圧を選択する自由が与えられる場合、このような回路において非常に高速の過渡応答が取得され得ることが見出され得る。当然、設計者は、入力電圧および出力電圧の両方の変更を可能にするが、ｈ＝０である点の近くで動作することによって、過渡応答は、大幅に改善され得る。見出されるように、Ｎ個のコンバータを有するシステムは、通常、（Ｎ−１）「マジック比率」を有し、ここで、出力リップル、インダクタの複雑性、またはスイッチ損失を大きくすることなく、フィルタインダクタの値を低減することによって、過渡応答の改善が可能であり得る。本発明のシステムが、これらの特別な点とは異なった入力／出力比率にて動作されるとしても、フィルタインダクタンスおよび付随物の値の実質的な低減は過渡応答を増加させる。
【００５４】
組み合わせたネットワークの部分としての変圧器または磁気結合を用いることによって、（１：１の変化率であっても）実質的な利益が達成され得る。変換器の回路は、磁気的に結合するために利用され得るか、または２つの電力入力の磁気結合として利用され得る。第１の入力が動作されると、この入力は、コンバイナーネットワークにおいて第１の方向性効果（磁界）を生成するように作用し得る。第２の入力が動作している場合、この入力は、同じ素子において第２の方向性効果を生成するように作用し得る。重要なのは、設計を正確に構成することによって、この第２の方向性効果は、第１の方向性効果と対照的になり得る。従って、誘導素子または変圧器の巻き線は、逆方向の磁界を生成し得る。従って、コンバイナーネットワークは、逆極性素子またはさらに逆極性変圧器を備え得る。いずれの場合においても、正の側を有する第１のコイルは、負の側を有する第２のコイルと接続され得、これら２つは、磁気的に結合され得る。このような逆極性接続によって、第１の受動的方向性効果素子および第２の受動的方向性効果素子は、互いに対向し得る。この点に関して、磁界素子は互いに対向するので、結果として、入力インダクタンスが高くなり、かつ出力インダクタンスが低くなる。
【００５５】
さらに、変圧器素子（用いられる場合）は、低減される磁界にエネルギーが蓄積される変圧器であり得、この変圧器内には、多くのエネルギーが蓄積される必要はない。この変圧器素子は、空隙がない変圧器でさえあり得る。変圧器の設計を選択する際に、巻き線が大幅に重なり合う変圧器を提供することが所望され得る。従って、変圧器は、実質的に、一致変圧器（ｃｏｉｎｃｉｄｅｎｔ　ｔｒａｎｓｆｏｒｍｅｒ）であり得る。これは、より良好な逆相を提供するために利用され得、さらに、変圧器が実質的に不飽和性変圧器（ｉｎｓａｔｕｒａｂｌｅ　ｔｒａｎｓｆｏｒｍｅｒ）（なぜなら、用いられる範囲にわたって、この変圧器は飽和され得ないからである）であることを可能にし得る。最後に、等しい１：１変圧器（等しい巻き線）の文脈で説明がなされるが、当然、等しくない変圧器を選好する設計もまたある。示されるように、変圧器は、所望の効果を達成するために複数の電力入力にリンクされ得る。
【００５６】
図５は、本発明の４つのコンバータの実施形態を示す。ここで、スイッチの組３６、３７、３８および３９は、図６の波形に示されるようにマルチフェーズの態様にて駆動され得る。出力４０、４１は、組み合わせた変圧器４４と組み合わされ、出力４２および４３は、組み合わせた変圧器４５と組み合わされ得る。生じる信号４７および４８は、組み合わせた変圧器４６内で組み合わされて、インダクタ５０およびキャパシタ６を含む出力フィルタと接続される単一の出力を形成し得る。数学的に、この単一出力は、ノード４０、４１、４２および４３における電圧の代数中間値
【００５７】
【数３】

である。
【００５８】
図６の波形は、入力電圧１の１／８と等しい出力電圧７に関して図示される。この場合、スイッチの組３６、３７、３８および３９は、各々、１２．５％のデユーティーファクタを有する波形を生成し得る。すなわち、各組の上側のスイッチの導通の周期は、各組の下側のスイッチの導通の周期の７／１である。上述のように、これらの組は、図６に示されるマルチフェーズにて駆動され得る。従って、ノード４０、４１、４２および４３の各々における電圧の平均値は、入力電圧の１／８である。変圧器４４の巻き線にわたって定常状態のｄｃ電圧は存在し得ないので、ノード４７における平均ｄｃ電圧は、入力電圧のさらに１／８である。ノード４７における電圧の交流成分は、ノード４０および４１における電圧の代数和の半分であり得、図６に示されるように、個々のスイッチングステージ３６および３７のスイッチング周波数の２倍の方形波であり得、電圧４０または４１の振幅の半分を有する。同様に、変圧器４５の巻き線にわたる定常状態のｄｃ電圧は存在し得ず、従って、ノード４８における平均ｄｃ電圧は、さらに、入力電圧の１／８であり、ノード４８における電圧の交流成分は、ノード４２および４３における電圧の代数和の半分である。従って、図６に示されるように、ノード４８における電圧は、さらに、個々のスイッチングステージ３８および３９のスイッチング周波数の２倍の方形波であり得、ノード４２および４３における電圧の振幅の半分を有する。
【００５９】
ノード４７および４８における電圧は、組み合わせた変圧器４６内でさらに組み合わされ、ノード４９にて信号を形成する。この信号は、上述と同様の理由によって、個々のスイッチングステージ３６、３７、３８および３９の周波数の４倍の周波数の、入力電圧の１／８の平均値を有する方形波であり得、従って、入力電圧の１／４のピーク振幅を有する。
【００６０】
フィルタインダクタ５０におけるリップル電流５３は、図１のバックコンバータに関するリップル電流５のリップルから、従って、
【００６１】
【数４】

のファクタだけ低減され得る。これは、図５の場合（Ｖ_ｉｎ＝８Ｖ_ｏｕｔ）についてを１／７に低減し、２つの場合においてインダクタンス、入力電圧および出力電圧の値は同じである。従って、図１におけるインダクタ４と比較して、図５のインダクタ５０において、リップル電流５３と平均出力電流５２との同じ比率を維持するために（図１におけるインダクタ４と比較して）１／７だけインダクタ５０の値が低減され得る。
【００６２】
変圧器回路を利用した後に直列の誘導素子によって出力が影響を受けることによって、電力出力は、使用するために最終的にコンディショニングされ得る。この直列の誘導素子は、必要とされるレギュレーションのために出力をスムーズ化するものとして利用され得る。なぜなら、すべての動作が、実質的に中心の一定の導通タイミングで、または実質的に割り込まれない逐次的な導通点にていつも行われ得るわけでないからである。さらに、適切な設計を用いて、固有の出力インダクタンスを用いて、希望に応じて出力に肯定的な影響を及ぼすことが可能でさえあり得る。システム全体は、固有のインダクタンス用に設計され得るか、または別個に提供される直列インダクタ素子を用い得る。示されるように、これは直列にて提供される結合されない誘導素子であり、これは変圧器回路に応答する。
【００６３】
図５の特定の例を参照して、さらに、導通周期の間のスイッチングトランジスタ３６における平均電流５１は、変圧器４４、４５および４６の動作によって平均出力電流の１／４であり得、電流５１のａｃ成分は、インダクタ５０における電流５２のａｃ成分５３のさらに１／４であり得る。当然、図１の実施形態における２つのスイッチと比較して、図５の実施形態において８つのスイッチがあるので、２つの図におけるスイッチ全体における全損失は、インダクタが上述の７のファクタによって低減される場合、同じであり得る。
【００６４】
出力インダクタ５０の値の低減は、図１のバックコンバータまたは図２の複数のバックコンバータシステムの過渡応答よりも、この同じファクタ７だけ改善された過渡応答を生成し得る。
【００６５】
図５における例から理解され得るように、複数の入力（３以上）は、段状にされ得るか、または段状の結合によって接続され得る（これらのうちの１つのタイプが示される）。これらは、図１５に示されるものと等しいか、または等しくない変圧器を含み得る。図５に示されるように、設計は、複数の一次入力８３および８４を有する一次接続ネットワーク８６（示されるものと等しくない変圧器を利用し得る）を構築するために利用され得、ここで、一次出力８７は、電力出力として利用される。段状の設計において、二次出力８４が生成され得、これは、二次入力８３を有する二次接続ネットワーク８５から生成される。
【００６６】
図５に示される設計のような段状の設計を理解する際に、第１の中間直列接続９０にて接続される第１および第２のインダクタ素子８８および８９によって、第１の電力入力４０を第２の電力入力４１と接続することによってシステムが構築され得る。これらの２つのインダクタ素子８８および８９は、磁気的に結合され得、かつ第１の中間直列接続９０から第１の中間出力９１を生成し得る。同様に、第３の電力入力４２および第４の電力入力４３は、第２の中間直列接続９８にて接続される第３および第４のインダクタ素子９６および９７によって接続され得、かつさらに、示されるように、磁気的に結合され得、第２の中間出力９９を生成する。第２の中間直列接続９８からの第２の中間出力９９は、第３の中間直列接続９４にて接続される第５および第６のインダクタ素子９２および９３によって第１の中間出力９１と接続され得る。これらは、次に、磁気的に結合され得、最終電力出力９５を生成し得る。当然、これは、任意の数のステージおよび他の形状に拡張され得る。
【００６７】
図７において、単に別の例として示される構成において、第１の電力入力１０１は第１の変圧器５９と接続され、第２の電力入力１０２は第２の変圧器６０と接続され、第３の電力入力１０３は第３の変圧器６１と接続され、第４の電力入力１０４は第４の変圧器６２と接続される。第１の変圧器５９は第２の変圧器６０と接続され、第２の変圧器６０は第３の変圧器６１と接続され、第３の変圧器６１は第４の変圧器６２と接続され、および第４の変圧器６２は第１の変圧器５９と接続される。上述のように、これは、逆極性変圧器接続を利用して行われ得る。変圧器の各々は、さらに、電力を提供するフィルタ素子６８と接続される共通の中間出力６７と接続される。再び、これは、任意の数のステージおよび他の形状に拡張され得る。複数の可能な例のうちのいくつかが図１６、図１７および図１８に示される。
【００６８】
図６は、出力電圧が入力電圧の１／８と等しい場合の波形を示す。入力電圧と出力電圧との比率が４に下げられる場合、スイッチの組３６、３７、３８および３９の各々は、２５％のデューティーファクタでスイッチングし得、ノード４７および４８における波形は、５０％のデューティーファクタであり得る。これは、ノード４９における波形が入力電圧１の１／４と等しい定常ｄｃ電圧であり得ることを意味する。これは、ノード４７および４８における波形が、ギャップがない状態で正確にインターリーブし得るからである。この場合、インダクタは、原則的に、ゼロに非常に近くなるように低減され得る。Ｖ_ｉｎ／Ｖ_ｏｕｔ＝２の比率にて動作される、図４の実施形態に示される回路の場合と同様に、入力電圧が出力電圧の４倍になるように選択する自由が与えられる場合、図５における回路に関して、非常に高速の過渡応答が取得され得る。上述のように、設計者は、入力電圧および出力電圧の両方における変更を可能にするが、ｈ＝０である点に近づけて動作させることによって、過渡応答を大幅に改善し得る。
【００６９】
図５における回路の入力電圧と出力電圧との比率は、２５％未満にさらに低減される（所与の入力に対して出力電圧を上昇させる）場合、ノード４９における電圧は、個々のスイッチの組３６、３７、３８および３９のデューティーファクタに依存し得るデューティーファクタで、入力電圧の１／４と１／２とを切り換え得る。個々のスイッチの組３６、３７、３８および３９のデュ−ティーファクタが５０％に達すると、ノード４９における電圧は、再び、定常ｄｃ電圧、この場合、入力電圧１の１／２であり得る。再び、出力インダクタ５０は、ほぼゼロの値に低減され得る。この効果は、個々のスイッチの組３６、３７、３８および３９の７５％のデューティーファクタで再び反復され得、ここで、ノード４９における電圧は、入力電圧１の３／４になる。従って、図１の単純なバックコンバータのリップル電流５からのリップルの低減量を求める等式は、通常、
【００７０】
【数５】

になる。ここで、Ｎは個々のスイッチの組の数、およびＭは、低減された単相電流デルタ５４を生成する計数値１、２、３、．．．（Ｎ−１）をとる整数である。
ＮＶ_ｉｎ−ＭＶ_ｏｕｔがゼロに近い場合、フィルタインダクタの値の大幅な低減が可能であり得、コンバータの過渡応答の改善を伴なう。このことは、図４のシステムについて１倍、図５のシステムについては３倍、およびＮ個のコンバータのシステムについては通常、（Ｎ−１）倍で生じ得る。
【００７１】
図７は、組み合わせたコンバータとスイッチの組との異なった構成を示す。これは、本発明のさらに別の実施形態になる。ここで、４つのスイッチの組からのノード５５、５６、５７および５８は、図に示されるように接続されて、各々が１：１（すなわち、一次および二次巻き線における変化の数）の変化比率を有し得るコンバイナー変圧器５９、６０、６１および６２を介して出力電圧を生成し得る。変化率が１：１であるために、変圧器５９の２つの巻き線にわたる電圧は同じであり得る。すなわち、
Ｖ_６７−Ｖ_６６＝Ｖ_５５−Ｖ_６３
であり、Ｖ_６７はノード６７における電圧、Ｖ_６６はノード６６における電圧等である。同様に、変圧器６０については、
Ｖ_６７−Ｖ_６３＝Ｖ_５６−Ｖ_６４
である。変圧器６１については、
Ｖ_６７−Ｖ_６４＝Ｖ_５７−Ｖ_６５
である。変圧器６２については、
Ｖ_６７−Ｖ_６５＝Ｖ_５８−Ｖ_６６
である。これらの等式を一緒に加算すると、一つの等式
４Ｖ_６７＝Ｖ_５５＋Ｖ_５６＋Ｖ_５７＋Ｖ_５８
または
Ｖ_６７＝１／４（Ｖ_５５＋Ｖ_５６＋Ｖ_５７＋Ｖ_５８）
が求められる。
【００７２】
ノード５５、５６、５７および５８と接続されるスイッチの組が図５に示される実施形態の場合のように、マルチフェーズにて駆動されることを想定した場合、結果として生じた波形が図８に示され、これは、点検すると、図６の実施形態と同じである。従って、図５の実施形態に関する説明のすべては、図７の実施形態にも当てはまる。図７の実施形態は、図５の実施形態と同じ態様で、かつ同じ程度に、インダクタ６８の値の低減を可能にし得る。
【００７３】
図７が、特定の快い対称を示す一方で、回路に関する等式において必要とされるよりも自由な変数があり得ることが観察され得る。すなわち、Ｖ_６３、Ｖ_６４およびＶ_６５は、すべて、その電圧の平均が組み合わせた変圧器と接続される他のノードと同じである限り、任意のａｃ電圧にて自由に生成される。従って、単に、スイッチの組の一つは、これらのノードの一つと直接的に接続され、出力電圧は、別のノードと直接的に接続され、およびこのようにして、変圧器の１つを削除し得る。この構成は、図９に示される。
【００７４】
図７の実施形態と同じ性能になる図９の実施形態の考え方は、上記と同じ方法で変圧器ノードの等式を書くことによって見出され得る。図９における変圧器５９に関しては、
Ｖ_６７−Ｖ_５８＝Ｖ_５５−Ｖ_６３
であり、ここで、上述のようにＶ_６７はノード６７における電圧であり、Ｖ_５８はノード５８における電圧である等である。同様に、変圧器６０については、
Ｖ_６７−Ｖ_６３＝Ｖ_５６−Ｖ_６４
である。
および変圧器６１については、
Ｖ_６７−Ｖ_６４＝Ｖ_５７−Ｖ_６７
である。
再び、これらの３つの等式を加算して、結果
Ｖ_６７＝１／４（Ｖ_５５＋Ｖ_５６＋Ｖ_５７＋Ｖ_５８）
が求められる。これは、変圧器が４つの場合と同じであり得、従って、図５および図７の実施形態について述べられた見解は、図９の実施形態にもまた適用され得る。
【００７５】
１：４の比率を有する変圧器を用いるさらに別の実施形態は、図１０にて見出され得る。ここで、ノード６９、７０、７１および７２の入力が組み合わされる。ここで、変圧器７３、７４、７５および７６の二次側は、直列接続され、出力フィルタに印加されるべき出力電圧を形成し得る。上述のように、変圧器の各々について、回路構成を見出す数式が書かれ得る。あるいは、この構成に関して、ノード８１における組み合わせた変圧器の出力が、単に、二次電圧の出力と共通ノード７７における電圧が足された合計であり得ることが留意され得る。すなわち、数学的に、
Ｖ_８１＝Ｖ_７７＋１／４（Ｖ_７２−Ｖ_７７）＋１／４（Ｖ_７１−Ｖ_７７）＋１／４（Ｖ_７０−Ｖ_７７）＋１／４（Ｖ_６９−Ｖ_７７）、または
【００７６】
【数６】

であり、これは、図５、図７および図９における他の実施形態と同じ結果であり、従って、１：４の変圧器を用いるこの実施形態の回路性能は、１：１の変圧器を用いる実施形態と同じであり得る。図７の場合と同様に、ノード７７における電圧が規定されない（すなわち、出力電圧と等しいｄｃ成分を有する任意のａｃ電圧であり得る）ことに留意される場合、変圧器の１つが削除され得、さらに、スイッチノードのうちの１つと等しくされ得る。これは、図１１に示され、ここで、出力電圧は、上述のように、二次電圧と、共通モードにおける電圧とを加算した合計であることが見出され得、これは、この場合、Ｖ_７２であり、
Ｖ_８１＝Ｖ_７２＋１／４（Ｖ_７１−Ｖ_７２）＋１／４（Ｖ_７０−Ｖ_７２）＋１／４（Ｖ_６９−Ｖ_７２）
であり、これは、再び、
【００７７】
【数７】

に減少する。従って、図１１における出力インダクタ８２に印加された電圧の性能および波形の数式は、本発明、すなわち図５、図７、図９および図１０による、四相電力コンバータの他の実施形態に関する数式と同じであり得る。
【００７８】
一般に、Ｎ個のスイッチの組とＮ−１個の変圧器とが組み合わされ得、出力インダクタにおけるリップル電流の減少が
【００７９】
【数８】

のファクタによって達成され得ることがさらに見出される。
【００８０】
Ｎは、個々のスイッチの組の数であり、Ｍは、計数値１、２、３、．．．（Ｎ−１）をとる整数である。リップル電流におけるこの低減は、設計者が特定の量だけ出力インダクタの値を低減し、リップル電流をその元の値に戻すことを可能にする。この原理に関してさらに、（ＮＶ_ｉｎ−ＭＶ_ｏｕｔ）がゼロに近い場合、フィルタインダクタの値の大幅な低減が可能であり、コンバータの過渡応答の大幅な改善を伴なう。これは、出力電圧と入力電圧との比率が変化すると、Ｎ個のコンバータのシステムの場合、通常、（Ｎ−１）倍で生じる。
【００８１】
図４、図６および図８における上記の説明および波形は、出力フィルタインダクタへの印加の点における組み合わせた波形のソースインピーダンス（図４のノード３０、図５のノード４９、図７および図９のノード６７、ならびに図１０および図１１のノード８１）は、コンバータに配置された出力フィルタおよび負荷のインピーダンスと比較して低いことを想定することに留意されたい。すなわち、これらのノードに影響を及ぼす、スイッチングデバイスのドレインからソース（Ｒ_{ｄｓ（ｏｎ）}）へのオン抵抗は、負荷抵抗５と比較して低く、組み合わせた変圧器のリークインダクタンスは、出力インダクタンスと比較して小さくなければならない。通常、前の不等性は、ほぼ有効である。なぜなら、そうでない場合、スイッチングデバイスにおいて、入力電力の一部分が過剰に多く損失されるからである。しかしながら、リークインダクタンスが、出力フィルタインダクタンスの所望の値と比較して小さいように組み合わせた変圧器をインプリメントすることは面倒、困難または高価であるということであり得る。この場合、出力フィルタインダクタのインダクタンス（図４の３１、図５の５２、図７および図９の６８、ならびに図１０および図１１の８２）は、組み合わせたノード（図４のノード３０、図５のノード４９、図７および図９のノード６７、ならびに図１０および図１１のノード８１）におけるリークインダクタンスの有効値によって低減され得る。これが行われた場合、組み合わせたノードにおける電圧の波形は、図に示されるようなものではない。組み合わせた変圧器のリークインダクタンスの歪み効果のために、回路動作、ならびに図４の３１、図５の５２、図７および図９の６８、あるいは図１０および図１１の８２のインダクタにおける電流は、理想的な変圧器、および出力インダクタンスの適切な値を有する回路のものと同じである。このようにして、組み合わせた変圧器の理想的でない性質が補償され得る。
【００８２】
当然、本発明の回路および方法は、絶縁された入力を有し得る。すなわち、従来の絶縁された電力変換回路を、結合された出力部分への入力として用いることが可能である。例えば、移相ブリッジ回路は、一次側で用いられ得る。この回路は、一次側を整流器側から絶縁する変圧器を用い得る。この例において、結合されたインダクタセクションに供給する回路は、バイポーラ入力を有し得る。
【００８３】
本回路のいくつかの実施形態は、図１９、図２０および図２１に示される。これらは、４つの入力の段状のコンバイナー出力セクションに供給する工程を含むが、図２２に示されるように、単一のＡＣ入力源もまた有効に用いられ得る。入力は、絶縁されたソースであり得、インターリーブされたスイッチ電圧ソース、バイポーラソース、インターリーブされたバイポーラソースあるいはこれらの任意の順列または組み合わせであり得る。
【００８４】
図１９における４つの入力は、当然、ＳＵＳＣモードを用いて動作され得る。このモードにて、出力は、レギューレーションのアーティファクトである短い過渡のみを有し得、従って、より制限されたフィルタリングが必要であり得る。図２０および図２１の波形に示されるように、これらの過渡は、レギュレーションがＳＵＳＣの完全な破壊を引き起こす、短期間によって引き起こされ得る。出力フィルタは、ここで、レギュレーションデルタをフィルタリングするために十分大きいことのみを必要とし得、従って、実質的にレギュレーションデルタフィルタ素子のみを有するソースのみがあり得る。（ＳＵＳＣドライブを用いて）実質的に、時間のより高いパーセンテージにて一定の導通が生じる点を中心とする動作によって、本発明の任意の設計に実質的に適用可能である（図２０および図２１の波形によって主に示される）が、配列がＳＵＳＣ点から離れて調整される小さいパルスのみがフィルタリングされることを必要とする。従って、より小さいフィルタ、より少ないエネルギー、およびより高速の応答が可能である。上述のように、これは、当然、固有のインダクタンスまたは寄生素子によって達成され得る。従って、このシステムは、実質的に、利用可能な任意のタイプのソースを有する寄生素子フィルタのみを肯定的に用いるように設計され得る。この技術は、将来のプロセッサの世代によりよく電力供給する方法として極めて貴重である。
【００８５】
しかしながら、組み合わせた変圧器の結合係数が、適切であることが必要とされ得る。すなわち、リークインダクタンスが磁化インダクタンスよりもはるかに小さいことを必要とし得、回路が正確に動作するように、変圧器コア内の磁束の消去が、磁気材料の飽和を防止するために適切であることを必要とし得る。
【００８６】
最後に、上述の説明は、バックコンバータのシステムの方向に向けられているが、本発明は、電力変換ステージの任意のコレクションにもまた適用されることが理解される。通常、本発明は、種々の方法にて実施され得る。さらに、本発明の種々の素子の各々および請求項は、さらに、種々の態様にて達成され得る。本開示は、変形を含むと理解され、その変形は、任意の装置の実施形態の実施形態の変形、方法またはプロセスの実施形態の変形、または単にこれらの任意の素子の変形でさえある。特に、本開示は本発明の素子に関するので、各素子の語は、等価な装置の用語または方法の用語によって表現され得る（機能または結果のみが同じであったとしても）。このような等価な、幅広い、または総称的な用語は、各素子または動作の説明に含まれると考えられる。このような用語は、本発明が権利を有する明示的な広い有効範囲を明確にすることが所望される場所に代入され得る。だた一つの例のように、すべての措置は、その処置をとる手段またはその処置の原因となる素子として表現され得ることが理解される。同様に、開示される各物理的素子は、その物理的素子を利用する処置の開示を含むと理解される。この最後の局面に関して、「スイッチ」の開示は、「スイッチング」（明示的に説明されるか否かに関わらず）の作用の開示を含むことが理解され、逆に、「スイッチング」の作用の開示のみがあり、このような開示は、「スイッチ」の開示を含むと理解される。このような変更および代替的用語は、本記載において明示的に含まれると理解されるべきである。
【００８７】
上述の議論および上記の請求項は、本発明の好適な実施形態を記載する。特に、請求項に関して、それらの本質から逸脱することなく変更がなされ得ることが理解される。この点で、このような変更は、依然として本発明の範囲内に含まれることが意図される。本発明に対して実施され得るすべての可能な修正を記載および主張することは全く現実的でない。このような修正が本発明の本質を利用するという点で、各々は、本特許により実施される範囲内に当然含まれる。これは、特に、本発明に当てはまる。なぜなら、本発明の基本的な考え方および理解は、本質的に基本をなすものであり、種々の方法にて種々の分野に適用され得る。
【００８８】
特許（単数または複数）の本出願において言及される任意の法律、法規、規則、規定、規則の行為、特許の本出願において一覧化または言及される刊行物または他の参考資料は、参考のため、本明細書中に援用される。しかしながら、その各々に関して、参考のため援用されるこのような情報または報告がこの／これらの発明（単数または複数）の特許取得と一致し得ないという点で、このような報告は、出願者（単数または複数）によってなされるように特に考慮され得ない。さらに、使用される各用語に関して、本出願におけるその利用がこのような解釈と一致しないかぎり、一般的な辞書が、各用語およびすべての定義について援用されると理解されるべきである。代替的用語、および同義語（例えば、Ｒａｎｄｏｍ　Ｈｏｕｓｅ　Ｗｅｂｓｔｅｒ’ｓ　Ｕｎａｂｒｉｄｇｅｄ　Ｄｉｃｔｉｏｎａｒｙ，ｓｅｃｏｎｄ　ｅｄｉｔｏｎに含まれるような）は、参考のため、本明細書中に援用される。
【００８９】
さらに、すべての素子または用途の種々の組み合わせおよび置き換えが作成および提供され得る。各従属請求項は、提供される独立請求項の各々およびすべてへの依存性として提供され得る。この点について、実用的な理由で、および潜在的に数百の請求項を付加することを回避するために、出願者は、初期の従属性のみを有する請求項を提供したことが理解されるべきである。支援は、新規事項の法律（Ｅｕｒｏｐｅａｎ　Ｐａｔｅｎｔ　Ｃｏｎｖｅｎｔｉｏｎ　Ａｒｔｉｃｌｅ　１２３（２）およびＵｎｉｔｅｄ　Ｓｔａｔｅｓ　Ｐａｔｅｎｔ　Ｌａｗ　３５　ＵＳＣ　１３２または他のこのような法律）の下で必要とされる程度に存在し、種々の依存性のいずれか、または任意の他の独立請求項の下の依存性または素子として１つの独立請求項の下で提供される他の素子の付加を可能にすることが理解されるべきである。すべては、特定の用途における設計または性能を最適化するためになされ得る。さらに、文脈が、他に要求しない限り、単語「ｃｏｍｐｒｉｓｅ」または「ｃｏｍｐｒｉｓｅｓ」といった変形または「ｃｏｍｐｒｉｓｉｎｇ」は、記載された素子またはステップあるいは素子またはステップの群の包含を示すが、任意の他の素子またはステップあるいは素子またはステップの群の除外を示すと理解されるべきでない。
【００９０】
【表１】

【図面の簡単な説明】
【図１】図１は、従来技術にて公知の原理によるバックコンバータの１実施形態を、その波形と共に示す。
【図２】図２は、従来技術にて公知の原理による四相バックコンバータの特定の実施形態を示す。
【図３】図３は、図２の四相バックコンバータ回路の実施形態の波形を示す。
【図４】図４は、本発明による組み合わせた変圧器と組み合わされた２つのバックコンバータを用いる電力コンバータの１実施形態を、その波形と共に示す。
【図５】図５は、本発明による四相電力コンバータの実施形態を示す。
【図６】図６は、図５の電力コンバータ回路の実施形態に関する波形を示す。
【図７】図７は、本発明による並列出力構成の４つの１：１変圧器を用いる四相コンバータを示す、本発明の実施形態である。
【図８】図８は、図７に示される並列出力四相コンバータの実施形態に関する波形を示す。
【図９】図９は、本発明による、３つの１：１変圧器を用いる四相並列出力構成を示す、本発明の実施形態である。
【図１０】図１０は、本発明による直列出力構成における４つの１：４変圧器を用いる四相コンバータを示す、本発明の実施形態である。
【図１１】図１１は、３つの１：４変圧器を利用する本発明による直列出力構成の四相コンバータを示す、本発明の実施形態である。
【図１２】図１２は、１：１変圧器を利用する本発明による混合コンバイナ回路における三相コンバータを示す、本発明の実施形態である。
【図１３】図１３は、１：３変圧器を利用する本発明による混合コンバイナ回路における三相コンバータを示す、本発明の実施形態である。
【図１４】図１４は、電流引き込みの急速な遷移の間の電圧および電流イベントを説明する一連の波形である。
【図１５】図１５は、一つの不等変圧器を用いる段状の組み合わせを示す。
【図１６】図１６は、段上のネットワークの他の形状を示す。
【図１７】図１７は、段上のネットワークの他の形状を示す。
【図１８】図１８は、段上のネットワークの他の形状を示す。
【図１９】図１９は、絶縁された電力入力設計を示す。
【図２０】図２０は、１つの絶縁された電力入力設計の調整の詳細を示す。
【図２１】図２１は、１つの絶縁された電力入力設計の調整の詳細を示す。
【図２２】図２２は、絶縁された単一のＡＣ入力源の設計を示す。

Claims (243)

1. 電子回路に電力を供給する方法であって、
   入力電圧を提供するステップであって、
   （ａ）周波数で動作する少なくとも２つの電子スイッチを有する該入力電圧を切り換えるステップであって、該電子スイッチのそれぞれは、該電子スイッチを横切る電圧が実質的に０であるオン時間と、該電子スイッチを流れる電流が実質的に０であるオフ時間と、該オン時間および該オフ時間より実質的に短い、該オン時間と該オフ時間と間の遷移時間とを有する、ステップと、
   （ｂ）切り換えられた波形を該少なくとも２つの電子スイッチから生成するステップと、
   （ｃ）該切り換えられた波形をネットワークに組み合わせて、該切り換えられた波形の代数的中間値となる平均値波形を生成するステップと、
   （ｄ）該平均値波形をフィルターに付与して、実質的に時間変動なしで出力電圧を生成するステップと
   を含むステップを包含する、方法。
2. 電子回路に電力を供給する方法であって、
   （ａ）入力電圧を提供するステップと、
   （ｂ）それぞれ周波数で動作する少なくとも２つの電子スイッチを含む少なくとも２つの電力変換ステージを有する該入力電圧を切り換えるステップであって、該電子スイッチのそれぞれは、該電子スイッチを横切る電圧が実質的に０であるオン時間と、該電子スイッチを通る電流が実質的に０であるオフ時間と、該オン時間および該オフ時間より実質的により短い該オン時間と該オフ時間との間の遷移時間を有する、ステップと、
   （ｃ）切り換えられた波形を該少なくとも２つの電子スイッチから生成するステップと、
   （ｄ）該切り換えられた波形をネットワークに組み合わせて、組み合わされた電流出力を生成し、該電力変換ステージにおける該電気電流の流れが全時間で等しくされるステップと、
   （ｅ）該組み合わされた電流出力をフィルターに付与して、実質的に時間変動がない出力電圧を生成するステップと
   を包含する、方法。
3. 多相電力コンバータであって、
   （ａ）少なくとも２つの電力変換ステージであって、それぞれは、周波数動作する少なくとも２つの電子スイッチであって、該電子スイッチのそれぞれは、該電子スイッチを横切る電圧が実質的に０であるオン時間と、該電子スイッチを流れる電流が実質的に０であるオフ時間と、該オン時間および該オフ時間より実質的に短い該オン時間と該オフ時間との間の遷移時間を有し、該少なくとも２つの電子スイッチは、切り換えられた波形を生成する、電子スイッチを含む、少なくとも２つの電力変換ステージと、
   （ｂ）該切り換えられた波形を、該切り換えられた波形の代数的平均値を含む組み合わせ波形に組み合わせる素子を組み合せるネットワークと、
   （ｃ）該組み合わせた波形を、実質的に時間変動なしで出力電圧に変換する出力フィルターと
   を含む、多相電力コンバータ。
4. 多相電力コンバータであって、
   （ａ）少なくとも２つの電力変換ステージであって、それぞれは、動作する少なくとも２つの電子スイッチであって、該電子スイッチのそれぞれは、該電子スイッチを横切る電圧が実施的に０であるオン時間と、該電子スイッチを通る該電流が実質的に０であるオフ時間と、該オン時間および該オフ時間より実質的に短い、該オン時間と該オフ時間との間の遷移時間を有し、該少なくとも２つの電子スイッチは、切り換えられた波形を生成する、少なくとも２つの電子スイッチと、
   （ｂ）該切り換えられた波形を組み合わせて、該少なくとも２つの電力変換ステージ内を流れる電流が全時間で等しくされる素子組を組み合わせるネットワークと、
   （ｃ）該組み合わされた波形を、実質的に時間変動がない出力電圧に変換する出力フィルタと
   を含む、多相電力コンバータ。
5. 前記少なくとも２つの電力変換ステージは、バックコンバータである、請求項３または４に記載された多相電力コンバータ。
6. 前記素子を組み合わせるネットワークは、変圧器である、請求項３または４に記載の多相電力コンバータ。
7. 前記出力フィルタは、インダクタおよびキャパシタの直列の組み合せを含む、請求項３または４に記載の多相電力コンバータ。
8. 入力電圧に対する前記インダクタを横切る波状電圧の比は、前記少なくとも２つの電力変換ステージの数に等しい数の倍数だけより小さい、請求項７に記載の多相電力コンバータ。
9. 前記電力コンバータステージのそれぞれにおける波状電流は、前記オン時間およびオフ時間の合計より小さい周期によって変化する、請求項３または４に記載の多相電力コンバータ。
10. 前記電力コンバータステージのそれぞれにおける波状電流は、前記出力フィルタにおける波状電流より小さい振幅を有する、請求項３または４に記載の多相電力コンバータ。
11. プログラム可能なプロセッサに電力を供給する方法であって、
    （ａ）少なくとも第一のバックコンバータの電力入力を受け入れるステップと、
    （ｂ）該第一のバックコンバータの電力入力に、少なくとも１つの高実効入力インダクタンスで影響を及ぼすステップと、
    （ｃ）該第一のバックコンバータの入力からの受動的電子素子において第一の方向性のある効果を生成するステップと、
    （ｄ）少なくとも第二のバックコンバータの電力入力を受け入れるステップと、
    （ｅ）該第二のバックコンバータの電力入力に、少なくとも１つの高実効入力インダクタンスで影響を及ぼすステップと、
    （ｆ）該第二のバックコンバータ電力入力からの該受動的電気素子において第二の方向性のある効果を生成するステップであって、該第二の方向性の効果は、該第一の方向性の効果と反対であるステップと、
    （ｇ）該少なくとも２つの電力入力を組み合わせて、組み合わされた電力信号を生成するステップと、
    （ｈ）低効率出力インダクタンス電力出力を該組み合わされた電力信号から生成するステップと、
    （ｉ）高電流、低電圧電力出力を該低効率出力インダクタンス電力出力から確立するステップと、
    （ｊ）該高電流、低電圧出力をプログラム可能なプロセッサに提供するステップと、
    （ｋ）少なくとも部分的に、該プログラム可能なプロセッサに該光電流、低電圧電力出力によって電力を供給するステップと
    を包含する、方法。
12. 前記少なくとも２つの電力入力に少なくとも１つの高実効入力インダクタンスで影響を及ぼすステップおよび高電流、低電圧電力出力を前記低効率出力をインダクタンス電力出力から確立するステップは、同一のネットワークを利用するステップを包含する、請求項１１に記載のプログラム可能なプロセッサに電力を供給する方法。
13. 前記同一のネットワークを利用するステップは、変圧器回路を利用するステップを包含する、請求項１２に記載のプログラム可能なプロセッサに電力を供給する方法。
14. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    約２、１．８、１．５、１．３、１．０、または０．４Ｖより小さい電圧を提供するステップと、
    約２０、５０、１００、または２００アンペアより大きい最大電流を提供するステップと、
    約２、１．８、１．５、１．３、１．０、または０．４Ｖより小さい電圧および約２０、５０、１００、または２００アンペアより大きい最大電流を任意の組み合わせで提供するステップと、
    高速度の電流変化を提供するステップと、
    約０．１、１、５または１０Ａ／ｎｓより大きい典型的な電流変化を提供するステップと、
    該出力コンダクタの電圧降下が送達された電圧に比較して有意である電力出力を提供するステップと
    からなる群から選択された電力出力を提供するステップを包含する、請求項１２に記載のプログラム可能なプロセッサに電力を供給する方法。
15. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    前記入力インダクタンスの約１／１０、１／１００、または１／１０００より小さい出力インダクタンスと、
    約５０ｎＨより小さい出力インダクタンスと、
    約２０ｎＨより小さい出力インダクタンスと、
    約１０ｎＨより小さい出力インダクタンスと、
    約２ｎＨより小さい出力インダクタンスと、
    約１００ｎＨより大きい実効入力インダクタンスと、
    約２００ｎＨより大きい実効入力インダクタンスと、
    約５００ｎＨより大きい実効入力インダクタンスと、
    約１０００ｎＨより大きい実効入力インダクタンスと
    からなる群から選択された出力インダクタンスを示す回路を提供するステップをさらに包含する、請求項１４に記載のプログラム可能なプロセッサに電力を供給する方法。
16. 切り離されたソース、交互配置された切り換え電圧ソース、バイポーラソース、交互配置されたバイポーラソース、前記の任意の順列または組み合わせ、実質的に唯一の調整データフィルター素子を有する切り離されたソース、実質的に唯一の調整データフィルター素子を有するバイポーラソース、実質的に唯一の調整データフィルター素子を有する交互配置されたバイポーラソース、実質的に唯一の寄生素子フィルタを有する切り離されたソース、実質的に唯一の寄生素子フィルターを有する交互配置された切り換え電圧ソース、実質的に唯一の寄生素子フィルタを有するバイポーラソース、および実質的に唯一の寄生素子フィルターを有する交互配置されたバイポーラソースからなる群から選択された電力素子からの前記電力入力の少なくとも１つを生成するステップをさらに包含する、請求項１５に記載のプログラム可能なプロセッサに電力を供給する方法。
17. 前記変圧器回路を利用するステップは、非空気ギャップ変圧器を利用するステップを包含する、請求項１３に記載のプログラム可能なプロセッサに電力を供給する方法。
18. 前記変圧器回路を利用するステップは、実質的に同時発生の変圧器を利用するステップを包含する、請求項１３に記載のプログラム可能なプロセッサに電力を供給する方法。
19. 少なくとも３つのバックコンバータ電力入力を受け入れるステップをさらに包含し、前記少なくとも２つの電力入力を組み合わせるステップは、該少なくとも３つのバックコンバータ電力入力の階段状の結合を利用するステップを包含する、請求項１２に記載のプログラム可能なプロセッサに電力を供給する方法。
20. 前記少なくとも３つのバックコンバータ電力入力の階段状の結合を利用するステップは、
    （ａ）複数の第１次入力および第１次の出力を有する第１次の接続ネットワークを確立するステップと、
    （ｂ）複数の第２次入力を有し、該第１次入力を出力する第２次の接続ネットワークを確立するステップと
    を包含する、請求項１９に記載のプログラム可能なプロセッサに電力を供給する方法。
21. 前記少なくとも３つのバックコンバータ電力入力の階段状の結合を利用するステップは、複数の第３次入力を有し、前記第２次入力を出力する第３次の接続ネットワークを確立するステップをさらに包含する、請求項２０に記載のプログラム可能なプロセッサに電力を供給する方法。
22. 前記少なくとも３つのバックコンバータ電力入力の階段状の結合を利用するステップは、複数の第４次の入力を有し、前記第３次の入力を出力する第４次の接続ネットワークを確立するステップをさらに包含する、請求項２１に記載のプログラム可能なプロセッサに電力を供給する方法。
23. 前記少なくとも３つのバックコンバータ電力入力の階段状の結合を利用するステップは、磁気的に結合されて直列に接続されたインダクタ素子、磁気的に結合されたインダクタ素子、変圧器、一部において電力入力に接続され、一部において該変圧器の別の部分に接続された変圧器、磁気的に結合されて直列に接続され、複数の電力入力をリンクするインダクタ素子、均等でない変圧器、均等な変圧器、および複数の電力入力をリンクする変圧器からなる群から選択されたコンポーネントを利用するステップを包含する、請求項１９に記載のプログラム可能なプロセッサに電力を供給する方法。
24. 前記少なくとも３つのバックコンバータ電力入力の階段状の結合を利用するステップは、
    （ａ）第一の中間直列接続に接続された第一および第二のインダクタ素子によって第一の電力入力を第二の電力入力に接続するステップと、
    （ｂ）該第一および第二のインダクタ素子を磁気的に結合するステップと、
    （ｃ）第一の中間出力を該第一の中間直列接続から確立するステップと、
    （ｄ）第二の中間直列接続に接続された第三および第四のインダクタ素子によって第三の電力入力を第四の電力入力に接続するステップと、
    （ｅ）該第三および第四のインダクタ素子を磁気的に結合するステップと、
    （ｆ）第二の中間出力を該第二の中間直列接続から確立するステップと、
    （ｇ）第三の中間直列接続に接続された第五および第六のインダクタ素子によって該第一の中間出力を該第二の中間出力に接続するステップと、
    （ｈ）該第五および第六のインダクタ素子を磁気的に結合するステップと、
    （ｉ）該電力出力を該第三の中間直列接続から確立するステップと
    を包含する、請求項１９に記載のプログラム可能なプロセッサに電力を供給する方法。
25. 前記少なくとも３つのバックコンバータ電力入力の階段状の結合を利用するステップは、
    （ａ）第一の電力入力を第一の変圧器に接続するステップと、
    （ｂ）第二の電力入力を第二の変圧器に接続するステップと、
    （ｃ）第三の電力入力を第三の変圧器に接続するステップと、
    （ｄ）第四の電力入力を第四の変圧器に接続するステップと、
    （ｅ）該第一の変圧器を該第二の変圧器に接続するステップと、
    （ｆ）該第二の変圧器を該第三の変圧器に接続するステップと、
    （ｇ）該第三の変圧器を該第四の変圧器に接続するステップと、
    （ｈ）該第四の変圧器を該第五の変圧器に接続するステップと、
    （ｉ）該第一の変圧器を共通の中間出力に接続するステップと、
    （ｊ）該第二の変圧器を共通の中間出力に接続するステップと、
    （ｋ）該第三の変圧器を共通の中間出力に接続するステップと、
    （ｌ）該第四の変圧器を共通の中間出力に接続するステップと、
    （ｍ）該中間出力をフィルタ素子に接続するステップと、
    （ｎ）該電力出力を該フィルタ素子から提供するステップと
    を包含する、請求項１９に記載のプログラム可能なプロセッサに電力を供給する方法。
26. 実質的に連続に配列された導通駆動素子によって前記バックコンバータ電力入力のうち少なくとも２つを駆動するステップをさらに包含する、請求項１２または１９に記載のプログラム可能なプロセッサに電力を供給する方法。
27. 前記実質的に連続して配列された導通駆動によってバックコンバータ電力入力のうち少なくとも２つを駆動するステップは、一定の導通タイミングに実質的に集められた少なくとも２つのバックコンバータ電力入力を駆動するステップを包含する、請求項２６に記載のプログラム可能なプロセッサに電力を供給する方法。
28. 多層駆動素子によって前記少なくとも２つのバックコンバータ電力入力を駆動するステップをさらに包含する、請求項１２または１９に記載のプログラム可能なプロセッサに電力を供給する方法。
29. 前記少なくとも２つの電力入力を組み合わせて組み合わされた電力信号を生成するステップを達成した後に直列の誘導性素子によって前記電力出力に影響を及ぼすステップをさらに包含する、請求項２６に記載のプログラム可能なプロセッサに電力を供給する方法。
30. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    コンピュータシステムの少なくとも一部と、
    マイクロプロセッサと、
    コンピュータコンポーネントと、
    少なくとも数百メガヘルツで走行するマイクロプロセッサと、
    少なくとも１、２、５または１０のギガヘルツで走行するマイクロプロセッサと、
    メモリ管理回路と、
    グラフィックディスプレイ回路と、
    入力−出力回路と、
    中央処理素子と、
    遠距離通信回路と、
    レーダー回路と、
    媒体電力回路と
    からなる群から選択された素子に前記電力出力を提供するステップを包含する、請求項１２、１３、１４、１５、１７、１８または１９に記載のプログラム可能なプロセッサに電力を供給する方法。
31. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    コンピュータシステムの少なくとも一部と、
    マイクロプロセッサと、
    コンピュータコンポーネントと、
    少なくとも数百メガヘルツで走行するマイクロプロセッサと、
    少なくとも１、２、５または１０ギガヘルツで走行するマイクロプロセッサと、
    メモリ管理回路と、
    グラフィックディスプレイ回路と、
    入力−出力回路と、
    中央処理素子と、
    遠距離通信回路と、
    レーダー回路と、
    媒体出力回路と
    からなる群から選択される素子に前記電力出力を提供するステップを包含する、請求項２７に記載のプログラム可能なプロセッサに電力を供給する方法。
32. プログラム可能なプロセッサ電源であって、
    （ａ）少なくとも第一のバックコンバータ素子と、
    （ｂ）該第一のバックコンバータ素子が反応する少なくとも１つの高実効入力インダクタンスと、
    （ｃ）該第一のバックコンバータ素子に反応する第一の受動的な方向性効果素子と、
    （ｄ）少なくとも第二のバックコンバータ素子と、
    （ｅ）該第二のバックコンバータ素子が反応する少なくとも１つの高実効入力インダクタンスと、
    （ｆ）該第二のバックコンバータ素子に反応する第二の受動的な方向性効果素子であって、該第二の受動的方向性効果が該第一の方向性効果と反対である、第二の受動的な方向性効果素子と、
    （ｇ）該第一および第二のバックコンバータ素子に反応するコンバイナネットワークと、
    （ｈ）該コンバイナネットワークに反応する低実効出力インダクタンス電力出力と、
    （ｉ）該低実効出力インダクタンス電力出力からの高電流、低電圧電力出力と、
    （ｊ）該高電流、低電圧電力出力に反応するプログラム可能なプロセッサと
    を含む、プログラム可能なプロセッサ電源
33. 前記少なくとも１つの高実効入力インダクタンスおよび前記低実効出力インダクタンス電力出力は、それぞれ、同一のネットワークを含む、請求項３２に記載のプログラム可能なプロセッサ電源。
34. 前記同一のネットワークは、変圧器回路を含む、請求項３３に記載のプログラム可能なプロセッサ電源。
35. 前記高電流、低電圧電力出力は、
    約２、１．８、１．５、１．３、１．０、または０．４Ｖより少ない低電圧出力と、
    約２０、５０、１００、または２００アンペアより大きい最大電流を有する出力と、
    約２、１．８、１．５、１．３、１．０または０．４Ｖより小さい電圧および約２０、５０、１００または２００アンペアより大きい最大電流を任意の組み合わせにおいて有する出力と、
    高速度の電流変化出力と、
    約０．１、１．５、または１０Ａ／ｎ出力より大きい典型的な電流変化と、
    該出力コンダクタの電圧降下が送達された電圧に対して有意である電力出力とからなる群から選択された高電流、低電圧電力出力を含む、請求項３３に記載のプログラム可能なプロセッサ電源。
36. 前記高電流、低電圧電力出力は、
    前記入力インダクタンスの約１／１０、１／１００、または１／１０００より小さい出力インダクタンスと、
    約５０ｎＨより小さいインダクタンスを有する出力と、
    約２０ｎＨより小さいインダクタンスを有する出力と、
    約１０ｎＨより小さいインダクタンスを有する出力と、
    約２ｎＨより小さいインダクタンスを有する出力と、
    からなる群から選択された高電流、低電圧電力出力を含み、前記入力は、
    約１００ｎＨより大きい実効入力インダクタンスと、
    約２００ｎＨより大きい実効入力インダクタンスと、
    約５００ｎＨより大きい実効入力インダクタンスと、
    約１０００ｎＨより大きい実効入力インダクタンスと
    からなる群から選択された素子によって影響される、請求項３５に記載のプログラム可能なプロセッサ電源。
37. 前記電力入力は、切り離されたソース、交互配置された切り換え電圧ソース、バイポーラソース、交互配置されたバイポーラソース、前記の任意の順列または組み合わせ、実質的に唯一の調整デルタフィルタ素子を有する切り離されたソース、実質的に唯一の調整デルタフィルタ素子を有する交互配置された切り換え電圧ソース、実質的に唯一の調整デルタフィルタ素子を有するバイポーラソース、実質的に唯一の調整デルタフィルタ素子を有する交互配置されたバイポーラソース、実質的に唯一の寄生素子フィルタを有する切り離されたソース、実質的に唯一の寄生素子フィルタを有する交互配置された切り換え電圧ソース、および実質的に唯一の寄生素子フィルタを有する交互配置されたバイポーラソースからなる群から選択された素子を含む、請求項３６に記載されたプログラム可能なプロセッサ電源。
38. 前記変圧器回路は、非空気ギャップ変圧器を含む、請求項３４に記載されたプログラム可能なプロセッサ電源。
39. 前記変圧器回路は、実質的に同時発生の変圧器を含む、請求項３４に記載のプログラム可能なプロセッサ電源。
40. 前記電力入力は、少なくとも３つの電力入力を含み、前記少なくとも３つの電力入力の階段状の結合をさらに含む、請求項３３に記載のプログラム可能なプロセッサ電源。
41. 前記階段状の結合は、
    （ａ）複数の第１次の入力および第１次の出力を有する第１次の接続ネットワークと、
    （ｂ）複数の第２次の入力を有し、該第１次の入力を出力する第２次の接続ネットワークと
    を含む、請求項４０に記載のプログラム可能なプロセッサ電源。
42. 前記階段状の結合は、複数の第３次の入力を有し、前記第２次の入力を出力する第３次の接続ネットワークをさらに含む、請求項４１に記載のプログラム可能なプロセッサ電極供給源。
43. 前記階段状の結合は、複数の第４次の入力を有し、前記第３次の入力を出力する第４次の接続ネットワークをさらに含む、請求項４２に記載のプログラム可能なプロセッサ電源。
44. 前記階段状の結合は、磁気的に結合されて直列に接続されたインダクタ素子、磁気的に結合されたインダクタ素子、変圧器、一部において電力入力に接続され一部において変圧器の別の部分に接続された変圧器、磁気的に結合され直列に接続され、複数の電力入力にリンクするインダクタ素子、均等でない変圧器、均等な変圧器、および複数の電力入力をリンクする変圧器からなる群から選択されたコンポーネントを含む、請求項４０に記載のプログラム可能なプロセッサ電源。
45. 前記階段状の結合は、
    （ａ）第一の電力入力と、
    （ｂ）第一の中間直列接続に接続された第一および第二のインダクタ素子によって該第一の電力入力に接続された第二の電力入力と、
    （ｃ）該第一および第二のインダクタ素子間の磁気的な結合と、
    （ｄ）該第一の中間直列接続からの第一の中間出力と、
    （ｅ）第三の電力入力と、
    （ｆ）第二の中間直列接続に接続された第三および第四のインダクタ素子によって該第三の電力入力に接続された第四の電力入力と、
    （ｇ）該第三および第四のインダクタ素子間の磁気的な結合と、
    （ｈ）該第二の中間直列接続からの第二の中間出力と、
    （ｉ）該第一の中間出力および該第二の中間出力を接続し、第三の中間直列接続に接続される第五および第六のインダクタ素子と、
    （ｊ）該第五および第六のインダクタ素子間の磁気的な結合と、
    （ｋ）該第三の中間直列接続からの電力出力と
    を含む、請求項４０に記載のプログラム可能なプロセッサ電源。
46. 前記階段状の結合は、
    （ａ）第一の変圧器に接続された第一の電力入力と、
    （ｂ）第二の変圧器に接続された第二の電力入力と、
    （ｃ）第三の変圧器に接続された第三の電力入力と、
    （ｄ）第四の変圧器に接続された第四の電力入力と、
    （ｅ）該第一の変圧器と該第二の変圧器との間の接続と、
    （ｆ）該第二の変圧器と該第三の変圧器との間の接続と、
    （ｇ）該第三の変圧器と該第四の変圧器との間の接続と、
    （ｈ）該第四の変圧器と該第一の変圧器との間の接続と、
    （ｉ）該第一の変圧器と共通の中間出力との間の接続と、
    （ｊ）該第二の変圧器と該共通の中間出力との間の接続と、
    （ｋ）該第三の変圧器と該共通の中間出力との間の接続と、
    （ｌ）該第四の変圧器と該共通の中間出力との間の接続と、
    （ｍ）フィルタ素子への該中間出力間の接続と、
    （ｎ）該フィルタ素子に接続された電力出力と
    を含む、請求項４０に記載のプログラム可能なプロセッサ電源。
47. 前記電力入力が反応する実質的に連続に配列された導電駆動素子をさらに含む、請求項３３または４０に記載のプログラム可能なプロセッサ電源。
48. 前記実質的に連続に配列された導電駆動素子は、一定の導電タイミングに実質的に集められる、請求項４７に記載のプログラム可能なプロセッサ電源。
49. 前記電力入力が反応する多相駆動素子をさらに含む、請求項３３または４０に記載のプログラム可能なプロセッサ電源。
50. 前記変圧器回路に反応し、前記プログラム可能なプロセッサが反応する、直列の導電素子をさらに含む、請求項４７に記載のプログラム可能なプロセッサ電源。
51. 前記プログラム可能なプロセッサは、
    コンピュータシステムの少なくとも一部と、
    マイクロプロセッサと、
    コンピュータコンポーネントと、
    少なくとも数百メガヘルツで走行するマイクロプロセッサと、
    少なくとも１、２、５または１０ギガヘルツで走行するマイクロプロセッサと、
    メモリ管理回路と、
    グラフィックディスプレイ回路と、
    入力−出力回路と、
    中央処理素子と、
    遠距離通信回路と、
    レーダー回路と、
    媒体電力回路と
    からなる群から選択されたプログラム可能なプロセッサを含む、請求項３３、３４、３５、３６、３８、３９、４０のいずれかに記載のプログラム可能なプロセッサ電源。
52. 前記プログラム可能なプロセッサは、
    コンピュータシステムの少なくとも一部
    マイクロプロセッサと、
    コンピュータコンポーネントと、
    少なくとも数百のメガヘルツで走行するマイクロプロセッサと、
    少なくとも１、２、５または１０ギガヘルツで走行するマイクロプロセッサと、
    メモリ管理回路と、
    グラフィックディスプレイ回路と、
    入力−出力回路と、
    中央処理素子と、
    遠距離通信回路と、
    レーダー回路と、
    媒体電力回路と、
    からなる群から選択されたプログラム可能なプロセッサを含む、請求項４８に記載のプログラム可能なプロセッサ電源。
53. プログラム可能なプロセッサに電力を供給する方法であって、
    （ａ）少なくとも２つの電力入力を受け取るステップと、
    （ｂ）少なくとも１つの高実効入力インダクタンスを有する前記少なくとも２つの電力入力に影響を及ぼすステップと、
    （ｃ）該少なくとも２つの電力入力を組み合わせて、組み合わされた電力信号を生成するステップと、
    （ｄ）該組み合わされた電力信号に影響を及ぼす低実効出力インダクタンス電力出力を生成するステップと、
    （ｅ）該低実効出力インダクタンス電力出力に影響を及ぼす高電流、低電圧電力出力を確立するステップと、
    （ｆ）該高電流、低電圧電力出力を該プログラム可能なプロセッサに提供するステップと、
    （ｇ）該高電流、低電圧出力によって、該プログラム可能なプロセッサを少なくとも部分的に提供するステップと
    を含む、方法。
54. 前記高電流、低電圧電力出力を前記低実効出力インダクタンス電力出力から確立するステップは、受動素子のみを利用するステップを包含する、請求項５３に記載のプログラム可能なプロセッサに電力を供給する方法。
55. 前記少なくとも１つの高実効入力インダクタンスを有する少なくとも２つの電力入力に影響を及ぼすステップおよび高電流、低電圧電力出力を前記低実効出力インダクタンス電力出力から確立するステップは、同一のネットワークを利用するステップを包含する、請求項５３に記載のプログラム可能なプロセッサに電力を供給する方法。
56. 前記同一のネットワークを利用するステップは、変圧器回路を利用するステップを包含する、請求項５５に記載のプログラム可能なプロセッサに電力を供給する方法。
57. 前記変圧器回路を利用するステップを達成した後直列の導電性素子により前記電力出力に影響を及ぼすステップをさらに包含する、請求項５６に記載のプログラム可能なプロセッサに電力を供給する方法。
58. 前記変圧器回路を利用するステップを達成した後に直列の導電性素子により電力出力に影響を及ぼすステップは、固有の出力インダクタンスにより前記電力に肯定的に影響を及ぼすステップを包含する、請求項５７に記載のプログラム可能なプロセッサに電力を供給する方法。
59. プログラム可能なプロセッサに電力を供給する方法であって、
    （ａ）少なくとも第一の電力入力を受け取るステップと、
    （ｂ）該第一の電力入力からの受動電子素子において第一の方向性の効果を生成するステップと、
    （ｃ）少なくとも第二の電力入力を受け取るステップと、
    （ｄ）該第二の電力入力からの該受動的電子素子において第二の方向性の効果を生成するステップであって、該第二の方向性の効果は、該第一の方向性の効果と反対である、ステップと、
    （ｅ）該少なくとも２つの電力入力を組み合わせて、高電流、低電圧電力出力を生成するステップと、
    （ｆ）該高電流、低電圧電力出力を該プログラム可能なプロセッサに提供するステップと、
    （ｇ）該高電流、低電圧電力出力により該プログラム可能なプロセッサを少なくとも部分的に電力を供給するステップと
    を包含する、方法。
60. 前記少なくとも２つの電力入力を組み合わせて、高電流、低電圧電力出力を生成するステップは、受動的な素子のみを利用するステップを包含する、請求項５９に記載のプログラム可能なプロセッサに電力を供給する方法。
61. 前記受動的な素子のみを利用するステップは、誘電性の素子を利用するステップを包含する、請求項６０に記載のプログラム可能なプロセッサに電力を供給する方法。
62. 前記第一の電力入力からの受動的な電子素子において第一の方向性の効果を生成するステップ、および該第二の電力入力からの該受動的な電子素子において第二の方向性の効果を生成するステップであって、該第二の方向性の効果は該第一の方向性の効果と反対である、ステップは、それぞれ、磁場を確立するステップを包含する、請求項５９に記載のプログラム可能なプロセッサに電力を供給する方法。
63. 前記第二の電力入力からの受動的電子素子において第二の方向性の効果を生成するステップであって、該第二の方向性の効果は、前記第一の方向性の効果と反対である、ステップは、前記第一の電力入力からの受動的電子素子において第一の方向性の効果を生成するステップによって確立された磁場とは反対の方向を有する磁場を確立するステップを包含する、請求項６２に記載のプログラム可能なプロセッサに電力を供給する方法。
64. （ａ）少なくとも１つの高実効入力インダクタンスを有する少なくとも２つの電力入力に影響を及ぼすステップと、
    （ｂ）前記第一および第二の電力入力に反応する低実効出力インダクタンス電力出力を生成するステップと
    をさらに包含する、請求項５９に記載のプログラム可能なプロセッサに電力を供給する方法。
65. 前記誘電性素子を利用するステップは、変圧器回路を利用するステップを包含する、請求項６１に記載のプログラム可能なプロセッサに電力を供給する方法。
66. 前記変圧器回路の後に直列の誘電性素子を利用するステップをさらに包含する、請求項６５に記載のプログラム可能なプロセッサに電力を供給する方法。
67. 前記直列の誘電性素子を利用するステップは、固有のインダクタンスを肯定的に利用するステップと包含する、請求項６６に記載のプログラム可能なプロセッサに電力を供給する方法。
68. プログラム可能なプロセッサに電力を供給する方法であって、
    （ａ）少なくとも２つの電力入力を受け入れるステップと、
    （ｂ）該少なくとも２つの電力入力を組み合わせて、高電流、低電圧電力出力を生成するステップと、
    （ｃ）該高電流、低電圧電力出力を、電流の流れを有するプログラム可能なプロセッサに提供するステップと、
    （ｄ）該高電流、低電圧電力出力により該プログラム可能なプロセッサに少なくとも部分的に電力を供給するステップと、
    （ｅ）該電力出力上で実質的に一定の電圧を維持しながら、該プログラム可能なプロセッサの該電流の流れを急激に変化させるステップと
    を包含する、方法。
69. 前記電力出力上で実質的に一定の電圧を維持しながら前記プログラム可能なプロセッサの電流の流れを急激に変化させるステップは、該プログラム可能なプロセッサの該電流の流れを、約２０アンペアより大きい、約５０アンペアより大きい、約１００アンペアより大きい、約２００アンペアより大きい、からなる群から選択された電流に急激に変化させるステップと、該電流の流れの少なくとも約１００％だけ電流を変化させるステップと、最大電流の流れの少なくとも約１００％だけ電流を変化させるステップとを包含する、請求項６８に記載のプログラム可能なプロセッサに電力を供給する方法。
70. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、約２、１．８、１．５、１．３、１．０または０．４Ｖより小さい電圧を提供する、からなる群から選択された電力出力を提供するステップを包含する、請求項６９に記載のプログラム可能なプロセッサに電力を供給する方法。
71. 前記高電流、低電圧電力出力の前記低電圧を実質的に変化させないで、前記高電流、低電圧電力出力からの電流の流れを急激に変化させるステップは、該低電圧電力出力の約２０％より小さい、該低電圧電力出力の約１０％より小さい、該低電圧電力出力の約５％より小さい、該低電圧電力出力の約２％より小さい、からなる群から選択された電圧変化、よりも大きい電圧変化により該高電流、低電圧電力出力の該低電圧を実質的に変化させないステップを包含する、請求項６８に記載のプログラム可能なプロセッサに電力を供給する方法。
72. 前記高電流、低電圧電力出力の前記低電圧を実質的に変化しないように維持しながら前記高電流、低電圧電力出力からの電流の流れを急激に変化させるステップは、該低電圧電力出力の約２０％より小さい、該低電圧電力出力の約１０％より小さい、該低電圧電力出力の約５％より小さい、および該低電圧電力出力の約２％より小さい、からなる群から選択された電圧変化、より大きい電圧変化により該高電流、低電圧電力出力の該低電圧を実質的に変化させないステップを包含する、請求項７０に記載のプログラム可能なプロセッサに電力を供給する方法。
73. 前記高電流、低電圧電力出力の前記低電圧を実質的に変化させないで前記高電流、低電圧電力出力からの電流の流れを急激に変化させるステップは、約０．１、１、５または１０Ａ／ｎｓより大きい典型的な電流変化からなる群から選択された該電流の流れを急激に変化させるステップを包含する、請求項７１に記載のプログラム可能なプロセッサに電力を供給する方法。
74. 前記高電流、低電圧電力出力の前記低電圧を実質的に変化させないで、前記高電流、低電圧電力出力から電流の流れを急激に変化させるステップは、約０．１、１．５または１０Ａ／ｎｓより大きい典型的な電流変化からなる群から選択された該電流の流れを急激に変化させるステップを包含する、請求項７２に記載のプログラム可能なプロセッサに電力を供給する方法。
75. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    約２、１．８、１．５、１．３、１．０または０．４Ｖより小さい電圧を提供すること
    約２０、５０、１００または２００アンペアより大きい最大電流を提供すること
    約２、１．８、１．５、１．３、１．０または０．４Ｖより小さい電圧および約２０、５０、１００または２００アンペアより大きい最大電流を任意の組み合わせで提供すること
    高速度の電流変化を提供すること
    約０．１、１．５または１０Ａ／ｎｓより大きい典型的な電流変化を提供すること
    該出力コンダクタの電圧降下が送達された該電圧に対して有意である電力出力を提供すること
    からなる群から選択された電力出力を提供するステップを包含する、請求項５３、５９または６８のいずれかに記載のプログラム可能なプロセッサに電力を供給する方法。
76. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    該入力インダクタンスの約１／１０、１／１００、または１／１０００より小さい出力インダクタンスと、
    約５０ｎＨより小さい出力インダクタンスと、
    約２０ｎＨより小さい出力インダクタンスと、
    約１０ｎＨより小さい出力インダクタンスと、
    約２ｎＨより小さい出力インダクタンスと、
    約１００ｎＨより大きい実効入力インダクタンスと、
    約２００ｎＨより大きい実効入力インダクタンスと、
    約５００ｎＨより大きい実効入力インダクタンスと、
    約１０００ｎＨより大きい実効入力インダクタンスと
    からなる群から選択された出力インダクタンスを示す回路を提供するステップをさらに包含する、請求項５３、６４、６８のいずれかに記載のプログラム可能なプロセッサに電力を供給する方法。
77. 前記電力入力の少なくとも１つをバックコンバータ素子から生成するステップをさらに包含する、請求項５３、５９、６８のいずれかに記載のプログラム可能なプロセッサに電力を提供する方法。
78. 前記出力入力の少なくとも１つをバックコンバータ素子から生成するステップは、
    （ａ）第一のアクティブ素子を反復して動作させるステップと、
    （ｂ）第一の入力時間の間該第一のアクティブ素子を通じて該電力入力に電力を給送するステップと、
    （ｃ）続いて、且つ反復して、第二のアクティブ素子動作させるステップと、
    （ｄ）該第一の入力時間とは異なる第二の入力時間の間該第二のアクティブ素子を通じて該電力入力に電力を給送するステップと
    を包含する、請求項７７に記載のプログラム可能なプロセッサに電力を供給する方法。
79. 前記電力入力の少なくとも１つをバックコンバータ素子から生成するステップは、切り換え素子、ダイオード素子、２つの切り換え素子を有するバックコンバータ素子、および切り換え素子およびダイオード素子を有するバックコンバータ素子からなる群から選択されたアクティブ素子を反復して動作させるステップを包含する、請求項７７に記載のプログラム可能なプロセッサに電力を供給する方法。
80. 前記電力入力の少なくとも１つを、切り離されたソース、交互配置された切り換え電圧ソース、バイポーラソース、少なくとも２つのバイポーラソース、交互配置されたバイポーラソース、前記の任意の順列または組み合わせ、実質的に唯一の調整デルタフィルタ素子を有する切り離されたソース、実質的に唯一の調整デルタフィルタ素子を有する交互配置された切り換え電圧ソース、実質的に唯一の調整デルタフィルタ素子を有するバイポーラソース、実質的に唯一の調整デルタフィルタ素子を有する交互配置されたバイポーラソース、実質的に唯一の寄生素子フィルタを有する切り離されたソース、実質的に唯一の寄生素子フィルタを有する交互配置された切り換え電圧ソース、実質的に唯一の寄生素子フィルタを有するバイポーラソース、および実質的に唯一の寄生素子フィルタを有する交互配置されたバイポーラソースからなる群から選択された電力素子から生成するステップをさらに包含する、請求項５３、５９、６８のいずれかに記載のプログラム可能なプロセッサに電力を供給する方法。
81. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    約２、１．８、１．５、１．３、１．０または０．４Ｖより小さい電圧を提供すること
    約２０、５０、１００または２００アンペアより大きい最大電流を提供すること
    約２、１．８、１．５、１．３、１．０、または０．４Ｖより小さい電圧および約２０、５０、１００、または２００アンペアより大きい最大電流を任意の組み合わせで提供すること
    高速度の電流変化を提供すること
    約０．１、１、５、または１０Ａ／ｎｓより大きい典型的な電流変化を提供すること
    該出力コンダクタの電圧降下が送達された該電圧に対して有意である電力出力を提供すること
    からなる群から選択された電力出力を提供するステップを包含する、請求項７７に記載のプログラム可能なプロセッサに電力を供給する方法。
82. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    前記入力インダクタンスの約１／１０、１／１００、または１／１０００より小さい出力インダクタンスと、
    約５０ｎＨより小さい出力インダクタンスと、
    約２０ｎＨより小さい出力インダクタンスと、
    約１０ｎＨより小さい出力インダクタンスと、
    約２ｎＨより小さい出力インダクタンスと、
    約１００ｎＨより大きい実効入力インダクタンスと、
    約２００ｎＨより大きい実効入力インダクタンスと、
    約５００ｎＨより大きい実効入力インダクタンスと、
    約１０００ｎＨより大きい実効入力インダクタンスと
    からなる群から選択された出力インダクタンスを示す回路を提供するステップをさらに包含する、請求項８１に記載のプログラム可能なプロセッサに電力を供給する方法。
83. 前記電力入力の少なくとも１つを、切り離されたソース、交互配置された切り換え電圧ソース、バイポーラソース、交互配置されたバイポーラソース、前記の任意の順列または組み合わせ、実質的に唯一の調整デルタフィルタ素子を有する切り離されたソース、実質的に唯一の調整デルタフィルタ素子を有する交互配置された切り換え電圧ソース、実質的に唯一の調整デルタフィルタ素子を有するバイポーラソース、実質的に唯一の調整デルタフィルタ素子を有する交互配置されたバイポーラソース、実質的に唯一の寄生素子フィルタを有する切り離されたソース、実質的に唯一の寄生素子フィルタを有する交互配置された切り換え電圧ソース、実質的に唯一の寄生素子フィルタを有するバイポーラソース、および実質的に唯一の寄生素子フィルタを有する交互配置されたバイポーラソースからなる群から選択された電力素子から生成するステップをさらに包含する、請求項８２に記載のプログラム可能なプロセッサに電力を供給する方法。
84. 前記少なくとも２つの電力入力を組み合わせるステップは、該少なくとも２つの電力入力を磁気的に結合するステップを包含する、請求項５３、５９、６８のいずれかに記載のプログラム可能なプロセッサに電力を供給する方法。
85. 前記少なくとも２つの電力入力を磁気的に結合するステップは、変圧器回路によって該少なくとも２つの電力入力に影響を及ぼすステップを包含する、請求項８４に記載のプログラム可能なプロセッサに電力を供給する方法。
86. 変圧器回路によって前記少なくとも２つの電力入力に影響を及ぼすステップは、エネルギー変圧器に格納された縮小された磁場によって該少なくとも２つの電力入力に影響を及ぼすステップを包含する、請求項８５に記載のプログラム可能なプロセッサに電力を供給する方法。
87. 変圧器回路によって前記少なくとも２つの電力入力に影響を及ぼすステップは、非空気ギャップ変圧器によって該少なくとも２つの電力入力に影響を及ぼすステップを包含する、請求項８５に記載のプログラム可能なプロセッサに電力を供給する方法。
88. 変圧器回路によって前記少なくとも２つの電力入力に影響を及ぼすステップは、実質的に同時発生の変圧器によって該少なくとも２つの電力入力に影響を及ぼすステップを包含する、請求項８５に記載のプログラム可能なプロセッサに電力を供給する方法。
89. 変圧器回路によって前記少なくとも２つの電力入力に影響を及ぼすステップは、実質的に非飽和の変圧器によって少なくとも２つの電力入力に影響を及ぼすステップを包含する、請求項８５に記載のプログラム可能なプロセッサに電力を供給する方法。
90. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    約２、１．８、１．５、１．３、１．０、または０．４Ｖより小さい電圧を提供することと、
    約２０、５０、１００または２００アンペアより大きい最大電流を提供することと、
    約２、１．８、１．５、１．３、１．０または０．４Ｖより小さい電圧および約２０、５０、１００または２００アンペアより大きい最大電流を任意の組み合わせで提供することと、
    高速度の電流変化を提供することと、
    約０．１、１、５または１０Ａ／ｎｓより大きい典型的な電流変化を提供することと、
    該出力コンダクタの電圧降下が送達された電圧に対して有意である電力出力を提供することと
    からなる群から選択された電力出力を提供するステップを包含する、請求項８７に記載のプログラム可能なプロセッサに電力を供給する方法。
91. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    前記入力インダクタンスの約１／１０、１／１００または１／１０００より小さい出力インダクタンスと、
    約５０ｎＨより小さい出力インダクタンスと、
    約２０ｎＨより小さい出力インダクタンスと、
    約１０ｎＨより小さい出力インダクタンスと、
    約２ｎＨより小さい出力インダクタンスと、
    約１００ｎＨより大きい実効入力インダクタンスと、
    約２００ｎＨより大きい実効入力インダクタンスと、
    約５００ｎＨより大きい実効入力インダクタンスと、
    約１０００ｎＨより大きい実効入力インダクタンスと
    からなる群から選択された出力インダクタンスを示す回路を提供するステップをさらに包含する、請求項９０に記載のプログラム可能なプロセッサに電力を供給する方法。
92. 前記電力入力の少なくとも１つをバックコンバータ素子から生成するステップをさらに包含する、請求項９１に記載のプログラム可能なプロセッサに電力を供給する方法。
93. 前記少なくとも２つの電力入力を組み合わせるステップは、逆極性素子を利用するステップを包含する、請求項５３、５９、６８のいずれかに記載のプログラム可能なプロセッサに電力を供給する方法。
94. 前記逆極性素子を利用するステップは、逆極性変圧器を利用するステップを包含する、請求項９３に記載のプログラム可能なプロセッサに電力を供給する方法。
95. 前記逆極性変圧器を利用するステップは、
    （ａ）正側を有する第一のコイルを確立するステップと、
    （ｂ）負側を有する第二のコイルを確立するステップと、
    （ｃ）該第一のコイルの正側を該第二のコイルの負側に接続するステップと、
    （ｄ）該第一および第二のコイルを磁気的に結合するステップと
    を包含する、請求項９４に記載のプログラム可能なプロセッサに電力を供給する方法。
96. 逆極性の変圧器を利用するステップをさらに包含する、請求項８７に記載のプログラム可能なプロセッサに電力を供給する方法。
97. 逆極性の変圧器を利用するステップをさらに包含する、請求項８８に記載のプログラム可能なプロセッサに電力を供給する方法。
98. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    約２、１．８、１．５、１．３、１．０、または０．４Ｖより小さい電圧を提供することと、
    約２０、５０、１００、または２００アンペアより大きい最大電流を提供することと、
    ２、１．８、１．５、１．３、１．０、または０．４Ｖより小さい電圧および２０、５０、１００、または２００アンペアより大きい最大電流を任意の組み合わせで提供することと、
    高速度の電流変化を提供することと、
    約０．１、１、５または１０Ａ／ｎｓより大きい典型的な電流変化を提供することと、
    該出力コンダクタの電圧降下が送達された電圧に対して有意である電力出力を提供することと
    からなる群から選択される電力出力を提供するステップを包含する、請求項９４に記載のプログラム可能なプロセッサに電力を供給する方法。
99. 前記電力出力を前記プログラム可能なプロセッサに提供するステップは、
    前記入力インダクタンスの約１／１０、１／１００、または１／１０００より小さい出力インダクタンスと、
    約５０ｎＨより小さい出力インダクタンスと、
    約２０ｎＨより小さい出力インダクタンスと、
    約１０ｎＨより小さい出力インダクタンスと、
    約２ｎＨより小さい出力インダクタンスと、
    約１００ｎＨより大きい実効入力インダクタンスと、
    約２００ｎＨより大きい実効入力インダクタンスと、
    約５００ｎＨより大きい実効入力インダクタンスと、
    約１０００ｎＨより大きい実効入力インダクタンスと
    からなる群から選択された出力インダクタンスを示す回路を提供するステップをさらに包含する、請求項９８に記載のプログラム可能なプロセッサに電力を供給する方法。
100. 前記電力入力の少なくとも１つをバックコンバータ素子から生成するステップをさらに包含する、請求項９９に記載のプログラム可能なプロセッサに電力を供給する方法。
101. 前記電力入力を受け入れるステップは、少なくとも３つの電力入力を受け入れるステップを包含し、前記少なくとも２つの電力入力を組み合わせるステップは、前記少なくとも３つの電力入力の階段状の結合を利用するステップを包含する、請求項５３、５９または６８のいずれかに記載のプログラム可能なプロセッサに電力を供給する方法。
102. 前記少なくとも３つの電力入力の階段状の結合を利用するステップは、
     （ａ）複数の第１次入力および第１次出力を有する第１次の接続ネットワークを確立するステップと、
     （ｂ）複数の第２次入力を有し、該第１次入力を出力する第２次の接続ネットワークを確立するステップと
     を包含する、請求項１０１に記載のプログラム可能なプロセッサに電力を供給する方法。
103. 前記少なくとも３つの電力入力の階段状の結合を利用するステップが、複数の３次入力を有し、該２次入力を出力する３次接続ネットワークを確立するステップをさらに含む、請求項１０２に記載のプログラム可能なプロセッサに電力供給する方法。
104. 前記少なくとも３つの電力入力の階段状の結合を利用するステップが、複数の４次入力を有し、該３次入力を出力する４次接続ネットワークを確立するステップをさらに含む、請求項１０３に記載のプログラム可能なプロセッサに電力供給する方法。
105. 前記少なくとも３つの電力入力の階段状の結合を利用するステップが、磁気的に結合され直列に接続されたインダクタ素子、磁気的に結合されたインダクタ素子、変圧器、部分的に電力入力および部分的に該変圧器の別の入力に接続された変圧器、磁気的に結合され直列に接続された複数の電力入力とリンクするインダクタ素子、不等価な変圧器、等価な変圧器、複数の電力入力とリンクする変圧器からなる群から選択されたコンポーネントを利用するステップを含む、請求項１０１に記載のプログラム可能なプロセッサに電力供給する方法。
106. 前記少なくとも３つの電力入力の階段状の結合を利用するステップは、
     ａ．第１の中間の直列接続に接続された第１および第２のインダクタ素子によって第２の電力入力に第１の電力入力を接続させるステップと、
     ｂ．該第１および該第２のインダクタ素子を磁気的に結合させるステップと、
     ｃ．該第１の中間直列接続から第１の中間出力を確立するステップと、
     ｄ．第２の中間の直列接続に接続された第３および第４のインダクタ素子によって第４の電力入力に第３の電力入力を接続させるステップと、
     ｅ．該第３および該第４のインダクタ素子を磁気的に結合させるステップと、
     ｆ．該第２の中間直列接続から第２の中間出力を確立するステップと、
     ｇ．第３の中間の直列接続に接続された第５および第６のインダクタ素子によって該第２の中間出力に該第１の中間出力を接続させるステップと、
     ｈ．該第５および該第６のインダクタ素子を磁気的に結合させるステップと、
     ｉ．該第３の中間直列接続から該電力出力を確立するステップと
     を含む、請求項１０１に記載のプログラム可能なプロセッサに電力供給する方法。
107. 前記少なくとも３つの電力入力の階段状の結合を利用するステップは、
     ａ．第１の変圧器に第１の電力入力を接続させるステップと、
     ｂ．第２の変圧器に第２の電力入力を接続させるステップと、
     ｃ．第３の変圧器に第３の電力入力を接続させるステップと、
     ｄ．第４の変圧器に第４の電力入力を接続させるステップと、
     ｅ．該第２の変圧器に該第１の変圧器を接続させるステップと、
     ｆ．該第３の変圧器に該第２の変圧器を接続させるステップと、
     ｇ．該第４の変圧器に該第３の変圧器を接続させるステップと、
     ｈ．該第１の変圧器に該第４の変圧器を接続させるステップと、
     ｉ．共通の中間出力に該第１の変圧器を接続させるステップと、
     ｊ．該共通の中間出力に該第２の変圧器を接続させるステップと、
     ｋ．該共通の中間出力に該第３の変圧器を接続させるステップと、
     ｌ．該共通の中間出力に該第４の変圧器を接続させるステップと、
     ｍ．フィルタ素子に該中間出力を接続させるステップと、
     ｎ．該フィルタ素子から該電力出力を供給するステップと
     を含む、請求項１０１に記載のプログラム可能なプロセッサに電力供給する方法。
108. 前記第１の変圧器を前記第２の変圧器に接続させるステップと、
     該第２の変圧器に該第１の変圧器を接続させるステップと、
     前記第３の変圧器に該第２の変圧器を接続させるステップと、
     前記第４の変圧器に該第３の変圧器を接続させるステップと、
     前記第１の変圧器に該第４の変圧器を接続させるステップと、
     を含む各ステップは、各変圧器に対して入力側を有し、
     該第２の変圧器に該第１の変圧器を接続させるステップと、
     該第３の変圧器に該第２の変圧器を接続させるステップと、
     該第４の変圧器に該第３の変圧器を接続させるステップと、
     該第１の変圧器に該第４の変圧器を接続させるステップと、
     を含み、各ステップは、各隣接する変圧器に接続するように該入力側を利用するステップを含み、
     該第２の変圧器に該第１の変圧器を接続させるステップと、
     該第３の変圧器に該第２の変圧器を接続させるステップと、
     該第４の変圧器に該第３の変圧器を接続させるステップと、
     該第１の変圧器に該第４の変圧器を接続させるステップと、
     を含む各ステップは逆極性の変圧器接続を利用するステップを含む、請求項１０７に記載のプログラム可能なプロセッサに電力供給する方法。
109. 前記電力入力を受け取るステップは、少なくとも３つの電力入力を受け取るステップを含み、該少なくとも２つの電力入力を組み合わせるステップは、該少なくとも３つの電力入力の階段状の結合を利用するステップを含む、請求項７５に記載のプログラム可能なプロセッサに電力供給する方法。
110. 前記電力入力を受け取るステップは、少なくとも３つの電力入力を受け取るステップを含み、該少なくとも２つの電力入力を組み合わせるステップは、該少なくとも３つの電力入力の階段状の結合を利用するステップを含む、請求項７７に記載のプログラム可能なプロセッサに電力供給する方法。
111. 前記電力入力を受け取るステップは、少なくとも３つの電力入力を受け取るステップを含み、該少なくとも２つの電力入力を組み合わせるステップは、該少なくとも３つの電力入力の階段状の結合を利用するステップを含む、請求項８０に記載のプログラム可能なプロセッサに電力供給する方法。
112. 前記電力入力を受け取るステップは、少なくとも３つの電力入力を受け取るステップを含み、該少なくとも２つの電力入力を組み合わせるステップは、該少なくとも３つの電力入力の階段状の結合を利用するステップを含む、請求項８１に記載のプログラム可能なプロセッサに電力供給する方法。
113. 前記電力入力を受け取るステップは、少なくとも３つの電力入力を受け取るステップを含み、該少なくとも２つの電力入力を組み合わせるステップは、該少なくとも３つの電力入力の階段状の結合を利用するステップを含む、請求項８７に記載のプログラム可能なプロセッサに電力供給する方法。
114. 実質的に連続的な順次化された導電駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項５３、５９、または６８に記載のプログラム可能なプロセッサに電力供給する方法。
115. 実質的に連続的な順次化された導電駆動によって、前記少なくとも２つの電力入力を駆動するステップは、一定の導電タイミングで、実質的に集中された該少なくとも２つの電力入力を駆動するステップを含む、請求項１１４に記載のプログラム可能なプロセッサに電力供給する方法。
116. 多相駆動素子によって前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項５３、５９、または６８に記載のプログラム可能なプロセッサに電力供給する方法。
117. 実質的に連続的な順次化された導電駆動素子によって、前記少なくとも２つの電力入力駆動するステップをさらに含む、請求項７５に記載のプログラム可能なプロセッサに電力供給する方法。
118. 実質的に連続的な順次化された導電駆動によって、前記少なくとも２つの電力入力を駆動するステップは、一定の導電タイミングで、実質的に集中された該少なくとも２つの電力入力を駆動するステップを含む、請求項１１７に記載のプログラム可能なプロセッサに電力供給する方法。
119. 多相駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項７５に記載のプログラム可能なプロセッサに電力供給する方法。
120. 実質的に連続的な順次化された導電駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項７６に記載のプログラム可能なプロセッサに電力供給する方法。
121. 実質的に連続的な順次化された導電駆動によって、前記少なくとも２つの電力入力を駆動するステップは、一定の導電タイミングで、実質的に集中された該少なくとも２つの電力入力を駆動するステップを含む、請求項１２０に記載のプログラム可能なプロセッサに電力供給する方法。
122. 多相駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項７６に記載のプログラム可能なプロセッサに電力供給する方法。
123. 実質的に連続的な順次化された導電駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項７７に記載のプログラム可能なプロセッサに電力供給する方法。
124. 実質的に連続的な順次化された導電駆動によって、前記少なくとも２つの電力入力を駆動するステップは、一定の導電タイミングで、実質的に集中された該少なくとも２つの電力入力を駆動するステップを含む、請求項１２３に記載のプログラム可能なプロセッサに電力供給する方法。
125. 多層駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項７７に記載のプログラム可能なプロセッサに電力供給する方法。
126. 実質的に連続的な順次化された導電駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項８１に記載のプログラム可能なプロセッサに電力供給する方法。
127. 実質的に連続的な順次化された導電駆動によって、前記少なくとも２つの電力入力を駆動するステップは、一定の導電タイミングで、実質的に集中された該少なくとも２つの電力入力を駆動するステップを含む、請求項１２６に記載のプログラム可能なプロセッサに電力供給する方法。
128. 多相駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項８１に記載のプログラム可能なプロセッサに電力供給する方法。
129. 実質的に連続的な順次化された導電駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項８７に記載のプログラム可能なプロセッサに電力供給する方法。
130. 実質的に連続的な順次化された導電駆動によって、前記少なくとも２つの電力入力を駆動するステップは、一定の導電タイミングで、実質的に集中された該少なくとも２つの電力入力を駆動するステップを含む、請求項１２９に記載のプログラム可能なプロセッサに電力供給する方法。
131. 多相駆動素子によって、前記電力入力の少なくとも２つを駆動するステップをさらに含む、請求項８７に記載のプログラム可能なプロセッサに電力供給する方法。
132. 実質的に連続的な順次化された導電駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項９３に記載のプログラム可能なプロセッサに電力供給する方法。
133. 実質的に連続的な順次化された導電駆動によって、前記少なくとも２つの電力入力を駆動するステップは、一定の導電タイミングで、実質的に集中された該少なくとも２つの電力入力を駆動するステップを含む、請求項１３２に記載のプログラム可能なプロセッサに電力供給する方法。
134. 多相駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項９３に記載のプログラム可能なプロセッサに電力供給する方法。
135. 実質的に連続的な順次化された導電駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項１０１に記載のプログラム可能なプロセッサに電力供給する方法。
136. 実質的に連続的な順次化された導電駆動によって、前記少なくとも２つの電力入力を駆動するステップは、一定の導電タイミングで、実質的に集中された該少なくとも２つの電力入力を駆動するステップを含む、請求項１３５に記載のプログラム可能なプロセッサに電力供給する方法。
137. 多相駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項１３１に記載のプログラム可能なプロセッサに電力供給する方法。
138. 実質的に連続的な順次化された導電駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項８０に記載のプログラム可能なプロセッサに電力供給する方法。
139. 実質的に連続的な順次化された導電駆動によって、前記少なくとも２つの電力入力を駆動するステップは、一定の導電タイミングで、実質的に集中された該少なくとも２つの電力入力を駆動するステップを含む、請求項１３８に記載のプログラム可能なプロセッサに電力供給する方法。
140. 多相駆動素子によって、前記少なくとも２つの電力入力を駆動するステップをさらに含む、請求項８０に記載のプログラム可能なプロセッサに電力供給する方法。
141. 変圧器回路によって前記少なくとも２つの電力入力に影響を与えるステップを達成した後、直列誘導素子によって前記電力出力に影響を与えるステップをさらに含む、請求項８５に記載のプログラム可能なプロセッサに電力供給する方法。
142. 前記少なくとも２つの電力入力を組み合わせるステップを達成した後、直列の誘導素子によって前記電力出力に影響を与えるステップをさらに含む、請求項５３、５９、または６８に記載のプログラム可能なプロセッサに電力供給する方法。
143. 直列誘導素子によって前記電力出力に影響を与えるステップが非結合誘導素子によって該電力出力に影響を与えるステップを含む、請求項１４２に記載のプログラム可能なプロセッサに電力供給する方法。
144. 非結合誘導素子によって前記電力出力に影響を与えるステップが固有の出力インダクタンスによって該電力出力に肯定的に影響を与えるステップを含む、請求項１４３に記載のプログラム可能なプロセッサに電力供給する方法。
145. 変圧器回路によって前記少なくとも２つの電力入力に影響を与えるステップを達成した後で、固有の出力インダクタンスによって前記電力出力に肯定的に影響を与えるステップをさらに含む、請求項８０に記載のプログラム可能なプロセッサに電力供給する方法。
146. 前記電力出力は、前記少なくとも２つの電力入力の代数平均である電力出力を含む、請求項５３、５９、または６８に記載のプログラム可能なプロセッサに電力供給する方法。
147. 前記電力出力は、前記少なくとも２つの電力入力の代数平均値である電力出力を含む、請求項５３、５９、または６８に記載のプログラム可能なプロセッサに電力供給する方法。
148. 前記プログラム可能なプロセッサに前記電力出力を供給するステップは、
     少なくとも一部のコンピュータシステムと、
     マイクロプロセッサと、
     コンピュータコンポーネントと、
     少なくとも１００メガヘルツで駆動するマイクロプロセッサと、
     少なくとも１、２、５、または１０ギガヘルツで駆動するマイクロプロセッサと、
     メモリ管理回路と、
     グラフィックディスプレイ回路と、
     入力出力回路と、
     中央処理素子と、
     通信回路と、
     レーダー回路と、
     車両用の電力回路と、
     からなる群から選択された素子に該電力出力を供給するステップを含む、請求項５３、５９、または６８に記載のプログラム可能なプロセッサに電力供給する方法。
149. プログラム可能なプロセッサの電源であって、
     ａ．少なくとも２つの電力入力と、
     ｂ．該少なくとも２つの電力入力が応答性である少なくとも１つの高効率入力インダクタンスと、
     ｃ．該少なくとも２つの電力入力に応答するコンバイナーネットワークと、
     ｄ．該コンバイナーネットワークに応答する低効率出力インダクタンス電力出力と、
     ｅ．該低効率出力インダクタンス電力出力に応答する高電流で低電圧の電力出力と、
     ｆ．該高電流、低電圧の電力出力に応答するプログラム可能なプロセッサ電力接続と、
     を含む、プログラム可能なプロセッサ電源。
150. 前記高効率入力インダクタンスおよび前記低効率出力インダクタンス電力出力の少なくとも１つは、それぞれ受動素子のみによって実質的に影響される、請求項１４９に記載のプログラム可能なプロセッサ電源。
151. 前記高効率入力インダクタンスおよび前記低効率出力インダクタンス電力出力の少なくとも１つは、それぞれ同一のネットワークを含む、請求項１４９に記載のプログラム可能なプロセッサ電源。
152. 前記同一のネットワークは変圧器回路を含む、請求項１５１に記載のプログラム可能なプロセッサ電源。
153. 前記変圧器回路に応答する直列誘導素子をさらに含み、前記プログラム可能なプロセッサ電力接続が応答可能である、請求項１５２に記載のプログラム可能なプロセッサ電源。
154. 前記変圧器回路に応答する前記直列誘導素子が肯定的に利用された固有の出力インダクタンスを含む、請求項１５３に記載のプログラム可能なプロセッサ電源。
155. プログラム可能なプロセッサ電源であって
     ａ．少なくとも第１の電力入力と、
     ｂ．該第１の電力入力に応答性する第１の受動方向効果素子と、
     ｃ．少なくとも第２の電力入力と、
     ｄ．該第２の電力入力に応答する第２の受動方向効果素子であって、該第２の受動方向効果は、該第１の方向効果を妨害する、第２の受動方向効果素子と、
     ｅ．該第１および該第２の電力入力に応答するコンバイナーネットワークと、
     ｆ．高電流で低電圧電力出力と、
     ｇ．該高電流で低電圧電力出力に応答するプログラム可能なプロセッサ電力接続と
     を含む、プログラム可能なプロセッサ電源。
156. 前記第１の受動方向効果素子および前記第２の受動方向効果素子は、それぞれ受動素子のみによって実質的に影響される、請求項１５５に記載のプログラム可能なプロセッサ電源。
157. 前記第１の受動方向効果素子および前記第２の受動方向効果素子は、誘導素子を含む、請求項１５６に記載のプログラム可能なプロセッサ電源。
158. 前記第１の受動方向効果素子および前記第２の受動方向効果素子は、磁場素子を含む、請求項１５５に記載のプログラム可能なプロセッサ電源。
159. ａ．前記第１および前記第２の電力入力が応答性である少なくとも１つの高効率入力インダクタンスと、
     ｂ．該第１および該第２の電力入力に応答する少なくとも１つの低効率出力インダクタンス電力出力と
     をさらに含む、請求項１５５に記載のプログラム可能なプロセッサ電源。
160. 前記誘導回路素子は変圧器回路を含む、請求項１５７に記載のプログラム可能なプロセッサ電源。
161. 前記変圧器回路に応答する直列誘導素子をさらに含み、前記プログラム可能なプロセッサ電力接続が応答性である、請求項１６０に記載のプログラム可能なプロセッサ電源。
162. 前記変圧器回路に応答する前記直列誘導素子は、肯定的に利用された固有の出力インダクタンスを含む、請求項１６１に記載のプログラム可能なプロセッサ電源。
163. プログラム可能なプロセッサの電源であって、
     ａ．少なくとも２つの電力入力と、
     ｂ．該少なくとも２つの電力入力に応答するコンバイナーネットワークと、
     ｃ．該コンバイナーネットワークに応答する、高電流、低電圧、急激に変更可能な一定の電圧電力出力と、
     ｄ．該高電流、低電圧、急激に変更可能な実質的に一定の電圧電力出力に応答するプログラム可能なプロセッサと
     を含む、プログラム可能なプロセッサ電源。
164. 前記高電流、低電圧、急激に変化可能な実質的に一定の電圧電力出力は、少なくとも約２０アンペアの最大電流を有する電力出力、少なくとも約５０アンペアの最大電流を有する電力出力、少なくとも約１００アンペアの最大電流を有する電力出力、少なくとも約２００アンペアの最大電流を有する電力出力、少なくとも約１００％の電流ドローの電流変化を有する電力出力、および少なくとも約１００％の最大電流ドローの電流変化を有する電力出力からなる群から選択された電力出力を含む、請求項１６３に記載のプログラム可能なプロセッサ電源。
165. 前記高電流、低電圧、急激に変化可能な実質的に一定の電圧電力出力は、約２ボルト未満を出力する電力出力、約１．８ボルト未満を出力する電力出力、約１．５ボルト未満を出力する電力出力、約１．３ボルト未満を出力する電力出力、約１．０ボルト未満を出力する電力出力、および約０．４ボルト未満を出力する電力出力からなる群から選択された電力出力を含む、請求項１６４に記載のプログラム可能なプロセッサ電源。
166. 前記高電流、低電圧、急激に変化可能な実質的に一定の電圧電力出力は、該低電圧出力の約２０％未満の電圧変化を防ぐ電力出力、該低電圧出力の約１０％未満の電圧変化を防ぐ電力出力、該低電圧出力の約５％未満の電圧変化を防ぐ電力出力、および該低電圧出力の約２％未満の電圧変化を防ぐ電力出力からなる群から選択された電力出力を含む、請求項１６３に記載のプログラム可能なプロセッサ電源。
167. 前記高電流、低電圧、急激に変化可能な実質的に一定の電圧電力出力は、該低電圧出力の約２０％未満の電圧変化を防ぐ電力出力、該低電圧出力の約１０％未満の電圧変化を防ぐ電力出力、該低電圧出力の約５％未満の電圧変化を防ぐ電力出力、および該低電圧出力の約２％未満の電圧変化を防ぐ電力出力からなる群から選択された電力出力を含む、請求項１６５に記載のプログラム可能なプロセッサ電源。
168. 前記高電流、低電圧、急激に変化可能な実質的に一定の電圧電力出力は、約０．１、１、５、または１０Ａ／ｎｓよりも大きい電流変化を供給するように適応された電力出力からなる群から選択された電力出力を含む、請求項１６６に記載のプログラム可能なプロセッサ電源。
169. 前記高電流、低電圧、急激に変化可能な実質的に一定の電圧電力出力は、約０．１、１、５、または１０Ａ／ｎｓよりも大きい電流変化を供給するように適応された電力出力からなる群から選択された電力出力を含む、請求項１６７に記載のプログラム可能なプロセッサ電源。
170. 前記高電流、低電圧電力出力は、
     約２、１．８、１．５、１．３、１．０または０．４Ｖ未満の低電圧出力と、
     約２０、５０、１００、または２００アンペアよりも大きい最大電流を有する出力と、
     約２、１．８、１．５、１．３、１．０または０．４Ｖ未満の電圧および約２０、５０、１００または２００アンペアよりも大きい最大電流を任意の組み合わせで有する出力と、
     高速の電流変化出力と、
     約０．１、１、５、または１０Ａ／ｎｓの出力よりも大きい典型的な電流変化と、
     前記出力コンダクタの電圧降下が送達された電圧に対して有効である電力出力と、からなる群から選択された高電流、低電圧電力出力を含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
171. 前記高電流、低電圧電力出力は、
     前記入力インダクタンスの約１／１０、１／１００、または１／１０００未満の出力インダクタンスと、
     約５０ｎＨ未満のインダクタンスを有する出力と、
     約２０ｎＨ未満のインダクタンスを有する出力と、
     約１０ｎＨ未満のインダクタンスを有する出力と、
     約２ｎＨ未満のインダクタンスを有する出力と、
     からなる群から選択された高電流、低電圧電力出力を含み、
     該入力は、
     約１００ｎＨよりも大きい有効入力インダクタンスと、
     約２００ｎＨよりも大きい有効入力インダクタンスと、
     約５００ｎＨよりも大きい有効入力インダクタンスと、
     約１０００ｎＨよりも大きい有効入力インダクタンスと、
     からなる群から選択された素子によって影響される、請求項１４９、１５９、または１６３に記載のプログラム可能なプロセッサ電源。
172. 前記電力入力はバックコンバータ素子を含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
173. 前記バックコンバータ素子は、
     ａ．第１の能動素子と、
     ｂ．第２の能動素子と、
     ｃ．前記第１のアクティブ素子および前記第２のアクティブ素子が逐次的に応答性である逐次的および反復的なアクティブ素子制御素子と
     を含む、請求項１７２に記載のプログラム可能なプロセッサ電源。
174. 前記バックコンバータ素子は、スイッチ素子、ダイオードエレメント、２つのスイッチ素子を有するバックコンバータ素子、およびスイッチング素子およびダイオード素子を有するバックコンバータ素子からなる群から選択された素子を含む、請求項１７２に記載のプログラム可能なプロセッサ電源。
175. 前記電力入力は、絶縁ソース、インターリーブされたスイッチング電圧ソース、バイポーラソース、インターリーブされたバイポーラソース、これらの任意の順序または組み合わせ、実質的に制御デルタフィルタ素子のみを有する絶縁されたソース、実質的に制御デルタフィルタ素子のみを有するインターリーブされたスイッチングされた電圧ソース、実質的に制御デルタフィルタ素子のみを有するバイポーラソース、実質的に制御デルタフィルタ素子のみを有するインターリーブされたバイポーラソース、実質的に寄生素子のフィルタのみを有する絶縁されたソース、実質的に寄生素子のフィルタのみを有するインターリーブされたスイッチング電圧ソース、実質的に寄生素子のフィルタのみを有するバイポーラソース、および実質的に寄生素子のフィルタのみを有するインターリーブされたバイポーラソース、からなる群から選択された素子を含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
176. 前記高電流、低電圧電力出力は、
     約２、１．８、１．５、１．３、１．０または０．４Ｖ未満の低電圧出力と、
     約２０、５０、１００、または２００アンペアよりも大きい最大電流を有する出力と、
     約２、１．８、１．５、１．３、１．０または０．４Ｖ未満の電圧および約２０、５０、１００または２００アンペアよりも大きい最大電流を任意の組み合わせで有する出力と、
     高速の電流変化出力と、
     約０．１、１、５、または１０Ａ／ｎｓの出力よりも大きい典型的な電流変化と、
     前記出力コンダクタの電圧降下が送達された電圧に対して有効である電力出力とからなる群から選択された高電流、低電圧電力出力を含む、請求項１７２に記載のプログラム可能なプロセッサ電源。
177. 前記高電流、低電圧電力出力は、
     前記入力インダクタンスの約１／１０、１／１００、または１／１０００未満の出力インダクタンスと、
     約５０ｎＨ未満のインダクタンスを有する出力と、
     約２０ｎＨ未満のインダクタンスを有する出力と、
     約１０ｎＨ未満のインダクタンスを有する出力と、
     約２ｎＨ未満のインダクタンスを有する出力と、
     からなる群から選択された高電流、低電圧電力出力を含み、
     該入力は、
     約１００ｎＨよりも大きい有効入力インダクタンスと、
     約２００ｎＨよりも大きい有効入力インダクタンスと、
     約５００ｎＨよりも大きい有効入力インダクタンスと、
     約１０００ｎＨよりも大きい有効入力インダクタンスと、
     からなる群から選択された素子によって影響される、請求項１７６に記載のプログラム可能なプロセッサ電源。
178. 前記電力入力は、絶縁ソース、インターリーブされたスイッチング電圧ソース、バイポーラソース、インターリーブされたバイポーラソース、これらの任意の順序または組み合わせ、実質的に制御デルタフィルタ素子のみを有する絶縁されたソース、実質的に制御デルタフィルタ素子のみを有するバイポーラソース、実質的に制御デルタフィルタ素子のみを有するインターリーブされたバイポーラソース、実質的に寄生素子のフィルタのみを有する絶縁されたソース、実質的に寄生素子のフィルタのみを有するインターリーブされたスイッチング電圧ソース、実質的に寄生素子のフィルタのみを有するバイポーラソース、および実質的に寄生素子のフィルタのみを有するインターリーブされたバイポーラソースからなる群から選択された素子を含む、請求項１７７に記載のプログラム可能なプロセッサ電源。
179. 前記コンバイナーネットワークは磁気結合を含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
180. 前記コンバイナーネットワークは変圧器回路を含む、請求項１７９に記載のプログラム可能なプロセッサ電源。
181. 前記変圧器回路は低減された磁場に蓄積されたエネルギーの変圧器を含む、請求項１８０に記載のプログラム可能なプロセッサ電源。
182. 前記変圧器回路は非エアギャップ変圧器を含む、請求項１８０に記載のプログラム可能なプロセッサ電源。
183. 前記変圧器回路は実質的に一致変圧器を含む、請求項１８０に記載のプログラム可能なプロセッサ電源。
184. 前記変圧器回路は実質的に不飽和変圧器を含む、請求項１８０に記載のプログラム可能なプロセッサ電源。
185. 前記高電流、低電圧電力出力は、
     約２、１．８、１．５、１．３、１．０または０．４Ｖ未満の低電圧出力と、
     約２０、５０、１００、または２００アンペアよりも大きい最大電流を有する出力と、
     約２、１．８、１．５、１．３、１．０または０．４Ｖ未満の電圧および約２０、５０、１００または２００アンペアよりも大きい最大電流を任意の組み合わせで有する出力と、
     高速の電流変化出力と、
     約０．１、１、５、または１０Ａ／ｎｓの出力よりも大きい典型的な電流変化と、
     前記出力コンダクタの電圧降下が送達された電圧に対して有効である電力出力と
     からなる群から選択された高電流、低電圧電力出力を含む、請求項１８２に記載のプログラム可能なプロセッサ電源。
186. 前記高電流、低電圧電力出力は、
     前記入力インダクタンスの約１／１０、１／１００、または１／１０００未満の出力インダクタンスと、
     約５０ｎＨ未満のインダクタンスを有する出力と、
     約２０ｎＨ未満のインダクタンスを有する出力と、
     約１０ｎＨ未満のインダクタンスを有する出力と、
     約２ｎＨ未満のインダクタンスを有する出力と、
     からなる群から選択された高電流、低電圧電力出力を含み、
     該入力は、
     約１００ｎＨよりも大きい有効入力インダクタンスと、
     約２００ｎＨよりも大きい有効入力インダクタンスと、
     約５００ｎＨよりも大きい有効入力インダクタンスと、
     約１０００ｎＨよりも大きい有効入力インダクタンスと
     からなる群から選択された素子によって影響される、請求項１８５に記載のプログラム可能なプロセッサ電源。
187. 前記電力入力はバックコンバータ素子を含む、請求項１８６に記載のプログラム可能なプロセッサ電源。
188. 前記コンバイナーネットワークは逆極性素子を含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
189. 前記逆極性素子は逆極性変圧器を含む、請求項１８８に記載のプログラム可能なプロセッサ電源。
190. 前記逆極性変圧器は、
     ａ．正の側を有する第１のコイルと、
     ｂ．負の側を有する第２のコイルと、
     ｃ．該第１のコイルの正の側と該第２のコイルの負の側との間の接続と、
     ｄ．該第１のコイルと該第２のコイルとの間の磁性結合と
     を含む、請求項１８９に記載のプログラム可能なプロセッサ電源。
191. 前記コンバイナーネットワークは、逆極性変圧器を含む、請求項１８２に記載のプログラム可能なプロセッサ電源。
192. 前記コンバイナーネットワークは、逆極性変圧器を含む、請求項１８３に記載のプログラム可能なプロセッサ電源。
193. 前記高電流、低電圧電力出力は、
     約２、１．８、１．５、１．３、１．０または０．４Ｖ未満の低電圧出力と、
     約２０、５０、１００、または２００アンペアよりも大きい最大電流を有する出力と、
     約２、１．８、１．５、１．３、１．０または０．４Ｖ未満の電圧および約２０、５０、１００または２００アンペアよりも大きい最大電流の任意の組み合わせで有する出力と、
     高速の電流変化出力と、
     約０．１、１、５、または１０Ａ／ｎｓの出力よりも大きい典型的な電流変化と、
     前記出力コンダクタの電圧降下が送達された電圧に対して有効である電力出力と、からなる群から選択された高電流、低電圧電力出力を含む、請求項１８９に記載のプログラム可能なプロセッサ電源。
194. 前記高電流、低電圧電力出力は、
     前記入力インダクタンスの約１／１０、１／１００、または１／１０００未満の出力インダクタンスと、
     約５０ｎＨ未満のインダクタンスを有する出力と、
     約２０ｎＨ未満のインダクタンスを有する出力と、
     約１０ｎＨ未満のインダクタンスを有する出力と、
     約２ｎＨ未満のインダクタンスを有する出力と、
     からなる群から選択された高電流、低電圧電力出力を含み、
     該入力は、
     約１００ｎＨよりも大きい有効入力インダクタンスと、
     約２００ｎＨよりも大きい有効入力インダクタンスと、
     約５００ｎＨよりも大きい有効入力インダクタンスと、
     約１０００ｎＨよりも大きい有効入力インダクタンスと、
     からなる群から選択された素子によって影響される、請求項１９３に記載のプログラム可能なプロセッサ電源。
195. 前記電力入力はバックコンバータ素子を含む、請求項１９４に記載のプログラム可能なプロセッサ電源。
196. 前記電力入力は、少なくとも３つの電力入力を含み、該少なくとも３つの電力入力の階段状の結合をさらに含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
197. 前記階段状の結合は、
     ａ．複数の第１次入力および第１次出力を有する第１次接続ネットワークと、
     ｂ．複数の第２次入力を有し、該第１入力を出力する第２次接続ネットワークと
     を含む、請求項１９６に記載のプログラム可能なプロセッサ電源。
198. 前記階段状の結合は、複数の第３次入力を有し、前記２次入力を出力する第３次接続ネットワークをさらに含む、請求項１９７に記載のプログラム可能なプロセッサ電源。
199. 前記階段状の結合は、複数の第４次入力を有し、前記第３次入力を出力する第４次接続ネットワークをさらに含む、請求項１９８に記載のプログラム可能なプロセッサ電源。
200. 前記階段状の結合は、磁気的に結合され直列接続されたインダクタ素子、磁気的に結合されたインダクタ素子、変圧器、部分的に電力入力および部分的に該変圧器の別の入力に接続された変圧器、磁気的に結合され直列接続された複数の電力入力とリンクするインダクタ素子、不等価な変圧器、等価な変圧器、複数の電力入力とリンクする変圧器からなる群から選択されたコンポーネントを含む、請求項１９６に記載のプログラム可能なプロセッサ電源。
201. 前記階段状の結合は、
     ａ．第１の電力入力と、
     ｂ．第１の中間直列接続において接続された該第１および第２のインダクタ素子によって該第１の電力入力に接続された第２の電力入力と、
     ｃ．該第１および第２のインダクタ素子間の磁気結合と、
     ｄ．該第１の中間直列接続からの第１の中間出力と、
     ｅ．第３の電力入力と、
     ｆ．第２の中間直列接続において接続された該第３および第４のインダクタ素子によって該第３の電力入力に接続された第４の電力入力と、
     ｇ．該第３および第４のインダクタ素子間の磁気結合と、
     ｈ．該第２の中間直列接続からの第２の中間出力と、
     ｉ．該第１の中間出力および該第２の中間出力に接続され、第３の中間直列接続において接続された第５および第６のインダクタ素子と、
     ｊ．該第５および第６のインダクタ素子間の磁気結合と、
     ｋ．該第３の中間直列接続からの電力出力と
     を含む、請求項１９６に記載のプログラム可能なプロセッサ電源。
202. 前記階段状の結合は、
     ａ．第１の変圧器に接続された第１の電力入力と、
     ｂ．第２の変圧器に接続された第２の電力入力と、
     ｃ．第３の変圧器に接続された第３の電力入力と、
     ｄ．第４の変圧器に接続された第４の電力入力と、
     ｅ．該第１の変圧器と該第２の変圧器との間の接続と、
     ｆ．該第２の変圧器と該第３の変圧器との間の接続と、
     ｇ．該第３の変圧器と該第４の変圧器との間の接続と、
     ｈ．該第４の変圧器と該第５の変圧器との間の接続と、
     ｉ．該第１の変圧器と共通中間出力との間の接続と、
     ｊ．該第２の変圧器と該共通中間出力との間の接続と、
     ｋ．該第３の変圧器と該共通中間出力との間の接続と、
     ｌ．該第４の変圧器と該共通中間出力との間の接続と、
     ｍ．該中間出力とフィルタ素子との間の接続と、
     ｎ．該フィルタ素子に接続された電力出力と
     を含む、請求項１９６に記載のプログラム可能なプロセッサ電源。
203. 前記第１の変圧器と前記第２の変圧器との間の接続と、
     該第２の変圧器と前記第３の変圧器との間の接続と、
     該第３の変圧器と前記第４の変圧器との間の接続と、
     該第４の変圧器と該第１の変圧器との間の接続であって、各接続は、それぞれの変圧器に対して入力側を有する、接続と、
     該第１の変圧器と該第２の変圧器との間の接続と、
     該第２の変圧器と該第３の変圧器との間の接続と、
     該第３の変圧器と該第４の変圧器との間の接続と、
     該第４の変圧器と該第１の変圧器との間の接続であって、各接続は、該入力側と隣接する変圧器との間の接続を含む、接続と、
     該第１の変圧器と該第２の変圧器との間の接続と、
     該第２の変圧器と該第３の変圧器との間の接続と、
     該第３の変圧器と該第４の変圧器との間の接続と、
     該第４の変圧器と該第１の変圧器との間の接続であって、各接続は、逆極性の接続を含む、接続と
     を含む、請求項２０２に記載のプログラム可能なプロセッサ電源。
204. 前記電力入力は、少なくとも３つの電力入力を含み、該少なくとも３つの電力入力の階段状の結合をさらに含む、請求項１７０に記載のプログラム可能なプロセッサ電源。
205. 前記電力入力は、少なくとも３つの電力入力を含み、該少なくとも３つの電力入力の階段状の結合をさらに含む、請求項１７２に記載のプログラム可能なプロセッサ電源。
206. 前記電力入力は、少なくとも３つの電力入力を含み、該少なくとも３つの電力入力の階段状の結合をさらに含む、請求項１７５に記載のプログラム可能なプロセッサ電源。
207. 前記電力入力は、少なくとも３つの電力入力を含み、該少なくとも３つの電力入力の階段状の結合をさらに含む、請求項１７６に記載のプログラム可能なプロセッサ電源。
208. 前記電力入力は、少なくとも３つの電力入力を含み、該少なくとも３つの電力入力の階段状の結合をさらに含む、請求項１８２に記載のプログラム可能なプロセッサ電源。
209. 前記電力入力が応答性である実質的に連続的に順次化された導電駆動素子をさらに含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
210. 前記実質的に連続的な順次化された導電駆動素子は、実質的に一定の導電タイミングで集中される、請求項２０９に記載のプログラム可能なプロセッサ電源。
211. 前記電力入力が応答性である多相駆動素子をさらに含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
212. 前記電力入力が応答性である実質的に連続的に順次化された導電駆動素子をさらに含む、請求項１７０に記載のプログラム可能なプロセッサ電源。
213. 前記実質的に連続的な順次化された導電駆動素子は、実質的に一定の導電タイミングで集中される、請求項２１２に記載のプログラム可能なプロセッサ電源。
214. 前記電力入力が応答性である多相駆動素子をさらに含む、請求項１７０に記載のプログラム可能なプロセッサ電源。
215. 前記電力入力が応答性である実質的に連続的に順次化された導電駆動素子をさらに含む、請求項１７１に記載のプログラム可能なプロセッサ電源。
216. 前記実質的に連続的な順次化された導電駆動素子は、実質的に一定の導電タイミングで集中される、請求項２１５に記載のプログラム可能なプロセッサ電源。
217. 前記電力入力が応答性である多相駆動素子をさらに含む、請求項１７１に記載のプログラム可能なプロセッサ電源。
218. 前記電力入力が応答性である実質的に連続的に順次化された導電駆動素子をさらに含む、請求項１７２に記載のプログラム可能なプロセッサ電源。
219. 前記実質的に連続的な順次化された導電駆動素子は、実質的に一定の導電タイミングで集中される、請求項２１８に記載のプログラム可能なプロセッサ電源。
220. 前記電力入力が応答性である多相駆動素子をさらに含む、請求項１７２に記載のプログラム可能なプロセッサ電源。
221. 前記電力入力が応答性である実質的に連続的に順次化された導電駆動素子をさらに含む、請求項１７６に記載のプログラム可能なプロセッサ電源。
222. 前記実質的に連続的な順次化された導電駆動素子は、実質的に一定の導電タイミングで集中される、請求項２２１に記載のプログラム可能なプロセッサ電源。
223. 前記電力入力が応答性である多相駆動素子をさらに含む、請求項１７６に記載のプログラム可能なプロセッサ電源。
224. 前記電力入力が応答性である実質的に連続的に順次化された導電駆動素子をさらに含む、請求項１８２に記載のプログラム可能なプロセッサ電源。
225. 前記実質的に連続的な順次化された導電駆動素子は、実質的に一定の導電タイミングで集中される、請求項２２４に記載のプログラム可能なプロセッサ電源。
226. 前記電力入力が応答性である多相駆動素子をさらに含む、請求項１８２に記載のプログラム可能なプロセッサ電源。
227. 前記電力入力が応答性である実質的に連続的に順次化された導電駆動素子をさらに含む、請求項１８８に記載のプログラム可能なプロセッサ電源。
228. 前記実質的に連続的な順次化された導電駆動素子は、実質的に一定の導電タイミングで集中される、請求項２２７に記載のプログラム可能なプロセッサ電源。
229. 前記電力入力が応答性である多相駆動素子をさらに含む、請求項１８８に記載のプログラム可能なプロセッサ電源。
230. 前記電力入力が応答性である実質的に連続的に順次化された導電駆動素子をさらに含む、請求項１９６に記載のプログラム可能なプロセッサ電源。
231. 前記実質的に連続的な順次化された導電駆動素子は、実質的に一定の導電タイミングで集中される、請求項２３０に記載のプログラム可能なプロセッサ電源。
232. 前記電力入力が応答性である多相駆動素子をさらに含む、請求項１９６に記載のプログラム可能なプロセッサ電源。
233. 前記電力入力が応答性である実質的に連続的に順次化された導電駆動素子をさらに含む、請求項１７５に記載のプログラム可能なプロセッサ電源。
234. 前記実質的に連続的な順次化された導電駆動素子は、実質的に一定の導電タイミングで集中される、請求項２３３に記載のプログラム可能なプロセッサ電源。
235. 前記電力入力が応答性である多相駆動素子をさらに含む、請求項１７５に記載のプログラム可能なプロセッサ電源。
236. 前記プログラム可能なプロセッサが応答性である前記変圧器回路に応答する直列の誘導素子をさらに含む、請求項１８０に記載のプログラム可能なプロセッサ電源。
237. 前記変圧器回路に応答し、前記プログラム可能なプロセッサと応答性がある肯定的に利用可能な固有の出力インダクタンスをさらに含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
238. 前記応答性のある直列誘導素子は、結合されていない誘導素子を含む、請求項２３７に記載のプログラム可能なプロセッサ電源。
239. 前記結合されていない誘導素子は、肯定的に利用された固有の出力インダクタンスを含む、請求項２３８に記載のプログラム可能なプロセッサ電源。
240. 前記変圧器回路に応答し、前記プログラム可能なプロセッサと応答性がある肯定的に利用可能な固有の出力インダクタンスをさらに含む、請求項１７５に記載のプログラム可能なプロセッサ電源。
241. 前記コンバイナーネットワークが代数平均コンバイナーネットワークを含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
242. 前記コンバイナーネットワークが代数平均値コンバイナーネットワークを含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。
243. 前記プログラム可能なプロセッサは、
     少なくとも一部のコンピュータシステムと、
     マイクロプロセッサと、
     コンピュータコンポーネントと、
     少なくとも数１００メガヘルツで駆動するマイクロプロセッサと、
     少なくとも１、２、５、または１０ギガヘルツで駆動するマイクロプロセッサと、
     メモリ管理回路と、
     グラフィックディスプレイ回路と、
     入力出力回路と、
     中央処理素子と、
     通信回路と、
     レーダー回路と、
     車両用の電力回路と
     からなる群から選択されたプログラム可能なプロセッサを含む、請求項１４９、１５５、または１６３に記載のプログラム可能なプロセッサ電源。

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