JP2004363166A

JP2004363166A - 裏面入射型受光素子用マウント基板

Info

Publication number: JP2004363166A
Application number: JP2003156704A
Authority: JP
Inventors: Nobuhiro Igarashi; 信弘五十嵐; Katsumi Narui; 克巳成井; Noboru Otani; 暢大谷; Takashi Kamizono; 隆司神園
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 2003-06-02
Filing date: 2003-06-02
Publication date: 2004-12-24

Abstract

【課題】実装時に部品間に発生する浮遊容量を低減し、受光素子の応答速度を向上させる。
【解決手段】受光素子１は、裏面９から光が入射される半導体基板３の表面５にｐ電極１５とｎ電極１７が設けられ、各電極１５，１７に対応して電極パターン２３，２５が設けられたマウント基板２１に対し、半導体基板３の表面５を下にして各電極１５，１７と電極パターン２３，２５との間が直接ボンディングされる。マウント基板２１の表面２７には、ｐ電極１５が接続される領域Ｓ１と、ｎ電極１７が接続される領域Ｓ２とに分断されるように、厚み方向を薄くした長溝からなる凹部２９を形成する。これにより、ｐ電極１５が接続される領域Ｓ１と、ｎ電極１７が接続される領域Ｓ２との間における半導体基板３とマウント基板２１との間隔が凹部２９の深さ分だけ拡大し、部品間に生じる浮遊容量が小さくなる。
【選択図】図３

Description

【０００１】
【発明の属する技術分野】
本発明は、光ファイバ通信に用いる裏面入射型受光素子用マウント基板に関し、さらに詳しくは、光ファイバからの光を半導体基板の裏面に入射させ、この入射した光を半導体基板の表面に設けた受光部で受光し、この受光量に応じた電気信号（光電流）を出力する裏面入射型受光素子をマウント実装するための裏面入射型受光素子用マウント基板に関する。
【０００２】
【従来の技術】
光ファイバを利用した光通信では、光ファイバから伝送されてくる光信号を受光素子に入射させて電気信号に変換している。この受光素子としては、図５に示す構成の裏面入射型受光素子５１が提案されている。この裏面入射型受光素子５１は、受光部５３と、その電極（ｐ電極５５、ｎ電極５７）とがｎ−ＩｎＰ半導体基板５９の表面６１に設けられている。この裏面入射型受光素子５１では、図示しない光ファイバからの光を半導体基板５９の裏面６３に入射させ、表面６１に設けた受光部５３で受光し、この受光量に応じた光電流を発生して出力している。
【０００３】
この種の裏面入射型受光素子５１において、各電極５５，５７から信号を取り出す場合には、各電極５５，５７と導通接続される図６に示す電極パターン６５，６７が例えばセラミック基板に形成されたマウント基板６９が用いられる。半導体基板５９は、表面６１を下にしたフェースダウン状態で、電極パターン６５にｐ電極５５、電極パターン６７にｎ電極５７を直接ボンディングし、図７に示すようにマウント基板６９に固定する。これにより、半導体基板５９の下面に位置する各電極５５，５７からの信号は、マウント基板６９の表出した電極パターン６５，６７を介して取り出し可能となった。
【０００４】
【発明が解決しようとする課題】
しかしながら、マウント基板６９を用いて信号の取り出しを行う上記構成による裏面入射型受光素子５１では、図８に示すように、半導体基板５９とマウント基板６９上の電極パターン６５，６７とが狭い間隔ｄを挟んで対向している。そして、ｎ電極５７は、低抵抗の半導体基板５９と電気的に繋がっているため、半導体基板５９と電極パターン６５，６７との間で大きな静電容量が生じ、半導体基板５９と電極５５との間に寄生容量Ｃ_Ｐを有している。
【０００５】
例えば半導体基板５９の厚みｔ１が１００μｍ、マウント基板６９の厚みｔ２が２５０μｍ、電極パターン６５，６７の厚みｔ３が１μｍで構成された裏面入射型受光素子５１の場合、電極パターン６５，６７の幅Ｗを６０μｍ、長さＬを３００μｍ、間隔ｄを５μｍとすると、寄生容量Ｃ_Ｐは、Ｃ_Ｐ＝ε_０ε_Ｓ（Ｗ・Ｌ）／ｄの式（但し、ε_０は真空中の誘電率、ε_Ｓは誘電体の誘電率）によって算出できる。この場合、誘電体は空気なので、寄生容量Ｃ_Ｐは、Ｃ_Ｐ＝ε_０ε_Ｓ（Ｗ・Ｌ）／ｄ＝８．８５×１０^−１２×（０．０６×１０^−３×０．３×１０^−３）／０．００５×１０^−３≒３２ｆＦとなる。
【０００６】
また、裏面入射型受光素子５１の受光層が持つ寄生容量Ｃ_ＡＰＤは、受光径によって異なるが、１０ＧＨｚの周波数帯で受光径がφ３０〜φ４０μｍの場合、１２０ｆＦ程度となる。
【０００７】
従って、寄生容量Ｃ_Ｐと裏面入射型受光素子５１の受光層が持つ寄生容量Ｃ_ＡＰＤとによる全体の寄生容量Ｃ_{ｔｏｔａｌ}は、Ｃ_{ｔｏｔａｌ}＝Ｃ_Ｐ＋Ｃ_ＡＰＤ＝１５２ｆＦと大きくなる。しかも、この種の裏面入射型受光素子５１は、半導体基板５９上におけるｐ電極５５とｎ電極５７との間の距離が狭く、裏面入射型受光素子５１をマウント基板６９に実装した際に、各電極５５，５７と各電極パターン６５，６７間の距離も狭くなる。このため、上述した寄生容量Ｃ_{ｔｏｔａｌ}だけでなく、各部品間に浮遊容量が発生する。そして、この浮遊容量や寄生容量Ｃ_{ｔｏｔａｌ}が大きいと、入出力電極間の寄生容量が帰還容量として作用し、高周波利得の安定性に欠けるという問題を招く。また、接地電極との間の寄生容量の場合には、利得帯域幅を悪くし、その結果、応答速度が低下して十分な応答速度を得ることができないという問題を生じる。
【０００８】
そこで、本発明は上述した課題に鑑みてなされたものであって、マウント実装時に発生する部品間の浮遊容量を低減し、応答速度の向上を図ることができる裏面入射型受光素子用マウント基板を提供することを目的とする。
【０００９】
【課題を解決するための手段】
次に、上記の課題を解決するための手段を、実施の形態に対応する図面を参照して説明する。
この発明の請求項１記載の裏面入射型受光素子用マウント基板は、表面５に所定間隔をおいてｐ電極１５とｎ電極１７が設けられ、裏面９から光が入射される半導体基板３に対し、前記各電極に対応して電極パターン２３，２５が設けられ、前記半導体基板の表面を下にして前記各電極と前記電極パターンとの間を直接ボンディングする裏面入射型受光素子用マウント基板２１において、
前記裏面入射型受光素子用マウント基板には、前記半導体基板の前記ｐ電極と前記ｎ電極との間に対向する部位に厚み方向を薄くする空間層部が形成されていることを特徴とする。
【００１０】
請求請２記載の裏面入射型受光素子用マウント基板は、表面５に所定間隔をおいてｐ電極１５とｎ電極１７が設けられ、裏面９から光が入射される半導体基板３に対し、前記各電極に対応して電極パターン２３，２５が設けられ、前記半導体基板の表面を下にして前記各電極と前記電極パターンとの間を直接ボンディングする裏面入射型受光素子用マウント基板２１において、
前記裏面入射型受光素子用マウント基板には、前記半導体基板の前記ｐ電極と前記ｎ電極との間に対向する部位に厚み方向を薄くする凹部２９が形成されていることを特徴とする。
【００１１】
請求項３記載の裏面入射型受光素子用マウント基板は、請求項２記載の裏面入射型受光素子用マウント基板において、
前記凹部２９は、前記ｐ電極１５が接続される領域Ｓ１と、前記ｎ電極１７が接続される領域Ｓ２とが分断されるべく、前記裏面入射型受光素子用マウント基板２１の両側面３５，３７に貫通するように形成された長溝からなることを特徴とする。
【００１２】
請求項４記載の裏面入射型受光素子用マウント基板は、請求項２記載の裏面入射型受光素子用マウント基板において、
前記凹部２９は、前記裏面入射型受光素子用マウント基板２１の周縁３３を残して形成されたことを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明に係る裏面入射型受光素子の好適な実施の形態を図面を参照して詳細に説明する。
【００１４】
図１は本発明に係る裏面入射型受光素子用マウント基板（以下、「マウント基板」と略称する）に実装される裏面入射型受光素子（以下、「受光素子」と略称する）を表面から見た平面図、図２は本発明に係るマウント基板に図１の受光素子をフリップチップ接続する状況を示す斜視図、図３はフリップチップ接続されたマウント基板と受光素子との縦断面図である。
【００１５】
まず、本発明のマウント基板に実装される受光素子の構成について図１乃至図３を参照しながら説明する。
【００１６】
図１乃至図３に示すように、受光素子１は、半導体基板３の表面５側に受光部７が設けられ、半導体基板３の裏面９側が光ファイバ１１からの光が入射される受光面１３となる。そして、この受光素子１では、光ファイバ１１からの光が受光面１３に入射されると、その光が半導体基板３を透過して受光部７に入射する。
【００１７】
受光素子１は、一対の電極としてｐ電極１５とｎ電極１７を有している。本例では、図１において受光部７の中央上部にｐ電極１５が形成され、受光部７の周囲に一つ又は複数（図示の例ではｐ電極１５を挟むように受光部７の下側左右に２つ）のｎ電極１７が形成され、半導体基板３中にはｐｎ接合部が形成されている。受光素子１は、受光面１３に光が入射すると、光によって対生成された電子及び正孔が接合部の内部電界により、ｐ領域の電子がｎ領域に移動し、ｎ領域の正孔がｐ領域に移動する。その結果、ｎ領域が負に帯電し、ｐ領域が正に帯電する。これにより、ｐ電極１５及びｎ電極１７に接続した不図示の外部回路の両端に電圧（光起電力）が発生し、光電流が流れる。
【００１８】
受光素子１のｎ電極１７には逆バイアス電圧が加えられ、感光領域内（接合部とその近傍）でつくられたキャリアが全部光電流として有効に収集されるようになっている。すなわち、ｐ電極１５は、ｎ電極１７にバイアス電圧が与えられている状態で、光が入射したときに、その光電流を出力として取り出すための電極となっている。
【００１９】
なお、本例の受光素子１には、内部に電流増倍作用を持つアバランシェフォトダイオード（ＡＰＤ：ａｖａｌａｎｃｈｅｐｈｏｔｏｄｉｏｄｅ）を採用しているが、本発明の適用範囲はＡＰＤに限定されるものではなく、例えばｐ層とｎ層との間に高抵抗層を設けたｐｉｎ接合形のＰＩＮフォトダイオードであっても良い。
【００２０】
上記構成により受光素子１の各電極１５，１７から信号を取り出す場合には、以下に説明する本発明のマウント基板が採用される。
【００２１】
本例のマウント基板２１は、図２に示すように、受光素子１のｐ電極１５と導通接続される電極パターン２３と、受光素子１の２つのｎ電極１７が共通に導通接続される電極パターン２５とが表面２７に形成されている。マウント基板２１としては、例えば誘電率の高いセラミック基板がコストや加工精度の面から使用される。
【００２２】
受光素子１をマウント基板２１上に実装する場合には、図３に示すように、受光素子１の表面５を下にしたフェースダウン状態で、電極パターン２３にｐ電極１５を直接ボンディングするとともに、電極パターン２５にｎ電極１７を直接ボンディングし、受光素子１をマウント基板２１に固定する。これにより、半導体基板３の下面に位置する各電極１５，１７からの信号は、マウント基板２１の表出した電極パターン２３，２５を介して取り出すことができる。
【００２３】
ここで、図２に示すように、半導体基板３の各電極１５，１７と対面するマウント基板２１の表面２７には、厚み方向を薄くする空気層部としての凹部２９が形成されている。凹部２９の幅、長さ、深さは、通常マウント基板２１に実装される半導体基板３上のｐ電極１５とｎ電極１７との間の距離が一定でなく様々ものがあるため、ｐ電極１５とｎ電極１７との間の距離やマウント基板２１上の電極パターン２３，２５の形状（例えば直線状であれば、幅と長さ）などに応じて浮遊容量が十分に低減できる程度に設定される。
【００２４】
図２及び図３の例における凹部２９は、半導体基板３のｐ電極１５が接続される領域Ｓ１と、ｎ電極１７が接続される領域Ｓ２とに分断されるべく、マウント基板２１の表面２７の長手方向に直線状の長溝として形成される。この結果、図３に示すように、マウント基板２１に半導体基板３を固定した状態で、ｐ電極１５と電極パターン２３の導通部分（領域Ｓ１）と、ｎ電極１７と電極パターン２５の導通部分（領域Ｓ２）とが凹部２９を境界として分断され、この凹部２９には他の部分より大きな空隙３１が形成されることになる。
【００２５】
本実施の形態における凹部２９は、図２に示すように、マウント基板２１の周縁３３を含めて対向する両側面３５，３７にわたり貫通して直線状に彫り込んだ長溝で構成される。これにより、凹部２９の内周面２９ａは、マウント基板２１の両側面３５，３７で開放されている。
【００２６】
このように、本例の構成において、マウント基板２１に対し、半導体基板３の表面５を下にして受光素子１をフリップチップ接続した場合、ｐ電極１５が接続される領域Ｓ１と、ｎ電極１７が接続される領域Ｓ２とが空気層部としての凹部２９により分断された状態となり、この分断された部分の半導体基板３とマウント基板２１との間隔が凹部２９の深さ分だけ拡大され、エアギャップが形成される。これにより、凹部２９を形成しない場合に比べ、間隔が拡大した分、半導体基板３と電極パターン２３，２５との間に生じる寄生容量だけでなく、受光素子１をマウント基板２１に実装した際に生じる各部品間の浮遊容量が低減する。その結果、受光素子１における応答速度が向上し、十分な応答速度を得ることができる。
【００２７】
ここで、図４はフリップチップ接続した際の本発明の構成と従来の構成とにおける容量比較を示す図である。本発明の構成（図２及び図３の凹部２９が有る構成）と従来の構成（図２及び図３の凹部２９が無い構成）とを比較すると、図４に示すように、受光素子の駆動電圧（ｐ電極に印加される−のバイアス電圧）が１５Ｖ以上の部分においては、本発明の構成の方が従来の構成よりも０．１ｐＦだけ全体の容量が低いことが判る。この結果、本発明の構成によれば、従来の構成に比べて全体の浮遊容量を低減でき、受光素子における応答速度の向上を図ることができる。
【００２８】
また、図２に示すように、凹部２９は、両側面３５，３７に貫通してマウント基板２１の表面２７に長溝として形成されるので、マウント基板２１に凹部２９を形成する場合に加工しやすく、歩留りの向上を図ることができる。
【００２９】
なお、本実施の形態では、コスト面や加工面を考慮して、マウント基板２１の両側面３５，３７に貫通するように凹部２９を表面２７に形成した場合について説明したが、図２に破線で示すように、マウント基板２１の表面２７の周縁３３を残して凹部２９を形成し、内周面２９ａが両側面３５，３７で開放されないものであっても良い。このような凹部２９の形状とすれば、マウント基板２１の両側面３５，３７に周縁３３の一部分が薄厚となった切欠部がなく、この切欠部による基板強度の低下が防止される。これにより、電極パターンが形成された素板を切断し、多数のマウント基板２１を製造する際、基板強度の低下した切欠部からマウント基板２１にヒビが入る、所謂へき開等による破損を防止することができる。
【００３０】
また、図示はしていないが、浮遊容量を低減させるための構成として、空気層部をなす凹部の替わりに貫通穴を設ける構成としてもよい。本構造であっても、前述と同様の効果を得ることができる。さらに、空気層部として凹部と貫通穴を同一マウント基板に併用して設けてもよいことは言うまでもない。
【００３１】
また、本実施の形態に採用される受光素子１では、半導体基板３に１つのｐ電極１５と２つのｎ電極１７を備えた構成としたが、基本的にはｐ電極１５とｎ電極１７とを１つずつ備える構成であればよい。また、半導体基板３をマウント基板２１上により安定して固定する場合には、半導体基板３に５つの電極、例えば図１において、半導体基板３の表面５の中央上部にｐ電極１５を１つ設け、このｐ電極１５を挟むようにして半導体基板３の表面５の左右上下に４つのｎ電極１７を設ける構成としてもよい。この場合、半導体基板３のｐ電極１５とｎ電極１７との間に対向するマウント基板２１の表面２７に厚み方向を薄くした凹部２９を設ければ、寄生容量を含め全体の浮遊容量を低減でき、応答速度を向上させることができる。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、マウント基板上に半導体基板をフリップチップ接続した場合、空気層部（凹部）を形成しない場合に比べ、半導体基板と電極パターンとの間に生じる寄生容量を含め、各部品間に発生する浮遊容量を低減することができる。この結果、受光素子における応答速度を向上させることができる。
【００３３】
また、両側面に貫通してマウント基板の表面に長溝の凹部を形成する構成とすれば、マウント基板に凹部を形成する場合に加工しやすく、歩留りの向上を図ることができる。
【００３４】
さらに、マウント基板表面の周縁を残して凹部を形成すれば、凹部の内周面が開放されない構造になり、マウント基板の側面に周縁の一部分が薄厚となった切欠部の出現がなく、この切欠部による基板強度の低下を防止することができる。この結果、素板を切断して多数のマウント基板を製造する際、凹部からのヒビ割れを防止して歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明に係るマウント基板に実装される受光素子を表面から見た平面図である。
【図２】本発明に係るマウント基板に図１の受光素子をフリップチップ接続する状況を示す斜視図である。
【図３】フリップチップ接続されたマウント基板と受光素子との縦断面図である。
【図４】フリップチップ接続した際の本発明の構成と従来の構成とにおける容量比較を示す図である。
【図５】（ａ）受光素子を表面から見た平面図である。
（ｂ）同素子を裏面から見た平面図である。
【図６】図５の受光素子をマウント基板に実装する従来のフリップチップ接続の状況を示す斜視図である。
【図７】図５の受光素子とマウント基板とをフリップチップ接続した従来の構成を示す斜視図である。
【図８】図７の縦断面図である。
【符号の説明】
１…受光素子（裏面入射型受光素子）、３…半導体基板、５…表面、９…裏面、１５…ｐ電極、１７…ｎ電極、２１…マウント基板、２３，２５…電極パターン、２９…空気層部としての凹部、２９ａ…内周面、３１…空隙、３３…周縁、３５，３７…側面、Ｓ１…ｐ電極が接続される領域、Ｓ２…ｎ電極が接続される領域。

Claims

表面（５）に所定間隔をおいてｐ電極（１５）とｎ電極（１７）が設けられ、裏面（９）から光が入射される半導体基板（３）に対し、前記各電極に対応して電極パターン（２３，２５）が設けられ、前記半導体基板の表面を下にして前記各電極と前記電極パターンとの間を直接ボンディングする裏面入射型受光素子用マウント基板（２１）において、
前記裏面入射型受光素子用マウント基板には、前記半導体基板の前記ｐ電極と前記ｎ電極との間に対向する部位に厚み方向を薄くする空間層部が形成されていることを特徴とする裏面入射型受光素子用マウント基板。
表面（５）に所定間隔をおいてｐ電極（１５）とｎ電極（１７）が設けられ、裏面（９）から光が入射される半導体基板（３）に対し、前記各電極に対応して電極パターン（２３，２５）が設けられ、前記半導体基板の表面を下にして前記各電極と前記電極パターンとの間を直接ボンディングする裏面入射型受光素子用マウント基板（２１）において、
前記裏面入射型受光素子用マウント基板には、前記半導体基板の前記ｐ電極と前記ｎ電極との間に対向する部位に厚み方向を薄くする凹部（２９）が形成されていることを特徴とする裏面入射型受光素子用マウント基板。
前記凹部（２９）は、前記ｐ電極（１５）が接続される領域（Ｓ１）と、前記ｎ電極（１７）が接続される領域（Ｓ２）とが分断されるべく、前記裏面入射型受光素子用マウント基板（２１）の両側面（３５，３７）に貫通するように形成された長溝からなる請求項２記載の裏面入射型受光素子用マウント基板。
前記凹部（２９）は、前記裏面入射型受光素子用マウント基板（２１）の周縁（３３）を残して形成された請求項２記載の裏面入射型受光素子用マウント基板。