JP2004349616A - 半導体装置の製造方法および半導体製造装置 - Google Patents
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Abstract
【課題】キャパシタの下部電極の表面に安定的にHSG−Siを形成できるようにする。
【解決手段】ノンドープa−Si膜が微細加工された下部電極パターン上に堆積された後、希フッ酸でa−Si膜の表面の自然酸化膜などの酸化膜の除去がなされる。次に、過酸化水素処理によりa−Si膜の表面にケミカル酸化膜を生成させる。その後、アルゴンエキシマランプを用いてノンドープa−Si膜の表面のケミカル酸化膜の除去がなされ、a−Si膜の清浄表面が現れる。次に、高真空の反応炉中で熱処理が施され、ノンドープa−Si膜表面にHSG核をもとに複数の凹凸状の結晶粒であるHSG−Siが形成される。このようにして、安定して表面に凹凸を有するキャパシタの下部電極が形成される。
【選択図】 図1
【解決手段】ノンドープa−Si膜が微細加工された下部電極パターン上に堆積された後、希フッ酸でa−Si膜の表面の自然酸化膜などの酸化膜の除去がなされる。次に、過酸化水素処理によりa−Si膜の表面にケミカル酸化膜を生成させる。その後、アルゴンエキシマランプを用いてノンドープa−Si膜の表面のケミカル酸化膜の除去がなされ、a−Si膜の清浄表面が現れる。次に、高真空の反応炉中で熱処理が施され、ノンドープa−Si膜表面にHSG核をもとに複数の凹凸状の結晶粒であるHSG−Siが形成される。このようにして、安定して表面に凹凸を有するキャパシタの下部電極が形成される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置の製造方法および半導体製造装置に関し、特に半導体装置の中の、例えばスタックトキャパシタの電極の形成技術に関するものである。
【0002】
【従来の技術】
半導体装置の中で記憶情報の任意の入出力が可能なものにDRAMがある。ここで、DRAMのメモリセルは、1個のトランジスタと1個のキャパシタとからなるものが構造的に簡単であり、半導体装置の高集積化に適するものとして広く用いられている。このようなメモリセルキャパシタでは、半導体装置の更なる高集積化、大容量化に伴い、3次元構造のものが開発され使用されてきている(例えば、特許文献1参照)。
【0003】
以下、図面を参照して従来のキャパシタの下部電極の形成方法について説明する。ここで、図13はスタックトキャパシタの下部電極の模式的な断面構造を示す断面図である。図14は、下部電極の表面に半球形結晶粒であるシリコン(HSG−Si)で凹凸を形成する場合の製造工程を示すフロー図である。
【0004】
初めに、HSG−Siで凹凸が表面に形成された下部電極部について、図13に基づいて説明する。図13において、シリコン基板1の表面に容量用拡散層2が形成される。そして、全面にシリコン酸化膜で層間絶縁膜3が形成される。この層間絶縁膜3に上記容量用拡散層2表面に達するコンタクト孔4が形成され、コンタクト孔4を充填し容量用拡散層2と接続される下部電極5が形成される。そして、この下部電極5の表面にHSG−Siによる表面凹凸6が形成される。
【0005】
つぎに、上記の表面凹凸6を有する下部電極5の従来の形成方法について、図14に基づいて説明する。
【0006】
まず、SiH4 あるいはSi2H6を反応ガスとして、減圧の化学気相成長(LPCVD)法で、ノンドープの非晶質構造のシリコン膜(以下、a−Si膜という)がシリコン基板上に堆積される。
【0007】
そして、上記a−Si膜は、フォトリソグラフィ技術とドライエッチング技術とで微細加工され、下部電極パターニングがなされる。
【0008】
つぎに、酸溶液等の化学薬液での洗浄が施され、微量の重金属あるいはパーティクルが除去される。
【0009】
そして、パターニングされたa−Si膜の表面に形成された酸化膜の除去、すなわち自然酸化膜のウエット洗浄による除去がなされる。
【0010】
このような処理工程の後に、シリコン基板は高真空の反応炉の中に挿入される。そして、この反応炉中で上記パターニングされたa−Si膜表面にHSG核が形成され、さらに熱処理が施されてHSG−Si形成がなされる。このHSG−Siが図13で説明した表面凹凸6となる。また、この熱処理で上記a−Si膜は多結晶化する。
【0011】
つぎに、PH3雰囲気でアニールを施すことにより、多結晶化したSiを導電化し、それによって下部電極5を形成する。
【0012】
【特許文献1】
特開2002−43547号公報
【0013】
【発明が解決しようとする課題】
しかしながら、上記のような従来の下部電極の形成方法は、以下のような問題を有している。半球形結晶粒であるHSG−Siで凹凸が表面に形成された下部電極を、キャパシタ電極とするDRAMの量産工程では、ロット間でHSG−Siの半球形結晶粒の形状がばらつく。波長250nmから400nmでのHSG後の出来映え(反射率測定)評価では、正常品ではσ=1.5に対し、異常品ではσ=5.0以上となる。その結果、キャパシタの容量値がばらつき、規格外となり不良品が多発する。
【0014】
HSG−Si形状と反射率の関係について、代表的な図を図15に示す。図15は、シーディングタイムと反射率の関係を示している。この図15では、シーディングタイムが0秒、120秒、210秒のときに、反射率がそれぞれ、0.54、0.30,052となっている。このときの下部電極の表面のHSG−Si形状をそれぞれ画像として図15上に示している。上記において、シーディングタイムとは、a−Si膜上にSiH4 あるいはSi2H6を流すことによりa−Si膜表面にSiの核形成を行う時間を意味する。曲線に重ねて示されている縦線はエラーバーであり、面内49ポイントの反射率を測定したので、そのときに得られた反射率の最大値と最小値の範囲を示している。よって、このエラーバーが大きいほど半球状の結晶粒の形状のばらつきが大きいことになる。
【0015】
本発明者は、上記の原因について詳細に検討した。その結果、以下のようなことがつきとめられた。すなわち、半導体装置の量産ラインにおいては、a−Si膜表面の自然酸化膜のウエット洗浄による除去がなされた後、半導体装置を搭載するウエハが、クリーンルーム内で仕掛かりのため一時保管されることがある。この一時保管において、クリーンルーム内の有機系不純物がa−Si膜清浄表面に付着し、最終的にHSG−Siの形成を阻害し、HSG−Siを均一な形状に形成できなくなり、その結果、キャパシタの容量値がばらつく原因となる。
【0016】
したがって、本発明の目的は、HSG−Siの形成時の形状ばらつきを抑制でき、キャパシタの容量値を安定して得ることができる半導体装置の製造方法および半導体製造装置を提供することである。
【0017】
【課題を解決するための手段】
本発明の半導体製造装置の製造方法は、半導体基板上にキャパシタの下部電極として形成された非晶質シリコン層の表面の自然酸化膜を除去し、非晶質シリコン層の表面に酸化膜を生成させる工程と、非晶質シリコン層の表面の酸化膜を除去し、非晶質シリコン層の清浄表面を露出させる工程と、その後、非晶質シリコン層の表面をシリコン化合物ガスに曝露し、非晶質シリコン層の表面にシリコン核を形成する工程とを含む。
【0018】
この構成によれば、下部電極となる非晶質シリコン層表面の自然酸化膜を除去し酸化膜で非晶質シリコン層表面を覆いHSG処理直前に酸化膜除去を行うので、HSG−Siの形状のばらつきを抑えることができ、その結果、キャパシタの容量値のばらつきを抑制することができる。
【0019】
酸化膜の除去は、例えば、アルゴンエキシマランプから照射された波長126nmのエキシマ光を酸化膜に照射することにより行われる。この酸化膜の除去は、還元性ガス雰囲気中、希ガス雰囲気中、もしくは真空中で行うことが好ましい。真空中の場合は、アルゴンエキシマランプから照射される波長126nmの真空紫外光を吸収してしまう気体分子を除去できる。還元性ガス雰囲気中の場合は、真空紫外光によって還元性ガスを活性化させ、酸化膜除去をアルゴンエキシマ光による直接除去だけによらず還元作用による間接的にも除去を行い、酸化膜除去効率の向上が期待できる。希ガス雰囲気中の場合は、真空中の場合と異なりチャンバを真空に引くことなく、安定な希ガス雰囲気にチャンバの状態をしてやれば大気圧でクリーニングを行うことができ、大掛かりな排気装置が不要となる。
【0020】
また、酸化膜を除去する際に、同時に酸化膜上に吸着した有機系不純物が分解される。
【0021】
また、酸化膜は例えば過酸化水素処理によって生成させる。
【0022】
本発明の半導体装置の製造方法は、具体的にいえば、キャパシタの下部電極の形成において、非晶質シリコン層をパターニングしてシリコン基板上の絶縁膜上に形成する工程と、非晶質シリコン層表面の自然酸化膜を除去し過酸化水素処理によって非晶質シリコン層表面に酸化膜を形成する工程と、アルゴンエキシマランプにより酸化膜を除去する工程と、酸化膜除去後、所定の分圧のシリコン化合物ガスにシリコン基板を曝露し、熱処理によって非晶質シリコン層表面にシリコン核を形成し更にシリコン核を成長させる工程と、シリコン核の成長した非晶質シリコン層に例えばPH3アニールにより導電化させ下部電極とする工程を含む。
【0023】
本発明の半導体装置の製造方法は、他の具体例として、キャパシタの下部電極の形成において、非晶質シリコン層をシリコン基板上の絶縁膜上全面に形成する工程と、非晶質シリコン層表面の自然酸化膜を除去し過酸化水素処理によって非晶質シリコン層表面に酸化膜を形成する工程と、アルゴンエキシマランプにより酸化膜を除去する工程と、酸化膜除去後、所定の分圧のシリコン化合物ガスにシリコン基板を曝露し、熱処理によって非晶質シリコン層表面にシリコン核を形成し更にシリコン核を成長させる工程と、シリコン核の成長した非晶質シリコン層を例えばPH3アニールにより導電化させパターニングしキャパシタの下部電極とする工程を含む。
【0024】
また、本発明の半導体製造装置は、プロセスチャンバと、クリーニングチャンバと、クリーニングチャンバとプロセスチャンバとを接続するトランスファチャンバとを備えている。クリーニングチャンバは、ウエハステージと、ウエハステージに載置されたウエハにエキシマ光を照射するアルゴンエキシマランプとを内蔵し、かつ雰囲気ガスを導入するガス導入口を有する。
【0025】
この構成によれば、下部電極となる非晶質シリコン層表面の自然酸化膜を除去し酸化膜で非晶質シリコン層表面を覆いHSG処理直前に酸化膜除去を行うことができるので、HSG−Siの形状のばらつきを抑えることができ、その結果、キャパシタの容量値のばらつきを抑制することができる。
【0026】
また、本発明の半導体製造装置は、具体的にいえば、HSG−Siプロセスチャンバとアルゴンエキシマランプを用いて酸化膜を除去するクリーニングチャンバが真空または、窒素あるいは希ガスなど安定ガス雰囲気で満たされたトランスファチャンバを介してつながっていることを特徴とする。この半導体製造装置では、クリーニングチャンバには立体構造のキャパシタの底部、側壁の酸化膜除去に対応すべくウエハステージに傾きと回転を行う機構を持つことが好ましい。
【0027】
また、アルゴンエキシマランプの光強度を向上させ、酸化膜除去を促進させるためのテーパ状光ガイドを備え持つことが好ましい。
【0028】
さらに、クリーニングチャンバには酸化膜除去を促進させるための還元性ガスを添加する機構を備え持つことが好ましい。
【0029】
本発明では、下部電極となる非晶質シリコン層表面の自然酸化膜を除去して酸化膜で非晶質シリコン層表面を覆い、HSG処理直前にアルゴンエキシマランプを用いて酸化膜の除去を行い、キャパシタの容量値のばらつきを抑制する。
【0030】
本発明により、半導体の量産工程において、上記に述べたような還元性ガスを用いること、ウエハステージに傾きと回転機構を持たせることにより立体構造をもつキャパシタの底部、側壁の酸化膜残渣を防ぎ、さらにテーパ状光ガイドを用いて光強度を向上させ酸化膜の除去効率を上げることを可能にし、キャパシタを構成する下部電極の表面に均一に、しかもばらつきが少なく安定してHSG−Siからなる凹凸が形成できるようになる。そして、キャパシタの規格値を満たす容量値が安定して得られ半導体装置の製造歩留まりが大幅に向上するようになる。
【0031】
【発明の実施の形態】
(第1の実施の形態)
つぎに、本発明の第1の実施の形態の製造方法を図1、図2、図3、図4、図5、図6、図7と図12に基づいて説明する。ここで、図1は図13で示したようなキャパシタの下部電極の製造工程を示す流れ図である。そして、図2、図3、図4、図5は本発明の第1の実施の形態におけるHSG−Si形成までの各工程を示す断面図である。図2は図1の洗浄工程の断面図を示し、図3は図1の酸化膜除去+過酸化水素水処理(酸化膜形成)工程の断面図を示し、図4は図1のアルゴンエキシマランプによる酸化膜除去工程を示し、図5は図1のHSG−Si形成工程を示している。
【0032】
本発明の特徴は、従来の技術で説明したa−Si膜表面の自然酸化膜を除去し、過酸化水素水処理を行い、a−Si膜清浄表面に酸化膜を形成し、アルゴンエキシマランプにより酸化膜を除去する点にある。このa−Si膜の清浄表面を露出させ、酸化膜で覆いHSG処理直前にアルゴンエキシマランプを用いて酸化膜のクリーニングを行い、連続してHSG処理することにより、上述したようなキャパシタの容量値のばらつきが小さく規格値を満たす安定した半導体装置が得られる。
【0033】
半導体装置においては、層間絶縁膜はシリコン酸化膜あるいはBPSG膜(ボロンガラス、リンガラスを含むシリコン酸化膜)で構成される。
【0034】
図1のフロー図に示すように、SiH4を反応ガスとする減圧CVD法で、ノンドープのa−Si膜(膜厚:25nm)がシリコン基板上に堆積される。ここで、成膜温度は500℃〜550℃の範囲に設定される。
【0035】
続いて、a−Si膜はフォトリソグラフィ技術とドライエッチング技術とで微細加工され、下部電極パターニングがなされる。
【0036】
つぎに、図1および図2に示すように、硫酸あるいは塩酸、過酸化水素水および純水の混合化学薬液での洗浄、アンモニア水、過酸化水素水および純水の混合化学薬液でのシリコン基板1の洗浄が施され、微量の重金属あるいはパーティクルが除去される。図2における各符号1〜5は図13に示したものと同じである。
【0037】
つぎに、図1および図3に示すように、上記のシリコン基板1は、フッ酸と純水との混合薬液である希フッ酸中に浸漬され、つづいて過酸化水素水に浸漬される。この処理で、a−Si膜表面の自然酸化膜等の除去すなわち酸化膜除去がなされ、つづいて酸化膜(いわゆる、ケミカル酸化膜)21が1nm程度の膜厚に形成される。ここで希フッ酸のフッ素濃度は0.50vol.%であり、過酸化水素水濃度は0.75vol.%である。
【0038】
ここで、上記工程後にウエハがクリーンルーム内で仕掛かりのため一時保管されても、a−Si膜清浄表面は酸化膜21で覆われており、a−Si膜清浄表面への直接の有機系不純物の吸着を防ぐことができる。
【0039】
つぎに、図1および図4に示すように、シリコン基板1は上述した半導体製造装置のクリーニングチャンバへ挿入され、アルゴンエキシマランプ(波長126nm,9.8eV)を用いて、シリコン基板1にアルゴンエキシマランプ照射24を行い、Si−Oの結合エネルギー8.9eVの結合を切ることにより、下部電極5の表面の酸化膜除去が行われる。アルゴンエキシマランプの照射光は、インコヒーレント光であるので、拡散し、アルゴンエキシマランプからの距離が増加するにつれてエキシマ光強度が減少していく。
【0040】
図6は、アルゴンエキシマランプ照射による酸化膜除去の様子を模式的に示している。図6(a)に示すように、表面に酸化膜(Si−O結合)を有するシリコン基板22の表面にアルゴンエキシマランプ照射23を行うと、同図(b)に示すように、アルゴンエキシマ光(Ar2 *)の光エネルギー(hν=9.8eV)によってSi−O結合(結合エネルギー8.3eV)の切断が行われる。その結果、図6(c)に示すように、酸化膜除去が進行する。具体的には、シリコン基板22から遊離した酸素が、H2OまたはO2となって、クリーニングチャンバから排出される。
【0041】
クリーニングは、真空中、還元性ガス雰囲気、または希ガス雰囲気で行われる。真空中の場合は126nmの真空紫外光を吸収してしまう気体分子を除去できる。還元性ガス中の場合は真空紫外光によって還元性ガスを活性化させ、酸化膜除去をアルゴンエキシマ光による直接除去だけによらず還元作用による間接的にも除去を行い、酸化膜除去効率の向上が期待できる。また、希ガス中の場合は上記真空中の場合と異なりチャンバを真空に引くことなく、安定な希ガス雰囲気にチャンバの状態をしてやれば大気圧でクリーニングを行うことができ、大掛かりな排気装置が不要となる。
【0042】
なお、図4の工程で、アルゴンエキシマランプによる酸化膜除去時に、有機系不純物は、COもしくはCO2などに分解されて除去され、または、高沸点系の不純物は、下地酸化膜の分解によるリフトオフで除去される。
【0043】
つぎに、図1および図5に示すように、この処理工程の後に、シリコン基板1は上述した半導体製造装置のHSG−Siプロセスチャンバの高真空の反応炉の中に挿入され、この反応炉中で熱処理(圧力:1×10−5Pa程度、温度:600℃〜650℃程度、SiH4流量50sccm)が施され、上記パターニングしたa−Si膜表面にHSG核が形成され、さらに同一プロセスチャンバ内で5分間のアニールを行うことで半球形結晶粒であるHSG−Si形成がなされる。このようにして、表面凹凸6を有するキャパシタの下部電極5が形成される。
【0044】
つぎに、図7と図12を参照してHSG−Siの形成について説明し、合わせて本発明の効果について述べる。上述した本発明の製造工程であれば、図7に示すように、下部電極となるa−Si膜31の表面は図7(a)のように、厚さ1nm程度の酸化膜32で保護されている。酸化膜32上には有機系不純物33が吸着している。
【0045】
つづいて図7(b)に示すように、クリーニングチャンバにてアルゴンエキシマランプ照射34によりa−Si膜31の表面の酸化膜32が除去され、この際にO2もしくはH2Oが排出される。このときに同時に、酸化膜32上に吸着した有機系不純物33は、クリーニングチャンバにおいてアルゴンエキシマランプ照射34によりCOもしくはCO2などに分解され、もしくは、高沸点系の不純物であれば下地の酸化膜除去によりリフトオフされる。
【0046】
その後図7(c)に示すように、HSGチャンバ(プロセスチャンバ)における反応炉内でa−Si膜31の表面にSiH4ガスが照射されると、a−Si膜31の表面にSiの吸着35が起こり、HSG核36が形成されるようになる。
【0047】
引き続いて、上記反応炉内で、高真空中でのアニール処理が施されると、図7(d)に示すように、a−Si膜31の表面において、Siが拡散し、成長する。すなわち、上記のHSG核36を中心としてシリコン結晶の固相成長37が始まる。このアニール処理の温度は600℃〜650℃程度であり、その真空度は10−5Pa程度に設定される。この処理で、表面のシリコン原子は表面マイグレーションする。そして、上記のアニール処理の経過とともに、本発明の方法では、上記HSG核36を中心にシリコン原子が集まり、表面積の大きなHSG−Si38が安定して形成されるようになる。
【0048】
以後は図示しないが、このHSG−Siによる凹凸を有する下部電極に対して、PH3アニール(圧力:33250Pa程度、温度:650℃〜700℃程度、PH3流量:500sccm)を施して導電化させる。
【0049】
その後、表面に極薄のシリコン窒化膜あるいはタンタル酸化膜等の容量絶縁膜が形成され、この容量絶縁膜を被覆するように対向電極が形成され、これによって、キャパシタが完成する。
【0050】
これに対して、図14で示した従来の方法であると、本発明のように酸化膜形成と酸化膜クリーニングの工程がないために、酸化膜除去後の仕掛かり放置時間の違いにより有機系異物がa−Si膜表面に付着することがある頻度で起こる。それを図12(a)に示す。図12(a)において、41はa−Si膜、42は有機系異物である。
【0051】
そして、上記の有機系異物42がa−Si膜41上に存在すると、図12(b)に示すように、SiH4 ガスの照射によるSiの表面吸着43の際に、HSG核44の形成されない領域が生じる(有機系異物42の下部)。
【0052】
さらには、図12(c)に示すように、Siの表面拡散と成長が行われる際に、有機系異物42もシリコン原子の表面マイグレーションを低下させる。45はシリコン基板41の上に形成されたHSG−Siである。このようなシリコン原子の表面マイグレーションの低下は、表面積の大きなHSG−Siの形成を阻む(形成不良を生じる)大きな要因となる。
【0053】
以上のような理由から、従来の技術では、形成されるHSG−Siの形状がばらつき、半導体装置の量産製造技術としては不満足なものとなる。
【0054】
これに対して、上述したように本発明の方法では、半導体装置の量産ラインにおいて、半導体装置を搭載するウエハが一時保管されることがあっても、酸化膜がa−Si膜清浄表面を保護し、従来の技術で説明したような問題は皆無となる。このために、キャパシタを構成する下部電極の表面に、均一にしかも安定してHSG−Siからなる凹凸形状が形成できるようになる。
【0055】
なお、上記の実施の形態では、下部電極のパターニングをした後に、HSG−Siを形成したが、半導体基板の全面にa−Si膜を形成した状態で、a−Si膜の表面にHSG−Siを形成し、その後にPH3アニールにより導電化させパターニングしキャパシタの下部電極とする工程を行ってもよい。
【0056】
(第2の実施の形態)
つぎに、本発明の第2の実施の形態の半導体製造装置を図8と図9と図10と図11に基づいて説明する。
【0057】
ここで、図10は立体構造を有するキャパシタの概略断面図である。このキャパシタは、図10に示すように、シリコン基板1の表面に容量用拡散層2が形成され、さらに全面にシリコン酸化膜で層間絶縁膜3が形成される。そして、この層間絶縁膜3の表面に下部電極溝形成用エッチストップ層9が積層して形成される。この下部電極溝形成用エッチストップ層9は、膜厚が20nm程度のシリコン窒化膜で構成される。下部電極溝形成用エッチストップ層9の上には下部電極用絶縁膜7が積層形成される。そして、下部電極用絶縁膜7に下部電極用溝8がエッチングによってされる。さらに、下部電極用溝8の底部のエッチストップ層9を除去した後、層間絶縁膜3に上記容量用拡散層2表面に達するコンタクト孔4が形成される。さらにその後、コンタクト孔4を充填するようにプラグ10が形成され、その後下部電極用溝8の内面全面に容量用拡散層2と接続される下部電極5が形成される。そして、この下部電極5の表面に表面凹凸6が形成される。
【0058】
この第2の実施の形態の半導体製造装置の特徴は、図8に示すように、カセットロードエリア11と、カセットアンロードエリア12と、HSG−Siプロセスチャンバ13と、アルゴンエキシマランプにより酸化膜を除去するクリーニングチャンバ14とが、真空または窒素あるいは希ガスなどの安定ガス雰囲気で満たされたトランスファチャンバ15でつながっており、シリコン基板を大気にさらすことなく、シリコン基板を連続して処理できることを特徴とする。
【0059】
また、上記クリーニングチャンバ14には、シリコン基板を保持するウエハステージが設けられ、このウエハステージは傾き・回転機構を有している。立体構造を有するキャパシタの場合、キャパシタセルの開口径が例えば、0.30μm×0.67μm(0.20μm2程度)となると、キャパシタ底部、側壁までエキシマ光が照射されず酸化膜残渣が発生してしまう。この残渣の発生を防止するため、本実施の形態では、図9に示すように、上記に述べたようにウエハステージ51に傾き・回転機構を備えている。52は、図10に示したものと同様の構造を有したシリコン基板である。符号53は回転を示し、符号54は傾きを示している。55はアルゴンエキシマランプ照射(Ar2 *光)を示している。
【0060】
このようにウエハを傾けた状態で、回転させることにより、キャパシタセルの底部まで十分に光が届き、酸化膜除去を残渣無く行うことが可能となる。
【0061】
また、図11に示すように、酸化膜除去効率を向上させる目的で光強度を増大させるためのテーパ状光ガイド62をウエハ(シリコン基板)61の上方に設けてもよい。ウエハ61にアルゴンエキシマランプ照射63を行う際に、アルゴンエキシマランプの光は、インコヒーレント光であって徐々に広がるので、エキシマ光強度はアルゴンエキシマランプから離れるにつれて減少していく。そのため、アルゴンエキシマランプの光をテーパ状光ガイド62を用いて反射させて、アルゴンエキシマランプの光を中央へ向かって収束させることが有効である。これによって、アルゴンエキシマ光(Ar2 *光)が光強度を高めた状態でウエハ61に照射される。図12において、符号64はテーパ状光ガイド62による反射で光強度が増大した領域を示している。矢印65はAr2 *光が収束することを模式的に示している。
【0062】
また、酸化膜除去効率を向上させるためにクリーニングチャンバに還元性ガスを導入することができるようにしてもよい。テーパ状光ガイド62の材質はアルミニウムなどの126nmのエキシマ光を反射可能な材質で構成される。
【0063】
上記のような機構を備えかつ上記クリーニングチャンバとHSG−Siプロセスチャンバとが、トランスファチャンバでつながっているため、大気を介さずにシリコン基板の連続処理が可能になる。
【0064】
これにより、半導体装置の量産工程において、キャパシタを構成する下部電極の表面に、均一にしかも安定してHSG−Siからなる凹凸形状を形成できるようになる。その結果、キャパシタの規格値を満たし、かつ容量値が安定して得られ、半導体装置の製造歩留まりが大幅に向上する。それに伴い、高集積化されるDRAMのような半導体装置の製造コストが大幅に低減するようになる。
【0065】
【発明の効果】
本発明の半導体装置の製造方法および半導体製造装置によれば、HSG下部電極形成の前に、自然酸化膜を除去し、その後酸化膜を生成するという前処理工程を実施することにより、HSGの形成時のHSG−Siの形状のばらつきを抑制でき、キャパシタの容量値を安定させることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体装置の製造方法を説明するための製造工程を示す流れ図である。
【図2】本発明の第1の実施の形態を説明するための製造工程を示す断面図である。
【図3】本発明の第1の実施の形態を説明するための製造工程を示す断面図である。
【図4】本発明の第1の実施の形態を説明するための製造工程を示す断面図である。
【図5】本発明の第1の実施の形態を説明するための製造工程を示す断面図である。
【図6】酸化膜除去の原理を示す模式図である。
【図7】本発明の第1の実施の形態におけるHSG−Siの形成を説明するための工程順の断面図である。
【図8】本発明の第2の実施の形態の半導体製造装置を説明するための概略図である。
【図9】本発明の第2の実施の形態の半導体製造装置を説明するための概略図である。
【図10】本発明の第2の実施の形態を説明するための下部電極部の模式的な断面図である。
【図11】本発明の第2の実施の形態の半導体製造装置の概略断面図である。
【図12】従来例でのHSG−Siの形成を説明する工程順の断面図である。
【図13】スタックトキャパシタの下部電極の模式的な断面図である。
【図14】従来例を説明するための製造工程の流れ図である。
【図15】HSG−Si形状と反射率の関係を説明するための、シーディングタイムと反射率の関係を示す特性図である。
【符号の説明】
1 シリコン基板
2 容量拡散層
3 層間絶縁膜
4 コンタクト孔
5 下部電極
6 表面凹凸
7 下部電極用絶縁膜
8 下部電極用溝
9 下部電極溝形成用エッチストップ層
10 プラグ
11 ウエハローディングエリア
12 ウエハアンローディングエリア
13 HSGプロセスチャンバ
14 クリーニングチャンバ
15 トランスファチャンバ
【発明の属する技術分野】
本発明は半導体装置の製造方法および半導体製造装置に関し、特に半導体装置の中の、例えばスタックトキャパシタの電極の形成技術に関するものである。
【0002】
【従来の技術】
半導体装置の中で記憶情報の任意の入出力が可能なものにDRAMがある。ここで、DRAMのメモリセルは、1個のトランジスタと1個のキャパシタとからなるものが構造的に簡単であり、半導体装置の高集積化に適するものとして広く用いられている。このようなメモリセルキャパシタでは、半導体装置の更なる高集積化、大容量化に伴い、3次元構造のものが開発され使用されてきている(例えば、特許文献1参照)。
【0003】
以下、図面を参照して従来のキャパシタの下部電極の形成方法について説明する。ここで、図13はスタックトキャパシタの下部電極の模式的な断面構造を示す断面図である。図14は、下部電極の表面に半球形結晶粒であるシリコン(HSG−Si)で凹凸を形成する場合の製造工程を示すフロー図である。
【0004】
初めに、HSG−Siで凹凸が表面に形成された下部電極部について、図13に基づいて説明する。図13において、シリコン基板1の表面に容量用拡散層2が形成される。そして、全面にシリコン酸化膜で層間絶縁膜3が形成される。この層間絶縁膜3に上記容量用拡散層2表面に達するコンタクト孔4が形成され、コンタクト孔4を充填し容量用拡散層2と接続される下部電極5が形成される。そして、この下部電極5の表面にHSG−Siによる表面凹凸6が形成される。
【0005】
つぎに、上記の表面凹凸6を有する下部電極5の従来の形成方法について、図14に基づいて説明する。
【0006】
まず、SiH4 あるいはSi2H6を反応ガスとして、減圧の化学気相成長(LPCVD)法で、ノンドープの非晶質構造のシリコン膜(以下、a−Si膜という)がシリコン基板上に堆積される。
【0007】
そして、上記a−Si膜は、フォトリソグラフィ技術とドライエッチング技術とで微細加工され、下部電極パターニングがなされる。
【0008】
つぎに、酸溶液等の化学薬液での洗浄が施され、微量の重金属あるいはパーティクルが除去される。
【0009】
そして、パターニングされたa−Si膜の表面に形成された酸化膜の除去、すなわち自然酸化膜のウエット洗浄による除去がなされる。
【0010】
このような処理工程の後に、シリコン基板は高真空の反応炉の中に挿入される。そして、この反応炉中で上記パターニングされたa−Si膜表面にHSG核が形成され、さらに熱処理が施されてHSG−Si形成がなされる。このHSG−Siが図13で説明した表面凹凸6となる。また、この熱処理で上記a−Si膜は多結晶化する。
【0011】
つぎに、PH3雰囲気でアニールを施すことにより、多結晶化したSiを導電化し、それによって下部電極5を形成する。
【0012】
【特許文献1】
特開2002−43547号公報
【0013】
【発明が解決しようとする課題】
しかしながら、上記のような従来の下部電極の形成方法は、以下のような問題を有している。半球形結晶粒であるHSG−Siで凹凸が表面に形成された下部電極を、キャパシタ電極とするDRAMの量産工程では、ロット間でHSG−Siの半球形結晶粒の形状がばらつく。波長250nmから400nmでのHSG後の出来映え(反射率測定)評価では、正常品ではσ=1.5に対し、異常品ではσ=5.0以上となる。その結果、キャパシタの容量値がばらつき、規格外となり不良品が多発する。
【0014】
HSG−Si形状と反射率の関係について、代表的な図を図15に示す。図15は、シーディングタイムと反射率の関係を示している。この図15では、シーディングタイムが0秒、120秒、210秒のときに、反射率がそれぞれ、0.54、0.30,052となっている。このときの下部電極の表面のHSG−Si形状をそれぞれ画像として図15上に示している。上記において、シーディングタイムとは、a−Si膜上にSiH4 あるいはSi2H6を流すことによりa−Si膜表面にSiの核形成を行う時間を意味する。曲線に重ねて示されている縦線はエラーバーであり、面内49ポイントの反射率を測定したので、そのときに得られた反射率の最大値と最小値の範囲を示している。よって、このエラーバーが大きいほど半球状の結晶粒の形状のばらつきが大きいことになる。
【0015】
本発明者は、上記の原因について詳細に検討した。その結果、以下のようなことがつきとめられた。すなわち、半導体装置の量産ラインにおいては、a−Si膜表面の自然酸化膜のウエット洗浄による除去がなされた後、半導体装置を搭載するウエハが、クリーンルーム内で仕掛かりのため一時保管されることがある。この一時保管において、クリーンルーム内の有機系不純物がa−Si膜清浄表面に付着し、最終的にHSG−Siの形成を阻害し、HSG−Siを均一な形状に形成できなくなり、その結果、キャパシタの容量値がばらつく原因となる。
【0016】
したがって、本発明の目的は、HSG−Siの形成時の形状ばらつきを抑制でき、キャパシタの容量値を安定して得ることができる半導体装置の製造方法および半導体製造装置を提供することである。
【0017】
【課題を解決するための手段】
本発明の半導体製造装置の製造方法は、半導体基板上にキャパシタの下部電極として形成された非晶質シリコン層の表面の自然酸化膜を除去し、非晶質シリコン層の表面に酸化膜を生成させる工程と、非晶質シリコン層の表面の酸化膜を除去し、非晶質シリコン層の清浄表面を露出させる工程と、その後、非晶質シリコン層の表面をシリコン化合物ガスに曝露し、非晶質シリコン層の表面にシリコン核を形成する工程とを含む。
【0018】
この構成によれば、下部電極となる非晶質シリコン層表面の自然酸化膜を除去し酸化膜で非晶質シリコン層表面を覆いHSG処理直前に酸化膜除去を行うので、HSG−Siの形状のばらつきを抑えることができ、その結果、キャパシタの容量値のばらつきを抑制することができる。
【0019】
酸化膜の除去は、例えば、アルゴンエキシマランプから照射された波長126nmのエキシマ光を酸化膜に照射することにより行われる。この酸化膜の除去は、還元性ガス雰囲気中、希ガス雰囲気中、もしくは真空中で行うことが好ましい。真空中の場合は、アルゴンエキシマランプから照射される波長126nmの真空紫外光を吸収してしまう気体分子を除去できる。還元性ガス雰囲気中の場合は、真空紫外光によって還元性ガスを活性化させ、酸化膜除去をアルゴンエキシマ光による直接除去だけによらず還元作用による間接的にも除去を行い、酸化膜除去効率の向上が期待できる。希ガス雰囲気中の場合は、真空中の場合と異なりチャンバを真空に引くことなく、安定な希ガス雰囲気にチャンバの状態をしてやれば大気圧でクリーニングを行うことができ、大掛かりな排気装置が不要となる。
【0020】
また、酸化膜を除去する際に、同時に酸化膜上に吸着した有機系不純物が分解される。
【0021】
また、酸化膜は例えば過酸化水素処理によって生成させる。
【0022】
本発明の半導体装置の製造方法は、具体的にいえば、キャパシタの下部電極の形成において、非晶質シリコン層をパターニングしてシリコン基板上の絶縁膜上に形成する工程と、非晶質シリコン層表面の自然酸化膜を除去し過酸化水素処理によって非晶質シリコン層表面に酸化膜を形成する工程と、アルゴンエキシマランプにより酸化膜を除去する工程と、酸化膜除去後、所定の分圧のシリコン化合物ガスにシリコン基板を曝露し、熱処理によって非晶質シリコン層表面にシリコン核を形成し更にシリコン核を成長させる工程と、シリコン核の成長した非晶質シリコン層に例えばPH3アニールにより導電化させ下部電極とする工程を含む。
【0023】
本発明の半導体装置の製造方法は、他の具体例として、キャパシタの下部電極の形成において、非晶質シリコン層をシリコン基板上の絶縁膜上全面に形成する工程と、非晶質シリコン層表面の自然酸化膜を除去し過酸化水素処理によって非晶質シリコン層表面に酸化膜を形成する工程と、アルゴンエキシマランプにより酸化膜を除去する工程と、酸化膜除去後、所定の分圧のシリコン化合物ガスにシリコン基板を曝露し、熱処理によって非晶質シリコン層表面にシリコン核を形成し更にシリコン核を成長させる工程と、シリコン核の成長した非晶質シリコン層を例えばPH3アニールにより導電化させパターニングしキャパシタの下部電極とする工程を含む。
【0024】
また、本発明の半導体製造装置は、プロセスチャンバと、クリーニングチャンバと、クリーニングチャンバとプロセスチャンバとを接続するトランスファチャンバとを備えている。クリーニングチャンバは、ウエハステージと、ウエハステージに載置されたウエハにエキシマ光を照射するアルゴンエキシマランプとを内蔵し、かつ雰囲気ガスを導入するガス導入口を有する。
【0025】
この構成によれば、下部電極となる非晶質シリコン層表面の自然酸化膜を除去し酸化膜で非晶質シリコン層表面を覆いHSG処理直前に酸化膜除去を行うことができるので、HSG−Siの形状のばらつきを抑えることができ、その結果、キャパシタの容量値のばらつきを抑制することができる。
【0026】
また、本発明の半導体製造装置は、具体的にいえば、HSG−Siプロセスチャンバとアルゴンエキシマランプを用いて酸化膜を除去するクリーニングチャンバが真空または、窒素あるいは希ガスなど安定ガス雰囲気で満たされたトランスファチャンバを介してつながっていることを特徴とする。この半導体製造装置では、クリーニングチャンバには立体構造のキャパシタの底部、側壁の酸化膜除去に対応すべくウエハステージに傾きと回転を行う機構を持つことが好ましい。
【0027】
また、アルゴンエキシマランプの光強度を向上させ、酸化膜除去を促進させるためのテーパ状光ガイドを備え持つことが好ましい。
【0028】
さらに、クリーニングチャンバには酸化膜除去を促進させるための還元性ガスを添加する機構を備え持つことが好ましい。
【0029】
本発明では、下部電極となる非晶質シリコン層表面の自然酸化膜を除去して酸化膜で非晶質シリコン層表面を覆い、HSG処理直前にアルゴンエキシマランプを用いて酸化膜の除去を行い、キャパシタの容量値のばらつきを抑制する。
【0030】
本発明により、半導体の量産工程において、上記に述べたような還元性ガスを用いること、ウエハステージに傾きと回転機構を持たせることにより立体構造をもつキャパシタの底部、側壁の酸化膜残渣を防ぎ、さらにテーパ状光ガイドを用いて光強度を向上させ酸化膜の除去効率を上げることを可能にし、キャパシタを構成する下部電極の表面に均一に、しかもばらつきが少なく安定してHSG−Siからなる凹凸が形成できるようになる。そして、キャパシタの規格値を満たす容量値が安定して得られ半導体装置の製造歩留まりが大幅に向上するようになる。
【0031】
【発明の実施の形態】
(第1の実施の形態)
つぎに、本発明の第1の実施の形態の製造方法を図1、図2、図3、図4、図5、図6、図7と図12に基づいて説明する。ここで、図1は図13で示したようなキャパシタの下部電極の製造工程を示す流れ図である。そして、図2、図3、図4、図5は本発明の第1の実施の形態におけるHSG−Si形成までの各工程を示す断面図である。図2は図1の洗浄工程の断面図を示し、図3は図1の酸化膜除去+過酸化水素水処理(酸化膜形成)工程の断面図を示し、図4は図1のアルゴンエキシマランプによる酸化膜除去工程を示し、図5は図1のHSG−Si形成工程を示している。
【0032】
本発明の特徴は、従来の技術で説明したa−Si膜表面の自然酸化膜を除去し、過酸化水素水処理を行い、a−Si膜清浄表面に酸化膜を形成し、アルゴンエキシマランプにより酸化膜を除去する点にある。このa−Si膜の清浄表面を露出させ、酸化膜で覆いHSG処理直前にアルゴンエキシマランプを用いて酸化膜のクリーニングを行い、連続してHSG処理することにより、上述したようなキャパシタの容量値のばらつきが小さく規格値を満たす安定した半導体装置が得られる。
【0033】
半導体装置においては、層間絶縁膜はシリコン酸化膜あるいはBPSG膜(ボロンガラス、リンガラスを含むシリコン酸化膜)で構成される。
【0034】
図1のフロー図に示すように、SiH4を反応ガスとする減圧CVD法で、ノンドープのa−Si膜(膜厚:25nm)がシリコン基板上に堆積される。ここで、成膜温度は500℃〜550℃の範囲に設定される。
【0035】
続いて、a−Si膜はフォトリソグラフィ技術とドライエッチング技術とで微細加工され、下部電極パターニングがなされる。
【0036】
つぎに、図1および図2に示すように、硫酸あるいは塩酸、過酸化水素水および純水の混合化学薬液での洗浄、アンモニア水、過酸化水素水および純水の混合化学薬液でのシリコン基板1の洗浄が施され、微量の重金属あるいはパーティクルが除去される。図2における各符号1〜5は図13に示したものと同じである。
【0037】
つぎに、図1および図3に示すように、上記のシリコン基板1は、フッ酸と純水との混合薬液である希フッ酸中に浸漬され、つづいて過酸化水素水に浸漬される。この処理で、a−Si膜表面の自然酸化膜等の除去すなわち酸化膜除去がなされ、つづいて酸化膜(いわゆる、ケミカル酸化膜)21が1nm程度の膜厚に形成される。ここで希フッ酸のフッ素濃度は0.50vol.%であり、過酸化水素水濃度は0.75vol.%である。
【0038】
ここで、上記工程後にウエハがクリーンルーム内で仕掛かりのため一時保管されても、a−Si膜清浄表面は酸化膜21で覆われており、a−Si膜清浄表面への直接の有機系不純物の吸着を防ぐことができる。
【0039】
つぎに、図1および図4に示すように、シリコン基板1は上述した半導体製造装置のクリーニングチャンバへ挿入され、アルゴンエキシマランプ(波長126nm,9.8eV)を用いて、シリコン基板1にアルゴンエキシマランプ照射24を行い、Si−Oの結合エネルギー8.9eVの結合を切ることにより、下部電極5の表面の酸化膜除去が行われる。アルゴンエキシマランプの照射光は、インコヒーレント光であるので、拡散し、アルゴンエキシマランプからの距離が増加するにつれてエキシマ光強度が減少していく。
【0040】
図6は、アルゴンエキシマランプ照射による酸化膜除去の様子を模式的に示している。図6(a)に示すように、表面に酸化膜(Si−O結合)を有するシリコン基板22の表面にアルゴンエキシマランプ照射23を行うと、同図(b)に示すように、アルゴンエキシマ光(Ar2 *)の光エネルギー(hν=9.8eV)によってSi−O結合(結合エネルギー8.3eV)の切断が行われる。その結果、図6(c)に示すように、酸化膜除去が進行する。具体的には、シリコン基板22から遊離した酸素が、H2OまたはO2となって、クリーニングチャンバから排出される。
【0041】
クリーニングは、真空中、還元性ガス雰囲気、または希ガス雰囲気で行われる。真空中の場合は126nmの真空紫外光を吸収してしまう気体分子を除去できる。還元性ガス中の場合は真空紫外光によって還元性ガスを活性化させ、酸化膜除去をアルゴンエキシマ光による直接除去だけによらず還元作用による間接的にも除去を行い、酸化膜除去効率の向上が期待できる。また、希ガス中の場合は上記真空中の場合と異なりチャンバを真空に引くことなく、安定な希ガス雰囲気にチャンバの状態をしてやれば大気圧でクリーニングを行うことができ、大掛かりな排気装置が不要となる。
【0042】
なお、図4の工程で、アルゴンエキシマランプによる酸化膜除去時に、有機系不純物は、COもしくはCO2などに分解されて除去され、または、高沸点系の不純物は、下地酸化膜の分解によるリフトオフで除去される。
【0043】
つぎに、図1および図5に示すように、この処理工程の後に、シリコン基板1は上述した半導体製造装置のHSG−Siプロセスチャンバの高真空の反応炉の中に挿入され、この反応炉中で熱処理(圧力:1×10−5Pa程度、温度:600℃〜650℃程度、SiH4流量50sccm)が施され、上記パターニングしたa−Si膜表面にHSG核が形成され、さらに同一プロセスチャンバ内で5分間のアニールを行うことで半球形結晶粒であるHSG−Si形成がなされる。このようにして、表面凹凸6を有するキャパシタの下部電極5が形成される。
【0044】
つぎに、図7と図12を参照してHSG−Siの形成について説明し、合わせて本発明の効果について述べる。上述した本発明の製造工程であれば、図7に示すように、下部電極となるa−Si膜31の表面は図7(a)のように、厚さ1nm程度の酸化膜32で保護されている。酸化膜32上には有機系不純物33が吸着している。
【0045】
つづいて図7(b)に示すように、クリーニングチャンバにてアルゴンエキシマランプ照射34によりa−Si膜31の表面の酸化膜32が除去され、この際にO2もしくはH2Oが排出される。このときに同時に、酸化膜32上に吸着した有機系不純物33は、クリーニングチャンバにおいてアルゴンエキシマランプ照射34によりCOもしくはCO2などに分解され、もしくは、高沸点系の不純物であれば下地の酸化膜除去によりリフトオフされる。
【0046】
その後図7(c)に示すように、HSGチャンバ(プロセスチャンバ)における反応炉内でa−Si膜31の表面にSiH4ガスが照射されると、a−Si膜31の表面にSiの吸着35が起こり、HSG核36が形成されるようになる。
【0047】
引き続いて、上記反応炉内で、高真空中でのアニール処理が施されると、図7(d)に示すように、a−Si膜31の表面において、Siが拡散し、成長する。すなわち、上記のHSG核36を中心としてシリコン結晶の固相成長37が始まる。このアニール処理の温度は600℃〜650℃程度であり、その真空度は10−5Pa程度に設定される。この処理で、表面のシリコン原子は表面マイグレーションする。そして、上記のアニール処理の経過とともに、本発明の方法では、上記HSG核36を中心にシリコン原子が集まり、表面積の大きなHSG−Si38が安定して形成されるようになる。
【0048】
以後は図示しないが、このHSG−Siによる凹凸を有する下部電極に対して、PH3アニール(圧力:33250Pa程度、温度:650℃〜700℃程度、PH3流量:500sccm)を施して導電化させる。
【0049】
その後、表面に極薄のシリコン窒化膜あるいはタンタル酸化膜等の容量絶縁膜が形成され、この容量絶縁膜を被覆するように対向電極が形成され、これによって、キャパシタが完成する。
【0050】
これに対して、図14で示した従来の方法であると、本発明のように酸化膜形成と酸化膜クリーニングの工程がないために、酸化膜除去後の仕掛かり放置時間の違いにより有機系異物がa−Si膜表面に付着することがある頻度で起こる。それを図12(a)に示す。図12(a)において、41はa−Si膜、42は有機系異物である。
【0051】
そして、上記の有機系異物42がa−Si膜41上に存在すると、図12(b)に示すように、SiH4 ガスの照射によるSiの表面吸着43の際に、HSG核44の形成されない領域が生じる(有機系異物42の下部)。
【0052】
さらには、図12(c)に示すように、Siの表面拡散と成長が行われる際に、有機系異物42もシリコン原子の表面マイグレーションを低下させる。45はシリコン基板41の上に形成されたHSG−Siである。このようなシリコン原子の表面マイグレーションの低下は、表面積の大きなHSG−Siの形成を阻む(形成不良を生じる)大きな要因となる。
【0053】
以上のような理由から、従来の技術では、形成されるHSG−Siの形状がばらつき、半導体装置の量産製造技術としては不満足なものとなる。
【0054】
これに対して、上述したように本発明の方法では、半導体装置の量産ラインにおいて、半導体装置を搭載するウエハが一時保管されることがあっても、酸化膜がa−Si膜清浄表面を保護し、従来の技術で説明したような問題は皆無となる。このために、キャパシタを構成する下部電極の表面に、均一にしかも安定してHSG−Siからなる凹凸形状が形成できるようになる。
【0055】
なお、上記の実施の形態では、下部電極のパターニングをした後に、HSG−Siを形成したが、半導体基板の全面にa−Si膜を形成した状態で、a−Si膜の表面にHSG−Siを形成し、その後にPH3アニールにより導電化させパターニングしキャパシタの下部電極とする工程を行ってもよい。
【0056】
(第2の実施の形態)
つぎに、本発明の第2の実施の形態の半導体製造装置を図8と図9と図10と図11に基づいて説明する。
【0057】
ここで、図10は立体構造を有するキャパシタの概略断面図である。このキャパシタは、図10に示すように、シリコン基板1の表面に容量用拡散層2が形成され、さらに全面にシリコン酸化膜で層間絶縁膜3が形成される。そして、この層間絶縁膜3の表面に下部電極溝形成用エッチストップ層9が積層して形成される。この下部電極溝形成用エッチストップ層9は、膜厚が20nm程度のシリコン窒化膜で構成される。下部電極溝形成用エッチストップ層9の上には下部電極用絶縁膜7が積層形成される。そして、下部電極用絶縁膜7に下部電極用溝8がエッチングによってされる。さらに、下部電極用溝8の底部のエッチストップ層9を除去した後、層間絶縁膜3に上記容量用拡散層2表面に達するコンタクト孔4が形成される。さらにその後、コンタクト孔4を充填するようにプラグ10が形成され、その後下部電極用溝8の内面全面に容量用拡散層2と接続される下部電極5が形成される。そして、この下部電極5の表面に表面凹凸6が形成される。
【0058】
この第2の実施の形態の半導体製造装置の特徴は、図8に示すように、カセットロードエリア11と、カセットアンロードエリア12と、HSG−Siプロセスチャンバ13と、アルゴンエキシマランプにより酸化膜を除去するクリーニングチャンバ14とが、真空または窒素あるいは希ガスなどの安定ガス雰囲気で満たされたトランスファチャンバ15でつながっており、シリコン基板を大気にさらすことなく、シリコン基板を連続して処理できることを特徴とする。
【0059】
また、上記クリーニングチャンバ14には、シリコン基板を保持するウエハステージが設けられ、このウエハステージは傾き・回転機構を有している。立体構造を有するキャパシタの場合、キャパシタセルの開口径が例えば、0.30μm×0.67μm(0.20μm2程度)となると、キャパシタ底部、側壁までエキシマ光が照射されず酸化膜残渣が発生してしまう。この残渣の発生を防止するため、本実施の形態では、図9に示すように、上記に述べたようにウエハステージ51に傾き・回転機構を備えている。52は、図10に示したものと同様の構造を有したシリコン基板である。符号53は回転を示し、符号54は傾きを示している。55はアルゴンエキシマランプ照射(Ar2 *光)を示している。
【0060】
このようにウエハを傾けた状態で、回転させることにより、キャパシタセルの底部まで十分に光が届き、酸化膜除去を残渣無く行うことが可能となる。
【0061】
また、図11に示すように、酸化膜除去効率を向上させる目的で光強度を増大させるためのテーパ状光ガイド62をウエハ(シリコン基板)61の上方に設けてもよい。ウエハ61にアルゴンエキシマランプ照射63を行う際に、アルゴンエキシマランプの光は、インコヒーレント光であって徐々に広がるので、エキシマ光強度はアルゴンエキシマランプから離れるにつれて減少していく。そのため、アルゴンエキシマランプの光をテーパ状光ガイド62を用いて反射させて、アルゴンエキシマランプの光を中央へ向かって収束させることが有効である。これによって、アルゴンエキシマ光(Ar2 *光)が光強度を高めた状態でウエハ61に照射される。図12において、符号64はテーパ状光ガイド62による反射で光強度が増大した領域を示している。矢印65はAr2 *光が収束することを模式的に示している。
【0062】
また、酸化膜除去効率を向上させるためにクリーニングチャンバに還元性ガスを導入することができるようにしてもよい。テーパ状光ガイド62の材質はアルミニウムなどの126nmのエキシマ光を反射可能な材質で構成される。
【0063】
上記のような機構を備えかつ上記クリーニングチャンバとHSG−Siプロセスチャンバとが、トランスファチャンバでつながっているため、大気を介さずにシリコン基板の連続処理が可能になる。
【0064】
これにより、半導体装置の量産工程において、キャパシタを構成する下部電極の表面に、均一にしかも安定してHSG−Siからなる凹凸形状を形成できるようになる。その結果、キャパシタの規格値を満たし、かつ容量値が安定して得られ、半導体装置の製造歩留まりが大幅に向上する。それに伴い、高集積化されるDRAMのような半導体装置の製造コストが大幅に低減するようになる。
【0065】
【発明の効果】
本発明の半導体装置の製造方法および半導体製造装置によれば、HSG下部電極形成の前に、自然酸化膜を除去し、その後酸化膜を生成するという前処理工程を実施することにより、HSGの形成時のHSG−Siの形状のばらつきを抑制でき、キャパシタの容量値を安定させることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体装置の製造方法を説明するための製造工程を示す流れ図である。
【図2】本発明の第1の実施の形態を説明するための製造工程を示す断面図である。
【図3】本発明の第1の実施の形態を説明するための製造工程を示す断面図である。
【図4】本発明の第1の実施の形態を説明するための製造工程を示す断面図である。
【図5】本発明の第1の実施の形態を説明するための製造工程を示す断面図である。
【図6】酸化膜除去の原理を示す模式図である。
【図7】本発明の第1の実施の形態におけるHSG−Siの形成を説明するための工程順の断面図である。
【図8】本発明の第2の実施の形態の半導体製造装置を説明するための概略図である。
【図9】本発明の第2の実施の形態の半導体製造装置を説明するための概略図である。
【図10】本発明の第2の実施の形態を説明するための下部電極部の模式的な断面図である。
【図11】本発明の第2の実施の形態の半導体製造装置の概略断面図である。
【図12】従来例でのHSG−Siの形成を説明する工程順の断面図である。
【図13】スタックトキャパシタの下部電極の模式的な断面図である。
【図14】従来例を説明するための製造工程の流れ図である。
【図15】HSG−Si形状と反射率の関係を説明するための、シーディングタイムと反射率の関係を示す特性図である。
【符号の説明】
1 シリコン基板
2 容量拡散層
3 層間絶縁膜
4 コンタクト孔
5 下部電極
6 表面凹凸
7 下部電極用絶縁膜
8 下部電極用溝
9 下部電極溝形成用エッチストップ層
10 プラグ
11 ウエハローディングエリア
12 ウエハアンローディングエリア
13 HSGプロセスチャンバ
14 クリーニングチャンバ
15 トランスファチャンバ
Claims (14)
- 半導体基板上にキャパシタの下部電極として形成された非晶質シリコン層の表面の自然酸化膜を除去し、前記非晶質シリコン層の表面に酸化膜を生成させる工程と、
前記非晶質シリコン層の表面の前記酸化膜を除去し、前記非晶質シリコン層の清浄表面を露出させる工程と、
その後、前記非晶質シリコン層の表面をシリコン化合物ガスに曝露し、前記非晶質シリコン層の表面にシリコン核を形成する工程とを含む半導体装置の製造方法。 - 前記酸化膜の除去は、アルゴンエキシマランプから照射されたエキシマ光を前記酸化膜に照射することにより行う請求項1記載の半導体装置の製造方法。
- 前記酸化膜の除去は、還元性ガス雰囲気中で行う請求項2に記載の半導体装置の製造方法。
- 前記酸化膜の除去は、希ガス雰囲気中で行う請求項2に記載の半導体装置の製造方法。
- 前記酸化膜の除去は、真空中で行う請求項2に記載の半導体装置の製造方法。
- 前記酸化膜を除去する際に、同時に酸化膜上に吸着した有機系不純物を分解する請求項2に記載の半導体装置の製造方法。
- 前記酸化膜の除去は、前記アルゴンエキシマランプ照射方向に対して前記半導体基板を傾け、かつ回転させながら行うことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記アルゴンエキシマランプは、波長126nmのエキシマ光を照射することを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記酸化膜は過酸化水素処理によって生成させる請求項1または2に記載の半導体装置の製造方法。
- プロセスチャンバと、
ウエハステージと、前記ウエハステージに載置されたウエハにエキシマ光を照射するアルゴンエキシマランプとを内蔵し、かつ雰囲気ガスを導入するガス導入口を有するクリーニングチャンバと、
前記クリーニングチャンバと前記プロセスチャンバとを接続するトランスファチャンバとを備えた半導体製造装置。 - 前記ウエハステージはアルゴンエキシマランプの照射方向に対して前記ウエハを傾斜および回転させる機構を有している請求項10に記載の半導体製造装置。
- 前記ガス導入口は還元性ガスを添加する機構を有している請求項10に記載の半導体製造装置。
- 前記クリーニングチャンバは前記アルゴンエキシマランプから照射されたエキシマ光を集光して前記ウエハに照射するテーパ状光ガイドをさらに内蔵している請求項10に記載の半導体製造装置。
- 前記アルゴンエキシマランプは、波長126nmのエキシマ光を照射することを特徴とする請求項10〜13の何れか1項に記載の半導体製造装置。
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WO2015016149A1 (ja) * | 2013-07-29 | 2015-02-05 | 株式会社日立国際電気 | 基板処理装置、半導体装置の製造方法および記録媒体 |
-
2003
- 2003-05-26 JP JP2003147613A patent/JP2004349616A/ja active Pending
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WO2015016149A1 (ja) * | 2013-07-29 | 2015-02-05 | 株式会社日立国際電気 | 基板処理装置、半導体装置の製造方法および記録媒体 |
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