JP2004349603A

JP2004349603A - Multilayer wiring board and its manufacturing method

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Publication number: JP2004349603A
Application number: JP2003147352A
Authority: JP
Inventors: Miyuki Akazawa; 美雪赤澤; Satoru Kuramochi; 悟倉持; Atsushi Takano; 敦高野; Koichi Nakayama; 浩一中山; Masataka Yamaguchi; 政隆山口; Toshiaki Mori; 俊章森; Yoshitaka Fukuoka; 義孝福岡
Original assignee: Dai Nippon Printing Co Ltd
Current assignee: Dai Nippon Printing Co Ltd
Priority date: 2003-05-26
Filing date: 2003-05-26
Publication date: 2004-12-09
Anticipated expiration: 2023-05-26
Also published as: JP4369684B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer wiring board wherein the freedom of wiring design is high and a high density wiring is possible, and a manufacturing method of manufacturing such a multilayer wiring board readily. <P>SOLUTION: In a multilayer wiring board with a wiring of two or more layers via an electric insulating layer on a core substrate, a core substrate having a plurality of through-holes which are filled with a conductive substance and are conductively connected in front-back sides is used. The opening diameter of the through-hole is in the range of 10 to 100 μm and a through-hole inner wall surface is provided with a conductive substance diffusion preventing layer. The wiring of a first layer formed on the core substrate via an electric insulating layer is connected to the conductive substance filled in the through-hole through a via. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、多層配線基板とその製造方法に係り、特に半導体チップを搭載するための高密度配線がなされた多層配線基板と、このような多層配線基板を製造するための製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】特開平９−１３００５０号公報
【特許文献２】特開２００３−２３２５１号公報
近年、電子機器の高機能化、小型化、軽量化が進む中で、半導体パッケージの小型化、多ピン化、外部端子のファインピッチ化が求められており、高密度配線基板の要求がますます強くなっている。このため、ＬＳＩを直接プリント配線基板に実装したり、あるいはＣＳＰ（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）、ＢＧＡ（ＢａｌｌｇｒｉｄＡｒｒａｙ）をプリント配線基板に実装するようになってきた。そして、プリント配線基板も高密度化に対応するために、配線およびビアを１層づつ電気絶縁層を介してコア基板に多層に積み上げていくビルドアップ法で製作した多層配線基板を使用するようになってきた。
【０００３】
従来の一般的なビルドアップ多層配線基板では、絶縁基板にドリルでスルーホールを設け、このスルーホール内側に金属めっきを施し、スルーホール内に樹脂または導電性ペーストを充填して形成されたコア基板が使用されていた（特許文献１）。このコア基板は、スルーホールを介して表裏が導通されたものであり、このコア基板上に配線を電気絶縁層を介して多層に積み上げることで多層配線基板が作製されていた。また、最近では、樹脂を充填したスルーホールに蓋めっき（スルーホールの開口部分を塞ぐようにめっき層を形成すること）を行い、上記の蓋めっき部分の直上にビアを配置し、さらに、このビア上にビアを配置するスタック構造の多層配線基板が開発されている（特許文献２）。
【０００４】
【発明が解決しようとする課題】
しかし、従来のスルーホールの形成はドリル加工で行っていたため、スルーホールの開口径はドリル径よりも小さくすることができず、微細なドリルを用たドリル加工では、ドリルの破損頻度が高いものであった。このため、スルーホールの微細化が困難であり、配線設計の自由度が限定されるという問題があった。
また、樹脂を充填したスルーホールに蓋めっきを行った構造では、使用する絶縁基板の熱収縮・熱膨張によって、スルーホール内部に充填した樹脂が伸縮し、これにより、蓋めっき部分に形成されたビアに応力が集中し易く、接続信頼性が低いという問題もあった。
本発明は、上記のような実情に鑑みてなされたものであり、配線設計の自由度が高く高密度配線が可能な多層配線基板と、このような多層配線基板を簡便に製造するための製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
このような目的を達成するために、本発明は、コア基板上に電気絶縁層を介して２層以上の配線を有する多層配線基板において、コア基板は導電性物質が充填され表裏の導通がなされた複数のスルーホールを備え、前記スルーホールは開口径が１０〜１００μｍの範囲内であり、前記スルーホール内壁面には導電性物質拡散防止層が設けられており、電気絶縁層を介してコア基板上に形成された１層目の配線は、ビアを介して前記スルーホール内に充填された導電性物質に接続されているような構成とした。
【０００６】
本発明の好ましい態様として、前記導電性物質拡散防止層は窒化チタン薄膜であるような構成とした。
本発明の好ましい態様として、前記導電性物質は、電解めっきによりスルーホール内に形成された銅であるような構成、あるいは、前記導電性物質は、スルーホール内に形成された導電性ペーストであるような構成とした。
本発明の好ましい態様として、前記スルーホールの開口径が１０〜３０μｍの範囲内であるような構成とした。
本発明の好ましい態様として、前記コア基板の厚みは、５０〜７２５μｍの範囲内であるような構成とした。
本発明の好ましい態様として、前記コア基板がシリコンコア基板であるような構成とした。
【０００７】
また、本発明は、コア基板上に電気絶縁層を介して２層以上の配線を有する多層配線基板の製造方法において、コア基板用のコア材の一方の面から、プラズマを利用したドライエッチングにより開口径が１０〜１００μｍの範囲内にある微細孔を所定の深さまで穿設する工程と、少なくとも前記微細孔の内壁面に導電性物質拡散防止層を形成し、該導電性物質拡散防止層上に下地導電層を形成する工程と、前記微細孔内に導電性物質を充填する工程と、前記コア材の他方の面を研磨して前記微細孔を露出させることによりスルーホールを形成し、前記導電性物質によりスルーホールを介した表裏の導通がとられたコア基板とする工程と、該コア基板上に、スルーホール内に充填された導電性物質に接続するようにビアを形成すると同時に、電気絶縁層を介した１層目の配線を形成する工程と、を有するような構成とした。
【０００８】
さらに、本発明は、コア基板上に電気絶縁層を介して２層以上の配線を有する多層配線基板の製造方法において、コア基板用のコア材の一方の面から、プラズマを利用したドライエッチングにより開口径が１０〜１００μｍの範囲内にある微細孔を所定の深さまで穿設する工程と、前記コア材の他方の面を研磨して前記微細孔を露出させスルーホールを形成する工程と、少なくとも前記スルーホールの内壁面に導電性物質拡散防止層を形成し、該導電性物質拡散防止層上に下地導電層を形成する工程と、前記スルーホール内に導電性物質を充填して表裏の導通がとられたコア基板とする工程と、該コア基板上に、スルーホール内に充填された導電性物質に接続するようにビアを形成すると同時に、電気絶縁層を介した１層目の配線を形成する工程と、を有するような構成とした。
【０００９】
本発明の好ましい態様として、前記導電性物質拡散防止層の形成は、プラズマを利用したＭＯ−ＣＶＤ法により行うような構成とし、前記微細孔を該開口径が１０〜３０μｍの範囲内となるように形成するような構成とした。
また、本発明の好ましい態様として、前記コア材がシリコンであるような構成とした。
【００１０】
上記のように、本発明の多層配線基板では、スルーホールの開口径が１０〜１００μｍの範囲内にあるので、スルーホールの狭ピッチ化がなされても、スルーホール間のスペースが確保され、また、スルーホール内壁面に設けられた導電性物質拡散防止層は、スルーホール内部に充填された導電性物質がコア基板中に拡散して隣接するスルーホール間での短絡を防止する作用をなし、本発明の製造方法では、プラズマを利用したドライエッチングにより微細孔を形成するので、開口径の小さいスルーホールの形成が可能となる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
多層配線基板
図１は、本発明の多層配線基板の一実施形態を示す部分縦断面図である。図１において、本発明の多層配線基板１は、コア基板２と、このコア基板２の表面２ａ上に電気絶縁層を介して形成された配線と、裏面２ｂ上に電気絶縁層を介して形成された配線と、を備えている。
多層配線基板１を構成するコア基板２は、コア材２′に複数のスルーホール４が形成されたものであり、各スルーホール４には導電性物質７が充填され、この導電性物質７によりスルーホール４を介した表面２ａと裏面２ｂの導通がなされている。
【００１２】
コア基板２に形成されたスルーホール４の開口径は、１０〜１００μｍ、好ましくは１０〜３０μｍの範囲内である。スルーホールの開口径が上記の範囲未満であると、スルーホール形成加工が困難となり、また、上記の範囲を超えると、スルーホールの密度を高くしたり、スルーホールの形成数を多くすることに限度があり好ましくない。スルーホール４の内壁面には導電性物質拡散防止層５が設けられており、図示例のコア基板２では、導電性物質拡散防止層５と導電性物質７との間に下地導電層６が介在している。
コア基板２の厚みは、５０〜７２５μｍ、好ましくは３００〜６２５μｍの範囲内である。コア基板２の厚みが５０μｍ未満であると、支持体として充分な強度を保持できず、７２５μｍを超えると、半導体装置の薄型化に支障を来たすことになり好ましくない。
【００１３】
コア基板２の表面２ａ上に形成された配線は、図示例では多層配線であり、コア基板２の表面２ａ上に電気絶縁層１１ａを介しビア１３ａにてスルーホール４内の導電性物質７に接続されるように形成された１層目の配線１２ａと、この１層目の配線１２ａ上に２層目の電気絶縁層１１ｂを介しビア１３ｂにて所定の１層目配線１２ａに接続されるように形成された２層目の配線１２ｂと、この２層目の配線１２ｂ上に３層目の電気絶縁層１１ｃを介しビア１３ｃにて所定の２層目配線１２ｂに接続されるように形成された３層目の配線１２ｃとからなる。
また、コア基板２の裏面２ｂ上に形成された配線は、図示例では単層配線であり、コア基板２の裏面２ｂ上に電気絶縁層１５を介しビア１７にてスルーホール４内の導電性物質７に接続されるように形成された配線１６である。
【００１４】
尚、各配線１２ａ，１２ｂ，１２ｃ，１６および各ビア１３ａ，１３ｂ，１３ｃは下地金属層を介して、導電性物質７上、下層の電気絶縁層上、ビア上に形成されていてもよい。この下地着金属層は、例えば、銅、銀等の薄膜とすることができる。
【００１５】
上述のような本発明の多層配線基板１では、スルーホール４内部に導電性物質７が充填され、この導電性物質７に接続するビア１３ａ，１７を介して１層目の配線１２ａ，１６が形成された構造、すなわち、スルーホール４直上にビア１３ａ，１７を備える構造であるため、多層配線の配線設計の自由度を高くすることができる。また、スルーホール４内には樹脂が充填されていないので、スルーホール４直上に配置されたビア１３ａ，１７へのコア基板２の熱収縮や熱膨張による応力集中が発生し難く、接続信頼性が高いものとなる。さらに、スルーホール４の狭ピッチ化が可能であるとともに、スルーホール４間のスペースの確保が容易であり、このスペースに必要な配線を形成することができるので、所望の高密度配線をより少ない層数で形成することができ、薄型の半導体装置の製造が可能となる。また、スルーホール４の内壁面に設けられた導電性物質拡散防止層５によって、スルーホール内部に充填された導電性物質７や下地導電層６の構成物質がコア基板２中に拡散することが阻止されるので、スルーホール４の狭ピッチ化を進めても隣接するスルーホール４間の短絡を防止することができる。
【００１６】
本発明の多層配線基板１を構成するコア基板２は、例えば、シリコン、ガラス等のコア材２′を用いて作製することができる。尚、コア基板２の表面２ａ、裏面２ｂには、必要に応じて二酸化珪素、窒化珪素等の電気絶縁膜が形成されてもよい。
スルーホール４の内壁面に形成される導電性物質拡散防止層５は、緻密であり、コア基板２中への導電性物質の拡散を防止し得る薄膜であれば特に制限はなく、例えば、窒化チタン、チタン、クロム等の薄膜層とすることができる。この導電性物質拡散防止層５の厚みは、例えば、１０〜５０ｎｍの範囲で設定することができる。このような導電性物質拡散防止層５は、スルーホール４の内壁面と下地導電層６との密着層も兼ねることができる。
【００１７】
また、コア基板２の各スルーホール４に充填された導電性物質７としては、例えば、フィルド電解めっきによりスルーホール内に形成された銅等の導電性金属とすることができる。また、銅粒子、銀粒子等の導電性粒子を含有した導電性ペーストを用いることができる。但し、導電性ペーストを導電性物質７として用いる場合、コア基板２の熱収縮や熱膨張によるビア１３ａ，１７への応力集中を抑制するために、導電性粒子の含有率が８０体積％以上であることが好ましい。
また、導電性物質拡散防止層５と導電性物質７との間に介在する下地導電層６は、例えば、銅、銀、ニッケル等からなる薄膜であってよく、導電性物質７と同種の材料、あるいは、異なる材料のいずれでもよい。この下地導電層６の厚みは、例えば、５０〜３００ｎｍの範囲で設定することができる。
【００１８】
コア基板２の表面２ａ上の１層目の配線１２ａ、２層目の配線１２ｂ、３層目の配線１２ｃの材質、ビア１３ａ，１３ｂ，１３ｃの材質、および、裏面２ｂ上の配線１６の材質、ビア１７の材質は、例えば、銅、ニッケル等の導電性材料とすることができる。このような各層の配線の厚みは、例えば、３〜２０μｍの範囲で設定することができ、ビアの径は、例えば、２０〜１００μｍの範囲で設定することができる。
また、電気絶縁層１１ａ，１１ｂ，１１ｃおよび電気絶縁層１５の材質は、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂，フルオレン等の有機絶縁性材料とすることができる。このような電気絶縁層の厚みは、例えば、３〜２０μｍの範囲で設定することができる。
【００１９】
尚、上述の実施形態では、コア基板２の表面２ａに配線１２ａ，１２ｂ，１２ｃが形成され、裏面に配線１６が形成されているが、本発明ではコア基板に形成する配線層の積層数には制限はない。
また、本発明の多層配線基板は、最表面層の配線を、半導体チップ搭載用の端子パッドを有するものとすることができる。さらに、このような端子パッドの表面に半田層を備えるものであってもよい。
【００２０】
多層配線基板の製造方法
次に、本発明の多層配線基板の製造方法を図面を参照しながら説明する。
図２乃至図４は、本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、コア基板用のコア材２′の一方の面２′ａに所定の開口２１ａを有するマスクパターン２１を形成し、このマスクパターン２１をマスクとしてプラズマを利用したドライエッチング法であるＩＣＰ−ＲＩＥ（ＩｎｄｕｃｔｉｖｅＣｏｕｐｌｅｄＰｌａｓｍａ − ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりコア材２′に所定の深さで微細孔４′を穿設する（図２（Ａ））。
コア材２′は、例えば、シリコン、ガラス等を使用することができる。
【００２１】
また、マスクパターン２１は、ドライエッチング耐性のある材料を用いて形成することができ、例えば、ノボラック樹脂を用いたポジ型レジストを使用して形成することができる。また、コア材２′に比べエッチング選択比が小さい（エッチング速度が小さい）材料、例えば、シリコンからなるコア材２′に対して、酸化シリコン、窒化シリコン等を使用してマスクパターン２１を形成することができる。
形成する微細孔４′の開口径は、１０〜１００μｍ、好ましくは１０〜３０μｍの範囲内で適宜設定することができる。また、微細孔４′の深さは、作製するコア基板の厚み（５０〜７２５μｍ）を考慮して設定することができ、例えば、７０〜７４５μｍの範囲内で適宜設定することができる。本発明の製造方法では、スルーホール用の微細孔４′をプラズマを利用したドライエッチング法により形成するので、開口径の小さいスルーホールの形成が可能となる。
【００２２】
次に、コア材２′からマスクパターン２１を除去し、絶縁層３をコア材２′の表面および微細孔４′の内壁面に成膜する（図２（Ｂ））。この絶縁層３は、コア材２′がシリコンである場合には、熱酸化を施すことにより形成された酸化珪素膜であってよい。また、シリコンおよび他の材質のコア材２′に対して、プラズマＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）で形成した酸化シリコン膜、窒化シリコン膜を絶縁層３としてもよい。このような絶縁層３の厚みは、例えば、５００〜１０００ｎｍの範囲で設定することができる。
次に、この絶縁層３上に導電性物質拡散防止層５を形成し、この導電性物質拡散防止層５上に下地導電層６を形成する（図２（Ｃ））。導電性物質拡散防止層５は、窒化チタン、チタン、クロム等からなる薄膜とすることができる。このような導電性物質拡散防止層５や下地導電層６は、例えば、プラズマを利用したＭＯ−ＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃ − ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）やスパッタリング法により形成することができ、特に微細孔４′の開口径が３０μｍ以下の場合には、プラズマを利用したＭＯ−ＣＶＤにより形成することが好ましい。
【００２３】
次に、微細孔４′内に導電性物質７を充填する（図３（Ａ））。ここでは、下地導電層６を給電層として、フィルド電解めっきにより微細孔４′内に銅、ニッケル等の導電性物質７を充填することができる。また、微細孔４′内に、導電性ペーストをスクリーン印刷等の方法により導電性物質７として充填してもよい。使用する導電性ペーストは、銅粒子、銀粒子等の導電性粒子を８０体積％以上含有した導電性ペーストであることが望ましい。
【００２４】
次に、コア材２′上の余分な導電性物質７を研磨して除去し、微細孔４′内のみに導電性物質７を残す。また、コア材２′の他方の面２′ｂを研磨して、微細孔４′を露出させてスルーホール４を形成する。これにより、スルーホール４内に充填された導電性物質７による表裏の導通がとられたコア基板２が得られる。次いで、上記の研磨がなされたコア材２′の両面に絶縁層３′を形成し、その後、この絶縁層３′にパターンエッチングを行って、スルーホール４内に充填された導電性物質７が露出するような開口を形成する（図３（Ｂ））。絶縁層３′は、反応性スパッタリング、プラズマＣＶＤ等により形成した酸化シリコン等の無機酸化膜、窒化シリコン等の無機窒化膜とすることができる。このような絶縁層３′の厚みは、例えば、５００〜１０００ｎｍの範囲で設定することができる。また、この絶縁層３′に対するパターンエッチングは、所望のレジストパターンを形成した後、無機酸化膜であればフッ化水素を用いたウエットエッチングにより、また、無機窒化膜であれば、ＣＦ_４／Ｏ_２、ＣＦ_４／Ｏ_２／Ｈ_２、ＳｉＦ_４／Ｏ_２、ＮＦ_３／Ｏ_２、ＣＦ_４、Ｃ_２Ｆ_６、Ｃ_３／Ｆ_８、ＣＨＦ_３等のガスによるプラズマドライエッチングにより行うことができる。
【００２５】
次に、コア基板２の両面に１層目の配線の電気絶縁層として、感光性絶縁材料を塗布し、所定のパターンで露光して現像することにより、電気絶縁層１１ａ，１５を形成する。その後、この電気絶縁層１１ａ，１５を覆うように、下地金属層１２′ａ，１６′を形成する（図３（Ｃ））。
電気絶縁層１１ａ，１５は、例えば、ベンゾシクロブテン、ポリイミド、フルオレン等の感光性絶縁材料を使用して形成することができ、その厚みは、例えば、３〜２０μｍの範囲で設定することができる。
下地金属層１２′ａ，１６′は、スパッタリング法等により形成した薄膜であってよく、例えば、銅、銀等の薄膜であってよい。また、下地金属層１２′ａ，１６′の構造を、上記のような薄膜と、クロム、チタン、窒化チタン等の密着膜との積層構造としてもよい。このような下地金属層の厚みは、例えば、５０〜３５０ｎｍの範囲で設定することができる。
【００２６】
次に、電気絶縁層１１ａ，１５上にレジストパターン２２を形成する（図４（Ａ））。このレジストパターン２２は、スルーホール４内に充填された導電性物質７上の下地金属層１２′ａ，１６′が露出するような開口２２ａを有している。
次いで、このジストパターン２２をマスクとし、下地金属層１２′ａ，１６′を給電層として電解めっきを行い、その後、レジストパターン２２を除去する。これにより、スルーホール４内に充填された導電性物質７にビア１３ａを介して接続された配線１２ａと、ビア１７を介して接続された配線１６とを形成する（図４（Ｂ））。このような配線、ビアの材質は、例えば、銅、ニッケル等の導電性材料を使用することができる。
【００２７】
その後、電気絶縁層１１ａ，１５上に存在している余分な下地金属層１２′ａ，１６′を除去する。これにより、コア基板２の両面に電気絶縁層を介した１層目の配線が形成され、この配線は、スルーホール４内に充填された導電性物質７にビアを介して接続されたものとなる（図４（Ｃ））。
その後、図３（Ｃ）〜図４（Ｃ）の工程を繰り返すことにより、コア基板２の表面２ａ側および／または裏面２ｂ側に、更に任意の層数の配線を形成して、所望の多層配線基板を得ることができる。
【００２８】
図５乃至図７は、本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、まず、コア基板用のコア材２′の一方の面２′ａに所定の開口２１ａを有するマスクパターン２１を形成し、このマスクパターン２１をマスクとしてプラズマを利用したドライエッチング法であるＩＣＰ−ＲＩＥ（ＩｎｄｕｃｔｉｖｅＣｏｕｐｌｅｄＰｌａｓｍａ − ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりコア材２′に所定の深さで微細孔４′を穿設する（図５（Ａ））。コア材２′の材質、マスクパターン２１の材質、形成方法、および、微細孔４′の穿設方法、開口径は、上述の製造方法の実施形態と同様とすることができる。
次に、コア材２′からマスクパターン２１を除去し、コア材２′の他方の面２′ｂを研磨して、微細孔４′を露出させてスルーホール４を形成する。その後、絶縁層３をコア材２′の両面およびスルーホール４の内壁面に成膜する（図５（Ｂ））。この絶縁層３の形成は、上述の製造方法の実施形態における絶縁層３の形成と同様とすることができる。
【００２９】
次に、この絶縁層３上に導電性物質拡散防止層５を形成し、この導電性物質拡散防止層５上に下地導電層６を形成する（図５（Ｃ））。導電性物質拡散防止層５、下地導電層６の形成は、上述の製造方法の実施形態におけるこれらの層の形成と同様とすることができる。
次に、スルーホール４内に導電性物質７を充填し、コア材２′上の余分な導電性物質７を研磨して除去することにより、スルーホール４内のみに導電性物質７を残す。これにより、スルーホール４内に充填された導電性物質７による表裏の導通がとられたコア基板２が得られる（図６（Ａ））。ここでは、スルーホール４内に、導電性ペーストをスクリーン印刷等の方法により導電性物質７として充填する。使用する導電性ペーストは、銅粒子、銀粒子等の導電性粒子を８０体積％以上含有した導電性ペーストであることが望ましい。
【００３０】
次に、コア基板２の両面に１層目の配線の電気絶縁層として、感光性絶縁材料を塗布し、所定のパターンで露光して現像することにより、電気絶縁層１１ａ，１５を形成する（図６（Ｂ））。電気絶縁層１１ａ，１５の形成は、上述の実施形態と同様とすることができる。
次に、電気絶縁層１１ａ，１５を覆うように、下地金属層１２′ａ，１６′を形成し、電気絶縁層１１ａ，１５上にレジストパターン２２を形成する（図６（Ｃ））。このレジストパターン２２は、スルーホール４内に充填された導電性物質７上の下地金属層１２′ａ，１６′が露出するような開口２２ａを有している。下地金属層１２′ａ，１６′の形成、レジストパターン２２の形成は、上述の実施形態と同様とすることができる。
【００３１】
次いで、このジストパターン２２をマスクとし、下地金属層１２′ａ，１６′を給電層として電解めっきを行い、その後、レジストパターン２２を除去する。これにより、スルーホール４内に充填された導電性物質７にビア１３ａを介して接続された配線１２ａと、ビア１７を介して接続された配線１６とを形成する（図７（Ａ））。その後、電気絶縁層１１ａ，１５上に露出している余分な下地金属層１２′ａ，１６′を除去する。これにより、コア基板２の両面に電気絶縁層を介した１層目の配線を形成され、この配線は、スルーホール４内に充填された導電性物質７にビアを介して接続されたものとなる（図７（Ｂ））。上記の配線、ビアの材質は、例えば、銅、ニッケル等の導電性材料を使用することができる。
その後、図６（Ｂ）〜図７（Ｂ）の工程を繰り返すことにより、コア基板２の表面２ａ側および／または裏面２ｂ側に、更に任意の層数の配線を形成して、所望の多層配線基板を得ることができる。
【００３２】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
［実施例１］
コア材として、厚み６２５μｍ、直径１５０ｍｍのシリコン基板を準備し、このコア材の一方の面にノボラック系のポジ型レジスト材料（東京応化工業（株）製ＰＭＥＲ−Ｐ−ＬＡ９００ＰＭ）を塗布し、スルーホール形成用のフォトマスクを介して露光、現像した。これにより、開口径が１０μｍ、３０μｍ、１００μｍの３種の円形開口を有し、開口径１０μｍの開口が２０μｍピッチ、開口径３０μｍの開口が６０μｍピッチ、開口径１００μｍの開口が２００μｍピッチで、それぞれ形成されたマスクパターンを形成した。
【００３３】
次に、このマスクパターンをマスクとして、コア材にＩＣＰ−ＲＩＥ（ＩｎｄｕｃｔｉｖｅＣｏｕｐｌｅｄＰｌａｓｍａ − ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりドライエッチングを行い複数の微細孔を形成した。この微細孔の深さは約３５０μｍとした。
次に、不要なマスクパターンを除去し、洗浄後、熱酸化（１０５０℃、２０分間）を施して、厚み８００ｎｍの絶縁層をコア材の両面と微細孔の内壁面に形成した。
【００３４】
次に、この絶縁層上に、プラズマを利用したＭＯ−ＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃ − ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により、窒化チタンからなる厚み１０ｎｍの導電性物質拡散防止層を形成し、この導電性物質拡散防止層上に銅からなる厚み２００ｎｍの下地導電層を形成した。次いで、下地導電層を給電層として、下記組成のフィルドめっき液を使用しパルス電解めっき（ＤＴサイクル１０％、平均電流密度０．２Ａ／ｄｍ^２）を１５時間行うことにより、コア基材表面に銅めっきを施し、微細孔内に銅を完全に充填した。
（フィルドめっき液の組成）
・硫酸 … ５０ｇ／Ｌ
・硫酸銅 … ２００ｇ／Ｌ
・塩素イオン … ５０ｍｇ／Ｌ
・添加剤（上村工業（株）製ＥＳＡ２１−Ａ） … ２．５ｍＬ／Ｌ
・添加剤（上村工業（株）製ＥＳＡ２１−Ｂ） … １０ｍＬ／Ｌ
【００３５】
次に、コア材上の余分な銅被膜を研磨して除去し、その後、コア材の裏面を研磨して、微細孔を露出させてスルーホールを形成した。これにより、スルーホール内に充填されたフィルドめっき銅による表裏の導通がとられたコア基板が得られた。このコア基板は、開口径が１０μｍ、３０μｍ、１００μｍの３種のスルーホールを、開口径１０μｍが２０μｍピッチ、開口径３０μｍが６０μｍピッチ、開口径１００μｍが２００μｍピッチとなるように備えものであった。
次いで、上記の研磨により露出したコア材面に、反応性スパッタリングにより酸化シリコンからなる絶縁層（厚み１００ｎｍ）を形成した。その後、この絶縁層上にレジストパターンを形成し、フッ化水素を用いたウエットエッチングにより、絶縁層に開口を形成した。この開口は、スルーホール内に充填された銅が露出するように形成した。
【００３６】
次に、コア基板の両面に、感光性ベンゾシクロブテン（ＤＯＷ社製Ｃｙｃｌｏｔｅｎｅ−４０２４−４０）を塗布し、所定のパターンで露光して現像し、硬化させることにより、１層目の配線の電気絶縁層（厚み１０μｍ）を形成した。この電気絶縁層は、スルーホール内に充填された銅が露出するパターンであった。
次いで、電気絶縁層を覆うように、スパッタリング法によりクロム薄膜（厚み３０ｎｍ）と銅薄膜（厚み２００ｎｍ）の積層構造である下地金属層を形成した。
【００３７】
次に、スルーホール内に充填されたフィルドめっき銅上に位置する下地金属層が露出するように、電気絶縁層上にレジストパターンを形成した。その後、このレジストパターンをマスクとし、下地金属層を給電層として電解めっきを行い、厚み４μｍの銅層を形成した。次いで、レジストパターンを除去し、電気絶縁層上に露出している余分な下地金属層を除去した。この下地金属層の除去は、まず、過硫酸ナトリウム溶液にて銅薄膜を除去し、次いで、アルカリ性過マンガン酸ナトリウム溶液でクロム薄膜を除去した。これにより、スルーホール内に充填された導電性物質にビアを介して接続された配線を、コア基板の両面に形成した。
上記の配線形成を繰り返すことにより、２層以上の配線を形成して、所望の多層配線基板を得ることができた。
【００３８】
上記のようにして作製した多層配線基板に、下記の環境試験を施し、その後、各配線の接続を確認した結果、接続異常はみられず、接続信頼性が高いものであることが確認された。
（環境試験）
−５５℃の条件で１５分放置し、その後、１２５℃の条件で１５分間放置することを１０００サイクル繰り返す。
【００３９】
［実施例２］
実施例１と同様のコア材を準備し、このコア材の一方の面にノボラック系のポジ型レジスト材料（東京応化工業（株）製ＰＭＥＲ−Ｐ−ＬＡ９００ＰＭ）を塗布し、スルーホール形成用のフォトマスクを介して露光、現像した。これにより、開口径が１０μｍ、３０μｍ、１００μｍの３種の円形開口を有し、開口径１０μｍの開口が２０μｍピッチ、開口径３０μｍの開口が６０μｍピッチ、開口径１００μｍの開口が２００μｍピッチで、それぞれ形成されたマスクパターンを形成した。
【００４０】
次に、このマスクパターンをマスクとして、コア材にＩＣＰ−ＲＩＥ（ＩｎｄｕｃｔｉｖｅＣｏｕｐｌｅｄＰｌａｓｍａ − ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によりドライエッチングを行い複数の微細孔を形成した。この微細孔の深さは約３５０μｍとした。
次に、不要なマスクパターンを除去し後、コア材の裏面を研磨して、微細孔を露出させてスルーホールを形成した。次いで、洗浄後、熱酸化（１０５０℃、２０分間）を施して、厚み８００ｎｍの絶縁層をコア材の両面とスルーホールの内壁面に形成した。
次に、この絶縁層上に、プラズマを利用したＭＯ−ＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃ − ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により、窒化チタンからなる厚み１０ｎｍの導電性物質拡散防止層を形成し、この導電性物質拡散防止層上に銅からなる厚み２００ｎｍの下地導電層を形成した。
【００４１】
次いで、スクリーン印刷により導電性ペースト（平均粒径２．５μｍの銀コート銅粒子を８５体積％含有）をスルーホール内に充填し、硬化処理（１６０℃、２０分間）を施した。その後、コア材の表面上に盛り上がっている導電性ペーストを研磨により除去し、スルーホール内の導電性ペーストとコア材面が同一面となるようにした。これにより、開口径が１０μｍ、３０μｍ、１００μｍの３種のスルーホールを有し、各スルーホール内に充填された導電性ペーストからなる導電性物質による表裏の導通がとられたコア基板が得られた。
【００４２】
次に、コア基板の両面に、感光性ベンゾシクロブテン（ＤＯＷ社製Ｃｙｃｌｏｔｅｎｅ−４０２４−４０）を塗布し、所定のパターンで露光して現像し、硬化させることにより、１層目の配線の電気絶縁層（厚み１０μｍ）を形成した。この電気絶縁層は、スルーホール内に充填された導電性ペーストが露出するパターンであった。
次いで、電気絶縁層を覆うように、スパッタリング法によりクロム薄膜（厚み３０ｎｍ）と銅薄膜（厚み２００ｎｍ）の積層構造である下地金属層を形成した。
【００４３】
次に、スルーホール内に充填されたフィルドめっき銅上の下地金属層が露出するように、電気絶縁層上にレジストパターンを形成した。その後、このレジストパターンをマスクとし、下地金属層を給電層として電解めっきを行い、厚み４μｍの銅層を形成した。次いで、レジストパターンを除去し、電気絶縁層上に露出している余分な下地金属層を除去した。この下地金属層の除去は、まず、過硫酸ナトリウム溶液にて銅薄膜を除去し、次いで、アルカリ性過マンガン酸ナトリウム溶液でクロム薄膜を除去した。これにより、スルーホール内に充填された導電性物質にビアを介して接続された配線を、コア基板の両面に形成した。
上記の配線形成を繰り返すことにより、２層以上の配線を形成して、所望の多層配線基板を得ることができた。
上記のようにして作製した多層配線基板に、実施例１と同様の環境試験を施し、その後、各配線の接続を確認した結果、接続異常はみられず、接続信頼性が高いものであることが確認された。
【００４４】
［比較例］
コア材として、厚み８００μｍの樹脂基板（三菱ガス化学（株）製ＢＴＣＣＬ−ＨＬ８３２）を準備し、この両面を研磨して厚みを３００μｍとした。このコア材にドリル加工を施し、開口径が１００μｍのスルーホールをピッチ２００μｍで形成、配列した。
次に、下記条件で無電解めっきにより、スルーホール内に銅からなる下地導電層（厚み１μｍ）を形成し、この下地導電層上に下記条件の電解銅めっきにより導電層（厚み４ｎｍ）を形成した。
【００４５】
（無電解めっき条件）
・無電解めっき液：シプレイ社製無電解銅めっき浴
・浴温度：室温
（電解銅めっき条件）
・電解めっき液組成：
荏原ユージライト（株）製ＣＵ−ＢＲＩＴＥＶＦＩＩＡ … ２０ｍＬ／Ｌ
荏原ユージライト（株）製ＣＵ−ＢＲＩＴＥＶＦＩＩＢ …１．５ｍＬ／Ｌ
硫酸 … ５０ｇ／Ｌ
硫酸銅 … ２００ｇ／Ｌ
塩酸 … ４０ｐｐｍ
・電流密度：２Ａ／ｄｍ^２
・浴温度：２５℃
【００４６】
次いで、スクリーン印刷により樹脂ペースト（タツタ電線（株）製ＡＥ１６５０）をスルーホール内に充填し、硬化処理（１６０℃、６０分間）を施した。その後、コア材の表面上に盛り上がっている樹脂ペーストを研磨により除去し、スルーホール内の樹脂ペーストとコア材面が同一面となるようにした。これにより、開口径が１００μｍのスルーホールを有し、スルーホール内に設けられた導電層による表裏の導通がとられたコア基板が得られた。
【００４７】
次に、コア基板の両面に、スパッタリング法によりクロム薄膜（厚み３０ｎｍ）と銅薄膜（厚み２００ｎｍ）の積層構造である下地金属層を形成した。次いで、この下地金属層上にレジストパターンを形成した。このレジストパターンは、スルーホールに相当する部位の下地金属層が露出するような開口を有するものとした。次に、このジストパターンをマスクとし、下地金属層を給電層として電解めっきを行い、厚み４μｍの銅層を形成した。次いで、レジストパターンを除去し、コア基板上に露出している余分な下地金属層を除去した。この下地金属層の除去は、まず、過硫酸ナトリウム溶液にて銅薄膜を除去し、次いで、アルカリ性過マンガン酸ナトリウム溶液でクロム薄膜を除去した。これにより、スルーホールに蓋めっきを形成した。
【００４８】
次に、コア基板の両面に、感光性ベンゾシクロブテン（ＤＯＷ社製Ｃｙｃｌｏｔｅｎｅ−４０２４−４０）を塗布し、所定のパターンで露光して現像し、硬化させることにより、１層目の配線の電気絶縁層（厚み１０μｍ）を形成した。この電気絶縁層は、上記の蓋めっきが露出するパターンであった。
次いで、電気絶縁層を覆うように、スパッタリング法によりクロム薄膜（厚み３０ｎｍ）と銅薄膜（厚み２００ｎｍ）の積層構造である下地金属層を形成した。
【００４９】
次に、蓋めっき上に位置する下地金属層が露出するように、電気絶縁層上にレジストパターンを形成した。その後、このレジストパターンをマスクとし、下地金属層を給電層として電解めっきを行い、厚み４μｍの銅層を形成した。次いで、レジストパターンを除去し、電気絶縁層上に露出している余分な下地金属層を除去した。この下地金属層の除去は、まず、過硫酸ナトリウム溶液にて銅薄膜を除去し、次いで、アルカリ性過マンガン酸ナトリウム溶液でクロム薄膜を除去した。これにより、スルーホール上に形成された蓋めっきにビアを介して接続された配線を、コア基板の両面に形成した。
【００５０】
上記の配線形成を繰り返すことにより、２層以上の配線を形成して、所望の多層配線基板を得ることができた。
上記のようにして作製した多層配線基板に、実施例１と同様の環境試験を施し、その後、各配線の接続を確認した結果、接続異常がみられ、接続信頼性が低いものであることが確認された。
【００５１】
【発明の効果】
以上詳述したように、本発明によれば、スルーホールの開口径が１０〜１００μｍの範囲内にあるので、スルーホールの狭ピッチ化が可能であるとともに、スルーホール間のスペースの確保が容易であり、このスペースに必要な配線を形成することができ、所望の高密度配線をより少ない層数で形成することができ、薄型の半導体装置の製造が可能となる。また、スルーホール内部に導電性物質が充填され、この導電性物質に接続するビアを介して１層目の配線が形成された構造、すなわち、スルーホール直上にビアを備える構造であるため、多層配線の配線設計の自由度を高くすることができる。さらに、スルーホール内壁面に設けられた導電性物質拡散防止層によって、スルーホール内部に充填された導電性物質がコア基板中に拡散することが阻止されるので、スルーホールの狭ピッチ化を進めても隣接するスルーホール間の短絡を防止することができる。また、スルーホール内には樹脂が充填されていないので、スルーホール直上に配置されたビアへのコア基板の熱収縮や熱膨張による応力集中が発生し難く、接続信頼性が高いものとなる。
また、本発明の製造方法では、プラズマを利用したドライエッチングによりスルーホールを形成するので、開口径の小さいスルーホールの形成が可能となり、また、スルーホール直上にビアを形成し、このビアを介して１層目の配線をスルーホール内に充填された導電性物質に接続するので、多層配線の配線設計の自由度を高くすることができる。
【図面の簡単な説明】
【図１】本発明の多層配線基板の一実施形態を示す部分縦断面図である。
【図２】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図３】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図４】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図５】本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
【図６】本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
【図７】本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
【符号の説明】
１…多層配線基板
２…コア基板
２′…コア材
３，３′…絶縁層
４…スルーホール
４′…微細孔
５…導電性物質拡散防止層
６…下地導電層
７…導電性物質
１１ａ，１１ｂ，１１ｃ，１５…電気絶縁層
１２ａ，１２ｂ，１２ｃ，１６…配線
１３ａ，１３ｂ，１３ｃ，１７…ビア部
２１…マスクパターン
２２…レジストパターン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multilayer wiring board and a method for manufacturing the same, and more particularly to a multilayer wiring board on which high-density wiring for mounting a semiconductor chip is performed, and a manufacturing method for manufacturing such a multilayer wiring board.
[0002]
[Prior art]
[Patent Document 1] Japanese Patent Application Laid-Open No. 9-130050
[Patent Document 2] Japanese Patent Application Laid-Open No. 2003-23251
In recent years, as electronic devices have become more sophisticated, smaller, and lighter, there has been a demand for smaller semiconductor packages, more pins, and finer pitch external terminals. It is getting stronger. For this reason, an LSI has been directly mounted on a printed wiring board, or a CSP (Chip Size Package) or a BGA (Ball grid Array) has been mounted on a printed wiring board. In order to cope with higher densification of printed wiring boards, a multilayer wiring board manufactured by a build-up method in which wiring and vias are stacked in layers on a core board via an electrical insulating layer one layer at a time is used. It has become.
[0003]
In a conventional general build-up multilayer wiring board, a core substrate formed by drilling a through hole in an insulating substrate, applying metal plating inside the through hole, and filling the through hole with a resin or conductive paste. (Patent Document 1). The core substrate is electrically connected between the front and back through a through hole, and a multilayer wiring substrate is manufactured by stacking wiring on the core substrate via an electrical insulating layer in multiple layers. Also, recently, cover plating (forming a plating layer so as to cover the opening of the through hole) is performed on the through hole filled with resin, and a via is arranged directly above the cover plating portion. A multilayer wiring board having a stacked structure in which vias are arranged on vias has been developed (Patent Document 2).
[0004]
[Problems to be solved by the invention]
However, conventional through holes are formed by drilling, so the opening diameter of the through hole cannot be made smaller than the drill diameter, and drilling with a fine drill is frequently broken Met. For this reason, there is a problem that it is difficult to miniaturize the through-hole and the degree of freedom in wiring design is limited.
In addition, in the structure in which the through hole filled with resin is plated with a lid, the resin filled in the through hole expands and contracts due to thermal contraction and thermal expansion of the insulating substrate used, thereby forming the lid plated portion. There is also a problem that stress is easily concentrated on the via and connection reliability is low.
The present invention has been made in view of the above circumstances, and has a high degree of freedom in wiring design and a multilayer wiring board capable of high-density wiring, and a manufacturing method for easily manufacturing such a multilayer wiring board. The aim is to provide a method.
[0005]
[Means for Solving the Problems]
In order to achieve such an object, the present invention relates to a multilayer wiring board having two or more wiring layers via an electrical insulating layer on a core board. A plurality of through-holes, the through-hole having an opening diameter in the range of 10 to 100 μm, a conductive substance diffusion preventing layer provided on an inner wall surface of the through-hole, and a core interposed through an electrical insulating layer. The first-layer wiring formed on the substrate was configured to be connected to a conductive material filled in the through hole via a via.
[0006]
In a preferred embodiment of the present invention, the conductive substance diffusion preventing layer is configured to be a titanium nitride thin film.
As a preferred embodiment of the present invention, the conductive substance is a copper formed in a through hole by electrolytic plating, or the conductive substance is a conductive paste formed in a through hole. Such a configuration was adopted.
As a preferred embodiment of the present invention, the through hole has an opening diameter within a range of 10 to 30 μm.
In a preferred embodiment of the present invention, the core substrate has a thickness in a range of 50 to 725 μm.
In a preferred embodiment of the present invention, the core substrate is a silicon core substrate.
[0007]
Further, the present invention provides a method for manufacturing a multilayer wiring board having two or more wiring layers via an electrical insulating layer on a core board, wherein dry etching using plasma is performed from one surface of the core material for the core board. Forming a fine hole having an opening diameter in a range of 10 to 100 μm to a predetermined depth, forming a conductive material diffusion preventing layer on at least the inner wall surface of the fine hole, and forming the conductive material on the conductive material diffusion preventing layer. Forming a base conductive layer on, a step of filling a conductive material in the fine holes, and forming a through hole by polishing the other surface of the core material to expose the fine holes; A step of forming a core substrate in which conduction between the front and back through a through-hole by a conductive material is formed, and simultaneously forming a via on the core substrate so as to connect to the conductive material filled in the through-hole, Electric Forming a wiring of the first layer through an insulating layer, and the like have configure.
[0008]
Further, the present invention provides a method for manufacturing a multilayer wiring board having two or more wiring layers via an electrical insulating layer on a core board, wherein the dry etching using plasma is performed from one surface of the core material for the core board. A step of drilling a fine hole having an opening diameter in a range of 10 to 100 μm to a predetermined depth, a step of polishing the other surface of the core material and exposing the fine hole to form a through hole, Forming a conductive substance diffusion preventing layer on the inner wall surface of the through hole and forming a base conductive layer on the conductive substance diffusion preventing layer; And forming a via on the core substrate so as to connect to the conductive material filled in the through hole, and simultaneously forming a first-layer wiring through an electric insulating layer on the core substrate. Form And extent, was such as to have constitute a.
[0009]
As a preferred embodiment of the present invention, the conductive substance diffusion preventing layer is formed by an MO-CVD method using plasma, and the diameter of the fine holes is in a range of 10 to 30 μm. It was configured to be formed in
In a preferred embodiment of the present invention, the core material is made of silicon.
[0010]
As described above, in the multilayer wiring board of the present invention, since the opening diameter of the through hole is in the range of 10 to 100 μm, even if the pitch of the through hole is narrowed, a space between the through holes is secured, and The conductive material diffusion preventing layer provided on the inner wall surface of the through hole has a function of preventing the conductive material filled in the through hole from diffusing into the core substrate and preventing a short circuit between adjacent through holes, In the manufacturing method of the present invention, since the fine holes are formed by dry etching using plasma, it is possible to form through holes having a small opening diameter.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Multilayer wiring board
FIG. 1 is a partial longitudinal sectional view showing one embodiment of the multilayer wiring board of the present invention. In FIG. 1, a multilayer wiring board 1 of the present invention is formed by a core substrate 2, a wiring formed on a front surface 2a of the core substrate 2 via an electrical insulating layer, and a wiring formed on a rear surface 2b via an electrical insulating layer. Provided wiring.
The core substrate 2 constituting the multilayer wiring board 1 has a plurality of through-holes 4 formed in a core material 2 ′, and each through-hole 4 is filled with a conductive substance 7. The conduction between the front surface 2a and the back surface 2b via the through hole 4 is established.
[0012]
The opening diameter of the through hole 4 formed in the core substrate 2 is in the range of 10 to 100 μm, preferably 10 to 30 μm. If the opening diameter of the through hole is less than the above range, it becomes difficult to form the through hole, and if it exceeds the above range, it is necessary to increase the density of the through hole or increase the number of through holes formed. There is a limit and it is not preferable. A conductive substance diffusion preventing layer 5 is provided on the inner wall surface of the through hole 4. In the core substrate 2 in the illustrated example, a base conductive layer 6 is provided between the conductive substance diffusion preventing layer 5 and the conductive substance 7. Intervening.
The thickness of the core substrate 2 is in the range of 50 to 725 μm, preferably 300 to 625 μm. If the thickness of the core substrate 2 is less than 50 μm, sufficient strength as a support cannot be maintained, and if it exceeds 725 μm, the thickness of the semiconductor device will not be reduced, which is not preferable.
[0013]
The wiring formed on the front surface 2a of the core substrate 2 is a multilayer wiring in the illustrated example, and is formed on the front surface 2a of the core substrate 2 via the electric insulating layer 11a via the via 13a to the conductive material 7 in the through hole 4. A first-layer wiring 12a formed so as to be connected, and a predetermined first-layer wiring 12a is connected to the first-layer wiring 12a by a via 13b via a second-layer electric insulating layer 11b. The second-layer wiring 12b formed as described above, and formed on the second-layer wiring 12b so as to be connected to a predetermined second-layer wiring 12b by a via 13c via a third-layer electric insulating layer 11c. And the third layer wiring 12c.
The wiring formed on the back surface 2b of the core substrate 2 is a single-layer wiring in the illustrated example, and is formed on the back surface 2b of the core substrate 2 via the electrical insulating layer 15 via the via 17 in the through hole 4. The wiring 16 is formed so as to be connected to the substance 7.
[0014]
The wirings 12a, 12b, 12c, 16 and the vias 13a, 13b, 13c may be formed on the conductive material 7, on the lower electric insulating layer, and on the via via a base metal layer. The undercoat metal layer can be, for example, a thin film of copper, silver, or the like.
[0015]
In the multilayer wiring board 1 of the present invention as described above, the inside of the through-hole 4 is filled with the conductive substance 7, and the first-layer wirings 12 a and 16 are formed via the vias 13 a and 17 connected to the conductive substance 7. Since the structure is formed, that is, the structure has the vias 13a and 17 right above the through holes 4, the degree of freedom in wiring design of the multilayer wiring can be increased. Further, since the resin is not filled in the through hole 4, stress concentration due to thermal contraction or thermal expansion of the core substrate 2 to the vias 13a and 17 disposed immediately above the through hole 4 hardly occurs, and connection reliability is reduced. Will be higher. Further, the pitch of the through-holes 4 can be reduced, and a space between the through-holes 4 can be easily secured, and a necessary wiring can be formed in this space. Since the semiconductor device can be formed with the number of layers, a thin semiconductor device can be manufactured. Further, the conductive substance diffusion preventing layer 5 provided on the inner wall surface of the through hole 4 prevents the conductive substance 7 filled in the through hole and the constituent material of the underlying conductive layer 6 from diffusing into the core substrate 2. Therefore, even if the pitch of the through holes 4 is narrowed, a short circuit between the adjacent through holes 4 can be prevented.
[0016]
The core substrate 2 constituting the multilayer wiring substrate 1 of the present invention can be manufactured using a core material 2 'such as, for example, silicon or glass. Note that an electric insulating film such as silicon dioxide or silicon nitride may be formed on the front surface 2a and the back surface 2b of the core substrate 2 as necessary.
The conductive substance diffusion preventing layer 5 formed on the inner wall surface of the through hole 4 is not particularly limited as long as it is dense and can prevent diffusion of the conductive substance into the core substrate 2. It can be a thin film layer of titanium, titanium, chromium, or the like. The thickness of the conductive substance diffusion preventing layer 5 can be set, for example, in the range of 10 to 50 nm. Such a conductive substance diffusion preventing layer 5 can also serve as an adhesion layer between the inner wall surface of the through hole 4 and the underlying conductive layer 6.
[0017]
The conductive material 7 filled in each through hole 4 of the core substrate 2 can be, for example, a conductive metal such as copper formed in the through hole by filled electrolytic plating. Alternatively, a conductive paste containing conductive particles such as copper particles and silver particles can be used. However, when the conductive paste is used as the conductive material 7, the content of the conductive particles must be 80% by volume or more in order to suppress stress concentration on the vias 13a and 17 due to thermal contraction and thermal expansion of the core substrate 2. Preferably, there is.
The underlying conductive layer 6 interposed between the conductive substance diffusion preventing layer 5 and the conductive substance 7 may be a thin film made of, for example, copper, silver, nickel, or the like. Alternatively, any of different materials may be used. The thickness of the underlying conductive layer 6 can be set, for example, in the range of 50 to 300 nm.
[0018]
The first layer wiring 12a on the front surface 2a of the core substrate 2, the second layer wiring 12b, the material of the third layer wiring 12c, the material of the vias 13a, 13b, 13c, and the material of the wiring 16 on the back surface 2b The material of the via 17 can be, for example, a conductive material such as copper or nickel. The thickness of the wiring of each layer can be set, for example, in the range of 3 to 20 μm, and the diameter of the via can be set, for example, in the range of 20 to 100 μm.
The material of the electric insulating layers 11a, 11b, 11c and the electric insulating layer 15 can be an organic insulating material such as an epoxy resin, a benzocyclobutene resin, a cardo resin, a polyimide resin, and fluorene. The thickness of such an electrical insulating layer can be set, for example, in the range of 3 to 20 μm.
[0019]
In the above-described embodiment, the wirings 12a, 12b, and 12c are formed on the front surface 2a of the core substrate 2, and the wiring 16 is formed on the back surface. However, in the present invention, the number of wiring layers to be formed on the core substrate is limited. Has no restrictions.
Further, in the multilayer wiring board of the present invention, the wiring on the outermost surface layer may have terminal pads for mounting a semiconductor chip. Further, a solder layer may be provided on the surface of such a terminal pad.
[0020]
Method for manufacturing multilayer wiring board
Next, a method for manufacturing a multilayer wiring board according to the present invention will be described with reference to the drawings.
2 to 4 are process diagrams showing one embodiment of the method for manufacturing a multilayer wiring board of the present invention.
In the method for manufacturing a multilayer wiring board according to the present invention, a mask pattern 21 having a predetermined opening 21a is formed on one surface 2'a of a core material 2 'for a core substrate, and plasma is used using the mask pattern 21 as a mask. Micro holes 4 'are formed at a predetermined depth in the core material 2' by ICP-RIE (Inductive Coupled Plasma-Reactive Ion Etching) which is a dry etching method (FIG. 2A).
As the core material 2 ', for example, silicon, glass, or the like can be used.
[0021]
Further, the mask pattern 21 can be formed using a material having dry etching resistance, and can be formed using, for example, a positive resist using a novolak resin. Further, a mask pattern 21 is formed on a material having a smaller etching selectivity (lower etching rate) than the core material 2 ', for example, a silicon core material 2' using silicon oxide, silicon nitride or the like. be able to.
The opening diameter of the fine holes 4 'to be formed can be appropriately set within a range of 10 to 100 μm, preferably 10 to 30 μm. Further, the depth of the fine holes 4 'can be set in consideration of the thickness (50 to 725 µm) of the core substrate to be manufactured, and can be appropriately set within a range of 70 to 745 µm, for example. In the manufacturing method of the present invention, the fine holes 4 'for through holes are formed by a dry etching method using plasma, so that a through hole having a small opening diameter can be formed.
[0022]
Next, the mask pattern 21 is removed from the core material 2 ', and the insulating layer 3 is formed on the surface of the core material 2' and the inner wall surface of the fine hole 4 '(FIG. 2B). When the core material 2 'is silicon, the insulating layer 3 may be a silicon oxide film formed by performing thermal oxidation. Further, a silicon oxide film or a silicon nitride film formed by plasma CVD (Chemical Vapor Deposition) on the core material 2 ′ made of silicon or another material may be used as the insulating layer 3. The thickness of such an insulating layer 3 can be set, for example, in the range of 500 to 1000 nm.
Next, a conductive substance diffusion preventing layer 5 is formed on the insulating layer 3, and a base conductive layer 6 is formed on the conductive substance diffusion preventing layer 5 (FIG. 2C). The conductive substance diffusion preventing layer 5 can be a thin film made of titanium nitride, titanium, chromium, or the like. Such a conductive substance diffusion preventing layer 5 and a base conductive layer 6 can be formed by, for example, MO-CVD (Metal Organic-Chemical Vapor Deposition) using plasma or a sputtering method. When the opening diameter is 30 μm or less, it is preferable to form the opening by MO-CVD using plasma.
[0023]
Next, the conductive material 7 is filled in the fine holes 4 '(FIG. 3A). Here, the conductive material 7 such as copper, nickel or the like can be filled in the fine holes 4 ′ by filled electrolytic plating using the underlying conductive layer 6 as a power supply layer. Further, a conductive paste may be filled in the fine holes 4 'as the conductive material 7 by a method such as screen printing. The conductive paste to be used is preferably a conductive paste containing at least 80% by volume of conductive particles such as copper particles and silver particles.
[0024]
Next, excess conductive material 7 on core material 2 'is polished and removed, leaving conductive material 7 only in micropores 4'. Also, the other surface 2'b of the core material 2 'is polished to expose the fine holes 4' and form the through holes 4. As a result, the core substrate 2 in which the front and back continuity is achieved by the conductive substance 7 filled in the through hole 4 is obtained. Next, an insulating layer 3 'is formed on both surfaces of the polished core material 2', and thereafter, the insulating layer 3 'is subjected to pattern etching so that the conductive material 7 filled in the through holes 4 is removed. An opening that is exposed is formed (FIG. 3B). The insulating layer 3 'can be an inorganic oxide film such as silicon oxide or an inorganic nitride film such as silicon nitride formed by reactive sputtering, plasma CVD, or the like. The thickness of such an insulating layer 3 'can be set, for example, in the range of 500 to 1000 nm. The pattern etching of the insulating layer 3 'is performed by forming a desired resist pattern and then performing wet etching using hydrogen fluoride in the case of an inorganic oxide film and CF in the case of an inorganic nitride film.₄/ O₂, CF₄/ O₂/ H₂, SiF₄/ O₂, NF₃/ O₂, CF₄, C₂F₆, C₃/ F₈, CHF₃It can be performed by plasma dry etching using such a gas.
[0025]
Next, a photosensitive insulating material is applied to both surfaces of the core substrate 2 as an electric insulating layer of a first-layer wiring, and is exposed and developed in a predetermined pattern to form the electric insulating layers 11a and 15. Thereafter, base metal layers 12'a and 16 'are formed so as to cover the electric insulating layers 11a and 15 (FIG. 3C).
The electrical insulating layers 11a and 15 can be formed using a photosensitive insulating material such as benzocyclobutene, polyimide, and fluorene, and the thickness can be set in a range of, for example, 3 to 20 μm. .
The base metal layers 12'a and 16 'may be thin films formed by a sputtering method or the like, for example, thin films of copper, silver, or the like. Further, the structure of the base metal layers 12'a and 16 'may be a laminated structure of the above thin film and an adhesion film of chromium, titanium, titanium nitride, or the like. The thickness of such a base metal layer can be set, for example, in the range of 50 to 350 nm.
[0026]
Next, a resist pattern 22 is formed on the electrical insulating layers 11a and 15 (FIG. 4A). The resist pattern 22 has an opening 22a such that the underlying metal layers 12'a and 16 'on the conductive material 7 filled in the through holes 4 are exposed.
Next, electrolytic plating is performed using the distaste pattern 22 as a mask and the underlying metal layers 12'a and 16 'as a power supply layer, and then the resist pattern 22 is removed. As a result, a wiring 12a connected to the conductive substance 7 filled in the through hole 4 via the via 13a and a wiring 16 connected to the conductive substance 7 via the via 17 are formed (FIG. 4B). As the material of such wirings and vias, for example, conductive materials such as copper and nickel can be used.
[0027]
After that, the extra underlying metal layers 12'a, 16 'existing on the electric insulating layers 11a, 15 are removed. As a result, a first-layer wiring is formed on both surfaces of the core substrate 2 with an electric insulating layer interposed therebetween, and this wiring is connected to the conductive material 7 filled in the through hole 4 via the via. (FIG. 4C).
Thereafter, by repeating the steps of FIG. 3C to FIG. 4C, an arbitrary number of wirings are further formed on the front surface 2a side and / or the back surface 2b side of the core substrate 2 to obtain a desired multilayer. A wiring board can be obtained.
[0028]
5 to 7 are process diagrams showing another embodiment of the method for manufacturing a multilayer wiring board of the present invention.
In the method for manufacturing a multilayer wiring board of the present invention, first, a mask pattern 21 having a predetermined opening 21a is formed on one surface 2'a of a core material 2 'for a core substrate, and plasma is formed using the mask pattern 21 as a mask. Micro holes 4 'are drilled at a predetermined depth in the core material 2' by ICP-RIE (Inductive Coupled Plasma-Reactive Ion Etching), which is a dry etching method utilizing (FIG. 5 (A)). The material of the core material 2 ′, the material and the forming method of the mask pattern 21, the method of forming the fine holes 4 ′, and the opening diameter can be the same as those of the above-described manufacturing method.
Next, the mask pattern 21 is removed from the core material 2 ', and the other surface 2'b of the core material 2' is polished to expose the fine holes 4 'to form through holes 4. Thereafter, an insulating layer 3 is formed on both surfaces of the core material 2 'and on the inner wall surfaces of the through holes 4 (FIG. 5B). The formation of the insulating layer 3 can be the same as the formation of the insulating layer 3 in the above-described embodiment of the manufacturing method.
[0029]
Next, a conductive substance diffusion preventing layer 5 is formed on the insulating layer 3, and a base conductive layer 6 is formed on the conductive substance diffusion preventing layer 5 (FIG. 5C). The formation of the conductive substance diffusion preventing layer 5 and the underlying conductive layer 6 can be the same as the formation of these layers in the above-described embodiment of the manufacturing method.
Next, the conductive material 7 is filled in the through hole 4, and the excess conductive material 7 on the core material 2 ′ is polished and removed, so that the conductive material 7 remains only in the through hole 4. As a result, the core substrate 2 in which the front and back continuity is achieved by the conductive substance 7 filled in the through holes 4 is obtained (FIG. 6A). Here, a conductive paste is filled in the through hole 4 as a conductive material 7 by a method such as screen printing. The conductive paste to be used is preferably a conductive paste containing at least 80% by volume of conductive particles such as copper particles and silver particles.
[0030]
Next, a photosensitive insulating material is applied to both surfaces of the core substrate 2 as an electric insulating layer of the first-layer wiring, and is exposed and developed in a predetermined pattern to form the electric insulating layers 11a and 15 ( FIG. 6 (B). The formation of the electric insulating layers 11a and 15 can be the same as in the above-described embodiment.
Next, base metal layers 12'a and 16 'are formed so as to cover the electric insulating layers 11a and 15, and a resist pattern 22 is formed on the electric insulating layers 11a and 15 (FIG. 6C). The resist pattern 22 has an opening 22a such that the underlying metal layers 12'a and 16 'on the conductive material 7 filled in the through holes 4 are exposed. The formation of the underlying metal layers 12'a and 16 'and the formation of the resist pattern 22 can be the same as in the above-described embodiment.
[0031]
Next, electrolytic plating is performed using the distaste pattern 22 as a mask and the underlying metal layers 12'a and 16 'as a power supply layer, and then the resist pattern 22 is removed. As a result, a wiring 12a connected to the conductive substance 7 filled in the through hole 4 via the via 13a and a wiring 16 connected to the conductive substance 7 via the via 17 are formed (FIG. 7A). After that, the extra underlying metal layers 12'a and 16 'exposed on the electrical insulating layers 11a and 15 are removed. As a result, a first layer wiring is formed on both surfaces of the core substrate 2 via an electric insulating layer, and this wiring is connected to the conductive material 7 filled in the through hole 4 via the via. (FIG. 7B). As the material of the wiring and the via, for example, a conductive material such as copper and nickel can be used.
Thereafter, by repeating the steps of FIGS. 6B to 7B, an arbitrary number of wirings are further formed on the front surface 2a side and / or the back surface 2b side of the core substrate 2 to obtain a desired multilayer. A wiring board can be obtained.
[0032]
【Example】
Next, the present invention will be described in more detail with reference to specific examples.
[Example 1]
A silicon substrate having a thickness of 625 μm and a diameter of 150 mm is prepared as a core material, and a novolak-based positive resist material (PMER-P-LA900PM, manufactured by Tokyo Ohka Kogyo Co., Ltd.) is applied to one surface of the core material. Exposure and development were performed through a photomask for forming holes. With this, three types of circular openings having an opening diameter of 10 μm, 30 μm, and 100 μm are provided, an opening having an opening diameter of 10 μm has a 20 μm pitch, an opening having an opening diameter of 30 μm has a 60 μm pitch, and an opening having an opening diameter of 100 μm has a 200 μm pitch. The formed mask pattern was formed.
[0033]
Next, using this mask pattern as a mask, a plurality of fine holes were formed in the core material by dry etching using ICP-RIE (Inductive Coupled Plasma-Reactive Ion Etching). The depth of the fine holes was about 350 μm.
Next, unnecessary mask patterns were removed, and after cleaning, thermal oxidation (1050 ° C., 20 minutes) was performed to form an insulating layer having a thickness of 800 nm on both surfaces of the core material and the inner wall surfaces of the fine holes.
[0034]
Next, a 10 nm-thick conductive material diffusion preventing layer made of titanium nitride is formed on the insulating layer by MO-CVD (Metal Organic-Chemical Vapor Deposition) using plasma. An underlying conductive layer of copper having a thickness of 200 nm was formed thereon. Next, pulse electroplating (DT cycle 10%, average current density 0.2 A / dm) using a filled plating solution having the following composition with the underlying conductive layer as a power supply layer.²) For 15 hours, so that copper plating was applied to the surface of the core substrate, and copper was completely filled in the fine holes.
(Composition of filled plating solution)
・ Sulfuric acid… 50g / L
・ Copper sulfate: 200g / L
・ Chloride ion… 50mg / L
・ Additives (ESA21-A manufactured by Uemura Kogyo Co., Ltd.) 2.5 mL / L
・ Additive (ESA21-B, manufactured by Uemura Kogyo Co., Ltd.) 10 mL / L
[0035]
Next, the excess copper coating on the core material was removed by polishing, and then the back surface of the core material was polished to expose the fine holes to form through holes. As a result, a core substrate was obtained in which conduction between the front and back surfaces was achieved by the filled plated copper filled in the through holes. This core substrate was provided with three types of through holes having opening diameters of 10 μm, 30 μm, and 100 μm such that the opening diameter was 10 μm, the pitch was 20 μm, the opening diameter was 30 μm, the pitch was 60 μm, and the opening diameter was 100 μm, the pitch was 200 μm. .
Next, an insulating layer (thickness: 100 nm) made of silicon oxide was formed on the core material surface exposed by the above polishing by reactive sputtering. Thereafter, a resist pattern was formed on the insulating layer, and an opening was formed in the insulating layer by wet etching using hydrogen fluoride. This opening was formed such that the copper filled in the through hole was exposed.
[0036]
Next, photosensitive benzocyclobutene (Cyclone-4024-40 manufactured by DOW) is applied to both surfaces of the core substrate, exposed to light in a predetermined pattern, developed, and cured, so that the electric power of the first-layer wiring is obtained. An insulating layer (thickness: 10 μm) was formed. This electric insulating layer had a pattern in which the copper filled in the through holes was exposed.
Next, a base metal layer having a stacked structure of a chromium thin film (thickness: 30 nm) and a copper thin film (thickness: 200 nm) was formed by a sputtering method so as to cover the electric insulating layer.
[0037]
Next, a resist pattern was formed on the electrical insulating layer such that the underlying metal layer located on the filled plated copper filled in the through holes was exposed. Thereafter, electrolytic plating was performed using the resist pattern as a mask and the underlying metal layer as a power supply layer to form a copper layer having a thickness of 4 μm. Next, the resist pattern was removed, and an extra underlying metal layer exposed on the electrical insulating layer was removed. For the removal of the base metal layer, first, the copper thin film was removed with a sodium persulfate solution, and then the chromium thin film was removed with an alkaline sodium permanganate solution. As a result, wirings connected to the conductive material filled in the through holes via the vias were formed on both surfaces of the core substrate.
By repeating the above wiring formation, two or more layers of wiring were formed, and a desired multilayer wiring board was obtained.
[0038]
The following environmental test was performed on the multilayer wiring board manufactured as described above, and thereafter, the connection of each wiring was confirmed. As a result, no connection abnormality was observed, and it was confirmed that the connection reliability was high. .
(Environmental testing)
It is left to stand at −55 ° C. for 15 minutes, and then left at 125 ° C. for 15 minutes, which is repeated for 1000 cycles.
[0039]
[Example 2]
A core material similar to that in Example 1 was prepared, and a novolak-based positive resist material (PMER-P-LA900PM manufactured by Tokyo Ohka Kogyo Co., Ltd.) was applied to one surface of the core material to form a through hole. It was exposed and developed through a photomask. With this, three types of circular openings having an opening diameter of 10 μm, 30 μm, and 100 μm are provided, an opening having an opening diameter of 10 μm has a 20 μm pitch, an opening having an opening diameter of 30 μm has a 60 μm pitch, and an opening having an opening diameter of 100 μm has a 200 μm pitch. The formed mask pattern was formed.
[0040]
Next, using this mask pattern as a mask, a plurality of fine holes were formed in the core material by dry etching using ICP-RIE (Inductive Coupled Plasma-Reactive Ion Etching). The depth of the fine holes was about 350 μm.
Next, after removing an unnecessary mask pattern, the back surface of the core material was polished to expose fine holes to form through holes. Next, after cleaning, thermal oxidation (1050 ° C., 20 minutes) was performed to form an 800 nm-thick insulating layer on both surfaces of the core material and the inner wall surfaces of the through holes.
Next, a 10 nm-thick conductive material diffusion preventing layer made of titanium nitride is formed on the insulating layer by MO-CVD (Metal Organic-Chemical Vapor Deposition) using plasma. An underlying conductive layer of copper having a thickness of 200 nm was formed thereon.
[0041]
Next, a conductive paste (containing 85% by volume of silver-coated copper particles having an average particle size of 2.5 μm) was filled into the through holes by screen printing, and a hardening treatment (160 ° C., 20 minutes) was performed. Thereafter, the conductive paste rising on the surface of the core material was removed by polishing, so that the conductive paste in the through hole and the core material surface were flush with each other. As a result, a core substrate having three types of through-holes having opening diameters of 10 μm, 30 μm, and 100 μm, and conducting front and back with a conductive material made of a conductive paste filled in each through-hole is obtained. Was.
[0042]
Next, photosensitive benzocyclobutene (Cyclone-4024-40 manufactured by DOW) is applied to both surfaces of the core substrate, exposed to light in a predetermined pattern, developed, and cured, so that the electric power of the first-layer wiring is obtained. An insulating layer (thickness: 10 μm) was formed. This electric insulating layer had a pattern in which the conductive paste filled in the through holes was exposed.
Next, a base metal layer having a stacked structure of a chromium thin film (thickness: 30 nm) and a copper thin film (thickness: 200 nm) was formed by a sputtering method so as to cover the electric insulating layer.
[0043]
Next, a resist pattern was formed on the electrical insulating layer so that the underlying metal layer on the filled plated copper filled in the through holes was exposed. Thereafter, electrolytic plating was performed using the resist pattern as a mask and the underlying metal layer as a power supply layer to form a copper layer having a thickness of 4 μm. Next, the resist pattern was removed, and an extra underlying metal layer exposed on the electrical insulating layer was removed. For the removal of the base metal layer, first, the copper thin film was removed with a sodium persulfate solution, and then the chromium thin film was removed with an alkaline sodium permanganate solution. As a result, wirings connected to the conductive material filled in the through holes via the vias were formed on both surfaces of the core substrate.
By repeating the above wiring formation, two or more layers of wiring were formed, and a desired multilayer wiring board was obtained.
An environmental test similar to that of Example 1 was performed on the multilayer wiring board manufactured as described above, and thereafter, the connection of each wiring was confirmed. As a result, no abnormal connection was observed and the connection reliability was high. Was confirmed.
[0044]
[Comparative example]
A resin substrate (BTCCL-HL832 manufactured by Mitsubishi Gas Chemical Co., Ltd.) having a thickness of 800 μm was prepared as a core material, and both surfaces thereof were polished to a thickness of 300 μm. This core material was drilled, and through holes having an opening diameter of 100 μm were formed and arranged at a pitch of 200 μm.
Next, a base conductive layer (thickness: 1 μm) made of copper is formed in the through hole by electroless plating under the following conditions, and a conductive layer (4 nm thick) is formed on the base conductive layer by electrolytic copper plating under the following conditions. did.
[0045]
(Electroless plating conditions)
・ Electroless plating solution: Shipley's electroless copper plating bath
・ Bath temperature: room temperature
(Electrolytic copper plating conditions)
・ Electroplating solution composition:
CU-BRITE VFII A manufactured by EBARA Eugerite Co., Ltd. 20 mL / L
CU-BRITE VFII B manufactured by EBARA Eugerite Co., Ltd. 1.5mL / L
Sulfuric acid… 50g / L
Copper sulfate: 200g / L
Hydrochloric acid… 40ppm
・ Current density: 2A / dm²
・ Bath temperature: 25 ℃
[0046]
Next, a resin paste (AE1650 manufactured by Tatsuta Electric Wire Co., Ltd.) was filled into the through holes by screen printing, and a curing treatment (160 ° C., 60 minutes) was performed. Thereafter, the resin paste rising on the surface of the core material was removed by polishing, so that the resin paste in the through hole and the core material surface were flush with each other. As a result, a core substrate having a through-hole having an opening diameter of 100 μm and having conduction between the front and back by the conductive layer provided in the through-hole was obtained.
[0047]
Next, an underlying metal layer having a laminated structure of a chromium thin film (thickness: 30 nm) and a copper thin film (thickness: 200 nm) was formed on both surfaces of the core substrate by a sputtering method. Next, a resist pattern was formed on the underlying metal layer. This resist pattern had an opening such that a base metal layer at a portion corresponding to a through hole was exposed. Next, electrolytic plating was performed using the distaste pattern as a mask and the underlying metal layer as a power supply layer to form a copper layer having a thickness of 4 μm. Next, the resist pattern was removed, and an extra underlying metal layer exposed on the core substrate was removed. For the removal of the base metal layer, first, the copper thin film was removed with a sodium persulfate solution, and then the chromium thin film was removed with an alkaline sodium permanganate solution. Thereby, the cover plating was formed in the through hole.
[0048]
Next, photosensitive benzocyclobutene (Cyclone-4024-40 manufactured by DOW) is applied to both surfaces of the core substrate, exposed to light in a predetermined pattern, developed, and cured, so that the electric power of the first-layer wiring is obtained. An insulating layer (thickness: 10 μm) was formed. This electric insulating layer had a pattern in which the lid plating was exposed.
Next, a base metal layer having a stacked structure of a chromium thin film (thickness: 30 nm) and a copper thin film (thickness: 200 nm) was formed by a sputtering method so as to cover the electric insulating layer.
[0049]
Next, a resist pattern was formed on the electrical insulating layer such that the underlying metal layer located on the lid plating was exposed. Thereafter, electrolytic plating was performed using the resist pattern as a mask and the underlying metal layer as a power supply layer to form a copper layer having a thickness of 4 μm. Next, the resist pattern was removed, and an extra underlying metal layer exposed on the electrical insulating layer was removed. For the removal of the base metal layer, first, the copper thin film was removed with a sodium persulfate solution, and then the chromium thin film was removed with an alkaline sodium permanganate solution. As a result, wiring connected to the lid plating formed on the through hole via the via was formed on both surfaces of the core substrate.
[0050]
By repeating the above wiring formation, two or more layers of wiring were formed, and a desired multilayer wiring board was obtained.
An environmental test similar to that of Example 1 was performed on the multilayer wiring board manufactured as described above, and thereafter, the connection of each wiring was confirmed. As a result, abnormal connection was observed and the connection reliability was low. confirmed.
[0051]
【The invention's effect】
As described above in detail, according to the present invention, since the opening diameter of the through-hole is in the range of 10 to 100 μm, the pitch of the through-hole can be narrowed and the space between the through-holes can be easily secured. In this space, necessary wiring can be formed, a desired high-density wiring can be formed with a smaller number of layers, and a thin semiconductor device can be manufactured. Further, since the inside of the through hole is filled with a conductive material and the first layer wiring is formed via the via connected to the conductive material, that is, the structure having the via just above the through hole, the multilayer structure is used. The degree of freedom in wiring design of wiring can be increased. Furthermore, the conductive material diffusion prevention layer provided on the inner wall surface of the through-hole prevents the conductive material filled in the through-hole from diffusing into the core substrate. However, a short circuit between adjacent through holes can be prevented. Further, since the resin is not filled in the through hole, stress concentration due to thermal contraction or thermal expansion of the core substrate to the via arranged immediately above the through hole is less likely to occur, and connection reliability is high.
Further, in the manufacturing method of the present invention, since the through-hole is formed by dry etching using plasma, it is possible to form a through-hole having a small opening diameter, and a via is formed directly above the through-hole, and the via is formed through the via. Thus, the first-layer wiring is connected to the conductive material filled in the through-hole, so that the degree of freedom in wiring design of the multilayer wiring can be increased.
[Brief description of the drawings]
FIG. 1 is a partial longitudinal sectional view showing one embodiment of a multilayer wiring board of the present invention.
FIG. 2 is a process chart showing one embodiment of a method for manufacturing a multilayer wiring board of the present invention.
FIG. 3 is a process chart showing one embodiment of a method for manufacturing a multilayer wiring board of the present invention.
FIG. 4 is a process chart showing one embodiment of a method for manufacturing a multilayer wiring board of the present invention.
FIG. 5 is a process chart showing another embodiment of the method for manufacturing a multilayer wiring board of the present invention.
FIG. 6 is a process chart showing another embodiment of the method for manufacturing a multilayer wiring board of the present invention.
FIG. 7 is a process chart showing another embodiment of the method for manufacturing a multilayer wiring board of the present invention.
[Explanation of symbols]
1. Multilayer wiring board
2. Core substrate
2 '... core material
3, 3 '... insulating layer
4 ... Through hole
4 '… Micropore
5. Conductive substance diffusion prevention layer
6 ... underlying conductive layer
7 Conductive substance
11a, 11b, 11c, 15 ... electric insulating layer
12a, 12b, 12c, 16 ... wiring
13a, 13b, 13c, 17: Via portion
21 ... Mask pattern
22 resist pattern

Claims

In a multilayer wiring board having two or more wiring layers on a core substrate via an electrical insulating layer,
The core substrate is provided with a plurality of through-holes filled with a conductive material and electrically connected between the front and back, the through-holes have an opening diameter in a range of 10 to 100 μm, and the inside of the through-holes has a conductive material diffusion preventing surface. A first layer wiring formed on the core substrate via an electric insulating layer is connected to a conductive material filled in the through hole via a via. Multilayer wiring board.

The multilayer wiring board according to claim 1, wherein the conductive substance diffusion preventing layer is a titanium nitride thin film.

3. The multilayer wiring board according to claim 1, wherein the conductive material is copper formed in a through hole by electrolytic plating.

3. The multilayer wiring board according to claim 1, wherein the conductive material is a conductive paste formed in a through hole.

The multilayer wiring board according to claim 1, wherein an opening diameter of the through hole is in a range of 10 to 30 μm.

6. The multilayer wiring board according to claim 1, wherein the thickness of the core board is in a range of 50 to 725 [mu] m.

The multilayer wiring board according to claim 1, wherein the core board is a silicon core board.

In a method for manufacturing a multilayer wiring board having two or more wiring layers via an electrical insulating layer on a core substrate,
From one surface of the core material for the core substrate, a step of forming micropores having an opening diameter in the range of 10 to 100 μm to a predetermined depth by dry etching using plasma,
Forming a conductive material diffusion preventing layer on at least the inner wall surface of the micropores, and forming a base conductive layer on the conductive material diffusion preventing layer;
Filling a conductive material in the micropores,
A step of forming a through-hole by polishing the other surface of the core material to expose the fine holes, and forming a core substrate in which conduction between the front and back through the through-hole is performed by the conductive material,
Forming a via on the core substrate so as to connect to the conductive material filled in the through hole, and simultaneously forming a first-layer wiring via an electric insulating layer. Of manufacturing a multilayer wiring board.

In a method for manufacturing a multilayer wiring board having two or more wiring layers via an electrical insulating layer on a core substrate,
From one surface of the core material for the core substrate, a step of forming micropores having an opening diameter in the range of 10 to 100 μm to a predetermined depth by dry etching using plasma,
Polishing the other surface of the core material to expose the micro holes to form through holes,
Forming a conductive material diffusion preventing layer on at least the inner wall surface of the through hole, and forming a base conductive layer on the conductive material diffusion preventing layer;
A step of filling the through hole with a conductive substance to obtain a core substrate having conduction between the front and back,
Forming a via on the core substrate so as to connect to the conductive material filled in the through hole, and simultaneously forming a first-layer wiring via an electric insulating layer. Of manufacturing a multilayer wiring board.

10. The method according to claim 8, wherein the formation of the conductive substance diffusion preventing layer is performed by MO-CVD using plasma.

The method for manufacturing a multilayer wiring board according to claim 10, wherein the fine holes are formed such that an opening diameter thereof is in a range of 10 to 30 μm.

The method for manufacturing a multilayer wiring board according to claim 8, wherein the core material is silicon.