JP2004341877A - 基準電圧発生回路 - Google Patents
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Abstract
【課題】従来、基準電圧発生回路としてはＢＧＲ回路が広く用いられてきた。しかし、一般に負荷となる回路は温度、プロセス等の影響により動作条件は変動する。ＢＧＲ回路は各種動作環境の変動に対して安定ではあるが、変動パラメータや制御範囲に関しこの変動を補正するには制限があった。このため、変動パラメータの限定を広げ、制御範囲の広い基準電圧発生回路の実現が課題となっていた。
【解決手段】本発明においては、予め設定された基準値に対して変動パラメータの変化量を比較し、変化量が基準値外となった時に、バンドギャップ電圧を設定しているＰＮ接合素子に対して並列接続するＰＮ接合素子を電子スイッチにより追加もしくは削減し、かつその数を切換えることが可能な構成とすることにより変動パラメータの種類、制御範囲の拡大を実現した。
【選択図】図１
【解決手段】本発明においては、予め設定された基準値に対して変動パラメータの変化量を比較し、変化量が基準値外となった時に、バンドギャップ電圧を設定しているＰＮ接合素子に対して並列接続するＰＮ接合素子を電子スイッチにより追加もしくは削減し、かつその数を切換えることが可能な構成とすることにより変動パラメータの種類、制御範囲の拡大を実現した。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路においてアナログ回路に関連し、基準電圧発生回路に関する。
【０００２】
【従来の技術】
【非特許文献１】Ｇ． Ａ． Ｒｉｎｃｏｎ−Ｍｏｒａ ”Ｖｏｌｔａｇｅ Ｒｅｆｅｒｅｎｃｅｓ−ｆｒｏｍ Ｄｉｏｄｅｓ ｔｏ Ｐｒｅｃｉｓｉｏｎ Ｈｉｇｈ−Ｏｒｄｅｒ Ｂａｎｄｇａｐ Ｃｉｒｃｕｉｔｓ−，” ＩＥＥＥ Ｐｒｅｓｓ， Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ Ｉｎｃ．， ｐ５７−ｐ６０， ２００２
現在最も一般的に利用されている基準電圧発生回路は、ＰＮ接合素子の順方向電圧における温度依存性を利用したバンドギャップリファレンス（ＢＧＲ）回路である。図８を用いて、従来の基準電圧発生回路を説明する。図８で示した回路の場合、出力電圧Ｖｂｇｒは、
Ｖｂｇｒ＝ＶＢＥ１＋（Ｒ２／Ｒ３）（ｋＴ／ｑ）ＬＮ（ｎＲ２／Ｒ１） （５）
で与えられる。ここで、ＶＢＥ１は、ダイオードＤ１の順方向電圧、ｋはボルツマン定数、ｑは単位電荷、Ｔは絶対温度、ＬＮは自然対数を表し、ｎはダイオードＤ１とＤ２の面積比である（ダイオードＤ１とＤ２は完全に同特性であるとし、ダイオードＤ１を１個とした場合、ｎはダイオードＤ２の並列接続の個数となる。）。
【０００３】
（５）式右辺の右項（すなわち第２項）は、絶対温度Ｔに比例して増加する関数であるが、左項（すなわち第１項）のＶＢＥ１は負の温度係数を有しているため、右辺の第２項と第１項の温度係数が相殺されるように抵抗Ｒ１１〜Ｒ１３の値とダイオードであるＰＮ接合素子の面積比ｎを適宜選択することによって、出力電圧Ｖｂｇｒの温度依存性をほぼゼロにすることができる。この特性はシリコンの物性によって決定されるため、例えば、温度依存性をゼロにした場合、出力電圧Ｖｂｇｒは約１．２５Ｖとなることが知られている。
【０００４】
また、演算増幅器ＯＰＡＭＰの電源ノイズ除去比（ＰＳＲＲ：Ｐｏｗｅｒ Ｓｕｐｐｌｙ ｎｏｉｓｅ Ｒｅｄｕｃｔｉｏｎ Ｒａｔｉｏ）が充分大きければ、出力電圧Ｖｂｇｒは電源電圧変動にも依存しない。さらに演算増幅器ＯＰＡＭＰの特性がデバイス変動に対して影響されなければ、（５）式で明らかなように、抵抗素子のシート抵抗変動等、プロセス変動依存性も回避できる。
このように、従来のＢＧＲ回路は、あらゆる変動要因に対して依存性を持たないため、常に一定の電圧供給を必要とする回路の基準電圧源として、電源回路をはじめ多くの回路に適用されている。ＣＭＯＳプロセスにおいても、数種類のＰＮ接合デバイスが用意される場合が多いため、デジタル・アナログ混載ＣＭＯＳＬＳＩにおいても一般的に用いられている。
【０００５】
以上述べたような、従来の回路出力の温度依存性を調整するには、ダイオード順方向電圧ＶＢＥの温度依存性等デバイスの物理的特性を利用して、温度やデバイス特性の変化に応じて出力を連続的に変化させる手法が考えられている。例えば、後述の（３）式における抵抗値Ｒ１、Ｒ２と、ダイオードの面積比ｍを予め選択して、ＢＧＲ回路の出力を温度増加に対して連続的に増加する特性を得たり、後述の（４）式で示したように、絶対温度に比例する出力を適用する手法（後述；図２のＰＴＡＴ−ＢＧＲ）がある。しかし、これらの手法では、デバイス特性の範囲でのみ調整が可能であり、このため出力の変化量の設計が限定される問題があった。また、モニタできるパラメータも、デバイス特性が受ける変動因子に限定されているため、上記の手法では温度のみに限定されると言う問題があった。
【０００６】
【発明が解決しようとする課題】
従来のＢＧＲ回路は、温度変動、電源電圧変動、プロセス変動等各種変動パラメータに対して連動しておらず、常に一定の電圧を発生するため電源回路やデジタル／アナログ変換回路等、基準となる電圧が必要な回路に多用されてきた。このようにＢＧＲ回路は、常に一定の出力が求められる場合には必須技術である。一方、負荷として接続される内部回路は、温度変動やプロセス変動等によって、回路パフォーマンスの低下や、消費電力の増加等の影響を受ける。従来のＢＧＲ回路ではこれらの影響を補正するための基準電圧発生動作は不可能である。
本発明においては、このようなデバイス特性上の限界による制約を解除し、負荷回路に必要な基準電圧レベルを温度変動やプロセス変動に対応して調整し得る、自由度の高い基準電圧発生回路の提供を目的としたものである。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明においては、ＢＧＲ回路のＰＮ接合素子をデジタル制御信号によって自動的に追加もしくは削減し得る構成とした。すなわち、本発明では、変動パラメータ（温度、素子特性、電源電圧等）や、これら変動パラメータによって影響を受ける負荷回路内部の状態をモニターしてこれらをアナログ信号に変換し、予め設定している基準値との比較により、比較結果をデジタル信号に変換して、これによりＢＧＲ回路のダイオードを電気的に追加もしくは削減して実質的にダイオードの面積比を調整する構成とすることにより、変動パラメータの変化に柔軟に対応し得る基準電圧の調整を可能とした。また、複数の変動パラメータに対して別々に設定された基準電圧と比較し、この比較結果について論理演算してダイオードの追加もしくは削減判定信号に変換することで、複数の変動要因に対して同時に対応することも可能としている。
【０００８】
このような基準電圧発生回路を実現するため、本発明の請求項１においては、
第１のＰＮ接合素子におけるＰＮ接合のバンドギャップ電圧を利用することにより電源電圧を降圧して電源電圧とは異なる電圧を発生し、負荷回路に電圧を供給する基準電圧発生回路において、前記負荷回路の動作状況の変動を検出し、アナログ電圧として供給する変動検出手段と、前記第１のＰＮ接合素子に並列に追加接続する第２のＰＮ接合素子と、前記変動検出手段の出力を判定基準電圧発生手段の出力電圧と比較することにより前記第２のＰＮ接合素子接続の可否を判定する判定手段と、前記第２のＰＮ接合素子を前記第１のＰＮ接合素子に対して並列接続もしくは切離しの追加もしくは削減処理を行なうための切換え手段とを有し、前記変動検出手段の出力および前記判定手段の出力で前記切換え手段を制御することにより出力電圧レベルを可変とする基準電圧発生回路について規定している。
【０００９】
請求項２においては、請求項１に記載の基準電圧発生回路において、前記変動検出手段の出力により前記出力電圧レベルを切り換えるための前記第２のＰＮ接合素子を追加もしくは削減する前記切換え手段は、デジタル信号で制御されるスイッチ回路により実現する構成の基準電圧発生回路について規定している。
【００１０】
請求項３においては、請求項２に記載の基準電圧発生回路において、前記スイッチ回路はＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとによるトランスファーゲートで構成されており、前記切換え手段は第２のＰＮ接合素子の追加もしくは削減の判定に際して、前記判定手段への入力信号はアナログ信号とし、判定基準となる電圧レベルとの比較を行う前記判定手段はヒステリシス・コンパレータで構成することにより判定結果をデジタル信号に変換する構成の基準電圧発生回路について規定している。
【００１１】
請求項４においては、請求項３の基準電圧発生回路において、前記第２のＰＮ接合素子の追加もしくは削減を行なう判定パラメータを前記負荷回路における温度変化とし、該判定パラメータである温度変化を検出する温度変化検出手段を有し、該温度変化検出手段は、バンドギャップ電圧を利用した絶対温度に比例する出力電圧を発生する電圧発生手段によって電圧信号に変換する構成であり、該電圧信号を第２のＰＮ接合素子の追加もしくは削減の判定に用いる基準電圧発生回路について規定している。
【００１２】
請求項５においては、請求項２乃至請求項４の何れかに記載の基準電圧発生回路において、前記ヒステリシス・コンパレータと、前記スイッチ回路と、前記第２のＰＮ接合素子とをそれぞれ複数個具備し、前記ヒステリシス・コンパレータにおける判定電圧レベルは前記各ヒステリシス・コンパレータ毎に異なる電圧レベルに設定し、前記第１のＰＮ接合素子にさらに追加並列接続する前記第２のＰＮ接合素子をそれぞれ異なる前記判定電圧レベルを有する前記ヒステリシス・コンパレータの出力電圧で前記スイッチ回路のＯＮおよびＯＦＦを制御することにより前記第２のＰＮ接合素子の追加もしくは削減を制御する構成の基準電圧発生回路について規定している。
【００１３】
請求項６においては、請求項２乃至請求項４の何れかに記載の基準電圧発生回路において、前記ヒステリシス・コンパレータと前記スイッチ回路とをそれぞれ複数個具備し、異なる判定パラメータに対応する異なる判定電圧レベルに設定された前記ヒステリシス・コンパレータの出力電圧で前記各スイッチ回路のＯＮおよびＯＦＦを制御することにより前記第２のＰＮ接合素子の追加もしくは削減を制御する構成とした基準電圧発生回路について規定している。
【００１４】
請求項７においては、請求項２乃至請求項４の何れかに記載の基準電圧発生回路において、前記ヒステリシス・コンパレータと前記スイッチ回路とをそれぞれ複数個具備し、異なる前記各判定パラメータ毎にそれぞれ前記ヒステリシス・コンパレータを複数個接続し、前記各判定パラメータ毎に接続された複数の前記ヒステリシス・コンパレータの出力を前記各判定パラメータ毎に設けられた第１の論理演算手段に入力し、さらにこれら第１の論理演算手段の出力を各判定パラメータに対応した出力に対して設けられた第２の論理演算手段に入力し、該第２の論理演算手段の出力により前記各スイッチ回路のＯＮまたはＯＦＦを制御することにより前記第２のＰＮ接合素子の追加もしくは削減を制御する構成とした基準電圧発生回路について規定している。
【００１５】
請求項８においては、請求項５乃至請求項７の何れかに記載の基準電圧発生回路において、複数の前記ヒステリシス・コンパレータの判定結果として得られたデジタル信号に対して論理演算処理を行なう論理演算手段を有し、該論理演算処理の結果により前記第２のＰＮ接合素子の追加もしくは削減を制御する構成の基準電圧発生回路について規定している。
【００１６】
【発明の実施の形態】
本発明の基本的な構成について、図１を用いて説明する。本発明による基準電圧発生回路は、ＰＮ接合のバンドギャップ電圧を利用したＢＧＲ（Ｂａｎｄｇａｐ Ｒｅｆｅｒｅｎｃｅ）回路において、バンドギャップ電圧を発生するＰＮ接合素子、例えば、複数のダイオードの特性が全て揃っている場合、ダイオード接合部の面積比ｍ（すなわち、図１におけるダイオードＤ１とダイオードＤ２との数の比に対応、以下ダイオード比と略記）を可変とすることを特徴とする。ダイオード比ｍの増減は、トランスファーゲート１のようなスイッチ回路によって同じ特性のダイオードを追加もしくは削減する、すなわち並列接続するダイオードの数を変更することで実現出来る。このスイッチを制御するデジタル信号は、ヒステリシス・コンパレータ２によって発生される。ヒステリシス・コンパレータ２の片方の入力端子２１には、判定基準となる電位の電圧、判定基準電圧Ｖｓが印加され、他方の入力端子２２には、判定用アナログ信号発生回路３からの判定されるべきアナログ信号が入力される。ダイオード数の増減実行の可否を判定するパラメータは、温度、内部回路の電流値等、その状態がアナログ信号に変換されヒステリシス・コンパレータ２で比較判定できる情報であれば何でも良い。例えば、図２において絶対温度に比例して出力が増加するＰＴＡＴ−ＢＧＲ（Ｐｒｏｐｏｒｔｉｏｎａｌ ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ ＢＧＲ；温度検出回路）４を判定用アナログ信号源とした場合、温度の上昇によって温度検出回路（ＰＴＡＴ−ＢＧＲ）４の出力電圧Ｖｐｂｇｒが上昇し、抵抗Ｒ７、Ｒ８により予め決定した電圧レベルＶｒｅｆとヒステリシス・コンパレータ２によって比較される。ヒステリシス・コンパレータ２の最大出力電圧と最小出力電圧がそれぞれＶＤＤと０Ｖである場合、ヒステリシス・コンパレータ２の出力が低レベル（Ｌ＝０Ｖ）から高レベル（Ｈ＝ＶＤＤ）に切り替わる閾値電圧Ｖｔｈ＿Ｈは、
Ｖｔｈ＿Ｈ＝｛（Ｒ３＋Ｒ４）／Ｒ４｝×Ｖｒｅｆ （１）
となる。また、逆に、コンパレータの出力が高レベルから低レベルに切り替わる閾値電圧Ｖｔｈ＿Ｌは、
Ｖｔｈ＿Ｌ＝Ｖｒｅｆ−（Ｒ３／Ｒ４）×（ＶＤＤ−Ｖｒｅｆ） （２）
となる。すなわち、抵抗Ｒ３とＲ４によって決まるヒステリシスを得ることができるため、ダイオードが増設される温度と削減される温度とをそれぞれ異なる値に設定することができる。このヒステリシス特性を持たせることによって、ダイオードの追加もしくは削減時のスイッチング動作における出力信号の振動を防止することができる。図２では、温度上昇によって所定の温度Ｔ１に達すると、ダイオードが増設され、上昇した温度が下降して別の所定の温度Ｔ２（ここでＴ１＞Ｔ２）まで下がると、増設されたダイオードは切り離される。
【００１７】
以上述べたようにダイオードの追加もしくは削減によって本発明による基準電圧発生回路の出力信号が増減する仕組みを以下に説明する。図１において、ダイオードが増設されていない状態でのダイオードＤ１とＤ２の比（図１においてダイオードＤ１が１個とした場合はダイオードＤ２の数に相当）をｍとすると、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝ＶＢＥ＋（Ｒ１／Ｒ２）×Ｋ×Ｔ×ＬＮ（ｍ） （３）
となる。ここでＫ＝ｋ／ｑであり、ｋはボルツマン定数、ｑは単位電荷である。Ｔは絶対温度である。ＬＮは白然対数を意味する関数である。ダイオード電圧ＶＢＥは絶対温度Ｔにほぼ反比例するので、負の温度係数を備える。この負の温度係数を打ち消すように抵抗Ｒ１とＲ２、およびダイオード比ｍを選択すれば、出力電圧Ｖｏｕｔは温度に依存しないように設定することが出来る。
さて、本発明の機能により、ある温度でダイオードＤ３としてさらにｎ個増設されると、（３）式から明らかなように、出力が上昇し、温度依存性（温度変化による出力電圧変化の傾き）も正となる。このように増設数ｎによって出力電圧Ｖｏｕｔの変化量を調節することができる。ダイオードＤ３について、この増設操作は図１および図２に示したようにトランスファーゲート１により実行することが出来る。
【００１８】
図２における温度を検出するＰＴＡＴ−ＢＧＲも、基本的にはバンドギャップ電圧を利用しており、その出力電圧Ｖｐｂｇｒは、
Ｖｐｂｇｒ＝（Ｒ２／Ｒ１）×Ｋ×Ｔ×ＬＮ（ｍ） （４）
となる。抵抗Ｒ１、Ｒ２、およびダイオード比ｍにより、温度検出回路４の出力電圧Ｖｐｂｇｒを調節可能であるが、（４）式に示すように常に絶対温度Ｔに比例する出力電圧となるため、温度変化に対して直線的に出力電圧Ｖｐｂｇｒが変化する。ダイオードＤ３の追加もしくは削減実行の可否を判定する基準電圧Ｖｒｅｆは、図２に示した抵抗Ｒ７、Ｒ８による抵抗分割回路以外にも、抵抗とトランジスタの直列接続回路等システムの要求に適した基準電圧発生回路を用いればよい。もちろん、従来のＢＧＲ回路、すなわちダイオード比ｍが一定である基準電圧発生回路そのものを利用することも可能である。
以上述べたように、本発明の基準電圧生回路は、バンドギャップ電圧を利用した基準電圧発生回路において、バンドギャップ電圧を発生するＰＮ接合素子の並列接続個数を自動的に追加もしくは削減することで、ヒューズ回路による抵抗トリミング等の外部調整をすることなく基準電圧発生回路の出力電圧Ｖｏｕｔを多値化できることが特徴である。たとえば、従来のＢＧＲ回路における出力電圧は、温度に依存しないか、または連続的に増加もしくは減少する特性しか得ることが出来ず、また、これらの特性はデバイスの物性的特性に依存するため、設計者が求める出力特性に対して任意の電圧レベルを選択することはできない。すなわち、従来のＢＧＲ回路では、正の温度傾斜（温度が上昇すると出力も上昇する）を付与しようとすると、温度傾斜がない（温度依存性がない）場合に比べ、ある温度での出力が高くなる。本発明では、ＰＮ接合素子の並列接続の個数がＢＧＲ回路の出力電圧レベルと温度特性に影響することを利用して、ＬＳＩ内部で発生したデジタル信号により、自動的にＰＮ接合素子を電気的に追加もしくは削減を制御する点が従来と異なるため、本発明の基準電圧発生回路の温度依存性は連続的ではなく、追加もしくは削減の設定温度で不連続に出力電圧が変化する。
この機能を一般的なデジタル電圧計を例に説明する。デジタル電圧計の機能の一つに、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）の電圧がある測定レンジを超えるとより高次のレンジヘ自動的にステップアップする機能がある。一般的にオートレンジと呼ばれる機能である。レンジの切り換えは連続的ではなく、桁や単位が変わる等「測定結果表示の形態」については不連続な変化ではあるが、隣のレンジとオーバーラップしている（どちらのレンジでも表示できる）領域が存在する場合もある。本発明の基準電圧発生回路において、例えば温度変化を電圧計におけるＤＵＴの電圧にあてはめて考えると、ある温度を超えるとＰＮ接合素子が自動的に追加され、追加前の出力レベルから、ＰＮ接合素子が増加した効果によって決まる出力電圧レベルにステップアップすることになる。また、追加と削除の判定結果をヒステリシス・コンパレータによって実現すれば、デジタル電圧計レンジにおけるオーバーラップ領域のように、追加前と追加後の両方の状態をとり得る温度範囲が存在することになる。
また、一般的なヒューズ回路による抵抗トリミング手法のように、回路に接続される抵抗素子の機械的な削除によって出力の調整を非可逆的に行うのではなく、可逆的な追加もしくは削減を可能とした点も従来技術と異なっており、本発明の特徴となっている。
【００１９】
（実施例１）
図２および図３を用いて本発明による第１の実施例を説明する。前述のとおり、温度の高低によってＢＧＲ回路のＰＮ接合素子を追加もしくは削減し、出力電圧Ｖｏｕｔを変化せしめる場合について例示する。なお、以下の実施例では、ＰＮ接合素子として最も代表的なダイオードを例とするが、バイポーラトランジスタのダイオード接続等でも代用は可能である。
なお、本発明の説明では、起動回路を省略している。一般に、ＢＧＲ回路は、その原理上、回路電源電圧の昇圧過程において、正常な出力電圧とは異なる電圧で安定してしまう場合がある。そこで、起動時（電源投入時）に正常な出力電圧を発生せしめる起動回路を具備することが一般的である。本発明による基準電圧発生回路においても起動回路を具備している方が望ましいが、本発明の効果は、ＢＧＲ回路が正常動作状態である場合にのみ有効であるため、その手段は本発明の機能に特別影響を与えるものではない。
本実施例１では、温度が上昇し、設計者が予め設定した温度に達すると、比較回路（ヒステリシス・コンパレータ）２が高レベルの信号を発生してトランスファーゲート１をＯＮ状態に遷移させる。この動作により、ダイオードＤ３がトランスファーゲート１を介してダイオードＤ２と並列接続され、ダイオード比すなわちダイオード群の実質的な面積比を増加させる。このダイオード比の増加により、出力電圧Ｖｏｕｔが増加し、単位温度変化に対する出力電圧の変化量（温度傾斜）が正方向に増加する。一方、ダイオードＤ３が接続された後に温度が下降し、設計者が予め設定した温度に達すると、比較回路であるヒステリシス・コンパレータ２が低レベルの信号を発生してトランスファーゲート１をＯＦＦ状態に遷移せしめる。ヒステリシス・コンパレータ２の出力が低レベルから高レベルヘ遷移する温度ＴＨと高レベルから低レベルヘ遷移する温度ＴＬの関係は、ＴＨ＞ＴＬである。
【００２０】
本実施例１では、低レベルから高レベルへの遷移温度ＴＨが約８０℃、高レベルから低レベルへの遷移温度ＴＬが約６０℃となるように、温度検出回路４と判定基準電圧発生回路６、およびヒステリシス・コンパレータ（比較回路）２を設計した。このような設計は、あるダイオード素子の特性と電源電圧に対し、抵抗Ｒ３〜Ｒ８の値とダイオードＤ５の数ｇによって決定出来る。ここでダイオードＤ２に対してはｍ＝１４、ダイオードＤ３に対してはｎ＝１１とした。すなわち、主回路４におけるダイオード比は、１：１４と１：２５の２値となる。厳密な設計においては、トランスファーゲート１のオフリークやオン抵抗等の効果も考慮にいれた方がよい。
図３（ａ）および（ｂ）は、回路シミュレーションによって本実施例１の電圧発生回路動作を模擬的に再現した結果である。図３（ａ）は、温度検出回路４の出力電圧Ｖｐｂｇｒの温度依存性を示すものである。絶対温度Ｔ（図では横軸（℃）で示す。）に比例する出力電圧を発生するため、温度に対する出力電圧Ｖｐｂｇｒは直線的に変化する。なお、図中に記載の式はシミュレーション結果のプロットに対して直線の当て嵌めを行なった結果である。図３（ｂ）は、０℃から１２０℃までの温度変化を想定し、温度を変化させるかわりに比較回路（ヒステリシス・コンパレータ）２への入力電圧を掃引してシミュレーションした結果を示しており、縦軸に出力電圧Ｖｏｌｔａｇｅ（Ｖ）を、横軸に電源投入後の経過時間を示している。判定基準電圧Ｖｒｅｆを０．８Ｖとし、抵抗比Ｒ３：Ｒ４は１：５０とした。また電源電圧ＶＤＤを２．５Ｖとした。
図３（ｂ）によれば、電源電圧が２．５Ｖに昇圧されて回路が起動した後、Ｖｐｂｇｒを０℃相当から１２０℃相当の範囲でヒステリシスコンパレータ２の入力電圧を変化させると、８０℃相当の電圧を超えた点でヒステリシスコンパレータ（比較回路）２の出力電圧Ｖｃｏｍｐが高レベルとなり、主回路５の出力電圧Ｖｏｕｔが約１２０ｍＶ増加している。これは、ヒステリシス・コンパレータ（比較回路）２の出力が高レベルヘ切り替わったことにより、ダイオードＤ３が増設されたことを示している。また、温度検出回路３の出力電圧Ｖｐｂｇｒが１２０℃相当のレベルから下降して、６０℃相当の電圧に達すると、ヒステリシス・コンパレータ２の出力電圧Ｖｃｏｍｐは低レベルとなり、基準電圧発生回路の出力電圧Ｖｏｕｔは初期の値に復帰している。したがって、本実施例１では、約２０℃相当のヒステリシス特性を実現していることがわかる。
このように、本発明の基準電圧発生回路においては、温度変化に応じて出力電圧を切り換える機能を具備し、実現していることが明らかである。
【００２１】
（実施例２）
次に、図４を用いて、本発明の第２の実施例を説明する。本実施例２は本発明における基準電圧発生回路の出力電圧Ｖｏｕｔをシリーズレギュレータ回路（ＳＲ回路）のリファレンス電圧Ｖｏｕｔとして適用する場合であり、図４は、その構成図である。パワーＭＯＳＦＥＴをＰＭＯＳトランジスタ７とする場合、本発明による基準電圧発生回路の出力電圧Ｖｏｕｔは、ＳＲ回路（破線で囲った部分）が具備するＯＰＡＭＰ８の反転入力端子に入力され、非反転入力端子に印加される帰還電圧Ｖｆｂと比較される。ＯＰＡＭＰ８（演算増幅器）の出力はパワーＭＯＳＦＥＴ７のゲート電極に印加され、帰還電圧Ｖｆｂを変化せしめる。Ｖｏｕｔ＝Ｖｆｂとなると系が安定する。すなわち、ＳＲ回路６の出力電圧Ｖｓｒは、抵抗Ｒ９とＲ１０の比と、ＯＰＡＭＰ８の反転入力端子に印加される基準電圧発生回路の出力電圧Ｖｏｕｔによって決まる。温度やパワーＭＯＳＦＥＴ７の閾値、抵抗Ｒ９、Ｒ１０のシート抵抗値等が変化しても、抵抗Ｒ９とＲ１０の比は変化しないため、基準電圧発生回路の出力電圧Ｖｏｕｔが一定であれば、ＳＲ回路の出力電圧Ｖｓｒは（もちろん、パワーＭＯＳＦＥＴの電流供給能力の範囲で）常に同じ出力を維持する。図４における左上のグラフは、本発明における基準電圧発生回路の出力電圧ＶｏｕｔとＳＲ回路の出力電圧Ｖｓｒとの関係を示すもので、ＯＰＡＭＰ８の入力であるＶｏｕｔはＰＭＯＳトランジスタのソースフォロア出力電圧であるＶｓｒと同じヒステリシス特性を有し、電圧レベルのみが異なっている状態を示している。図４における本実施例２では一つの基準電圧発生回路に一つのＳＲ回路を接続したが、複数のＳＲ回路を接続しても良い。なお、図４において、コンデンサＣ１および抵抗Ｒ１１はＳＲ回路の出力電圧Ｖｓｒに含まれる雑音成分を除去し出力電圧を安定化するためのフィルタである。
さて、本発明による基準電圧発生回路は、予め設定した温度で出力が増加もしくは復帰するため、ＳＲ回路６の出力電圧Ｖｓｒも基準電圧発生回路の出力電圧Ｖｏｕｔに比例して変化する。例えば、実施例１で示した変化をする場合、ダイオード増設前のＶｓｒが２ＶとなるようにＲ９とＲ１０の比を設定すると、１２０℃におけるＶｓｒは約２．２Ｖになる。
【００２２】
（実施例３）
第３の実施例として、本発明をＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）論理回路に適用し、回路動作の高速化、もしくは回路消費電流の削減を達成する例を説明する。ＣＭＬ論理回路は、ＣＭＯＳ技術における高速動作回路として、アナログ・デジタルミックスドモードＬＳＩに多用される回路である。その名の通り、回路に流れる電流の大小を利用して信号を伝達するため、ＣＭＯＳ論理回路と比べて消費電流が桁違いに大きい。したがって、ＣＭＬ論理回路の低消費電流化は、アナログ・デジタルミックスドモードＬＳＩの低消費電力化に貢献する。また、一般的にＣＭＬ回路電流が多いほど最高動作速度が速くなる関係がある。一般的なＣＭＬ論理回路例として、バッファ回路とソースフォロア回路（レベル変換回路）を図５（ａ）に示す。図５（ａ）の左側の回路は、ＮＭＯＳトランジスタ２個ｍｎ１およびｍｎ２をソース結合して差動構成としたＣＭＬ論理回路で、出力は負荷抵抗ＲＬ１およびＲＬ２が接続されているドレイン端子から差動出力として取り出される。またＮＭＯＳトランジスタｍｎ３はこの論理回路の電流値設定用に用いられる。また、右側の回路はソースフォロア回路でＮＭＯＳトランジスタｍｎ４、ｍｎ６のゲート端子に差動入力信号を印加し、各ＮＭＯＳトランジスタのソース端子から出力を取り出す構成となっている。ここで各ＮＭＯＳトランジスタのソース端子とグランドとの間に接続されているＮＭＯＳトランジスタは各ＮＭＯＳトランジスタの電流値設定用である。
【００２３】
ＣＭＯＳ論理回路と同様、ＣＭＬ論理回路も温度上昇とともに動作速度性能が低下する。したがって、動作推奨温度の最高値にて所定の（仕様を満足する）動作性能が確保できるように設計すると、それより低温領域では過剰な動作性能を保持することとなり、低温領域では必要以上の電流が流れることになる。実施例２で例示したＳＲ回路６を図５（ａ）に示したＣＭＬ回路に適用した場合の効果を実証するため、図５（ｂ）に示した接続を用いてシミュレーションを実施した。図５（ｂ）において、回路ブロック９、１１、１２には図５（ａ）左側回路図で示したバッファ回路を、回路ブロック１０には同じく右側回路図で示したソースフォロアを用いて構成した系である。図５（ｂ）におけるＶＣＳ発生回路１３はこれら各回路の電流値を設定するための基準電圧ＶＣＳを供給するための回路である。この系における電源電圧として前記シリーズレギュレータ（ＳＲ）回路の出力電圧Ｖｓｒが供給されている。
【００２４】
シミュレーションは、接合温度Ｔｊ＝０℃〜１４０℃の範囲について２０℃毎にＡＣ解析を行い、利得がゼロとなる入力信号周波数（ユニティゲイン周波数）を各温度で求めた。また、周波数１０ＧＨｚ、振幅４００ｍＶ、中心電圧１．３Ｖの差動正弦波信号を入力した場合の消費電流についても各温度について求めた。図６は、上述のシミュレーション結果である。図６（ａ）は、接合温度Ｔｊを０℃から１２０℃へ昇温した場合のユニティゲイン周波数の変化をプロットした図である。白抜きの四角印はＳＲ回路出力電圧Ｖｓｒ＝２．２Ｖ一定（ｃｏｎｖ．で示した従来技術による場合と同じ）の場合で、黒塗りの丸印（Ｎｅｗと記載されたデータ）は本発明を適用した場合のデータである。電源電圧一定のもとでは、ユニティゲイン周波数は接合温度Ｔｊに対して直線的に下降することが知れる。ダイオードが増設される温度（８０℃）以下では、ＳＲ回路出力電圧Ｖｓｒは従来技術に比べ０．２Ｖ低いので、ユニティゲイン周波数も低くなる。しかし、例えば最低必要とするユニティゲイン周波数を１１ＧＨｚとした場合、使用温度範囲内で１１ＧＨｚを超えていれば良く、ダイオードが増設される直前温度で１１ＧＨｚ以上であることが確保されておれば、電源電圧となるＳＲ回路出力電圧Ｖｓｒは全温度範囲内で一定である必要はない。本実施例３では、８０℃でダイオードが増設されることにより電源電圧は変化し、これによりユニティゲイン周波数は黒い四角印まで上昇し（すなわち従来と同じＶｓｒ）、ここからｃｏｎｖ．で示した勾配に沿って温度上昇と共にユニティゲイン周波数が低下する。本シミュレーションにおいては、接合温度Ｔｊの温度範囲を０℃から１２０℃とし、この範囲で最低必要なユニティゲイン周波数を１１ＧＨｚとしている。したがって、最高温度でのユニティゲイン周波数がダイオード追加温度でのそれよりも低ければよい訳で、図６（ａ）のデータは、この増設後の１２０℃時点のユニティゲイン周波数が８０℃でのそれより低くなっている。これらのことは、ダイオードの追加もしくは削減温度を複数個用意し、各温度範囲に対してこの回路の電源電圧（ＳＲ回路６の出力電圧）Ｖｓｒの値に対して所定のユニティゲイン周波数を確保し得るようにすれば、過剰な電力を消費せずに、省電力で安定した回路動作を担保できることを意味している。
【００２５】
図６（ｂ）は、動作周波数１０ＧＨｚにおける消費電流を図６（ａ）と同様に従来技術と比較した図である。本発明の基準電圧発生回路を具備したＳＲ回路６は、接合温度Ｔｊが８０℃を超えると出力電圧が２．０Ｖから２．２Ｖに増加するため、８０℃以上では、電源電圧（ＳＲ回路６の出力電圧）Ｖｓｒが２．２Ｖで一定である従来構成と同じ消費電流となるが、８０℃より低い温度では、電源電圧Ｖｓｒが０．２Ｖ低い分、消費電流は減少する。本実施例３ではこれにより従来構成に比べて約１４％少なくすることが出来た。
【００２６】
本実施例３では、ダイオードの追加もしくは削減動作は１組のみであるが、ヒステリシス・コンパレータ（比較回路）２、判定基準電圧発生回路６およびダイオード回路Ｄ３を複数組用意し、異なる温度で追加もしくは削減が実行されるようにすれば、さらに低消費電流化が可能である。
【００２７】
（実施例４）
本発明の応用的実施例として、第４の実施例について図７を用いて説明する。前記の実施例１乃至実施例３においては、ダイオード追加もしくは削減処理実行の可否を判定する対象パラメータの例として温度の場合を示した。内部回路の状態や環境を検出し、ヒステリシス・コンパレータで比較判定が出来るアナログ信号に変換可能なパラメータであれば、ダイオードの追加もしくは削減動作は温度のみに限定されることは無く、図７に示すように、ＣＭＬバッファ回路の出力電圧の振幅計測手段１４、接合温度の計測手段１５、回路電流値計測手段等複数の異なる判定パラメータにおける判定結果を論理演算して追加もしくは削減の判定を行うこともできる。図７においては、これら各パラメータの測定結果をそれぞれ判定基準電圧の異なるヒステリシス・コンパレータに入力する構成としている。これらによる比較結果を多入力ＯＲ回路２０（図７の場合では３入力ＯＲ回路）に入力して論理和を求めた後、ダイオードの追加もしくは削減処理の実行の可否を判定する。ＯＲ回路出力はシリーズレギュレータ回路２１（図４における６参照）を介して、中心部分となる内部コア回路２２の状況を制御し、この制御結果を上記各パラメータ測定点にフィードバックループ２３を介してフィードバックさせる。
【００２８】
さらに、上記各判定パラメータ毎に複数のヒステリシス・コンパレータを接続し、これら各判定パラメータ毎のヒステリシス・コンパレータ出力に対して論理和回路等で形成された複数の論理演算回路を設けて各パラメータ毎の制御条件を設定し、この演算結果から得られた各判定パラメータ毎の論理演算結果をまとめてさらに上記ＯＲ回路２０のように後続の論理演算回路において演算処理を行なうことにより、判定パラメータ、切り換え電圧範囲を必要に応じて更に詳細に制御することも可能となる。
また、内部コア回路２２の種類に応じて、異なる判定パラメータで独立に判定を実施し、それぞれの内部回路専用に用意した電源回路の基準電圧源として用いることも可能である。
上記の実施例４においては複数の判定パラメータの論理和を求める場合について開示したが、これは単に論理和（ＯＲ）による処理の場合だけではない。例えば、上記複数の判定パラメータに含まれる幾つかのパラメータについては論理積（ＡＮＤ）を求め、この演算結果と残りの判定パラメータとの論理和を求めてもよい。このように、判定パラメータ毎に接続されたヒステリシス・コンパレータの出力に対して論理演算処理を行なうことにより、ダイオードの追加もしくは削減を制御することも可能である。
【００２９】
【発明の効果】
本発明の実施例１によれば、従来のＢＧＲ回路と異なり、予め設定した温度に達するとＰＮ接合素子が増設され、基準電圧発生回路出力電圧が増加し、増設後の温度降下においては、上記設定された増設温度より低い温度でＰＮ接合素子（ダイオード）が切り離され、増設前の出力に復帰することが示された。これらの追加もしくは削減を行なう動作は、一般的なＬＳＩの動作温度である約−４０℃〜約１５０℃の範囲において、任意の温度で出力を変化させることができ、その変化量も、追加もしくは削減せしめるＰＮ接合素子の現実的なサイズや量にもよるが、ほぼ任意に設定可能である。また、追加もしくは削減過程を複数用意すれば、多段階に出力を切り替えることができる。このように本発明は電源電圧やデバイスの変動に依存しない従来のＢＧＲ回路の特徴を生かしつつも、出力レベルの設計自由度を拡大せしめる効果がある。
また、本発明における実施例２および４によれば、基準電圧を利用する典型的な電源回路においても容易に本発明の適用が可能であり、本発明の効果が、電源回路の制御もしくは調整において、従来のトリミング手法とは異なる手法を実現することが示された。１つの基準電圧発生回路出力を複数の電源回路が共有できることは明白であるから、電源出力切り替え機能を電源回路毎に具備する必要はなく、回路規模の縮小に貢献できる。また、反対に、電源回路毎に異なる判定基準で出力を切り替えられるため、内部回路の特性にふさわしい出力を供給でき、回路動作の安定、消費電力の削減等に貢献できる。
実際、第３の実施例によれば、所定の回路動作性能を維持しつつ、消費電流を削減できることが示された。
このように、本発明の基準電圧発生回路は、従来のバンドギャップ基準電圧発生回路と同等の耐デバイス変動特性、耐電源電圧変動特性等、基準電圧として求められる基本的な出力特性を維持しつつ、内部回路の動作状態や動作環境に応じた柔軟な出力を自動供給する。本発明の適用により、内部回路動作の安定化、省電力化、高効率が期待でき、とりわけ、光通信を代表とする高速アナログ／デジタル混載ＬＳＩにおいては、ＣＭＯＳデバイスの適用領域の拡大につながり、通信デバイスの高機能化、低価格化、さらには通信コストの低廉化と通信速度の高速化に大きく貢献できる。
【図面の簡単な説明】
【図１】本発明の基本構成を説明する回路図。
【図２】本発明による実施の形態における実施例１を示す回路図。
【図３】図２における回路のシミュレーション結果で、（ａ）は温度検出回路の温度・出力電圧特性図、（ｂ）は電源投入後の各部電圧変化と温度検出回路出力電圧の温度依存性の関係図。
【図４】本発明による実施例２におけるシリーズレギュレータ回路の回路図。
【図５】本発明による実施例３で使用した回路図で、（ａ）はＣＭＬ論理バッファ回路およびソースフォロア回路の回路図、（ｂ）はこれら両回路を用いてシミュレーションを行った実験用回路図。
【図６】本発明による実施例３によるシミュレーション結果で、（ａ）はダイオード追加温度近辺におけるユニティゲイン周波数と温度の関係図。
【図７】本発明による実施例４の基本構成を説明する構成図。
【図８】従来の基準電圧発生回路の一例を示す回路図。
【符号の説明】
１：トランスファーゲート ２：ヒステリシス・コンパレータ
２１：判定基準電圧入力端子 ２２：判定用アナログ電圧入力端子
３：判定用アナログ電圧発生回路 ４：温度検出回路（ＰＴＡＴ−ＢＧＲ）
５：主回路 ６：判定基準電圧発生回路
７：ＰＭＯＳトランジスタ ８：演算増幅器
９，１１，１２：ＣＭＬバッファ回路
１０：ソースフォロア回路 １３：ＶＣＳ発生回路
１４：ＣＭＬバッファ回路
１５：接合温度計測手段 １６：回路電流計測手段
１７，１８，１９：ヒステリシス・コンパレータ
２０：ＯＲ回路 ２１：ＳＲ回路
２２：内部コア回路 ２３：フィードバックループ
Ｃ１：コンデンサ
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５：ダイオード
ＯＰＡＭＰ：演算増幅器
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１：抵抗
【発明の属する技術分野】
本発明は、半導体集積回路においてアナログ回路に関連し、基準電圧発生回路に関する。
【０００２】
【従来の技術】
【非特許文献１】Ｇ． Ａ． Ｒｉｎｃｏｎ−Ｍｏｒａ ”Ｖｏｌｔａｇｅ Ｒｅｆｅｒｅｎｃｅｓ−ｆｒｏｍ Ｄｉｏｄｅｓ ｔｏ Ｐｒｅｃｉｓｉｏｎ Ｈｉｇｈ−Ｏｒｄｅｒ Ｂａｎｄｇａｐ Ｃｉｒｃｕｉｔｓ−，” ＩＥＥＥ Ｐｒｅｓｓ， Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ Ｉｎｃ．， ｐ５７−ｐ６０， ２００２
現在最も一般的に利用されている基準電圧発生回路は、ＰＮ接合素子の順方向電圧における温度依存性を利用したバンドギャップリファレンス（ＢＧＲ）回路である。図８を用いて、従来の基準電圧発生回路を説明する。図８で示した回路の場合、出力電圧Ｖｂｇｒは、
Ｖｂｇｒ＝ＶＢＥ１＋（Ｒ２／Ｒ３）（ｋＴ／ｑ）ＬＮ（ｎＲ２／Ｒ１） （５）
で与えられる。ここで、ＶＢＥ１は、ダイオードＤ１の順方向電圧、ｋはボルツマン定数、ｑは単位電荷、Ｔは絶対温度、ＬＮは自然対数を表し、ｎはダイオードＤ１とＤ２の面積比である（ダイオードＤ１とＤ２は完全に同特性であるとし、ダイオードＤ１を１個とした場合、ｎはダイオードＤ２の並列接続の個数となる。）。
【０００３】
（５）式右辺の右項（すなわち第２項）は、絶対温度Ｔに比例して増加する関数であるが、左項（すなわち第１項）のＶＢＥ１は負の温度係数を有しているため、右辺の第２項と第１項の温度係数が相殺されるように抵抗Ｒ１１〜Ｒ１３の値とダイオードであるＰＮ接合素子の面積比ｎを適宜選択することによって、出力電圧Ｖｂｇｒの温度依存性をほぼゼロにすることができる。この特性はシリコンの物性によって決定されるため、例えば、温度依存性をゼロにした場合、出力電圧Ｖｂｇｒは約１．２５Ｖとなることが知られている。
【０００４】
また、演算増幅器ＯＰＡＭＰの電源ノイズ除去比（ＰＳＲＲ：Ｐｏｗｅｒ Ｓｕｐｐｌｙ ｎｏｉｓｅ Ｒｅｄｕｃｔｉｏｎ Ｒａｔｉｏ）が充分大きければ、出力電圧Ｖｂｇｒは電源電圧変動にも依存しない。さらに演算増幅器ＯＰＡＭＰの特性がデバイス変動に対して影響されなければ、（５）式で明らかなように、抵抗素子のシート抵抗変動等、プロセス変動依存性も回避できる。
このように、従来のＢＧＲ回路は、あらゆる変動要因に対して依存性を持たないため、常に一定の電圧供給を必要とする回路の基準電圧源として、電源回路をはじめ多くの回路に適用されている。ＣＭＯＳプロセスにおいても、数種類のＰＮ接合デバイスが用意される場合が多いため、デジタル・アナログ混載ＣＭＯＳＬＳＩにおいても一般的に用いられている。
【０００５】
以上述べたような、従来の回路出力の温度依存性を調整するには、ダイオード順方向電圧ＶＢＥの温度依存性等デバイスの物理的特性を利用して、温度やデバイス特性の変化に応じて出力を連続的に変化させる手法が考えられている。例えば、後述の（３）式における抵抗値Ｒ１、Ｒ２と、ダイオードの面積比ｍを予め選択して、ＢＧＲ回路の出力を温度増加に対して連続的に増加する特性を得たり、後述の（４）式で示したように、絶対温度に比例する出力を適用する手法（後述；図２のＰＴＡＴ−ＢＧＲ）がある。しかし、これらの手法では、デバイス特性の範囲でのみ調整が可能であり、このため出力の変化量の設計が限定される問題があった。また、モニタできるパラメータも、デバイス特性が受ける変動因子に限定されているため、上記の手法では温度のみに限定されると言う問題があった。
【０００６】
【発明が解決しようとする課題】
従来のＢＧＲ回路は、温度変動、電源電圧変動、プロセス変動等各種変動パラメータに対して連動しておらず、常に一定の電圧を発生するため電源回路やデジタル／アナログ変換回路等、基準となる電圧が必要な回路に多用されてきた。このようにＢＧＲ回路は、常に一定の出力が求められる場合には必須技術である。一方、負荷として接続される内部回路は、温度変動やプロセス変動等によって、回路パフォーマンスの低下や、消費電力の増加等の影響を受ける。従来のＢＧＲ回路ではこれらの影響を補正するための基準電圧発生動作は不可能である。
本発明においては、このようなデバイス特性上の限界による制約を解除し、負荷回路に必要な基準電圧レベルを温度変動やプロセス変動に対応して調整し得る、自由度の高い基準電圧発生回路の提供を目的としたものである。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明においては、ＢＧＲ回路のＰＮ接合素子をデジタル制御信号によって自動的に追加もしくは削減し得る構成とした。すなわち、本発明では、変動パラメータ（温度、素子特性、電源電圧等）や、これら変動パラメータによって影響を受ける負荷回路内部の状態をモニターしてこれらをアナログ信号に変換し、予め設定している基準値との比較により、比較結果をデジタル信号に変換して、これによりＢＧＲ回路のダイオードを電気的に追加もしくは削減して実質的にダイオードの面積比を調整する構成とすることにより、変動パラメータの変化に柔軟に対応し得る基準電圧の調整を可能とした。また、複数の変動パラメータに対して別々に設定された基準電圧と比較し、この比較結果について論理演算してダイオードの追加もしくは削減判定信号に変換することで、複数の変動要因に対して同時に対応することも可能としている。
【０００８】
このような基準電圧発生回路を実現するため、本発明の請求項１においては、
第１のＰＮ接合素子におけるＰＮ接合のバンドギャップ電圧を利用することにより電源電圧を降圧して電源電圧とは異なる電圧を発生し、負荷回路に電圧を供給する基準電圧発生回路において、前記負荷回路の動作状況の変動を検出し、アナログ電圧として供給する変動検出手段と、前記第１のＰＮ接合素子に並列に追加接続する第２のＰＮ接合素子と、前記変動検出手段の出力を判定基準電圧発生手段の出力電圧と比較することにより前記第２のＰＮ接合素子接続の可否を判定する判定手段と、前記第２のＰＮ接合素子を前記第１のＰＮ接合素子に対して並列接続もしくは切離しの追加もしくは削減処理を行なうための切換え手段とを有し、前記変動検出手段の出力および前記判定手段の出力で前記切換え手段を制御することにより出力電圧レベルを可変とする基準電圧発生回路について規定している。
【０００９】
請求項２においては、請求項１に記載の基準電圧発生回路において、前記変動検出手段の出力により前記出力電圧レベルを切り換えるための前記第２のＰＮ接合素子を追加もしくは削減する前記切換え手段は、デジタル信号で制御されるスイッチ回路により実現する構成の基準電圧発生回路について規定している。
【００１０】
請求項３においては、請求項２に記載の基準電圧発生回路において、前記スイッチ回路はＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとによるトランスファーゲートで構成されており、前記切換え手段は第２のＰＮ接合素子の追加もしくは削減の判定に際して、前記判定手段への入力信号はアナログ信号とし、判定基準となる電圧レベルとの比較を行う前記判定手段はヒステリシス・コンパレータで構成することにより判定結果をデジタル信号に変換する構成の基準電圧発生回路について規定している。
【００１１】
請求項４においては、請求項３の基準電圧発生回路において、前記第２のＰＮ接合素子の追加もしくは削減を行なう判定パラメータを前記負荷回路における温度変化とし、該判定パラメータである温度変化を検出する温度変化検出手段を有し、該温度変化検出手段は、バンドギャップ電圧を利用した絶対温度に比例する出力電圧を発生する電圧発生手段によって電圧信号に変換する構成であり、該電圧信号を第２のＰＮ接合素子の追加もしくは削減の判定に用いる基準電圧発生回路について規定している。
【００１２】
請求項５においては、請求項２乃至請求項４の何れかに記載の基準電圧発生回路において、前記ヒステリシス・コンパレータと、前記スイッチ回路と、前記第２のＰＮ接合素子とをそれぞれ複数個具備し、前記ヒステリシス・コンパレータにおける判定電圧レベルは前記各ヒステリシス・コンパレータ毎に異なる電圧レベルに設定し、前記第１のＰＮ接合素子にさらに追加並列接続する前記第２のＰＮ接合素子をそれぞれ異なる前記判定電圧レベルを有する前記ヒステリシス・コンパレータの出力電圧で前記スイッチ回路のＯＮおよびＯＦＦを制御することにより前記第２のＰＮ接合素子の追加もしくは削減を制御する構成の基準電圧発生回路について規定している。
【００１３】
請求項６においては、請求項２乃至請求項４の何れかに記載の基準電圧発生回路において、前記ヒステリシス・コンパレータと前記スイッチ回路とをそれぞれ複数個具備し、異なる判定パラメータに対応する異なる判定電圧レベルに設定された前記ヒステリシス・コンパレータの出力電圧で前記各スイッチ回路のＯＮおよびＯＦＦを制御することにより前記第２のＰＮ接合素子の追加もしくは削減を制御する構成とした基準電圧発生回路について規定している。
【００１４】
請求項７においては、請求項２乃至請求項４の何れかに記載の基準電圧発生回路において、前記ヒステリシス・コンパレータと前記スイッチ回路とをそれぞれ複数個具備し、異なる前記各判定パラメータ毎にそれぞれ前記ヒステリシス・コンパレータを複数個接続し、前記各判定パラメータ毎に接続された複数の前記ヒステリシス・コンパレータの出力を前記各判定パラメータ毎に設けられた第１の論理演算手段に入力し、さらにこれら第１の論理演算手段の出力を各判定パラメータに対応した出力に対して設けられた第２の論理演算手段に入力し、該第２の論理演算手段の出力により前記各スイッチ回路のＯＮまたはＯＦＦを制御することにより前記第２のＰＮ接合素子の追加もしくは削減を制御する構成とした基準電圧発生回路について規定している。
【００１５】
請求項８においては、請求項５乃至請求項７の何れかに記載の基準電圧発生回路において、複数の前記ヒステリシス・コンパレータの判定結果として得られたデジタル信号に対して論理演算処理を行なう論理演算手段を有し、該論理演算処理の結果により前記第２のＰＮ接合素子の追加もしくは削減を制御する構成の基準電圧発生回路について規定している。
【００１６】
【発明の実施の形態】
本発明の基本的な構成について、図１を用いて説明する。本発明による基準電圧発生回路は、ＰＮ接合のバンドギャップ電圧を利用したＢＧＲ（Ｂａｎｄｇａｐ Ｒｅｆｅｒｅｎｃｅ）回路において、バンドギャップ電圧を発生するＰＮ接合素子、例えば、複数のダイオードの特性が全て揃っている場合、ダイオード接合部の面積比ｍ（すなわち、図１におけるダイオードＤ１とダイオードＤ２との数の比に対応、以下ダイオード比と略記）を可変とすることを特徴とする。ダイオード比ｍの増減は、トランスファーゲート１のようなスイッチ回路によって同じ特性のダイオードを追加もしくは削減する、すなわち並列接続するダイオードの数を変更することで実現出来る。このスイッチを制御するデジタル信号は、ヒステリシス・コンパレータ２によって発生される。ヒステリシス・コンパレータ２の片方の入力端子２１には、判定基準となる電位の電圧、判定基準電圧Ｖｓが印加され、他方の入力端子２２には、判定用アナログ信号発生回路３からの判定されるべきアナログ信号が入力される。ダイオード数の増減実行の可否を判定するパラメータは、温度、内部回路の電流値等、その状態がアナログ信号に変換されヒステリシス・コンパレータ２で比較判定できる情報であれば何でも良い。例えば、図２において絶対温度に比例して出力が増加するＰＴＡＴ−ＢＧＲ（Ｐｒｏｐｏｒｔｉｏｎａｌ ｔｏ Ａｂｓｏｌｕｔｅ Ｔｅｍｐｅｒａｔｕｒｅ ＢＧＲ；温度検出回路）４を判定用アナログ信号源とした場合、温度の上昇によって温度検出回路（ＰＴＡＴ−ＢＧＲ）４の出力電圧Ｖｐｂｇｒが上昇し、抵抗Ｒ７、Ｒ８により予め決定した電圧レベルＶｒｅｆとヒステリシス・コンパレータ２によって比較される。ヒステリシス・コンパレータ２の最大出力電圧と最小出力電圧がそれぞれＶＤＤと０Ｖである場合、ヒステリシス・コンパレータ２の出力が低レベル（Ｌ＝０Ｖ）から高レベル（Ｈ＝ＶＤＤ）に切り替わる閾値電圧Ｖｔｈ＿Ｈは、
Ｖｔｈ＿Ｈ＝｛（Ｒ３＋Ｒ４）／Ｒ４｝×Ｖｒｅｆ （１）
となる。また、逆に、コンパレータの出力が高レベルから低レベルに切り替わる閾値電圧Ｖｔｈ＿Ｌは、
Ｖｔｈ＿Ｌ＝Ｖｒｅｆ−（Ｒ３／Ｒ４）×（ＶＤＤ−Ｖｒｅｆ） （２）
となる。すなわち、抵抗Ｒ３とＲ４によって決まるヒステリシスを得ることができるため、ダイオードが増設される温度と削減される温度とをそれぞれ異なる値に設定することができる。このヒステリシス特性を持たせることによって、ダイオードの追加もしくは削減時のスイッチング動作における出力信号の振動を防止することができる。図２では、温度上昇によって所定の温度Ｔ１に達すると、ダイオードが増設され、上昇した温度が下降して別の所定の温度Ｔ２（ここでＴ１＞Ｔ２）まで下がると、増設されたダイオードは切り離される。
【００１７】
以上述べたようにダイオードの追加もしくは削減によって本発明による基準電圧発生回路の出力信号が増減する仕組みを以下に説明する。図１において、ダイオードが増設されていない状態でのダイオードＤ１とＤ２の比（図１においてダイオードＤ１が１個とした場合はダイオードＤ２の数に相当）をｍとすると、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝ＶＢＥ＋（Ｒ１／Ｒ２）×Ｋ×Ｔ×ＬＮ（ｍ） （３）
となる。ここでＫ＝ｋ／ｑであり、ｋはボルツマン定数、ｑは単位電荷である。Ｔは絶対温度である。ＬＮは白然対数を意味する関数である。ダイオード電圧ＶＢＥは絶対温度Ｔにほぼ反比例するので、負の温度係数を備える。この負の温度係数を打ち消すように抵抗Ｒ１とＲ２、およびダイオード比ｍを選択すれば、出力電圧Ｖｏｕｔは温度に依存しないように設定することが出来る。
さて、本発明の機能により、ある温度でダイオードＤ３としてさらにｎ個増設されると、（３）式から明らかなように、出力が上昇し、温度依存性（温度変化による出力電圧変化の傾き）も正となる。このように増設数ｎによって出力電圧Ｖｏｕｔの変化量を調節することができる。ダイオードＤ３について、この増設操作は図１および図２に示したようにトランスファーゲート１により実行することが出来る。
【００１８】
図２における温度を検出するＰＴＡＴ−ＢＧＲも、基本的にはバンドギャップ電圧を利用しており、その出力電圧Ｖｐｂｇｒは、
Ｖｐｂｇｒ＝（Ｒ２／Ｒ１）×Ｋ×Ｔ×ＬＮ（ｍ） （４）
となる。抵抗Ｒ１、Ｒ２、およびダイオード比ｍにより、温度検出回路４の出力電圧Ｖｐｂｇｒを調節可能であるが、（４）式に示すように常に絶対温度Ｔに比例する出力電圧となるため、温度変化に対して直線的に出力電圧Ｖｐｂｇｒが変化する。ダイオードＤ３の追加もしくは削減実行の可否を判定する基準電圧Ｖｒｅｆは、図２に示した抵抗Ｒ７、Ｒ８による抵抗分割回路以外にも、抵抗とトランジスタの直列接続回路等システムの要求に適した基準電圧発生回路を用いればよい。もちろん、従来のＢＧＲ回路、すなわちダイオード比ｍが一定である基準電圧発生回路そのものを利用することも可能である。
以上述べたように、本発明の基準電圧生回路は、バンドギャップ電圧を利用した基準電圧発生回路において、バンドギャップ電圧を発生するＰＮ接合素子の並列接続個数を自動的に追加もしくは削減することで、ヒューズ回路による抵抗トリミング等の外部調整をすることなく基準電圧発生回路の出力電圧Ｖｏｕｔを多値化できることが特徴である。たとえば、従来のＢＧＲ回路における出力電圧は、温度に依存しないか、または連続的に増加もしくは減少する特性しか得ることが出来ず、また、これらの特性はデバイスの物性的特性に依存するため、設計者が求める出力特性に対して任意の電圧レベルを選択することはできない。すなわち、従来のＢＧＲ回路では、正の温度傾斜（温度が上昇すると出力も上昇する）を付与しようとすると、温度傾斜がない（温度依存性がない）場合に比べ、ある温度での出力が高くなる。本発明では、ＰＮ接合素子の並列接続の個数がＢＧＲ回路の出力電圧レベルと温度特性に影響することを利用して、ＬＳＩ内部で発生したデジタル信号により、自動的にＰＮ接合素子を電気的に追加もしくは削減を制御する点が従来と異なるため、本発明の基準電圧発生回路の温度依存性は連続的ではなく、追加もしくは削減の設定温度で不連続に出力電圧が変化する。
この機能を一般的なデジタル電圧計を例に説明する。デジタル電圧計の機能の一つに、ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）の電圧がある測定レンジを超えるとより高次のレンジヘ自動的にステップアップする機能がある。一般的にオートレンジと呼ばれる機能である。レンジの切り換えは連続的ではなく、桁や単位が変わる等「測定結果表示の形態」については不連続な変化ではあるが、隣のレンジとオーバーラップしている（どちらのレンジでも表示できる）領域が存在する場合もある。本発明の基準電圧発生回路において、例えば温度変化を電圧計におけるＤＵＴの電圧にあてはめて考えると、ある温度を超えるとＰＮ接合素子が自動的に追加され、追加前の出力レベルから、ＰＮ接合素子が増加した効果によって決まる出力電圧レベルにステップアップすることになる。また、追加と削除の判定結果をヒステリシス・コンパレータによって実現すれば、デジタル電圧計レンジにおけるオーバーラップ領域のように、追加前と追加後の両方の状態をとり得る温度範囲が存在することになる。
また、一般的なヒューズ回路による抵抗トリミング手法のように、回路に接続される抵抗素子の機械的な削除によって出力の調整を非可逆的に行うのではなく、可逆的な追加もしくは削減を可能とした点も従来技術と異なっており、本発明の特徴となっている。
【００１９】
（実施例１）
図２および図３を用いて本発明による第１の実施例を説明する。前述のとおり、温度の高低によってＢＧＲ回路のＰＮ接合素子を追加もしくは削減し、出力電圧Ｖｏｕｔを変化せしめる場合について例示する。なお、以下の実施例では、ＰＮ接合素子として最も代表的なダイオードを例とするが、バイポーラトランジスタのダイオード接続等でも代用は可能である。
なお、本発明の説明では、起動回路を省略している。一般に、ＢＧＲ回路は、その原理上、回路電源電圧の昇圧過程において、正常な出力電圧とは異なる電圧で安定してしまう場合がある。そこで、起動時（電源投入時）に正常な出力電圧を発生せしめる起動回路を具備することが一般的である。本発明による基準電圧発生回路においても起動回路を具備している方が望ましいが、本発明の効果は、ＢＧＲ回路が正常動作状態である場合にのみ有効であるため、その手段は本発明の機能に特別影響を与えるものではない。
本実施例１では、温度が上昇し、設計者が予め設定した温度に達すると、比較回路（ヒステリシス・コンパレータ）２が高レベルの信号を発生してトランスファーゲート１をＯＮ状態に遷移させる。この動作により、ダイオードＤ３がトランスファーゲート１を介してダイオードＤ２と並列接続され、ダイオード比すなわちダイオード群の実質的な面積比を増加させる。このダイオード比の増加により、出力電圧Ｖｏｕｔが増加し、単位温度変化に対する出力電圧の変化量（温度傾斜）が正方向に増加する。一方、ダイオードＤ３が接続された後に温度が下降し、設計者が予め設定した温度に達すると、比較回路であるヒステリシス・コンパレータ２が低レベルの信号を発生してトランスファーゲート１をＯＦＦ状態に遷移せしめる。ヒステリシス・コンパレータ２の出力が低レベルから高レベルヘ遷移する温度ＴＨと高レベルから低レベルヘ遷移する温度ＴＬの関係は、ＴＨ＞ＴＬである。
【００２０】
本実施例１では、低レベルから高レベルへの遷移温度ＴＨが約８０℃、高レベルから低レベルへの遷移温度ＴＬが約６０℃となるように、温度検出回路４と判定基準電圧発生回路６、およびヒステリシス・コンパレータ（比較回路）２を設計した。このような設計は、あるダイオード素子の特性と電源電圧に対し、抵抗Ｒ３〜Ｒ８の値とダイオードＤ５の数ｇによって決定出来る。ここでダイオードＤ２に対してはｍ＝１４、ダイオードＤ３に対してはｎ＝１１とした。すなわち、主回路４におけるダイオード比は、１：１４と１：２５の２値となる。厳密な設計においては、トランスファーゲート１のオフリークやオン抵抗等の効果も考慮にいれた方がよい。
図３（ａ）および（ｂ）は、回路シミュレーションによって本実施例１の電圧発生回路動作を模擬的に再現した結果である。図３（ａ）は、温度検出回路４の出力電圧Ｖｐｂｇｒの温度依存性を示すものである。絶対温度Ｔ（図では横軸（℃）で示す。）に比例する出力電圧を発生するため、温度に対する出力電圧Ｖｐｂｇｒは直線的に変化する。なお、図中に記載の式はシミュレーション結果のプロットに対して直線の当て嵌めを行なった結果である。図３（ｂ）は、０℃から１２０℃までの温度変化を想定し、温度を変化させるかわりに比較回路（ヒステリシス・コンパレータ）２への入力電圧を掃引してシミュレーションした結果を示しており、縦軸に出力電圧Ｖｏｌｔａｇｅ（Ｖ）を、横軸に電源投入後の経過時間を示している。判定基準電圧Ｖｒｅｆを０．８Ｖとし、抵抗比Ｒ３：Ｒ４は１：５０とした。また電源電圧ＶＤＤを２．５Ｖとした。
図３（ｂ）によれば、電源電圧が２．５Ｖに昇圧されて回路が起動した後、Ｖｐｂｇｒを０℃相当から１２０℃相当の範囲でヒステリシスコンパレータ２の入力電圧を変化させると、８０℃相当の電圧を超えた点でヒステリシスコンパレータ（比較回路）２の出力電圧Ｖｃｏｍｐが高レベルとなり、主回路５の出力電圧Ｖｏｕｔが約１２０ｍＶ増加している。これは、ヒステリシス・コンパレータ（比較回路）２の出力が高レベルヘ切り替わったことにより、ダイオードＤ３が増設されたことを示している。また、温度検出回路３の出力電圧Ｖｐｂｇｒが１２０℃相当のレベルから下降して、６０℃相当の電圧に達すると、ヒステリシス・コンパレータ２の出力電圧Ｖｃｏｍｐは低レベルとなり、基準電圧発生回路の出力電圧Ｖｏｕｔは初期の値に復帰している。したがって、本実施例１では、約２０℃相当のヒステリシス特性を実現していることがわかる。
このように、本発明の基準電圧発生回路においては、温度変化に応じて出力電圧を切り換える機能を具備し、実現していることが明らかである。
【００２１】
（実施例２）
次に、図４を用いて、本発明の第２の実施例を説明する。本実施例２は本発明における基準電圧発生回路の出力電圧Ｖｏｕｔをシリーズレギュレータ回路（ＳＲ回路）のリファレンス電圧Ｖｏｕｔとして適用する場合であり、図４は、その構成図である。パワーＭＯＳＦＥＴをＰＭＯＳトランジスタ７とする場合、本発明による基準電圧発生回路の出力電圧Ｖｏｕｔは、ＳＲ回路（破線で囲った部分）が具備するＯＰＡＭＰ８の反転入力端子に入力され、非反転入力端子に印加される帰還電圧Ｖｆｂと比較される。ＯＰＡＭＰ８（演算増幅器）の出力はパワーＭＯＳＦＥＴ７のゲート電極に印加され、帰還電圧Ｖｆｂを変化せしめる。Ｖｏｕｔ＝Ｖｆｂとなると系が安定する。すなわち、ＳＲ回路６の出力電圧Ｖｓｒは、抵抗Ｒ９とＲ１０の比と、ＯＰＡＭＰ８の反転入力端子に印加される基準電圧発生回路の出力電圧Ｖｏｕｔによって決まる。温度やパワーＭＯＳＦＥＴ７の閾値、抵抗Ｒ９、Ｒ１０のシート抵抗値等が変化しても、抵抗Ｒ９とＲ１０の比は変化しないため、基準電圧発生回路の出力電圧Ｖｏｕｔが一定であれば、ＳＲ回路の出力電圧Ｖｓｒは（もちろん、パワーＭＯＳＦＥＴの電流供給能力の範囲で）常に同じ出力を維持する。図４における左上のグラフは、本発明における基準電圧発生回路の出力電圧ＶｏｕｔとＳＲ回路の出力電圧Ｖｓｒとの関係を示すもので、ＯＰＡＭＰ８の入力であるＶｏｕｔはＰＭＯＳトランジスタのソースフォロア出力電圧であるＶｓｒと同じヒステリシス特性を有し、電圧レベルのみが異なっている状態を示している。図４における本実施例２では一つの基準電圧発生回路に一つのＳＲ回路を接続したが、複数のＳＲ回路を接続しても良い。なお、図４において、コンデンサＣ１および抵抗Ｒ１１はＳＲ回路の出力電圧Ｖｓｒに含まれる雑音成分を除去し出力電圧を安定化するためのフィルタである。
さて、本発明による基準電圧発生回路は、予め設定した温度で出力が増加もしくは復帰するため、ＳＲ回路６の出力電圧Ｖｓｒも基準電圧発生回路の出力電圧Ｖｏｕｔに比例して変化する。例えば、実施例１で示した変化をする場合、ダイオード増設前のＶｓｒが２ＶとなるようにＲ９とＲ１０の比を設定すると、１２０℃におけるＶｓｒは約２．２Ｖになる。
【００２２】
（実施例３）
第３の実施例として、本発明をＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）論理回路に適用し、回路動作の高速化、もしくは回路消費電流の削減を達成する例を説明する。ＣＭＬ論理回路は、ＣＭＯＳ技術における高速動作回路として、アナログ・デジタルミックスドモードＬＳＩに多用される回路である。その名の通り、回路に流れる電流の大小を利用して信号を伝達するため、ＣＭＯＳ論理回路と比べて消費電流が桁違いに大きい。したがって、ＣＭＬ論理回路の低消費電流化は、アナログ・デジタルミックスドモードＬＳＩの低消費電力化に貢献する。また、一般的にＣＭＬ回路電流が多いほど最高動作速度が速くなる関係がある。一般的なＣＭＬ論理回路例として、バッファ回路とソースフォロア回路（レベル変換回路）を図５（ａ）に示す。図５（ａ）の左側の回路は、ＮＭＯＳトランジスタ２個ｍｎ１およびｍｎ２をソース結合して差動構成としたＣＭＬ論理回路で、出力は負荷抵抗ＲＬ１およびＲＬ２が接続されているドレイン端子から差動出力として取り出される。またＮＭＯＳトランジスタｍｎ３はこの論理回路の電流値設定用に用いられる。また、右側の回路はソースフォロア回路でＮＭＯＳトランジスタｍｎ４、ｍｎ６のゲート端子に差動入力信号を印加し、各ＮＭＯＳトランジスタのソース端子から出力を取り出す構成となっている。ここで各ＮＭＯＳトランジスタのソース端子とグランドとの間に接続されているＮＭＯＳトランジスタは各ＮＭＯＳトランジスタの電流値設定用である。
【００２３】
ＣＭＯＳ論理回路と同様、ＣＭＬ論理回路も温度上昇とともに動作速度性能が低下する。したがって、動作推奨温度の最高値にて所定の（仕様を満足する）動作性能が確保できるように設計すると、それより低温領域では過剰な動作性能を保持することとなり、低温領域では必要以上の電流が流れることになる。実施例２で例示したＳＲ回路６を図５（ａ）に示したＣＭＬ回路に適用した場合の効果を実証するため、図５（ｂ）に示した接続を用いてシミュレーションを実施した。図５（ｂ）において、回路ブロック９、１１、１２には図５（ａ）左側回路図で示したバッファ回路を、回路ブロック１０には同じく右側回路図で示したソースフォロアを用いて構成した系である。図５（ｂ）におけるＶＣＳ発生回路１３はこれら各回路の電流値を設定するための基準電圧ＶＣＳを供給するための回路である。この系における電源電圧として前記シリーズレギュレータ（ＳＲ）回路の出力電圧Ｖｓｒが供給されている。
【００２４】
シミュレーションは、接合温度Ｔｊ＝０℃〜１４０℃の範囲について２０℃毎にＡＣ解析を行い、利得がゼロとなる入力信号周波数（ユニティゲイン周波数）を各温度で求めた。また、周波数１０ＧＨｚ、振幅４００ｍＶ、中心電圧１．３Ｖの差動正弦波信号を入力した場合の消費電流についても各温度について求めた。図６は、上述のシミュレーション結果である。図６（ａ）は、接合温度Ｔｊを０℃から１２０℃へ昇温した場合のユニティゲイン周波数の変化をプロットした図である。白抜きの四角印はＳＲ回路出力電圧Ｖｓｒ＝２．２Ｖ一定（ｃｏｎｖ．で示した従来技術による場合と同じ）の場合で、黒塗りの丸印（Ｎｅｗと記載されたデータ）は本発明を適用した場合のデータである。電源電圧一定のもとでは、ユニティゲイン周波数は接合温度Ｔｊに対して直線的に下降することが知れる。ダイオードが増設される温度（８０℃）以下では、ＳＲ回路出力電圧Ｖｓｒは従来技術に比べ０．２Ｖ低いので、ユニティゲイン周波数も低くなる。しかし、例えば最低必要とするユニティゲイン周波数を１１ＧＨｚとした場合、使用温度範囲内で１１ＧＨｚを超えていれば良く、ダイオードが増設される直前温度で１１ＧＨｚ以上であることが確保されておれば、電源電圧となるＳＲ回路出力電圧Ｖｓｒは全温度範囲内で一定である必要はない。本実施例３では、８０℃でダイオードが増設されることにより電源電圧は変化し、これによりユニティゲイン周波数は黒い四角印まで上昇し（すなわち従来と同じＶｓｒ）、ここからｃｏｎｖ．で示した勾配に沿って温度上昇と共にユニティゲイン周波数が低下する。本シミュレーションにおいては、接合温度Ｔｊの温度範囲を０℃から１２０℃とし、この範囲で最低必要なユニティゲイン周波数を１１ＧＨｚとしている。したがって、最高温度でのユニティゲイン周波数がダイオード追加温度でのそれよりも低ければよい訳で、図６（ａ）のデータは、この増設後の１２０℃時点のユニティゲイン周波数が８０℃でのそれより低くなっている。これらのことは、ダイオードの追加もしくは削減温度を複数個用意し、各温度範囲に対してこの回路の電源電圧（ＳＲ回路６の出力電圧）Ｖｓｒの値に対して所定のユニティゲイン周波数を確保し得るようにすれば、過剰な電力を消費せずに、省電力で安定した回路動作を担保できることを意味している。
【００２５】
図６（ｂ）は、動作周波数１０ＧＨｚにおける消費電流を図６（ａ）と同様に従来技術と比較した図である。本発明の基準電圧発生回路を具備したＳＲ回路６は、接合温度Ｔｊが８０℃を超えると出力電圧が２．０Ｖから２．２Ｖに増加するため、８０℃以上では、電源電圧（ＳＲ回路６の出力電圧）Ｖｓｒが２．２Ｖで一定である従来構成と同じ消費電流となるが、８０℃より低い温度では、電源電圧Ｖｓｒが０．２Ｖ低い分、消費電流は減少する。本実施例３ではこれにより従来構成に比べて約１４％少なくすることが出来た。
【００２６】
本実施例３では、ダイオードの追加もしくは削減動作は１組のみであるが、ヒステリシス・コンパレータ（比較回路）２、判定基準電圧発生回路６およびダイオード回路Ｄ３を複数組用意し、異なる温度で追加もしくは削減が実行されるようにすれば、さらに低消費電流化が可能である。
【００２７】
（実施例４）
本発明の応用的実施例として、第４の実施例について図７を用いて説明する。前記の実施例１乃至実施例３においては、ダイオード追加もしくは削減処理実行の可否を判定する対象パラメータの例として温度の場合を示した。内部回路の状態や環境を検出し、ヒステリシス・コンパレータで比較判定が出来るアナログ信号に変換可能なパラメータであれば、ダイオードの追加もしくは削減動作は温度のみに限定されることは無く、図７に示すように、ＣＭＬバッファ回路の出力電圧の振幅計測手段１４、接合温度の計測手段１５、回路電流値計測手段等複数の異なる判定パラメータにおける判定結果を論理演算して追加もしくは削減の判定を行うこともできる。図７においては、これら各パラメータの測定結果をそれぞれ判定基準電圧の異なるヒステリシス・コンパレータに入力する構成としている。これらによる比較結果を多入力ＯＲ回路２０（図７の場合では３入力ＯＲ回路）に入力して論理和を求めた後、ダイオードの追加もしくは削減処理の実行の可否を判定する。ＯＲ回路出力はシリーズレギュレータ回路２１（図４における６参照）を介して、中心部分となる内部コア回路２２の状況を制御し、この制御結果を上記各パラメータ測定点にフィードバックループ２３を介してフィードバックさせる。
【００２８】
さらに、上記各判定パラメータ毎に複数のヒステリシス・コンパレータを接続し、これら各判定パラメータ毎のヒステリシス・コンパレータ出力に対して論理和回路等で形成された複数の論理演算回路を設けて各パラメータ毎の制御条件を設定し、この演算結果から得られた各判定パラメータ毎の論理演算結果をまとめてさらに上記ＯＲ回路２０のように後続の論理演算回路において演算処理を行なうことにより、判定パラメータ、切り換え電圧範囲を必要に応じて更に詳細に制御することも可能となる。
また、内部コア回路２２の種類に応じて、異なる判定パラメータで独立に判定を実施し、それぞれの内部回路専用に用意した電源回路の基準電圧源として用いることも可能である。
上記の実施例４においては複数の判定パラメータの論理和を求める場合について開示したが、これは単に論理和（ＯＲ）による処理の場合だけではない。例えば、上記複数の判定パラメータに含まれる幾つかのパラメータについては論理積（ＡＮＤ）を求め、この演算結果と残りの判定パラメータとの論理和を求めてもよい。このように、判定パラメータ毎に接続されたヒステリシス・コンパレータの出力に対して論理演算処理を行なうことにより、ダイオードの追加もしくは削減を制御することも可能である。
【００２９】
【発明の効果】
本発明の実施例１によれば、従来のＢＧＲ回路と異なり、予め設定した温度に達するとＰＮ接合素子が増設され、基準電圧発生回路出力電圧が増加し、増設後の温度降下においては、上記設定された増設温度より低い温度でＰＮ接合素子（ダイオード）が切り離され、増設前の出力に復帰することが示された。これらの追加もしくは削減を行なう動作は、一般的なＬＳＩの動作温度である約−４０℃〜約１５０℃の範囲において、任意の温度で出力を変化させることができ、その変化量も、追加もしくは削減せしめるＰＮ接合素子の現実的なサイズや量にもよるが、ほぼ任意に設定可能である。また、追加もしくは削減過程を複数用意すれば、多段階に出力を切り替えることができる。このように本発明は電源電圧やデバイスの変動に依存しない従来のＢＧＲ回路の特徴を生かしつつも、出力レベルの設計自由度を拡大せしめる効果がある。
また、本発明における実施例２および４によれば、基準電圧を利用する典型的な電源回路においても容易に本発明の適用が可能であり、本発明の効果が、電源回路の制御もしくは調整において、従来のトリミング手法とは異なる手法を実現することが示された。１つの基準電圧発生回路出力を複数の電源回路が共有できることは明白であるから、電源出力切り替え機能を電源回路毎に具備する必要はなく、回路規模の縮小に貢献できる。また、反対に、電源回路毎に異なる判定基準で出力を切り替えられるため、内部回路の特性にふさわしい出力を供給でき、回路動作の安定、消費電力の削減等に貢献できる。
実際、第３の実施例によれば、所定の回路動作性能を維持しつつ、消費電流を削減できることが示された。
このように、本発明の基準電圧発生回路は、従来のバンドギャップ基準電圧発生回路と同等の耐デバイス変動特性、耐電源電圧変動特性等、基準電圧として求められる基本的な出力特性を維持しつつ、内部回路の動作状態や動作環境に応じた柔軟な出力を自動供給する。本発明の適用により、内部回路動作の安定化、省電力化、高効率が期待でき、とりわけ、光通信を代表とする高速アナログ／デジタル混載ＬＳＩにおいては、ＣＭＯＳデバイスの適用領域の拡大につながり、通信デバイスの高機能化、低価格化、さらには通信コストの低廉化と通信速度の高速化に大きく貢献できる。
【図面の簡単な説明】
【図１】本発明の基本構成を説明する回路図。
【図２】本発明による実施の形態における実施例１を示す回路図。
【図３】図２における回路のシミュレーション結果で、（ａ）は温度検出回路の温度・出力電圧特性図、（ｂ）は電源投入後の各部電圧変化と温度検出回路出力電圧の温度依存性の関係図。
【図４】本発明による実施例２におけるシリーズレギュレータ回路の回路図。
【図５】本発明による実施例３で使用した回路図で、（ａ）はＣＭＬ論理バッファ回路およびソースフォロア回路の回路図、（ｂ）はこれら両回路を用いてシミュレーションを行った実験用回路図。
【図６】本発明による実施例３によるシミュレーション結果で、（ａ）はダイオード追加温度近辺におけるユニティゲイン周波数と温度の関係図。
【図７】本発明による実施例４の基本構成を説明する構成図。
【図８】従来の基準電圧発生回路の一例を示す回路図。
【符号の説明】
１：トランスファーゲート ２：ヒステリシス・コンパレータ
２１：判定基準電圧入力端子 ２２：判定用アナログ電圧入力端子
３：判定用アナログ電圧発生回路 ４：温度検出回路（ＰＴＡＴ−ＢＧＲ）
５：主回路 ６：判定基準電圧発生回路
７：ＰＭＯＳトランジスタ ８：演算増幅器
９，１１，１２：ＣＭＬバッファ回路
１０：ソースフォロア回路 １３：ＶＣＳ発生回路
１４：ＣＭＬバッファ回路
１５：接合温度計測手段 １６：回路電流計測手段
１７，１８，１９：ヒステリシス・コンパレータ
２０：ＯＲ回路 ２１：ＳＲ回路
２２：内部コア回路 ２３：フィードバックループ
Ｃ１：コンデンサ
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５：ダイオード
ＯＰＡＭＰ：演算増幅器
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９，Ｒ１０，Ｒ１１：抵抗
Claims (8)
- 第１のＰＮ接合素子におけるＰＮ接合のバンドギャップ電圧を利用することにより電源電圧を降圧して電源電圧とは異なる電圧を発生し、負荷回路に電圧を供給する基準電圧発生回路において、
前記負荷回路の動作状況の変動を検出し、アナログ電圧として供給する変動検出手段と、
前記第１のＰＮ接合素子に並列に追加接続する第２のＰＮ接合素子と、
前記変動検出手段の出力を判定基準電圧発生手段の出力電圧と比較することにより前記第２のＰＮ接合素子接続の可否を判定する判定手段と、
前記第２のＰＮ接合素子を前記第１のＰＮ接合素子に対して並列接続もしくは切離しの追加もしくは削減処理を行なうための切換え手段とを有し、
前記変動検出手段の出力および前記判定手段の出力で前記切換え手段を制御することにより出力電圧レベルを可変とする
ことを特徴とした基準電圧発生回路。 - 請求項１に記載の基準電圧発生回路において、
前記変動検出手段の出力により前記出力電圧レベルを切り換えるための前記第２のＰＮ接合素子を追加もしくは削減する前記切換え手段は、デジタル信号で制御されるスイッチ回路により実現する
ことを特徴とした基準電圧発生回路。 - 請求項２に記載の基準電圧発生回路において、
前記スイッチ回路はＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとによるトランスファーゲートで構成されており、
前記切換え手段は第２のＰＮ接合素子の追加もしくは削減の判定に際して、前記判定手段への入力信号はアナログ信号とし、判定基準となる電圧レベルとの比較を行う前記判定手段はヒステリシス・コンパレータで構成することにより判定結果をデジタル信号に変換する
ことを特徴とする基準電圧発生回路。 - 請求項３の基準電圧発生回路において、
前記第２のＰＮ接合素子の追加もしくは削減を行なう判定パラメータを前記負荷回路における温度変化とし、該判定パラメータである温度変化を検出する温度変化検出手段を有し、
該温度変化検出手段は、バンドギャップ電圧を利用した絶対温度に比例する出力電圧を発生する電圧発生手段によって電圧信号に変換する構成であり、該電圧信号を第２のＰＮ接合素子の追加もしくは削減の判定に用いることを特徴とした基準電圧発生回路。 - 請求項２乃至請求項４の何れかに記載の基準電圧発生回路において、
前記ヒステリシス・コンパレータと、前記スイッチ回路と、前記第２のＰＮ接合素子とをそれぞれ複数個具備し、
前記ヒステリシス・コンパレータにおける判定電圧レベルは前記各ヒステリシス・コンパレータ毎に異なる電圧レベルに設定し、
前記第１のＰＮ接合素子にさらに追加並列接続する前記第２のＰＮ接合素子をそれぞれ異なる前記判定電圧レベルを有する前記ヒステリシス・コンパレータの出力電圧で前記スイッチ回路のＯＮおよびＯＦＦを制御することにより前記第２のＰＮ接合素子の追加もしくは削減を制御する
ことを特徴とした基準電圧発生回路。 - 請求項２乃至請求項４の何れかに記載の基準電圧発生回路において、
前記ヒステリシス・コンパレータと前記スイッチ回路とをそれぞれ複数個具備し、
異なる判定パラメータに対応する異なる判定電圧レベルに設定された前記ヒステリシス・コンパレータの出力電圧で前記各スイッチ回路のＯＮおよびＯＦＦを制御することにより前記第２のＰＮ接合素子の追加もしくは削減を制御する
ことを特徴とした基準電圧発生回路。 - 請求項２乃至請求項４の何れかに記載の基準電圧発生回路において、
前記ヒステリシス・コンパレータと前記スイッチ回路とをそれぞれ複数個具備し、
異なる前記各判定パラメータ毎にそれぞれ前記ヒステリシス・コンパレータを複数個接続し、前記各判定パラメータ毎に接続された複数の前記ヒステリシス・コンパレータの出力を前記各判定パラメータ毎に設けられた第１の論理演算手段に入力し、さらにこれら第１の論理演算手段の出力を各判定パラメータに対応した出力に対して設けられた第２の論理演算手段に入力し、該第２の論理演算手段の出力により前記各スイッチ回路のＯＮまたはＯＦＦを制御することにより前記第２のＰＮ接合素子の追加もしくは削減を制御する
ことを特徴とした基準電圧発生回路。 - 請求項５乃至請求項７の何れかに記載の基準電圧発生回路において、複数の前記ヒステリシス・コンパレータの判定結果として得られたデジタル信号に対して論理演算処理を行なう論理演算手段を有し、該論理演算処理の結果により前記第２のＰＮ接合素子の追加もしくは削減を制御する
ことを特徴とした基準電圧発生回路。
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Cited By (4)
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