JP2004336623A - 積層型チップバラン素子 - Google Patents

Abstract

【課題】広帯域特性が得られ、且つ小型化の妨げとならないようにする。
【解決手段】不平衡伝送線路を構成する部分Ｕと、その上下に位置して電磁界結合する第１及び第２の平衡伝送線路を構成する部分Ｂ１，Ｂ２が誘電体チップ中に積層埋設され、両平衡伝送線路は、それぞれ、積層状態で相互に接続されている２つのストリップラインからなる積層型チップバラン素子である。不平衡伝送線路は、不平衡信号端子に接続された第１のストリップライン１１と、それに接続され他端開放の第２のストリップライン１２からなる。第１の平衡伝送線路は、平衡信号端子に接続された第３のストリップライン１３と、それに接続され他端接地の第４のストリップライン１４とで構成され、第２の平衡伝送線路は、平衡信号端子に接続された第５のストリップライン１５と、それに接続され他端接地の第６のストリップライン１６とで構成される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、高周波回路において不平衡信号と平衡信号を相互に変換するために用いるバラン素子に関し、更に詳しく述べると、不平衡伝送線路と電磁界結合する第１及び第２の平衡伝送線路を、それぞれ２つのストリップラインで構成することにより、広帯域特性を呈するようにした積層型チップバラン素子に関するものである。
【０００２】
【従来の技術】
【特許文献１】
特開２００２−２６０９３１号公報
【０００３】
バラン素子は、ＲＦ回路やミキサ回路などの高周波回路において、不平衡信号と平衡信号を相互に変換するための素子である。なお、平衡信号とは、対をなす２つの信号線路（平衡伝送線路）間を電位差として伝搬する信号のことである。例えば無線通信機器用ＩＣでは、ＩＣ内で発生する雑音抑圧のためにＩＣの回路を平衡回路にしている場合が多い。そのため、平衡入出力を有するＩＣと不平衡素子との接続にバラン素子を介在させることが必要となる。
【０００４】
バラン素子に要求される基本機能は、不平衡信号端子からの入力信号を２分岐し、分岐したそれぞれの信号の位相が１８０度異なり且つ同振幅で平衡信号端子から出力することである。また、出力側の平衡信号端子間インピーダンスは、例えば５０Ω、１００Ω、２００Ωというように任意の値に対応できるようにする必要もある。
【０００５】
近年、携帯型の無線通信機器などでは、小型化及び高周波化の傾向がますます強まり、これに伴いバラン素子もより一層の小型化が望まれている。そこで、相互に電磁界結合するストリップラインを誘電体チップ中に埋設した構造の積層型チップバラン素子が開発されている。
【０００６】
従来構造の一例としては、λ／２ストリップライン（但し、λは使用波長を示す）を挟むようにそれぞれ誘電体層を介して２つのλ／４ストリップラインを積層配置し、λ／２ストリップラインの半分と一方のλ／４ストリップライン、λ／２ストリップラインの残部と他方のλ／４ストリップラインが相互に電磁界結合するような構造がある（特許文献１参照）。λ／２ストリップラインに不平衡回路を接続し、２つのλ／４ストリップライン間に平衡回路を接続する。その他に、相互に電磁界結合しているλ／４ストリップラインの組を２組、積層配置する構造も提案されている。
【０００７】
【発明が解決しようとする課題】
このような積層型チップバラン素子において、インピーダンス特性、周波数特性、帯域特性などの各種電気的特性を調整するには、ストリップライン間に位置する誘電体層の厚み、あるいはストリップラインの幅を変えて電磁界結合を制御することで行っている。
【０００８】
しかしながら、誘電体層の厚みやストリップラインの幅による調整だけでは、一般に僅かな調整しか行うことができず、ストリップライン間の電磁界結合の大幅な調整は困難である。そのため、出力側の端子間インピーダンスの値によっては、バラン素子が狭帯域でしか動作しないという問題が発生する。
【０００９】
本発明の目的は、広帯域特性が得られ且つ小型化の妨げとならないような構造の積層型チップバラン素子を提供することである。本発明の他の目的は、電磁界結合の調整因子を多くでき、しかも、それぞれ個別に調整可能とした積層型チップバラン素子を提供することである。
【００１０】
【課題を解決するための手段】
本発明は、不平衡伝送線路と、その近傍に誘電体層を介して位置し前記不平衡伝送線路とそれぞれ電磁界結合する第１及び第２の平衡伝送線路とが、誘電体チップ中に積層埋設されている積層型チップバラン素子において、第１及び第２の平衡伝送線路は、それぞれ、積層状態で相互に接続されている２つのストリップラインからなることを特徴とする積層型チップバラン素子である。
【００１１】
第１及び第２の平衡伝送線路はそれぞれストリップラインからなる。従って、６つのλ／４（但し、λは使用波長を表す）ストリップラインが誘電体層を介して積層された状態となっている。これらによる電磁界結合によって、バラン素子の主たる機能である不平衡信号を位相差１８０度で等振幅の平衡信号に電力配分することができる。また各誘電体層の厚みを個別に調整することで、所望の電気的特性が得られる。
【００１２】
より具体的には本発明は、不平衡伝送線路と、その近傍に誘電体層を介して位置し前記不平衡伝送線路とそれぞれ電磁界結合する第１及び第２の平衡伝送線路とが、誘電体チップ中に積層埋設されている積層型チップバラン素子において、不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第１のストリップラインと、一方の端部が該第１のストリップラインに接続され他方の端部が開放されている第２のストリップラインからなり、第１の平衡伝送線路は、一方の端部が平衡信号端子に接続された第３のストリップラインと、一方の端部が該第３のストリップラインに接続され他方の端部が接地される第４のストリップラインとで構成されて、前記第１のストリップラインと結合し、第２の平衡伝送線路は、一方の端部が平衡信号端子に接続された第５のストリップラインと、一方の端部が該第５のストリップラインに接続され他方の端部が接地される第６のストリップラインとで構成されて、前記第２のストリップラインと結合するようにしたことを特徴とする積層型チップバラン素子である。
【００１３】
例えば上記第１、第３、第４のストリップラインがその順に誘電体層を介して一方向に重なるように配置され、第２、第５、第６のストリップラインがその順に誘電体層を介して逆方向に重なるように配置されている構成とする。あるいは順序を異ならせて、第１、第４、第３のストリップラインがその順に誘電体層を介して一方向に重なるように配置され、第２、第６、第５のストリップラインがその順に誘電体層を介して逆方向に重なるように配置されている構成でもよい。後者の場合には、第１のストリップラインと第２のストリップラインとをビアにより接続するのが好ましい。
【００１４】
【実施例】
図１は本発明に係る積層型チップバラン素子の一実施例を示す説明図である。（Ａ）は内部構造を分解して示しており、（Ｂ）は製品の外観を示している。図示のように、この積層型チップバラン素子は、誘電体層１０と、該誘電体層１０の表面に形成した種々の形状のストリップライン１１〜１６により構成される。誘電体層としてはセラミック材料（例えばアルミナとガラスの混合物からなる材料）が用いられ、各ストリップラインは矩形渦巻き状（スパイラル状）の導体パターンによって形成される。概略的には、例えば不平衡伝送線路を構成する部分Ｕの上方に第１の平衡伝送線路を構成する部分Ｂ１が位置し、下方に第２の平衡伝送線路を構成する部分Ｂ２が位置する。
【００１５】
不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第１のストリップライン１１と、一方の端部が第１のストリップライン１１に接続され他方の端部が開放されている第２のストリップライン１２を具備している。第１のストリップライン１１は、一端１１ｏがチップ中央に位置し、他端１１ｆが図面右前側面に至るように、時計回りで拡開する渦巻きパターンである。その下層に、一端１８ｏがチップ中央に位置し、他端１８ａが図面右後側面に至る引出パターン１８が設けられ、該引出パターン１８の一端（中央端部）１８ｏと第１のストリップライン１１の一端（中央端部）１１ｏとがビア（破線で示す）により互いに電気的に接続される。それらの下層に位置する第２のストリップライン１２は、一端１２ｏがチップ中央に位置し、他端１２ｆが図面右前側面に至るように、反時計回りで拡開する渦巻きパターンである。第２のストリップライン１２の一端（中央端部）１２ｏは開放状態となる。引出パターン１８と第２のストリップライン１２の間には、比較的厚い誘電体層が介装される。
【００１６】
従って構造的には、不平衡伝送線路を構成する部分Ｕのうちの第１のストリップライン１１と第１の平衡伝送線路を構成する部分Ｂ１とが近接してチップ内の上方部分に位置し、不平衡伝送線路を構成する部分Ｕのうちの第２のストリップライン１２と第２の平衡伝送線路を構成する部分Ｂ２とが近接してチップ内の下方に位置するように積層されることになる。
【００１７】
第１の平衡伝送線路は、一方の端部が平衡信号端子に接続された第３のストリップライン１３と、一方の端部が第３のストリップライン１３に接続され他方の端部が接地される第４のストリップライン１４とで構成されて、前記第１のストリップライン１１と結合する。第３のストリップライン１３は、一端１３ｏがチップ中央に位置し、他端１３ｃが図面左後側面に至るように、時計回りで拡開する渦巻きパターンである。その上層に位置する第４のストリップライン１４は、一端１４ｏがチップ中央に位置し、他端１４ｂが図面中央後側面に至るように、時計回りで拡開する渦巻きパターンである。第３のストリップライン１３の一端（中央端部）１３ｏと第４のストリップライン１４の一端（中央端部）１４ｏとがビア（破線で示す）により互いに電気的に接続される。前記第１のストリップライン１１と、第３のストリップライン１３及び第４のストリップライン１４は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン１１，１３，１４は同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【００１８】
第２の平衡伝送線路は、一方の端部が平衡信号端子に接続された第５のストリップライン１５と、一方の端部が該第５のストリップライン１５に接続され他方の端部が接地される第６のストリップライン１６とで構成されて、前記第２のストリップライン１２と結合する。第５のストリップライン１５は、一端１５ｏがチップ中央に位置し、他端１５ｄが図面左前側面に至るように、反時計回りで拡開する渦巻きパターンである。その下層に位置する第６のストリップライン１６は、一端１６ｏがチップ中央に位置し、他端１６ｂが図面中央後側面に至るように、反時計回りで拡開する渦巻きパターンである。第５のストリップライン１５の一端（中央端部）１５ｏと第６のストリップライン１６の一端（中央端部）１６ｏとがビア（破線で示す）により互いに電気的に接続される。前記第２のストリップライン１２と、第５のストリップライン１５及び第６のストリップライン１６は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン１２，１５，１６は同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【００１９】
このようなストリップラインを有する誘電体層を所定の順序に積層する。最下層（実装面）には６箇所に外部電極を印刷した誘電体層を用い、最上層には６箇所に外部電極を印刷し、また片寄った位置に方向識別マーカを印刷した誘電体層を用いる。最終的には図１の（Ｂ）に示すように、チップ２０の後側面と前側面にも間隔をおいて３個ずつ、合計６箇所、上面と下面の外部電極に繋がるように外部電極を設ける。つまり各端子２２は、ストリップラインの端部が露出しているチップ側面から上面と下面（実装面）の両方に至るように外部電極によって形成されており、そのため各ストリップラインの端部及び引出ラインの端部と接続される。従って右前位置ｆの端子によって、第１のストリップライン１１と第２のストリップライン１２とが相互に接続されることになる。なお、上面の方向識別マーカ２４は、チップの方向性を示す目印となるものである。
【００２０】
結合するストリップラインの長さ（互いに結合しているストリップライン同士で同一形状になっている矩形渦巻きパターンの長さ）は、全て使用波長λの１／４の長さに設定されている。従って、この積層型チップバラン素子は、等価的には図２のように表せる。各端子の符号ａ〜ｄ，ｆは、図１の端子位置を示す符号ａ〜ｄ，ｆに対応している。ａが不平衡信号端子、ｂがアース端子（ＧＮＤ）、ｃとｄが平衡信号端子、ｅは内部不使用の端子（アースに接続しても構わない端子（ＧＮＤ））、ｆは第１と第２のストリップラインを繋ぐ内部接続用端子（ＮＣ）となる。
【００２１】
製法的には、例えば未焼成セラミックシート（グリーンシート）上にスクリーン印刷法によって銀ペーストで導体パターンを印刷し、それを所定の順序で積層し加圧一体化した後、焼成する方法がある。誘電体層の厚みを変えるには、必要に応じて導体パターンを印刷していないセラミックシートを１枚ないし複数枚介装すればよい。側面の外部電極は、グリーン積層体チップに銀ペーストを塗布して同時焼成で形成してもよいし、チップ焼成後に銀ペーストを塗布し焼き付けてもよい。その他、誘電体基板上に導体パターンを印刷してストリップラインを形成し、所定の順序で接着層を介して積層し一体化する方法も可能である。その方法を使用すると、焼結済みの誘電体セラミック基板を用いることもできるし、その他の樹脂基板を用いることもできる。
【００２２】
本発明の特徴は、第１の平衡伝送線路として第３のストリップライン１３の他に第４のストリップライン１４を設け、また第２の平衡伝送線路として第５のストリップライン１５の他に第６のストリップライン１６を設けている点である。第１のストリップライン１１、第３のストリップライン１３、及び第４のストリップライン１４の間のそれぞれの誘電体層の厚さを変化させることによって、また第２のストリップライン１２、第５のストリップライン１５、及び第６のストリップライン１６の間のそれぞれの誘電体層の厚さを変化させることによって電磁界結合の度合いを調整できる。
【００２３】
このような構成の積層型チップバラン素子の特性測定例を図３〜図５に示す。図３はリターンロス特性の一例である。破線が従来品の特性、実線が本発明品の特性を示している。リターンロスが−１０ｄＢ以上となる帯域は、従来品では３〜４．５ＧＨｚ程度と狭かったものが、本発明品では３〜５．４ＧＨｚとなり、帯域幅が約１．６倍程度広がっていることが分かる。図４は本発明品の振幅差特性、図５は位相差特性である。これらの結果から、周波数３．３〜３．９ＧＨｚにおいて、振幅差±１．０ｄＢ以内、位相差１８０±１０度以内の良好な特性が得られた。
【００２４】
次に、図２に示す等価回路の変形例として、図６のように表現できる等価回路もある。これは第１及び第２の平衡伝送線路を構成しているそれぞれ２つのストリップラインの位置関係を逆にしたものである。第１の平衡伝送線路は、一端が平衡信号端子に接続された第３のストリップライン３３と、一端が該第３のストリップライン３３に接続され他端が接地された第４のストリップライン３４とで構成されて、不平衡伝送線路の第１のストリップライン３１と結合する。但し、第１のストリップライン３１、第４のストリップライン３４、第３のストリップライン３３の順に配置される。第２の平衡伝送線路は、一端が平衡信号端子に接続された第５のストリップライン３５と、一端が該第５のストリップライン３５に接続され他端が接地された第６のストリップライン３６とで構成されて、不平衡伝送線路の第２のストリップライン３２と結合する。但し、第２のストリップライン３２、第６のストリップライン３６、第５のストリップライン３５の順に配置される。
【００２５】
それを具体化した構造例を図７に示す。（Ａ）は内部構造を分解して示しており、（Ｂ）は製品の外観を示している。前記実施例と同様、基本的には、不平衡伝送線路を構成する部分Ｕの上方に第１の平衡伝送線路を構成する部分Ｂ１が位置し、下方に第２の平衡伝送線路を構成する部分Ｂ２が位置するものとする。
【００２６】
不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第１のストリップライン３１と、一方の端部が第１のストリップライン３１に接続され他方の端部が開放されている第２のストリップライン３２からなる。第１のストリップライン３１は、一端３１ｏがチップ中央に位置し、他端３１ａが図面右後側面に至るように、時計回りで拡開する渦巻きパターンである。その下層に位置する第２のストリップライン３２は、一端３２ｏがチップ中央に位置し、他端３２ｇが図面中央後方位置で開放されるように、反時計回りで拡開する渦巻きパターンである。第１のストリップライン３１の一端（中央端部）３１ｏと第２のストリップライン３２の一端（中央端部）３２ｏとはビア（破線で示す）により互いに電気的に接続される。
【００２７】
第１の平衡伝送線路における第４のストリップライン３４は、一端３４ｏがチップ中央に位置し、他端３４ｂが図面中央後側面に至るように、時計回りで拡開する渦巻きパターンである。その上層の第３のストリップライン３３は、一端３３ｏがチップ中央に位置し、他端３３ｃが図面左後側面に至るように、時計回りで拡開する渦巻きパターンである。第４のストリップライン３４の一端（中央端部）３４ｏと第３のストリップライン３３の一端（中央端部）３３ｏとがビア（破線で示す）により互いに電気的に接続される。前記第１のストリップライン３１と、第４のストリップライン３４及び第３のストリップライン３３は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン３１，３４，３３は、同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【００２８】
第２の平衡伝送線路における第６のストリップライン３６は、一端３６ｏがチップ中央に位置し、他端３６ｂが図面中央後側面に至るように、反時計回りで拡開する渦巻きパターンである。その下層の第５のストリップライン３５は、一端３５ｏがチップ中央に位置し、他端３５ｄが図面左前側面に至るように、反時計回りで拡開する渦巻きパターンである。第６のストリップライン３６の一端（中央端部）３６ｏと第５のストリップライン３５の一端（中央端部）３５ｏとがビア（破線で示す）により互いに電気的に接続される。前記第２のストリップライン３２と、第６のストリップライン３６及び第５のストリップライン３５は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン３２，３６，３５は同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【００２９】
結合するストリップラインの長さ（互いに結合しているストリップライン同士で同一形状になっている矩形渦巻きパターンの長さ）は、全て使用波長λの１／４の長さに設定されている。前記のように、この積層型チップバラン素子は、等価的には図６のように表せる。各端子の符号ａ〜ｄは、図７の外部電極の符号ａ〜ｄに対応している。ａが不平衡信号端子、ｂがアース端子（ＧＮＤ）、ｃとｄが平衡信号端子、ｅとｆは内部不使用の端子（ＧＮＤでもよいしＮＣでもよい）となる。
【００３０】
この図７に示す構成では、図１の場合のような引出パターンが不要となるために、印刷パターンの種類が少なくて済み簡素化できる利点がある。
【００３１】
上記の各実施例は、いずれもシート積層法により製造する場合についての説明であるが、印刷積層法で製造することも可能である。印刷積層法は、セラミックペースト（例えばアルミナとガラスなどの粉末を含むスラリー）を用いたセラミックパターンと銀ペーストを用いた導体パターンをスクリーン印刷によって重ねていくことで積層体とする方法である。このようにしても積層一体化したチップ素子が得られる。実際には、生産効率を高めるために、同じパターンが前後左右に規則的に配列されるように印刷し、積層後に縦横に切断して１個１個のチップに切り出す多数個取り方式とする。この方法においても、焼成後に側面に外部電極を塗布する方式でもよいが、逆に側面に外部電極を印刷した後に焼成する方法が望ましい。多数個取りの方式は、シート積層法でも用いることができる。
【００３２】
【発明の効果】
本発明は上記のように、第１及び第２の平衡伝送線路が、それぞれ、積層状態で相互に接続されている２つのストリップラインからなる積層型チップバラン素子であるから、電磁界結合の調整が容易となるため広帯域特性が得られる。本発明によれば、誘電体層の厚みやストリップラインの幅など電磁界結合の調整因子を多くでき、しかも、それらの調整因子をそれぞれ個別に調整可能となるからである。また本発明では、追加されるストリップラインは別の層に組み込まれるため、チップ面積が増加することはなく、小型化が妨げられる恐れもない。
【図面の簡単な説明】
【図１】本発明に係る積層型チップバラン素子の一実施例を示す説明図。
【図２】その等価回路図。
【図３】リターンロス特性を示すグラフ。
【図４】振幅差特性を示すグラフ。
【図５】位相差特性を示すグラフ。
【図６】本発明に係る積層型チップバラン素子の他の等価回路図。
【図７】その実施例の説明図。
【符号の説明】
Ｕ 不平衡伝送線路を構成する部分
Ｂ１ 第１の平衡伝送線路を構成する部分
Ｂ２ 第２の平衡伝送線路を構成する部分
１０ 誘電体層
１１ 第１のストリップライン
１２ 第２のストリップライン
１３ 第３のストリップライン
１４ 第４のストリップライン
１５ 第５のストリップライン
１６ 第６のストリップライン
１８ 引出パターン
２０ チップ
２２ 端子
２４ 方向識別マーカ

Claims (5)

1. 不平衡伝送線路と、その近傍に誘電体層を介して位置し前記不平衡伝送線路とそれぞれ電磁界結合する第１及び第２の平衡伝送線路とが、誘電体チップ中に積層埋設されている積層型チップバラン素子において、
   第１及び第２の平衡伝送線路は、それぞれ、積層状態で相互に接続されている２つのストリップラインからなることを特徴とする積層型チップバラン素子。
2. 不平衡伝送線路と、その近傍に誘電体層を介して位置し前記不平衡伝送線路とそれぞれ電磁界結合する第１及び第２の平衡伝送線路とが、誘電体チップ中に積層埋設されている積層型チップバラン素子において、
   不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第１のストリップラインと、一方の端部が該第１のストリップラインに接続され他方の端部が開放されている第２のストリップラインからなり、
   第１の平衡伝送線路は、一方の端部が平衡信号端子に接続された第３のストリップラインと、一方の端部が該第３のストリップラインに接続され他方の端部が接地される第４のストリップラインとで構成されて、前記第１のストリップラインと結合し、
   第２の平衡伝送線路は、一方の端部が平衡信号端子に接続された第５のストリップラインと、一方の端部が該第５のストリップラインに接続され他方の端部が接地される第６のストリップラインとで構成されて、前記第２のストリップラインと結合するようにしたことを特徴とする積層型チップバラン素子。
3. 第１、第３、第４のストリップラインがその順に誘電体層を介して一方向に重なるように配置され、第２、第５、第６のストリップラインがその順に誘電体層を介して逆方向に重なるように配置されている請求項２記載の積層型チップバラン素子。
4. 第１、第４、第３のストリップラインがその順に誘電体層を介して一方向に重なるように配置され、第２、第６、第５のストリップラインがその順に誘電体層を介して逆方向に重なるように配置されている請求項２記載の積層型チップバラン素子。
5. 第１のストリップラインと第２のストリップラインとが、チップ中央位置にてビアにより接続されている請求項４記載の積層型チップバラン素子。

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