JP2004336623A - 積層型チップバラン素子 - Google Patents
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Abstract
【課題】広帯域特性が得られ、且つ小型化の妨げとならないようにする。
【解決手段】不平衡伝送線路を構成する部分Uと、その上下に位置して電磁界結合する第1及び第2の平衡伝送線路を構成する部分B1,B2が誘電体チップ中に積層埋設され、両平衡伝送線路は、それぞれ、積層状態で相互に接続されている2つのストリップラインからなる積層型チップバラン素子である。不平衡伝送線路は、不平衡信号端子に接続された第1のストリップライン11と、それに接続され他端開放の第2のストリップライン12からなる。第1の平衡伝送線路は、平衡信号端子に接続された第3のストリップライン13と、それに接続され他端接地の第4のストリップライン14とで構成され、第2の平衡伝送線路は、平衡信号端子に接続された第5のストリップライン15と、それに接続され他端接地の第6のストリップライン16とで構成される。
【選択図】 図1
【解決手段】不平衡伝送線路を構成する部分Uと、その上下に位置して電磁界結合する第1及び第2の平衡伝送線路を構成する部分B1,B2が誘電体チップ中に積層埋設され、両平衡伝送線路は、それぞれ、積層状態で相互に接続されている2つのストリップラインからなる積層型チップバラン素子である。不平衡伝送線路は、不平衡信号端子に接続された第1のストリップライン11と、それに接続され他端開放の第2のストリップライン12からなる。第1の平衡伝送線路は、平衡信号端子に接続された第3のストリップライン13と、それに接続され他端接地の第4のストリップライン14とで構成され、第2の平衡伝送線路は、平衡信号端子に接続された第5のストリップライン15と、それに接続され他端接地の第6のストリップライン16とで構成される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、高周波回路において不平衡信号と平衡信号を相互に変換するために用いるバラン素子に関し、更に詳しく述べると、不平衡伝送線路と電磁界結合する第1及び第2の平衡伝送線路を、それぞれ2つのストリップラインで構成することにより、広帯域特性を呈するようにした積層型チップバラン素子に関するものである。
【0002】
【従来の技術】
【特許文献1】
特開2002−260931号公報
【0003】
バラン素子は、RF回路やミキサ回路などの高周波回路において、不平衡信号と平衡信号を相互に変換するための素子である。なお、平衡信号とは、対をなす2つの信号線路(平衡伝送線路)間を電位差として伝搬する信号のことである。例えば無線通信機器用ICでは、IC内で発生する雑音抑圧のためにICの回路を平衡回路にしている場合が多い。そのため、平衡入出力を有するICと不平衡素子との接続にバラン素子を介在させることが必要となる。
【0004】
バラン素子に要求される基本機能は、不平衡信号端子からの入力信号を2分岐し、分岐したそれぞれの信号の位相が180度異なり且つ同振幅で平衡信号端子から出力することである。また、出力側の平衡信号端子間インピーダンスは、例えば50Ω、100Ω、200Ωというように任意の値に対応できるようにする必要もある。
【0005】
近年、携帯型の無線通信機器などでは、小型化及び高周波化の傾向がますます強まり、これに伴いバラン素子もより一層の小型化が望まれている。そこで、相互に電磁界結合するストリップラインを誘電体チップ中に埋設した構造の積層型チップバラン素子が開発されている。
【0006】
従来構造の一例としては、λ/2ストリップライン(但し、λは使用波長を示す)を挟むようにそれぞれ誘電体層を介して2つのλ/4ストリップラインを積層配置し、λ/2ストリップラインの半分と一方のλ/4ストリップライン、λ/2ストリップラインの残部と他方のλ/4ストリップラインが相互に電磁界結合するような構造がある(特許文献1参照)。λ/2ストリップラインに不平衡回路を接続し、2つのλ/4ストリップライン間に平衡回路を接続する。その他に、相互に電磁界結合しているλ/4ストリップラインの組を2組、積層配置する構造も提案されている。
【0007】
【発明が解決しようとする課題】
このような積層型チップバラン素子において、インピーダンス特性、周波数特性、帯域特性などの各種電気的特性を調整するには、ストリップライン間に位置する誘電体層の厚み、あるいはストリップラインの幅を変えて電磁界結合を制御することで行っている。
【0008】
しかしながら、誘電体層の厚みやストリップラインの幅による調整だけでは、一般に僅かな調整しか行うことができず、ストリップライン間の電磁界結合の大幅な調整は困難である。そのため、出力側の端子間インピーダンスの値によっては、バラン素子が狭帯域でしか動作しないという問題が発生する。
【0009】
本発明の目的は、広帯域特性が得られ且つ小型化の妨げとならないような構造の積層型チップバラン素子を提供することである。本発明の他の目的は、電磁界結合の調整因子を多くでき、しかも、それぞれ個別に調整可能とした積層型チップバラン素子を提供することである。
【0010】
【課題を解決するための手段】
本発明は、不平衡伝送線路と、その近傍に誘電体層を介して位置し前記不平衡伝送線路とそれぞれ電磁界結合する第1及び第2の平衡伝送線路とが、誘電体チップ中に積層埋設されている積層型チップバラン素子において、第1及び第2の平衡伝送線路は、それぞれ、積層状態で相互に接続されている2つのストリップラインからなることを特徴とする積層型チップバラン素子である。
【0011】
第1及び第2の平衡伝送線路はそれぞれストリップラインからなる。従って、6つのλ/4(但し、λは使用波長を表す)ストリップラインが誘電体層を介して積層された状態となっている。これらによる電磁界結合によって、バラン素子の主たる機能である不平衡信号を位相差180度で等振幅の平衡信号に電力配分することができる。また各誘電体層の厚みを個別に調整することで、所望の電気的特性が得られる。
【0012】
より具体的には本発明は、不平衡伝送線路と、その近傍に誘電体層を介して位置し前記不平衡伝送線路とそれぞれ電磁界結合する第1及び第2の平衡伝送線路とが、誘電体チップ中に積層埋設されている積層型チップバラン素子において、不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第1のストリップラインと、一方の端部が該第1のストリップラインに接続され他方の端部が開放されている第2のストリップラインからなり、第1の平衡伝送線路は、一方の端部が平衡信号端子に接続された第3のストリップラインと、一方の端部が該第3のストリップラインに接続され他方の端部が接地される第4のストリップラインとで構成されて、前記第1のストリップラインと結合し、第2の平衡伝送線路は、一方の端部が平衡信号端子に接続された第5のストリップラインと、一方の端部が該第5のストリップラインに接続され他方の端部が接地される第6のストリップラインとで構成されて、前記第2のストリップラインと結合するようにしたことを特徴とする積層型チップバラン素子である。
【0013】
例えば上記第1、第3、第4のストリップラインがその順に誘電体層を介して一方向に重なるように配置され、第2、第5、第6のストリップラインがその順に誘電体層を介して逆方向に重なるように配置されている構成とする。あるいは順序を異ならせて、第1、第4、第3のストリップラインがその順に誘電体層を介して一方向に重なるように配置され、第2、第6、第5のストリップラインがその順に誘電体層を介して逆方向に重なるように配置されている構成でもよい。後者の場合には、第1のストリップラインと第2のストリップラインとをビアにより接続するのが好ましい。
【0014】
【実施例】
図1は本発明に係る積層型チップバラン素子の一実施例を示す説明図である。(A)は内部構造を分解して示しており、(B)は製品の外観を示している。図示のように、この積層型チップバラン素子は、誘電体層10と、該誘電体層10の表面に形成した種々の形状のストリップライン11〜16により構成される。誘電体層としてはセラミック材料(例えばアルミナとガラスの混合物からなる材料)が用いられ、各ストリップラインは矩形渦巻き状(スパイラル状)の導体パターンによって形成される。概略的には、例えば不平衡伝送線路を構成する部分Uの上方に第1の平衡伝送線路を構成する部分B1が位置し、下方に第2の平衡伝送線路を構成する部分B2が位置する。
【0015】
不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第1のストリップライン11と、一方の端部が第1のストリップライン11に接続され他方の端部が開放されている第2のストリップライン12を具備している。第1のストリップライン11は、一端11oがチップ中央に位置し、他端11fが図面右前側面に至るように、時計回りで拡開する渦巻きパターンである。その下層に、一端18oがチップ中央に位置し、他端18aが図面右後側面に至る引出パターン18が設けられ、該引出パターン18の一端(中央端部)18oと第1のストリップライン11の一端(中央端部)11oとがビア(破線で示す)により互いに電気的に接続される。それらの下層に位置する第2のストリップライン12は、一端12oがチップ中央に位置し、他端12fが図面右前側面に至るように、反時計回りで拡開する渦巻きパターンである。第2のストリップライン12の一端(中央端部)12oは開放状態となる。引出パターン18と第2のストリップライン12の間には、比較的厚い誘電体層が介装される。
【0016】
従って構造的には、不平衡伝送線路を構成する部分Uのうちの第1のストリップライン11と第1の平衡伝送線路を構成する部分B1とが近接してチップ内の上方部分に位置し、不平衡伝送線路を構成する部分Uのうちの第2のストリップライン12と第2の平衡伝送線路を構成する部分B2とが近接してチップ内の下方に位置するように積層されることになる。
【0017】
第1の平衡伝送線路は、一方の端部が平衡信号端子に接続された第3のストリップライン13と、一方の端部が第3のストリップライン13に接続され他方の端部が接地される第4のストリップライン14とで構成されて、前記第1のストリップライン11と結合する。第3のストリップライン13は、一端13oがチップ中央に位置し、他端13cが図面左後側面に至るように、時計回りで拡開する渦巻きパターンである。その上層に位置する第4のストリップライン14は、一端14oがチップ中央に位置し、他端14bが図面中央後側面に至るように、時計回りで拡開する渦巻きパターンである。第3のストリップライン13の一端(中央端部)13oと第4のストリップライン14の一端(中央端部)14oとがビア(破線で示す)により互いに電気的に接続される。前記第1のストリップライン11と、第3のストリップライン13及び第4のストリップライン14は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン11,13,14は同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【0018】
第2の平衡伝送線路は、一方の端部が平衡信号端子に接続された第5のストリップライン15と、一方の端部が該第5のストリップライン15に接続され他方の端部が接地される第6のストリップライン16とで構成されて、前記第2のストリップライン12と結合する。第5のストリップライン15は、一端15oがチップ中央に位置し、他端15dが図面左前側面に至るように、反時計回りで拡開する渦巻きパターンである。その下層に位置する第6のストリップライン16は、一端16oがチップ中央に位置し、他端16bが図面中央後側面に至るように、反時計回りで拡開する渦巻きパターンである。第5のストリップライン15の一端(中央端部)15oと第6のストリップライン16の一端(中央端部)16oとがビア(破線で示す)により互いに電気的に接続される。前記第2のストリップライン12と、第5のストリップライン15及び第6のストリップライン16は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン12,15,16は同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【0019】
このようなストリップラインを有する誘電体層を所定の順序に積層する。最下層(実装面)には6箇所に外部電極を印刷した誘電体層を用い、最上層には6箇所に外部電極を印刷し、また片寄った位置に方向識別マーカを印刷した誘電体層を用いる。最終的には図1の(B)に示すように、チップ20の後側面と前側面にも間隔をおいて3個ずつ、合計6箇所、上面と下面の外部電極に繋がるように外部電極を設ける。つまり各端子22は、ストリップラインの端部が露出しているチップ側面から上面と下面(実装面)の両方に至るように外部電極によって形成されており、そのため各ストリップラインの端部及び引出ラインの端部と接続される。従って右前位置fの端子によって、第1のストリップライン11と第2のストリップライン12とが相互に接続されることになる。なお、上面の方向識別マーカ24は、チップの方向性を示す目印となるものである。
【0020】
結合するストリップラインの長さ(互いに結合しているストリップライン同士で同一形状になっている矩形渦巻きパターンの長さ)は、全て使用波長λの1/4の長さに設定されている。従って、この積層型チップバラン素子は、等価的には図2のように表せる。各端子の符号a〜d,fは、図1の端子位置を示す符号a〜d,fに対応している。aが不平衡信号端子、bがアース端子(GND)、cとdが平衡信号端子、eは内部不使用の端子(アースに接続しても構わない端子(GND))、fは第1と第2のストリップラインを繋ぐ内部接続用端子(NC)となる。
【0021】
製法的には、例えば未焼成セラミックシート(グリーンシート)上にスクリーン印刷法によって銀ペーストで導体パターンを印刷し、それを所定の順序で積層し加圧一体化した後、焼成する方法がある。誘電体層の厚みを変えるには、必要に応じて導体パターンを印刷していないセラミックシートを1枚ないし複数枚介装すればよい。側面の外部電極は、グリーン積層体チップに銀ペーストを塗布して同時焼成で形成してもよいし、チップ焼成後に銀ペーストを塗布し焼き付けてもよい。その他、誘電体基板上に導体パターンを印刷してストリップラインを形成し、所定の順序で接着層を介して積層し一体化する方法も可能である。その方法を使用すると、焼結済みの誘電体セラミック基板を用いることもできるし、その他の樹脂基板を用いることもできる。
【0022】
本発明の特徴は、第1の平衡伝送線路として第3のストリップライン13の他に第4のストリップライン14を設け、また第2の平衡伝送線路として第5のストリップライン15の他に第6のストリップライン16を設けている点である。第1のストリップライン11、第3のストリップライン13、及び第4のストリップライン14の間のそれぞれの誘電体層の厚さを変化させることによって、また第2のストリップライン12、第5のストリップライン15、及び第6のストリップライン16の間のそれぞれの誘電体層の厚さを変化させることによって電磁界結合の度合いを調整できる。
【0023】
このような構成の積層型チップバラン素子の特性測定例を図3〜図5に示す。図3はリターンロス特性の一例である。破線が従来品の特性、実線が本発明品の特性を示している。リターンロスが−10dB以上となる帯域は、従来品では3〜4.5GHz程度と狭かったものが、本発明品では3〜5.4GHzとなり、帯域幅が約1.6倍程度広がっていることが分かる。図4は本発明品の振幅差特性、図5は位相差特性である。これらの結果から、周波数3.3〜3.9GHzにおいて、振幅差±1.0dB以内、位相差180±10度以内の良好な特性が得られた。
【0024】
次に、図2に示す等価回路の変形例として、図6のように表現できる等価回路もある。これは第1及び第2の平衡伝送線路を構成しているそれぞれ2つのストリップラインの位置関係を逆にしたものである。第1の平衡伝送線路は、一端が平衡信号端子に接続された第3のストリップライン33と、一端が該第3のストリップライン33に接続され他端が接地された第4のストリップライン34とで構成されて、不平衡伝送線路の第1のストリップライン31と結合する。但し、第1のストリップライン31、第4のストリップライン34、第3のストリップライン33の順に配置される。第2の平衡伝送線路は、一端が平衡信号端子に接続された第5のストリップライン35と、一端が該第5のストリップライン35に接続され他端が接地された第6のストリップライン36とで構成されて、不平衡伝送線路の第2のストリップライン32と結合する。但し、第2のストリップライン32、第6のストリップライン36、第5のストリップライン35の順に配置される。
【0025】
それを具体化した構造例を図7に示す。(A)は内部構造を分解して示しており、(B)は製品の外観を示している。前記実施例と同様、基本的には、不平衡伝送線路を構成する部分Uの上方に第1の平衡伝送線路を構成する部分B1が位置し、下方に第2の平衡伝送線路を構成する部分B2が位置するものとする。
【0026】
不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第1のストリップライン31と、一方の端部が第1のストリップライン31に接続され他方の端部が開放されている第2のストリップライン32からなる。第1のストリップライン31は、一端31oがチップ中央に位置し、他端31aが図面右後側面に至るように、時計回りで拡開する渦巻きパターンである。その下層に位置する第2のストリップライン32は、一端32oがチップ中央に位置し、他端32gが図面中央後方位置で開放されるように、反時計回りで拡開する渦巻きパターンである。第1のストリップライン31の一端(中央端部)31oと第2のストリップライン32の一端(中央端部)32oとはビア(破線で示す)により互いに電気的に接続される。
【0027】
第1の平衡伝送線路における第4のストリップライン34は、一端34oがチップ中央に位置し、他端34bが図面中央後側面に至るように、時計回りで拡開する渦巻きパターンである。その上層の第3のストリップライン33は、一端33oがチップ中央に位置し、他端33cが図面左後側面に至るように、時計回りで拡開する渦巻きパターンである。第4のストリップライン34の一端(中央端部)34oと第3のストリップライン33の一端(中央端部)33oとがビア(破線で示す)により互いに電気的に接続される。前記第1のストリップライン31と、第4のストリップライン34及び第3のストリップライン33は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン31,34,33は、同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【0028】
第2の平衡伝送線路における第6のストリップライン36は、一端36oがチップ中央に位置し、他端36bが図面中央後側面に至るように、反時計回りで拡開する渦巻きパターンである。その下層の第5のストリップライン35は、一端35oがチップ中央に位置し、他端35dが図面左前側面に至るように、反時計回りで拡開する渦巻きパターンである。第6のストリップライン36の一端(中央端部)36oと第5のストリップライン35の一端(中央端部)35oとがビア(破線で示す)により互いに電気的に接続される。前記第2のストリップライン32と、第6のストリップライン36及び第5のストリップライン35は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン32,36,35は同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【0029】
結合するストリップラインの長さ(互いに結合しているストリップライン同士で同一形状になっている矩形渦巻きパターンの長さ)は、全て使用波長λの1/4の長さに設定されている。前記のように、この積層型チップバラン素子は、等価的には図6のように表せる。各端子の符号a〜dは、図7の外部電極の符号a〜dに対応している。aが不平衡信号端子、bがアース端子(GND)、cとdが平衡信号端子、eとfは内部不使用の端子(GNDでもよいしNCでもよい)となる。
【0030】
この図7に示す構成では、図1の場合のような引出パターンが不要となるために、印刷パターンの種類が少なくて済み簡素化できる利点がある。
【0031】
上記の各実施例は、いずれもシート積層法により製造する場合についての説明であるが、印刷積層法で製造することも可能である。印刷積層法は、セラミックペースト(例えばアルミナとガラスなどの粉末を含むスラリー)を用いたセラミックパターンと銀ペーストを用いた導体パターンをスクリーン印刷によって重ねていくことで積層体とする方法である。このようにしても積層一体化したチップ素子が得られる。実際には、生産効率を高めるために、同じパターンが前後左右に規則的に配列されるように印刷し、積層後に縦横に切断して1個1個のチップに切り出す多数個取り方式とする。この方法においても、焼成後に側面に外部電極を塗布する方式でもよいが、逆に側面に外部電極を印刷した後に焼成する方法が望ましい。多数個取りの方式は、シート積層法でも用いることができる。
【0032】
【発明の効果】
本発明は上記のように、第1及び第2の平衡伝送線路が、それぞれ、積層状態で相互に接続されている2つのストリップラインからなる積層型チップバラン素子であるから、電磁界結合の調整が容易となるため広帯域特性が得られる。本発明によれば、誘電体層の厚みやストリップラインの幅など電磁界結合の調整因子を多くでき、しかも、それらの調整因子をそれぞれ個別に調整可能となるからである。また本発明では、追加されるストリップラインは別の層に組み込まれるため、チップ面積が増加することはなく、小型化が妨げられる恐れもない。
【図面の簡単な説明】
【図1】本発明に係る積層型チップバラン素子の一実施例を示す説明図。
【図2】その等価回路図。
【図3】リターンロス特性を示すグラフ。
【図4】振幅差特性を示すグラフ。
【図5】位相差特性を示すグラフ。
【図6】本発明に係る積層型チップバラン素子の他の等価回路図。
【図7】その実施例の説明図。
【符号の説明】
U 不平衡伝送線路を構成する部分
B1 第1の平衡伝送線路を構成する部分
B2 第2の平衡伝送線路を構成する部分
10 誘電体層
11 第1のストリップライン
12 第2のストリップライン
13 第3のストリップライン
14 第4のストリップライン
15 第5のストリップライン
16 第6のストリップライン
18 引出パターン
20 チップ
22 端子
24 方向識別マーカ
【発明の属する技術分野】
本発明は、高周波回路において不平衡信号と平衡信号を相互に変換するために用いるバラン素子に関し、更に詳しく述べると、不平衡伝送線路と電磁界結合する第1及び第2の平衡伝送線路を、それぞれ2つのストリップラインで構成することにより、広帯域特性を呈するようにした積層型チップバラン素子に関するものである。
【0002】
【従来の技術】
【特許文献1】
特開2002−260931号公報
【0003】
バラン素子は、RF回路やミキサ回路などの高周波回路において、不平衡信号と平衡信号を相互に変換するための素子である。なお、平衡信号とは、対をなす2つの信号線路(平衡伝送線路)間を電位差として伝搬する信号のことである。例えば無線通信機器用ICでは、IC内で発生する雑音抑圧のためにICの回路を平衡回路にしている場合が多い。そのため、平衡入出力を有するICと不平衡素子との接続にバラン素子を介在させることが必要となる。
【0004】
バラン素子に要求される基本機能は、不平衡信号端子からの入力信号を2分岐し、分岐したそれぞれの信号の位相が180度異なり且つ同振幅で平衡信号端子から出力することである。また、出力側の平衡信号端子間インピーダンスは、例えば50Ω、100Ω、200Ωというように任意の値に対応できるようにする必要もある。
【0005】
近年、携帯型の無線通信機器などでは、小型化及び高周波化の傾向がますます強まり、これに伴いバラン素子もより一層の小型化が望まれている。そこで、相互に電磁界結合するストリップラインを誘電体チップ中に埋設した構造の積層型チップバラン素子が開発されている。
【0006】
従来構造の一例としては、λ/2ストリップライン(但し、λは使用波長を示す)を挟むようにそれぞれ誘電体層を介して2つのλ/4ストリップラインを積層配置し、λ/2ストリップラインの半分と一方のλ/4ストリップライン、λ/2ストリップラインの残部と他方のλ/4ストリップラインが相互に電磁界結合するような構造がある(特許文献1参照)。λ/2ストリップラインに不平衡回路を接続し、2つのλ/4ストリップライン間に平衡回路を接続する。その他に、相互に電磁界結合しているλ/4ストリップラインの組を2組、積層配置する構造も提案されている。
【0007】
【発明が解決しようとする課題】
このような積層型チップバラン素子において、インピーダンス特性、周波数特性、帯域特性などの各種電気的特性を調整するには、ストリップライン間に位置する誘電体層の厚み、あるいはストリップラインの幅を変えて電磁界結合を制御することで行っている。
【0008】
しかしながら、誘電体層の厚みやストリップラインの幅による調整だけでは、一般に僅かな調整しか行うことができず、ストリップライン間の電磁界結合の大幅な調整は困難である。そのため、出力側の端子間インピーダンスの値によっては、バラン素子が狭帯域でしか動作しないという問題が発生する。
【0009】
本発明の目的は、広帯域特性が得られ且つ小型化の妨げとならないような構造の積層型チップバラン素子を提供することである。本発明の他の目的は、電磁界結合の調整因子を多くでき、しかも、それぞれ個別に調整可能とした積層型チップバラン素子を提供することである。
【0010】
【課題を解決するための手段】
本発明は、不平衡伝送線路と、その近傍に誘電体層を介して位置し前記不平衡伝送線路とそれぞれ電磁界結合する第1及び第2の平衡伝送線路とが、誘電体チップ中に積層埋設されている積層型チップバラン素子において、第1及び第2の平衡伝送線路は、それぞれ、積層状態で相互に接続されている2つのストリップラインからなることを特徴とする積層型チップバラン素子である。
【0011】
第1及び第2の平衡伝送線路はそれぞれストリップラインからなる。従って、6つのλ/4(但し、λは使用波長を表す)ストリップラインが誘電体層を介して積層された状態となっている。これらによる電磁界結合によって、バラン素子の主たる機能である不平衡信号を位相差180度で等振幅の平衡信号に電力配分することができる。また各誘電体層の厚みを個別に調整することで、所望の電気的特性が得られる。
【0012】
より具体的には本発明は、不平衡伝送線路と、その近傍に誘電体層を介して位置し前記不平衡伝送線路とそれぞれ電磁界結合する第1及び第2の平衡伝送線路とが、誘電体チップ中に積層埋設されている積層型チップバラン素子において、不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第1のストリップラインと、一方の端部が該第1のストリップラインに接続され他方の端部が開放されている第2のストリップラインからなり、第1の平衡伝送線路は、一方の端部が平衡信号端子に接続された第3のストリップラインと、一方の端部が該第3のストリップラインに接続され他方の端部が接地される第4のストリップラインとで構成されて、前記第1のストリップラインと結合し、第2の平衡伝送線路は、一方の端部が平衡信号端子に接続された第5のストリップラインと、一方の端部が該第5のストリップラインに接続され他方の端部が接地される第6のストリップラインとで構成されて、前記第2のストリップラインと結合するようにしたことを特徴とする積層型チップバラン素子である。
【0013】
例えば上記第1、第3、第4のストリップラインがその順に誘電体層を介して一方向に重なるように配置され、第2、第5、第6のストリップラインがその順に誘電体層を介して逆方向に重なるように配置されている構成とする。あるいは順序を異ならせて、第1、第4、第3のストリップラインがその順に誘電体層を介して一方向に重なるように配置され、第2、第6、第5のストリップラインがその順に誘電体層を介して逆方向に重なるように配置されている構成でもよい。後者の場合には、第1のストリップラインと第2のストリップラインとをビアにより接続するのが好ましい。
【0014】
【実施例】
図1は本発明に係る積層型チップバラン素子の一実施例を示す説明図である。(A)は内部構造を分解して示しており、(B)は製品の外観を示している。図示のように、この積層型チップバラン素子は、誘電体層10と、該誘電体層10の表面に形成した種々の形状のストリップライン11〜16により構成される。誘電体層としてはセラミック材料(例えばアルミナとガラスの混合物からなる材料)が用いられ、各ストリップラインは矩形渦巻き状(スパイラル状)の導体パターンによって形成される。概略的には、例えば不平衡伝送線路を構成する部分Uの上方に第1の平衡伝送線路を構成する部分B1が位置し、下方に第2の平衡伝送線路を構成する部分B2が位置する。
【0015】
不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第1のストリップライン11と、一方の端部が第1のストリップライン11に接続され他方の端部が開放されている第2のストリップライン12を具備している。第1のストリップライン11は、一端11oがチップ中央に位置し、他端11fが図面右前側面に至るように、時計回りで拡開する渦巻きパターンである。その下層に、一端18oがチップ中央に位置し、他端18aが図面右後側面に至る引出パターン18が設けられ、該引出パターン18の一端(中央端部)18oと第1のストリップライン11の一端(中央端部)11oとがビア(破線で示す)により互いに電気的に接続される。それらの下層に位置する第2のストリップライン12は、一端12oがチップ中央に位置し、他端12fが図面右前側面に至るように、反時計回りで拡開する渦巻きパターンである。第2のストリップライン12の一端(中央端部)12oは開放状態となる。引出パターン18と第2のストリップライン12の間には、比較的厚い誘電体層が介装される。
【0016】
従って構造的には、不平衡伝送線路を構成する部分Uのうちの第1のストリップライン11と第1の平衡伝送線路を構成する部分B1とが近接してチップ内の上方部分に位置し、不平衡伝送線路を構成する部分Uのうちの第2のストリップライン12と第2の平衡伝送線路を構成する部分B2とが近接してチップ内の下方に位置するように積層されることになる。
【0017】
第1の平衡伝送線路は、一方の端部が平衡信号端子に接続された第3のストリップライン13と、一方の端部が第3のストリップライン13に接続され他方の端部が接地される第4のストリップライン14とで構成されて、前記第1のストリップライン11と結合する。第3のストリップライン13は、一端13oがチップ中央に位置し、他端13cが図面左後側面に至るように、時計回りで拡開する渦巻きパターンである。その上層に位置する第4のストリップライン14は、一端14oがチップ中央に位置し、他端14bが図面中央後側面に至るように、時計回りで拡開する渦巻きパターンである。第3のストリップライン13の一端(中央端部)13oと第4のストリップライン14の一端(中央端部)14oとがビア(破線で示す)により互いに電気的に接続される。前記第1のストリップライン11と、第3のストリップライン13及び第4のストリップライン14は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン11,13,14は同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【0018】
第2の平衡伝送線路は、一方の端部が平衡信号端子に接続された第5のストリップライン15と、一方の端部が該第5のストリップライン15に接続され他方の端部が接地される第6のストリップライン16とで構成されて、前記第2のストリップライン12と結合する。第5のストリップライン15は、一端15oがチップ中央に位置し、他端15dが図面左前側面に至るように、反時計回りで拡開する渦巻きパターンである。その下層に位置する第6のストリップライン16は、一端16oがチップ中央に位置し、他端16bが図面中央後側面に至るように、反時計回りで拡開する渦巻きパターンである。第5のストリップライン15の一端(中央端部)15oと第6のストリップライン16の一端(中央端部)16oとがビア(破線で示す)により互いに電気的に接続される。前記第2のストリップライン12と、第5のストリップライン15及び第6のストリップライン16は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン12,15,16は同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【0019】
このようなストリップラインを有する誘電体層を所定の順序に積層する。最下層(実装面)には6箇所に外部電極を印刷した誘電体層を用い、最上層には6箇所に外部電極を印刷し、また片寄った位置に方向識別マーカを印刷した誘電体層を用いる。最終的には図1の(B)に示すように、チップ20の後側面と前側面にも間隔をおいて3個ずつ、合計6箇所、上面と下面の外部電極に繋がるように外部電極を設ける。つまり各端子22は、ストリップラインの端部が露出しているチップ側面から上面と下面(実装面)の両方に至るように外部電極によって形成されており、そのため各ストリップラインの端部及び引出ラインの端部と接続される。従って右前位置fの端子によって、第1のストリップライン11と第2のストリップライン12とが相互に接続されることになる。なお、上面の方向識別マーカ24は、チップの方向性を示す目印となるものである。
【0020】
結合するストリップラインの長さ(互いに結合しているストリップライン同士で同一形状になっている矩形渦巻きパターンの長さ)は、全て使用波長λの1/4の長さに設定されている。従って、この積層型チップバラン素子は、等価的には図2のように表せる。各端子の符号a〜d,fは、図1の端子位置を示す符号a〜d,fに対応している。aが不平衡信号端子、bがアース端子(GND)、cとdが平衡信号端子、eは内部不使用の端子(アースに接続しても構わない端子(GND))、fは第1と第2のストリップラインを繋ぐ内部接続用端子(NC)となる。
【0021】
製法的には、例えば未焼成セラミックシート(グリーンシート)上にスクリーン印刷法によって銀ペーストで導体パターンを印刷し、それを所定の順序で積層し加圧一体化した後、焼成する方法がある。誘電体層の厚みを変えるには、必要に応じて導体パターンを印刷していないセラミックシートを1枚ないし複数枚介装すればよい。側面の外部電極は、グリーン積層体チップに銀ペーストを塗布して同時焼成で形成してもよいし、チップ焼成後に銀ペーストを塗布し焼き付けてもよい。その他、誘電体基板上に導体パターンを印刷してストリップラインを形成し、所定の順序で接着層を介して積層し一体化する方法も可能である。その方法を使用すると、焼結済みの誘電体セラミック基板を用いることもできるし、その他の樹脂基板を用いることもできる。
【0022】
本発明の特徴は、第1の平衡伝送線路として第3のストリップライン13の他に第4のストリップライン14を設け、また第2の平衡伝送線路として第5のストリップライン15の他に第6のストリップライン16を設けている点である。第1のストリップライン11、第3のストリップライン13、及び第4のストリップライン14の間のそれぞれの誘電体層の厚さを変化させることによって、また第2のストリップライン12、第5のストリップライン15、及び第6のストリップライン16の間のそれぞれの誘電体層の厚さを変化させることによって電磁界結合の度合いを調整できる。
【0023】
このような構成の積層型チップバラン素子の特性測定例を図3〜図5に示す。図3はリターンロス特性の一例である。破線が従来品の特性、実線が本発明品の特性を示している。リターンロスが−10dB以上となる帯域は、従来品では3〜4.5GHz程度と狭かったものが、本発明品では3〜5.4GHzとなり、帯域幅が約1.6倍程度広がっていることが分かる。図4は本発明品の振幅差特性、図5は位相差特性である。これらの結果から、周波数3.3〜3.9GHzにおいて、振幅差±1.0dB以内、位相差180±10度以内の良好な特性が得られた。
【0024】
次に、図2に示す等価回路の変形例として、図6のように表現できる等価回路もある。これは第1及び第2の平衡伝送線路を構成しているそれぞれ2つのストリップラインの位置関係を逆にしたものである。第1の平衡伝送線路は、一端が平衡信号端子に接続された第3のストリップライン33と、一端が該第3のストリップライン33に接続され他端が接地された第4のストリップライン34とで構成されて、不平衡伝送線路の第1のストリップライン31と結合する。但し、第1のストリップライン31、第4のストリップライン34、第3のストリップライン33の順に配置される。第2の平衡伝送線路は、一端が平衡信号端子に接続された第5のストリップライン35と、一端が該第5のストリップライン35に接続され他端が接地された第6のストリップライン36とで構成されて、不平衡伝送線路の第2のストリップライン32と結合する。但し、第2のストリップライン32、第6のストリップライン36、第5のストリップライン35の順に配置される。
【0025】
それを具体化した構造例を図7に示す。(A)は内部構造を分解して示しており、(B)は製品の外観を示している。前記実施例と同様、基本的には、不平衡伝送線路を構成する部分Uの上方に第1の平衡伝送線路を構成する部分B1が位置し、下方に第2の平衡伝送線路を構成する部分B2が位置するものとする。
【0026】
不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第1のストリップライン31と、一方の端部が第1のストリップライン31に接続され他方の端部が開放されている第2のストリップライン32からなる。第1のストリップライン31は、一端31oがチップ中央に位置し、他端31aが図面右後側面に至るように、時計回りで拡開する渦巻きパターンである。その下層に位置する第2のストリップライン32は、一端32oがチップ中央に位置し、他端32gが図面中央後方位置で開放されるように、反時計回りで拡開する渦巻きパターンである。第1のストリップライン31の一端(中央端部)31oと第2のストリップライン32の一端(中央端部)32oとはビア(破線で示す)により互いに電気的に接続される。
【0027】
第1の平衡伝送線路における第4のストリップライン34は、一端34oがチップ中央に位置し、他端34bが図面中央後側面に至るように、時計回りで拡開する渦巻きパターンである。その上層の第3のストリップライン33は、一端33oがチップ中央に位置し、他端33cが図面左後側面に至るように、時計回りで拡開する渦巻きパターンである。第4のストリップライン34の一端(中央端部)34oと第3のストリップライン33の一端(中央端部)33oとがビア(破線で示す)により互いに電気的に接続される。前記第1のストリップライン31と、第4のストリップライン34及び第3のストリップライン33は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン31,34,33は、同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【0028】
第2の平衡伝送線路における第6のストリップライン36は、一端36oがチップ中央に位置し、他端36bが図面中央後側面に至るように、反時計回りで拡開する渦巻きパターンである。その下層の第5のストリップライン35は、一端35oがチップ中央に位置し、他端35dが図面左前側面に至るように、反時計回りで拡開する渦巻きパターンである。第6のストリップライン36の一端(中央端部)36oと第5のストリップライン35の一端(中央端部)35oとがビア(破線で示す)により互いに電気的に接続される。前記第2のストリップライン32と、第6のストリップライン36及び第5のストリップライン35は、それぞれ誘電体層を介して近接重畳するようにチップ内の上方部分に配置されている。これらのストリップライン32,36,35は同じ向きの渦巻きパターンであり、同じ形状部分を有するため電磁界結合する。
【0029】
結合するストリップラインの長さ(互いに結合しているストリップライン同士で同一形状になっている矩形渦巻きパターンの長さ)は、全て使用波長λの1/4の長さに設定されている。前記のように、この積層型チップバラン素子は、等価的には図6のように表せる。各端子の符号a〜dは、図7の外部電極の符号a〜dに対応している。aが不平衡信号端子、bがアース端子(GND)、cとdが平衡信号端子、eとfは内部不使用の端子(GNDでもよいしNCでもよい)となる。
【0030】
この図7に示す構成では、図1の場合のような引出パターンが不要となるために、印刷パターンの種類が少なくて済み簡素化できる利点がある。
【0031】
上記の各実施例は、いずれもシート積層法により製造する場合についての説明であるが、印刷積層法で製造することも可能である。印刷積層法は、セラミックペースト(例えばアルミナとガラスなどの粉末を含むスラリー)を用いたセラミックパターンと銀ペーストを用いた導体パターンをスクリーン印刷によって重ねていくことで積層体とする方法である。このようにしても積層一体化したチップ素子が得られる。実際には、生産効率を高めるために、同じパターンが前後左右に規則的に配列されるように印刷し、積層後に縦横に切断して1個1個のチップに切り出す多数個取り方式とする。この方法においても、焼成後に側面に外部電極を塗布する方式でもよいが、逆に側面に外部電極を印刷した後に焼成する方法が望ましい。多数個取りの方式は、シート積層法でも用いることができる。
【0032】
【発明の効果】
本発明は上記のように、第1及び第2の平衡伝送線路が、それぞれ、積層状態で相互に接続されている2つのストリップラインからなる積層型チップバラン素子であるから、電磁界結合の調整が容易となるため広帯域特性が得られる。本発明によれば、誘電体層の厚みやストリップラインの幅など電磁界結合の調整因子を多くでき、しかも、それらの調整因子をそれぞれ個別に調整可能となるからである。また本発明では、追加されるストリップラインは別の層に組み込まれるため、チップ面積が増加することはなく、小型化が妨げられる恐れもない。
【図面の簡単な説明】
【図1】本発明に係る積層型チップバラン素子の一実施例を示す説明図。
【図2】その等価回路図。
【図3】リターンロス特性を示すグラフ。
【図4】振幅差特性を示すグラフ。
【図5】位相差特性を示すグラフ。
【図6】本発明に係る積層型チップバラン素子の他の等価回路図。
【図7】その実施例の説明図。
【符号の説明】
U 不平衡伝送線路を構成する部分
B1 第1の平衡伝送線路を構成する部分
B2 第2の平衡伝送線路を構成する部分
10 誘電体層
11 第1のストリップライン
12 第2のストリップライン
13 第3のストリップライン
14 第4のストリップライン
15 第5のストリップライン
16 第6のストリップライン
18 引出パターン
20 チップ
22 端子
24 方向識別マーカ
Claims (5)
- 不平衡伝送線路と、その近傍に誘電体層を介して位置し前記不平衡伝送線路とそれぞれ電磁界結合する第1及び第2の平衡伝送線路とが、誘電体チップ中に積層埋設されている積層型チップバラン素子において、
第1及び第2の平衡伝送線路は、それぞれ、積層状態で相互に接続されている2つのストリップラインからなることを特徴とする積層型チップバラン素子。 - 不平衡伝送線路と、その近傍に誘電体層を介して位置し前記不平衡伝送線路とそれぞれ電磁界結合する第1及び第2の平衡伝送線路とが、誘電体チップ中に積層埋設されている積層型チップバラン素子において、
不平衡伝送線路は、一方の端部が不平衡信号端子に接続された第1のストリップラインと、一方の端部が該第1のストリップラインに接続され他方の端部が開放されている第2のストリップラインからなり、
第1の平衡伝送線路は、一方の端部が平衡信号端子に接続された第3のストリップラインと、一方の端部が該第3のストリップラインに接続され他方の端部が接地される第4のストリップラインとで構成されて、前記第1のストリップラインと結合し、
第2の平衡伝送線路は、一方の端部が平衡信号端子に接続された第5のストリップラインと、一方の端部が該第5のストリップラインに接続され他方の端部が接地される第6のストリップラインとで構成されて、前記第2のストリップラインと結合するようにしたことを特徴とする積層型チップバラン素子。 - 第1、第3、第4のストリップラインがその順に誘電体層を介して一方向に重なるように配置され、第2、第5、第6のストリップラインがその順に誘電体層を介して逆方向に重なるように配置されている請求項2記載の積層型チップバラン素子。
- 第1、第4、第3のストリップラインがその順に誘電体層を介して一方向に重なるように配置され、第2、第6、第5のストリップラインがその順に誘電体層を介して逆方向に重なるように配置されている請求項2記載の積層型チップバラン素子。
- 第1のストリップラインと第2のストリップラインとが、チップ中央位置にてビアにより接続されている請求項4記載の積層型チップバラン素子。
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JP2010109837A (ja) * | 2008-10-31 | 2010-05-13 | Tdk Corp | 薄膜バラン |
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-
2003
- 2003-05-12 JP JP2003133013A patent/JP2004336623A/ja active Pending
Cited By (5)
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---|---|---|---|---|
JP2010109871A (ja) * | 2008-10-31 | 2010-05-13 | Tdk Corp | 薄膜バラン |
JP2010109837A (ja) * | 2008-10-31 | 2010-05-13 | Tdk Corp | 薄膜バラン |
CN115398740A (zh) * | 2020-05-13 | 2022-11-25 | 株式会社村田制作所 | 换衡器 |
CN115443580A (zh) * | 2020-05-13 | 2022-12-06 | 株式会社村田制作所 | 平衡转换器 |
CN115398740B (zh) * | 2020-05-13 | 2024-06-21 | 株式会社村田制作所 | 换衡器 |
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