JP2004333622A

JP2004333622A - Image display control method and image display device

Info

Publication number: JP2004333622A
Application number: JP2003126382A
Authority: JP
Inventors: Seiichi Moriyama; 誠一森山; Naoto Osaka; 直人大坂; Takashi Koizumi; 隆小泉; Hiroyuki Kageyama; 博行景山; Hiroyuki Morinaga; 博之森永; Noriko Kaku; 典子賀来; Yumiko Kataoka; 由美子片岡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-05-01
Filing date: 2003-05-01
Publication date: 2004-11-25
Anticipated expiration: 2023-05-01
Also published as: CN1617118A; CN1324496C; EP1475773A2; KR20040094643A; TW200506810A; US7271808B2; JP4405174B2; US20040217963A1

Abstract

<P>PROBLEM TO BE SOLVED: To prevent occurrence of supplying erroneous display data to a liquid crystal display device when a write access of a host computer and a read access for the liquid crystal display are competing with each other. <P>SOLUTION: When detection is made of a conflict between a memory write address to a memory circuit 120 which stores display data and a display read address, a display read signal and a line data transfer signal are generated by a host retry pulse generating circuit 113 based on memory write clocks, the signals are supplied to the memory circuit 120 and the line data transfer signal is supplied to a line latch circuit 121. Or, no movement occurs to a next line by a same line redisplay reading circuit 114, a same line redisplay reading process is performed, the display read signal and the line data transfer signal are supplied to the memory circuit 120 from the same line redisplay reading circuit 114 and the line data transfer signal is supplied to the line latch circuit 121. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、液晶表示装置、プラズマ表示装置、ＥＬ（エレクトロルミネッセンス）表示装置などにおいて画像表示を行う画像表示制御方法、およびそれらの画像表示装置に関するものである。
【０００２】
【従来の技術】
以下、画像表示制御方法および画像表示装置の従来例として、液晶表示制御方法および液晶表示装置について説明する。
【０００３】
図４は、従来の液晶表示装置における液晶表示（画像表示）要求とホストコンピュータアクセス要求状態を示した液晶表示装置の概略ブロック図である。図４において、４０１はホストコンピュータ（マイクロコンピュータユニット）、４０２はホストインターフェース回路、４０３は表示データを記憶するメモリ回路、４０４は液晶表示（画像表示）させるための１水平ライン分の表示データを記憶するラインラッチ回路、４０５はホストアクセスによるメモリアドレス選択位置、４０６はＬＣＤ表示リードアクセスによるメモリラインアドレス選択位置、４０７はＬＣＤ側表示リードアクセスのラインデータ転送信号である。
【０００４】
ホストコンピュータ４０１側から表示データを書き込むアクセスが発生すると、ホストインターフェース回路４０２を介して、メモリ回路４０３へ垂直方向、水平方向のアドレスに応じたホストアクセスメモリ選択位置４０５に画素データが書き込まれる。一方、液晶表示（画像表示）させるために、１水平ライン分のデータをラインラッチ回路４０４に転送するためにＬＣＤ側表示リードアクセスによるメモリライン選択位置４０６によりメモリ回路４０３のアドレスから１水平ライン分の垂直アドレスを選択する。選択したラインはＬＣＤ表示側リードアクセスラインデータ転送信号４０７によってラインラッチ回路４０４に送られる。
【０００５】
ホストコンピュータ４０１からメモリ回路４０３へのアクセス要求と液晶表示装置側からのメモリ回路４０３へのアクセス要求との関係は非同期な関係にある。そのため、ホストコンピュータ４０１および液晶表示装置の両方からのアクセス時に同一のデータアドレスを選択してしまうことが起こる。
【０００６】
図５はメモリ回路のある１ビット分の構成例とラインラッチ回路との関係を示した模式図である。図５において、５０１は１ビットメモリ、５０２は初期化回路、５０３はラインラッチ回路、５０４はライン選択信号、５０５はメモリ出力、５０６は初期化回路出力、５０７は表示リードバスである。
【０００７】
メモリ回路における１ビットメモリ５０１は、そのサイズを小さくするために、ＰｃｈトランジスタまたはＮｃｈトランジスタで構成されている。ライン選択信号５０４によって選択されたラインのメモリ回路における表示リードの動作としては、初期化回路５０２からの初期化出力５０６で表示リードバス５０７を初期化し、その後１ビットメモリ５０１からのメモリ出力５０５を表示リードバス５０７に出力し、その論理和をラインラッチ回路５０３は受ける。例えば、Ｐｃｈトランジスタ構成であれば、リードデータは、ハイレベル状態またはハイインピーダンス状態であり、初期化回路５０２はＬレベルの読み出しを行う。
【０００８】
図６および図７はホストコンピュータと液晶表示（画像表示）とのアクセス要求に競合が起きない場合と競合が起きた場合の各々の例を示すタイミングチャートである。
【０００９】
図６はホストコンピュータアクセスと表示リードアクセスの競合が起きていない通常の状態を示す。図６において、表示リード信号６１１において、ハイレベルのパルスＴ６１１が発生することにより、この時点でメモリデータ６１２の値Ｔ６１２（００＿１１１１）はメモリ回路からの表示データ出力６１３の値Ｔ６１３（００＿１１１１）となる。また、表示リード信号６１１のパルスＴ６１１によりメモリ初期化回路が初期化され、表示リードバス６１４の状態は初期化状態Ｔ６１４となる。その後、表示データ出力６１３の値Ｔ６１３により表示リードバス６１４の状態は値Ｔ６１５（００＿１１１１）となる。そして、ラインデータ転送信号６１６において、ハイレベルのパルスＴ６１６が発生することによってラインラッチ出力６１７は値Ｔ６１７（００＿１１１１）となる。
【００１０】
図７はホストコンピュータアクセスと表示リードアクセス競合が起きた状態を示す。図７において、表示リード信号６２１において、ハイレベルのパルスＴ６２１が発生することにより、この時点でメモリデータ６２２の値Ｔ６２２（００＿１１１１）はメモリ回路からの表示データ出力６２３の値Ｔ６２３（００＿１１１１）となる。また、表示リード信号６２１のパルスＴ６２１によりメモリ初期化回路が初期化され、表示リードバス６２４の状態は初期化状態Ｔ６２４となる。その後、表示データ出力６２３の値Ｔ６２３により表示リードバス６２４の状態は値Ｔ６２５（００＿１１１１）となる。アクセス競合の影響を受ける競合データ表示期間期間Ｔ６３１にホストコンピュータアクセスによりメモリデータ６２２が値Ｔ６２６（１１＿００００）に変化すると、メモリ回路からの表示データ出力６２３は値Ｔ６２７（１１＿００００）となり、表示リードバス６２４の状態は値Ｔ６２５（００＿１１１１）と値Ｔ６２７（１１＿００００）の論理和をとった値Ｔ６２８（１１＿１１１１）となってしまう。そして、ラインデータ転送信号６２９において、ハイレベルのパルスＴ６２９が発生することによってラインラッチ出力６３０は、アクセス競合の影響を受けた値Ｔ６３０（１１＿１１１１）になってしまう。
【００１１】
従来のホストコンピュータ側からのメモリ回路へのアクセスと液晶表示装置側からメモリ回路への表示リードアクセスとが非同期な関係にある場合における、アクセス競合回避方法としては、ホストコンピュータ側からのアクセス要求と液晶表示装置側からのＬＣＤアクセス要求とがあった場合に、アービトレーション回路が調停を行い、いずれかのアクセス要求に応じたＲＡＭへのアクセス動作を開始させることが考えられる。この際、アービトレーション回路はＲＡＭのプリチャージ動作が完了したことを条件にアクセス動作を開始させる。そして、ホストアクセス要求とＬＣＤアクセス要求とが競合した場合に、常にホストアクセス要求を優先させる。（特許文献１参照。）また、調停回路としては特許文献２のようなものもある。
【００１２】
【特許文献１】
特表２０００−００３３８１号公報（第１頁、第２図）
【特許文献２】
特開平１０−１０５５０５号公報（第６〜８頁、図５）
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来技術の構成では、調停は例えば液晶表示装置側からの表示リードアクセスがホストコンピュータ側のライトアクセスよりも早かった場合、アービトレーション回路によって表示リードが中止されるまでに表示が行われてしまうため、競合したデータが表示されてしまうという課題が残る。
【００１４】
また、調停回路の動作により、ＬＣＤアクセスを再開したときに再びホストアクセスと競合する状態となった場合は調停状態が続き、いつまでも表示されない、あるいは調停回路の複雑化から誤動作が発生しやすいという課題も残る。
【００１５】
本発明の目的は、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる画像表示制御方法および画像表示装置を提供することである。
【００１６】
【課題を解決するための手段】
本発明の画像表示制御方法および画像表示装置では、競合の影響を受けてしまう期間についてアクセス競合監視期間を設け、その期間に競合を検知した場合に、メモリ回路への書き込み段階で表示リードデータクロックとラインデータ転送信号を対で発生させることで常にメモリの最新情報をラインラッチ回路に転送して表示させることができるようにしている。
【００１７】
もう一つの手段としては、他の競合したデータは競合検知後、すぐに同一ライン再表示リード処理をすることにより、誤った表示データは競合の都度、再表示処理により上書きされて競合した表示データを見えなくすることができるようにしている。
【００１８】
請求項１記載の発明の画像表示制御方法は、メモリ回路（１２０）に書き込んだ表示データをライン単位で読み出してラインラッチ回路（１２１）で保持し、ラインラッチ回路（１２１）から画像表示パネルへ表示データをライン単位で供給することにより、画像表示パネルに画像を表示させる画像表示制御方法であり、メモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合を検出し、アクセス競合の検出時に、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給することにより、アクセス競合が発生したラインについて表示データをメモリ回路（１２０）から読み出してラインラッチ回路（１２１）へ転送する。
【００１９】
この方法によれば、メモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合の検出時に、つまりメモリ回路（１２０）に対するメモリライトアドレスと表示リードアドレスとの競合の検出時に、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給することにより、アクセス競合が発生したラインについて表示データをメモリ回路（１２０）から読み出してラインラッチ回路（１２１）へ転送するので、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる。
【００２０】
請求項２記載の発明の画像表示制御方法は、請求項１記載の画像表示制御方法において、競合発生時に、その都度メモリライトクロックを基に表示リード信号とラインデータ転送信号とを対で発生してメモリ回路（１２０）へ出力することにより、メモリ回路（１２０）に対する表示データ書き込み時に常にラインラッチ回路（１２１）に最新の更新データを転送し直す。
【００２１】
この方法によれば、競合発生時に、その都度メモリライトクロックを基に表示リード信号とラインデータ転送信号とを対で発生してメモリ回路（１２０）へ出力することにより、メモリ回路（１２０）に対する表示データ書き込み時に常にラインラッチ回路（１２１）に最新の更新データを転送し直すので、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示をより確実に防ぐことができる。
【００２２】
請求項３記載の発明の画像表示制御方法は、メモリ回路（１２０）に書き込んだ表示データをライン単位で読み出してラインラッチ回路（１２１）で保持し、ラインラッチ回路（１２１）から画像表示パネルへ表示データをライン単位で供給することにより、画像表示パネルに画像を表示させる画像表示制御方法であり、メモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合を検出し、アクセス競合の検出時に、同一ライン再表示リード処理を行うように表示リード信号とラインデータ転送信号とを発生させ、表示リード信号とラインデータ転送信号をメモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給することにより、アクセス競合が発生したラインについて再表示を行う。
【００２３】
この方法によれば、メモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合の検出時に、つまりメモリ回路（１２０）に対するメモリライトアドレスと表示リードアドレスとの競合の検出時に、次ラインに移動せずに、同一ライン再表示リード処理を行うように表示リード信号とラインデータ転送信号とを発生させ、表示リード信号とラインデータ転送信号をメモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給することにより、アクセス競合が発生したラインについて再表示を行うので、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる。
【００２４】
請求項４記載の発明の画像表示制御方法は、請求項３記載の画像表示制御方法において、競合発生時に、速やかに同一ラインを再表示処理することにより、アクセス競合による誤ったデータを表示させることなく、メモリ回路（１２０）に保持されている最新データをラインラッチ回路（１２１）に転送し直して競合終了後の最新データを表示する。
【００２５】
この方法によれば、競合発生時に、速やかに同一ラインを再表示処理することにより、アクセス競合による誤ったデータを表示させることなく、メモリ回路（１２０）に保持されている最新データをラインラッチ回路（１２１）に転送し直して競合終了後の最新データを表示するので、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示をより確実に防ぐことができる。
【００２６】
請求項５記載の発明の画像表示制御方法は、請求項４記載の画像表示制御方法において、同一ラインを再表示処理させる回数が任意に設定される。
【００２７】
この方法によれば、再表示処理を無限に行わせることも可能であるし、回数設定をすることで表示品位を保てる範囲内に限定し、表示画像のフレーム周波数の低下を抑えることができる。再表示処理によりそのラインは時間的には正規の１ライン表示時間＋α（再表示に移行するまでの時間）に伸びる。確率的には再表示処理の度に再び競合が発生することも考えられるため、再表示処理が長く続くと、いつまでも同一ライン表示となり、表示画像として静止したままになってしまう。回数設定はこのような状態にならないようにするもので、画像表示の品位を保てる範囲での設定をできるようにするものである。
【００２８】
請求項６記載の発明の画像表示制御方法は、請求項４または５記載の画像表示制御方法において、同一ラインを再表示処理することによりメモリ回路（１２０）への表示データ転送周期とメモリ回路（１２０）に対する表示リードアクセス周期の位相関係を強制的にずらして、次に同一アドレスのアクセス競合の発生する頻度を軽減する。
【００２９】
この方法によれば、同一ラインを再表示処理することによりメモリ回路（１２０）への表示データ転送周期とメモリ回路（１２０）に対する表示リードアクセス周期の位相関係を強制的にずらすことにより、次に同一アドレスのアクセス競合の発生する頻度を軽減することができる。
【００３０】
請求項７記載の発明の画像表示装置は、ホストコンピュータ（１０１）と、ホストコンピュータ（１０１）との間で表示データの受け渡しを行うホストインターフェース回路（１０２）と、ホストインターフェース回路（１０２）からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路（１０３）と、ホストインターフェース回路（１０２）からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路（１０４）と、表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路（１０５）と、表示リードクロック信号発生回路（１０５）より出力される表示リードクロック信号をカウントする表示用水平方向カウンタ回路（１０６）と、表示用水平方向カウンタ回路（１０６）の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路（１０７）と、表示用水平方向カウンタ回路（１０６）の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路（１０８）と、表示用垂直方向カウンタ回路（１０８）の出力およびメモリアドレスカウンタ（１０３）の出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路（１０９）と、カウンタデコード回路（１０９）から出力されるメモリライトアドレスと表示リードアドレスとを入力として、メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路（１１０）と、水平カウンタデコード回路（１０７）の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路（１１１）と、アドレス一致検出回路（１１０）の出力とアクセス競合監視期間パルス発生回路（１１１）の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路（１１２）と、ホストインターフェース回路（１０２）からのメモリライトクロックとアドレス競合判定回路（１１２）の出力とを入力としてアクセス競合監視期間中において、アクセス競合発生時、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させるホストリトライパルス発生回路（１１３）と、水平カウンタデコード回路（１０７）から出力される表示リード信号と表示ラインデータ転送信号と表示用垂直方向カウンタ回路（１０８）の出力値とにより通常の表示リード処理を行う通常リード処理回路（１１５）と、ホストリトライパルス発生回路（１１３）から出力される表示リード信号と通常リード処理回路（１１５）から出力される表示リード信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライ表示リード選択回路（１１８）と、ホストリトライパルス発生回路（１１３）から出力される表示ラインデータ転送信号と通常リード処理回路（１１５）から出力される表示ラインデータ転送信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライラインデータ転送選択回路（１１９）と、ホストインターフェース回路（１０２）の出力と、メモリアドレスカウンタ回路（１０３）の出力と表示用垂直方向カウンタ回路（１０８）の出力とリトライ表示リード選択回路（１１８）の出力とリトライラインデータ転送選択回路（１１９）の出力を入力として画像表示装置に表示させる表示データを記憶するメモリ回路（１２０）と、メモリ回路（１２０）の出力と、リトライラインデータ転送選択回路（１１９）の出力を入力とし、メモリ回路（１２０）の出力をライン単位で保持し、出力を画像表示装置へ供給するラインラッチ回路（１２１）とを備えている。
【００３１】
この構成によれば、アドレス一致検出回路（１１０）と、アクセス競合監視期間パルス発生回路（１１１）と、アドレス競合判定回路（１１２）と、ホストリトライパルス発生回路（１１３）とを設けて、メモリ回路（１２０）に対するメモリライトアドレスと表示リードアドレスとの競合の発生時に、つまりメモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合の検出時に、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給するようにしたので、アクセス競合が発生したラインについて表示データをメモリ回路（１２０）から読み出してラインラッチ回路（１２１）へ転送することができる。その結果、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる。
【００３２】
請求項８記載の発明の画像表示装置は、ホストコンピュータ（１０１）と、ホストコンピュータ（１０１）との間で表示データの受け渡しを行うホストインターフェース回路（１０２）と、ホストインターフェース回路（１０２）からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路（１０３）と、ホストインターフェース回路（１０２）からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路（１０４）と、表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路（１０５）と、表示リードクロック信号発生回路（１０５）より出力される表示リードクロック信号をカウントする表示用水平方向カウンタ回路（１０６）と、表示用水平方向カウンタ回路（１０６）の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路（１０７）と、表示用水平方向カウンタ回路（１０６）の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路（１０８）と、表示用垂直方向カウンタ回路（１０８）の出力およびメモリアドレスカウンタ（１０３）の出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路（１０９）と、カウンタデコード回路（１０９）から出力されるメモリライトアドレスと表示リードアドレスとを入力として、メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路（１１０）と、水平カウンタデコード回路（１０７）の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路（１１１）と、アドレス一致検出回路（１１０）の出力とアクセス競合監視期間パルス発生回路（１１１）の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路（１１２）と、水平カウンタデコード回路（１０７）から出力される表示リード信号と表示ラインデータ転送信号とアドレス競合判定回路（１１２）の出力とを入力としてアクセス競合監視期間中、競合発生時、次ラインに移動せずに、同一ライン再表示リード処理を行う同一ライン再表示リード処理回路（１１４）と、水平カウンタデコード回路（１０７）から出力される表示リード信号と表示ラインデータ転送信号と表示用垂直方向カウンタ回路（１０８）の出力値とにより通常の表示リード処理を行う通常リード処理回路（１１５）と、同一ライン再表示リード処理回路（１１４）から出力される表示リード信号と通常リード処理回路（１１５）から出力される表示リード信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライ表示リード選択回路（１１８）と、同一ライン再表示リード処理回路（１１４）から出力される表示ラインデータ転送信号と通常リード処理回路（１１５）から出力される表示ラインデータ転送信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライラインデータ転送選択回路（１１９）と、ホストインターフェース回路（１０２）の出力と、メモリアドレスカウンタ回路（１０３）の出力と表示用垂直方向カウンタ回路（１０８）の出力とリトライ表示リード選択回路（１１８）の出力とリトライラインデータ転送選択回路（１１９）の出力を入力として画像表示装置に表示させる表示データを記憶するメモリ回路（１２０）と、メモリ回路（１２０）の出力と、リトライラインデータ転送選択回路（１１９）の出力を入力とし、メモリ回路（１２０）の出力をライン単位で保持し、出力を画像表示装置へ供給するラインラッチ回路（１２１）とを備えている。
【００３３】
この構成によれば、アドレス一致検出回路（１１０）と、アクセス競合監視期間パルス発生回路（１１１）と、アドレス競合判定回路（１１２）と、同一ライン再表示リード処理回路（１１４）とを設けて、メモリ回路（１２０）に対するメモリライトアドレスと表示リードアドレスとの競合の発生時に、つまりメモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合の検出時に、次ラインに移動せずに、同一ライン再表示リード処理を行うように表示リード信号とラインデータ転送信号とを発生させ、表示リード信号とラインデータ転送信号をメモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給するようにしたので、アクセス競合が発生したラインについて再表示を行うことができる。その結果、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる。
【００３４】
請求項９記載の発明の画像表示装置は、ホストコンピュータ（１０１）と、ホストコンピュータ（１０１）との間で表示データの受け渡しを行うホストインターフェース回路（１０２）と、ホストインターフェース回路（１０２）からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路（１０３）と、ホストインターフェース回路（１０２）からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路（１０４）と、表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路（１０５）と、表示リードクロック信号発生回路（１０５）より出力される表示リードクロック信号をカウントする表示用水平方向カウンタ回路（１０６）と、表示用水平方向カウンタ回路（１０６）の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路（１０７）と、表示用水平方向カウンタ回路（１０６）の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路（１０８）と、表示用垂直方向カウンタ回路（１０８）の出力およびメモリアドレスカウンタ（１０３）の出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路（１０９）と、カウンタデコード回路（１０９）から出力されるメモリライトアドレスと表示リードアドレスとを入力として、メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路（１１０）と、水平カウンタデコード回路（１０７）の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路（１１１）と、アドレス一致検出回路（１１０）の出力とアクセス競合監視期間パルス発生回路（１１１）の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路（１１２）と、ホストインターフェース回路（１０２）からのメモリライトクロックとアドレス競合判定回路（１１２）の出力とを入力としてアクセス競合監視期間中において、アクセス競合発生時、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させるホストリトライパルス発生回路（１１３）と、水平カウンタデコード回路（１０７）から出力される表示リード信号と表示ラインデータ転送信号とアドレス競合判定回路（１１２）の出力とを入力としてアクセス競合監視期間中、競合発生時、次ラインに移動せずに、同一ライン再表示リード処理を行う同一ライン再表示リード処理回路（１１４）と、水平カウンタデコード回路（１０７）から出力される表示リード信号と表示ラインデータ転送信号と表示用垂直方向カウンタ回路（１０８）の出力値とにより通常の表示リード処理を行う通常リード処理回路（１１５）と、ホストリトライパルス発生回路（１１３）から出力される表示リード信号と同一ライン再表示リード処理回路（１１４）から出力される表示リード信号のうち、ホストリトライパルス発生回路（１１３）から出力される表示リード信号のみを出力する状態と、同一ライン再表示リード処理回路（１１４）から出力される表示リード信号のみを出力する状態と、ホストリトライパルス発生回路（１１３）から出力される表示リード信号と同一ライン再表示リード処理回路（１１４）から出力される表示リード信号との両方を有効にして出力する状態との何れかをレジスタ設定回路（１０４）の出力によって選択する表示リード選択回路（１１６）と、ホストリトライパルス発生回路（１１３）から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路（１１４）から出力される表示ラインデータ転送信号のうち、ホストリトライパルス発生回路（１１３）から出力される表示ラインデータ転送信号のみを出力する状態と、同一ライン再表示リード処理回路（１１４）から出力される表示ラインデータ転送信号のみを出力する状態と、ホストリトライパルス発生回路（１１３）から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路（１１４）から出力される表示ラインデータ転送信号との両方を有効にして出力する状態との何れかをレジスタ設定回路（１０４）の出力によって選択するラインデータ転送選択回路（１１７）と、表示リード選択回路（１１６）から出力される表示リード信号と通常リード処理回路（１１５）から出力される表示リード信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライ表示リード選択回路（１１８）と、ラインデータ転送選択回路（１１７）から出力される表示ラインデータ転送信号と通常リード処理回路（１１５）から出力される表示ラインデータ転送信号とのどちらか一方をレジスタ設定回路（１０４）の出力によって選択的に出力するリトライラインデータ転送選択回路（１１９）と、ホストインターフェース回路（１０２）の出力と、メモリアドレスカウンタ回路（１０３）の出力と表示用垂直方向カウンタ回路（１０８）の出力とリトライ表示リード選択回路（１１８）の出力とリトライラインデータ転送選択回路（１１９）の出力を入力として画像表示装置に表示させる表示データを記憶するメモリ回路（１２０）と、メモリ回路（１２０）の出力と、リトライラインデータ転送選択回路（１１９）の出力を入力とし、メモリ回路（１２０）の出力をライン単位で保持し、出力を画像表示装置へ供給するラインラッチ回路（１２１）とを備えている。
【００３５】
この構成によれば、アドレス一致検出回路（１１０）と、アクセス競合監視期間パルス発生回路（１１１）と、アドレス競合判定回路（１１２）と、ホストリトライパルス発生回路（１１３）と、同一ライン再表示リード処理回路（１１４）と、を設けて、アドレス一致検出回路（１１０）と、アクセス競合監視期間パルス発生回路（１１１）と、アドレス競合判定回路（１１２）と、ホストリトライパルス発生回路（１１３）とを設けて、メモリ回路（１２０）に対するメモリライトアドレスと表示リードアドレスとの競合の発生時に、つまりメモリ回路（１２０）の同一アドレスに対する表示データの更新のための書き込みと画像表示のための表示データの読み出しのアクセス競合の検出時に、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させ、メモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給するようにし、または次ラインに移動せずに、同一ライン再表示リード処理を行うように表示リード信号とラインデータ転送信号とを発生させ、表示リード信号とラインデータ転送信号をメモリ回路（１２０）に供給するとともに、メモリ回路（１２０）の読み出しデータをライン単位で保持するラインラッチ回路（１２１）にラインデータ転送信号を供給するようにしたので、アクセス競合が発生したラインについて表示データをメモリ回路（１２０）から読み出してラインラッチ回路（１２１）へ転送することができ、またアクセス競合が発生したラインについて再表示を行うことができる。その結果、ホストコンピュータからのライトアクセスと画像表示装置側から表示リードアクセスの競合による画面への誤ったデータ表示を防ぐことができる。
【００３６】
請求項１０記載の発明の画像表示装置は、請求項７または９記載の画像表示装置において、アドレス競合判定回路（１１２）の出力により競合判定時に、ホストリトライパルス発生回路（１１３）から表示リード信号とラインデータ転送信号を競合発生の都度、対で発生してメモリ回路（１２０）へ出力させることにより、メモリ回路（１２０）に対する表示データ書き込み時に常にラインラッチ回路（１２１）に最新の更新データを転送し直すようにしている。
【００３７】
この構成によれば、アドレス競合判定回路（１１２）の出力により競合判定時に、ホストリトライパルス発生回路（１１３）から表示リード信号とラインデータ転送信号を競合発生の都度、対で発生してメモリ回路（１２０）へ出力させることにより、メモリ回路（１２０）に対する表示データ書き込み時に常にラインラッチ回路（１２１）に最新の更新データを転送し直すので、アクセス競合による誤ったデータを表示させるのをより確実に避けることができる。
【００３８】
請求項１１記載の発明の画像表示装置は、請求項８または９記載の画像表示装置において、アドレス競合判定回路（１１２）の出力により競合判定時、同一ライン再表示リード処理回路（１１４）により速やかに同一ラインを再表示処理させることにより、ホストコンピュータからのアクセスと表示リード側からのアクセス競合による誤ったデータを表示させることなく、メモリ回路（１２０）に保持されている最新データをラインラッチ回路（１２１）に転送し直して競合終了後の最新データを表示するようにしている。
【００３９】
この構成によれば、アドレス競合判定回路（１１２）の出力により競合判定時、同一ライン再表示リード処理回路（１１４）により速やかに同一ラインを再表示処理させることにより、メモリ回路（１２０）に保持されている最新データをラインラッチ回路（１２１）に転送し直して競合終了後の最新データを表示するので、ホストコンピュータからのアクセスと表示リード側からのアクセス競合による誤ったデータを表示させるのをより確実に避けることができる。
【００４０】
請求項１２記載の発明の画像表示装置は、請求項１１記載の画像表示装置において、同一ライン再表示リード処理回路（１１４）は同一ラインを再表示処理させる回数を任意に設定する手段を有する。
【００４１】
この構成によれば、再表示処理を無限に行わせることも可能であるし、回数設定をすることで表示品位を保てる範囲内に限定し、表示画像のフレーム周波数の低下を抑えることができる。
【００４２】
請求項１３記載の発明の画像表示装置は、請求項１１または１２記載の画像表示装置において、同一ライン再表示リード処理回路（１１４）で同一ラインを再表示処理させることによりホストコンピュータ（１０１）からのメモリ回路（１２０）への表示データ転送周期とメモリ回路（１２０）に対する表示リードアクセス周期の位相関係を強制的にずらしている。
【００４３】
この構成によれば、同一ライン再表示リード処理回路（１１４）で同一ラインを再表示処理させることによりホストコンピュータ（１０１）からのメモリ回路（１２０）への表示データ転送周期とメモリ回路（１２０）に対する表示リードアクセス周期の位相関係を強制的にずらしているので、次に同一アドレスのアクセス競合の発生する頻度を軽減することができる。
【００４４】
請求項１４記載の発明の画像表示装置は、請求項９記載の画像表示装置において、アドレス競合判定回路（１１２）の出力により競合判定時に、ホストリトライパルス発生回路（１１３）から表示リード信号とラインデータ転送信号を競合発生の都度、対で発生してメモリ回路（１２０）へ出力することにより、メモリ回路（１２０）に対する表示データ書き込み時に常にラインラッチ回路（１２１）に最新の更新データを転送し直すようにしている。また、アドレス競合判定回路（１１２）の出力により競合判定時、同一ライン再表示リード処理回路（１１４）により速やかに同一ラインを再表示処理させることにより、アクセス競合による誤ったデータを表示させることなく、メモリ回路（１２０）に保持されている最新データをラインラッチ回路（１２１）に転送し直して競合終了後の最新データを表示するようにしている。
【００４５】
この構成によれば、請求項１０または１１と同様に、アクセス競合による誤ったデータを表示させるのをより確実に避けることができる。
【００４６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００４７】
（実施の形態）
図１は、本発明の実施の形態における液晶表示装置およびその制御方法を構成する回路を示す図である。
【００４８】
図１において、１０１はホストコンピュータである。
【００４９】
１０２はホストコンピュータ１０１との間で表示データの受け渡しを行うホストインターフェース回路である。
【００５０】
１０３はホストインターフェース回路１０２からライトアドレスを受け、アドレスをインクリメントまたはデクリメントするメモリアドレスカウンタ回路である。具体的には、メモリアドレスカウンタ回路１０３は、ホストインターフェース回路１０２から受けたライトアドレスを初期値としてアドレスを増加もしくは減少させる。このように構成しているのは以下のような理由があるからである。画面あるいは全画面のある範囲内だけを書き換える（例えば静止画面の一部の領域を動画表示など）場合などでは、初期値設定後に自動アドレス更新が行われる。インクリメント／デクリメントは、液晶パネルを回転した時など画面の上下、左右の関係が変わることを考慮しているためである。
【００５１】
１０４はホストインターフェース回路１０２からレジスタライトアドレスとレジスタライトデータを受けるレジスタ設定回路である。
【００５２】
１０５は表示を行うための基準クロックとなる表示リードクロック信号を発生する表示リードクロック発生回路である。
【００５３】
１０６は表示リードクロック信号発生回路１０５より出力される表示リードクロック信号をカウントする水平方向カウンタ回路である。上記の表示リードクロック信号は、図示はしていないが、水平方向カウンタ回路１０６へ入力されるだけでなく、表示リードクロックで動作する他の回路にも供給されている。
【００５４】
１０７は表示用水平方向カウンタ回路１０６の出力信号をデコードして表示リード信号と表示ラインデータ転送信号とを出力する水平カウンタデコード回路である。上記の表示リード信号は表示を行うために表示リードバスを初期化するための信号である。それとともにラインラッチ回路１２１の入力までデータは伝達（転送）される。表示ラインデータ転送信号はラインラッチ回路１２１のゲートを開いてデータを取り込み、閉じるもので、表示ラインデータ転送信号が出た後はデータは固定される。表示データがアドレス競合の影響を受けるのは表示リードバスが初期化されて表示ラインデータ転送信号が出るまでの期間にホストアクセスによりデータが更新された場合である。
【００５５】
１０８は表示用水平方向カウンタ回路１０６の所定の出力値を受けてインクリメントまたはデクリメントする表示用垂直方向カウンタ回路である。
【００５６】
１０９は表示用垂直方向カウンタ回路１０８の出力およびメモリアドレスカウンタ１０３の出力をデコードしてメモリライトアドレスと表示リードアドレスとを出力するカウンタデコード回路である。
【００５７】
ここで、表示リードアドレスと図１の表示用垂直方向カウンタ回路１０８の出力との関係、およびメモリライトアドレスと図１のメモリアドレスカウンタ回路１０３の出力との関係について説明する。大きな動作的な意味合いとしては表示用垂直方向カウンタ回路１０８の出力＝表示リードアドレスである。ところが、カウントアップするタイミングは実際には異なる。表示用垂直方向カウンタ回路１０８は表示用水平方向カウンタ回路１０６のカウント値が０でカウント値の更新をする。表示リードアドレスは表示用垂直方向カウンタ回路１０８でカウント値が更新された後、表示用水平方向カウンタ回路１０６のカウント値が２のときに反映（カウント動作）される。アクセス競合があった場合は、アドレス一致検出信号３１０を検知すると、表示リードアドレスは表示用水平方向カウンタ回路１０６のカウント値が２であっても更新しない。
【００５８】
カウンタデコード回路１０９の動作としては、上記の動作も含めていて、アドレス一致検出回路１１０で一致検出を行うために出力ビット幅を合わせることを行っている。
【００５９】
メモリアドレスカウンタ回路１０３ではメモリ領域のＸアドレスとＹアドレスを出力する。カウンタデコード回路１０９ではそのうちのＹアドレスのカウンタ出力と表示用垂直方向カウンタ回路１０８の出力である表示ラインアドレスのカウンタ出力を取り込んだブロック回路であり、表示用垂直方向カウンタ回路１０８はブランキング期間もカウントするのでメモリアドレスカウンタ回路１０３と表示用垂直方向カウンタ回路１０８の出力ビット数は異なる場合が考えられるので、その対策用のブロックである。出力ビット数が異ならない場合もある。
【００６０】
メモリアドレスカウンタ回路１０３はメモリ回路１２０にアクセスするため、Ｘ方向のアドレスとＹ方向のアドレスを生成する。そのうちのＹ方向のアドレスについて表示用垂直方向カウンタ回路１０８とビット数を揃えたあとの出力をメモリライトアドレスと言っている。
【００６１】
１１０はカウンタデコード回路１０９から出力されるメモリライトアドレスと表示リードアドレスとを入力として、メモリライトアドレスと表示リードアドレスとが一致しているか否かを判断するアドレス一致検出回路である。
【００６２】
１１１は水平カウンタデコード回路１０７の出力を基にアクセス競合監視期間を規定するパルスを発生するアクセス競合監視期間パルス発生回路である。
【００６３】
１１２はアドレス一致検出回路１１０の出力とアクセス競合監視期間パルス発生回路１１１の出力とにより表示リードアドレスとメモリライトアドレスとが競合しているかどうかを判定するアドレス競合判定回路である。
【００６４】
１１３はホストインターフェース回路１０２からのメモリライトクロックとアドレス競合判定回路１１２の出力とを入力としてアクセス競合監視期間中において、アクセス競合発生時、メモリライトクロックを基に表示リード信号とラインデータ転送信号とを発生させるホストリトライパルス発生回路である。
【００６５】
１１４は水平カウンタデコード回路１０７から出力される表示リード信号と表示ラインデータ転送信号とアドレス競合判定回路１１２の出力とを入力としてアクセス競合監視期間中、競合発生時、次ラインに移動せずに、同一ライン再表示リード処理を行う同一ライン再表示リード処理回路である。
【００６６】
１１５は水平カウンタデコード回路１０７から出力される表示リード信号と表示ラインデータ転送信号と表示用垂直方向カウンタ回路１０８の出力値とにより通常の表示リード処理を行う通常リード処理回路である。
【００６７】
１１６はホストリトライパルス発生回路１１３から出力される表示リード信号と同一ライン再表示リード処理回路１１４から出力される表示リード信号のうち、ホストリトライパルス発生回路１１３から出力される表示リード信号のみを出力する状態と、同一ライン再表示リード処理回路１１４から出力される表示リード信号のみを出力する状態と、ホストリトライパルス発生回路１１３から出力される表示リード信号と同一ライン再表示リード処理回路１１４から出力される表示リード信号との両方を有効にして出力する状態とをレジスタ設定回路１０４の出力によって選択する表示リード選択回路である。
【００６８】
１１７はホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号のうち、ホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号のみを出力する状態と、同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号のみを出力する状態と、ホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号との両方を有効にして出力する状態とをレジスタ設定回路１０４の出力によって選択するラインデータ転送選択回路である。
【００６９】
上記の表示リード選択回路１１６およびラインデータ転送選択回路１１７の選択動作について説明する。上記の選択回路１１６，１１７において、両方を有効にするというのは、ホストリトライ（ライト時には常に書き込み後のデータを再度表示し直す）と、表示リトライ（表示ラインを次ラインに移らずに同一ラインを再度表示し直す）を両方、同時に動作を行わせるということである。
【００７０】
ホストリトライでは、対で表示リード信号とラインデータ転送信号を発生させるため、両パルス間は一定の時間差がある。ホストアクセスがこの一定の時間差よりも早いサイクルでアクセスした場合、ホストリトライ動作は有効にならなくなるが、表示リトライ動作は有効であるので、誤データ表示を防ぐことができる。
【００７１】
上記の選択回路１１６，１１７における選択動作の組み合わせとしては、以下の３つがある。
【００７２】
ａ．ホストリトライ動作のみの場合
ｂ．表示リトライ動作のみの場合
ｃ．ホストリトライ動作／表示リトライ動作の場合（両方有効）。
【００７３】
１１８は表示リード選択回路１１６から出力される表示リード信号と通常リード処理回路１１５から出力される表示リード信号とのどちらか一方をレジスタ設定回路１０４の出力によって選択的に出力するリトライ表示リード選択回路である。
【００７４】
１１９はラインデータ転送選択回路１１７から出力される表示ラインデータ転送信号と通常リード処理回路１１５から出力される表示ラインデータ転送信号とのどちらか一方をレジスタ設定回路１０４に出力によって選択的に出力するリトライラインデータ転送選択回路である。
【００７５】
１２０はホストインターフェース回路１０２の出力と、メモリアドレスカウンタ回路１０３の出力と表示用垂直方向カウンタ回路１０８の出力とリトライ表示リード選択回路１１８の出力とリトライラインデータ転送選択回路１１９の出力を入力として液晶表示装置に表示させる表示データを記憶するメモリ回路である。メモリ回路１２０において、ＮＲＥはリードイネーブル信号、ＤＯＵＴはデータ出力、ＮＣＳはチップセレクト信号、ＤＩＮはデータ入力、ＮＷＥはライトイネーブル信号、ＸＡＤＲは水平アドレス、ＹＡＤＲは垂直アドレス、ＭＣＫはメモリライトクロック、ＮＬＲＤは表示ラインリード信号、ＬＡＤＲはラインアドレスである。
【００７６】
１２１はメモリ回路１２０の出力（表示リードデータ出力）と、リトライラインデータ転送選択回路１１９の出力（表示ラインデータ転送信号ＬＤ）を入力とし、出力を液晶表示装置の駆動回路部へ供給するラインラッチ回路である。
【００７７】
つぎに、この液晶表示装置の動作について説明する。
【００７８】
ホストコンピュータ１０１からのライトアクセス要求はホストインターフェース回路１０２に入力される。入力されたアクセス要求のアドレス信号は、メモリアドレスカウンタ回路１０３に入力される。その後アクセス要求に応じてメモリアドレスカウンタ回路１０３は動作し、メモリ回路１１８への物理アドレス値を順次更新する。
【００７９】
また、ホストインターフェース回路１０２は、レジスタライトアドレスとレジスタライトデータとを出力し、レジスタ設定回路１０４に動作コマンドを設定する。表示リード選択回路１１６、ラインデータ転送選択回路１１７、リトライ表示リード選択回路１１８、リトライラインデータ転送選択回路１１９および同一ライン再表示処理回路１１４は、レジスタ設定回路１０４の各出力、つまり設定された動作コマンドにしたがって動作する。
【００８０】
上記の各選択回路１１６〜１１９の選択動作について具体的に説明する。ホストリトライのときに対で発生させるパルスとして、表示リード信号とラインデータ転送信号の２つの信号がある。また、表示リトライ動作時に必要な信号としても、表示リード信号とラインデータ転送信号の２つがある。どちらの信号を通すかを選択する場合、あるいはどちらの信号も通す、またはホストリトライも表示リトライも両方とも動作をさせない（＝従来動作）という選択を上記選択回路では行う。
【００８１】
そして、この選択動作は、初めにレジスタ設定回路１０４で設定した状態に固定される。その設定状態によって、通常リード処理回路１１５＋同一ライン再表示リード処理回路１１５などの組み合わせが選択されるようになる。
【００８２】
表示リードクロック発生回路１０５で表示リードクロック信号が生成され、表示用水平方向カウンタ回路１０６に入力される。表示用水平方向カウンタ回路１０６は、表示リードクロック信号の入力の都度、カウンタ値を更新する。表示用水平方向カウンタ回路１０６の出力は水平方向カウンタデコード回路１０７および表示用垂直方向カウンタ回路１０８に入力される。水平方向カウンタデコード回路１０７は表示用水平方向カウンタ回路１０６の出力値をデコードして、表示リード信号と表示ラインデータ転送信号とを出力するする。また、表示用垂直方向カウンタ回路１０８は、表示用水平方向カウンタ回路１０６の出力値が所定値に達する毎にカウントアップまたはカウントダウンする。
【００８３】
表示用垂直方向カウンタ回路１０８の出力およびメモリアドレスカウンタ回路の出力はカウンタデコード回路１０９に入力され、それぞれ表示リードアドレスとメモリライトアドレスを出力する。
【００８４】
カウンタデコード回路１０９の出力はアドレス一致検出回路１１０に入力される。アドレス一致検出回路１１０は表示リードアドレスとメモリライトアドレスを比較し、両アドレスが一致しているか否かを判断して出力する。
【００８５】
水平方向カウンタデコード回路１０７の出力はアクセス競合監視期間パルス発生回路１１１に入力される。アクセス競合監視期間パルス発生回路１１１の出力およびアドレス一致検出回路１１０の出力はアドレス競合判定回路１１２へ入力される。アドレス競合判定回路１１２は競合が発生したかどうかを判定し、その結果を出力する。
【００８６】
アドレス競合判定回路１１２の出力およびホストインターフェース回路１０２の出力よりメモリライトクロックはホストリトライパルス発生回路１１３に入力され、アドレス競合判定回路１１２の出力結果に応じて、メモリライトクロックより表示リード信号およびラインデータ転送信号を対で発生させる。
【００８７】
また、アドレス競合判定回路１１２の出力および水平方向カウンタデコード回路１０７の出力１０７、およびレジスタ設定回路１０４の出力は同一ライン再表示リード処理回路に入力され、アドレス競合判定回路１１２の出力結果に応じて、つまりアドレス競合が発生したときに、競合が発生したラインのラインデータ転送信号を再発生させる処理を行う。
【００８８】
また、アドレス競合検出時は、同一ライン再表示リード処理回路１１４によって水平方向カウンタスキップ信号（図３−３０７）を出力し、表示用水平方向カウンタ回路１０６において水平方向カウンタスキップ信号（図３−３０７）を受け取ると水平方向カウンタ値を（Ｎ−１）までスキップする。
【００８９】
水平方向カウンタデコード回路１０７の出力および表示用垂直方向カウンタ回路１０８の出力は、通常リード処理回路１１５に入力される。通常リード処理回路１１５は、通常のリード処理を行う。これによって、液晶表示装置に表示データが画像として表示される。
【００９０】
ホストリトライパルス発生回路１１３の出力と同一ライン再表示リード処理回路１１４の出力は表示リード選択回路１１６に入力され、レジスタ設定回路１０４の出力に従って表示リード選択回路１１６の出力が決定される。具体的に説明すると、ホストリトライパルス発生回路１１３から出力される表示リード信号と同一ライン再表示リード処理回路１１４から出力される表示リード信号のうち、ホストリトライパルス発生回路１１３から出力される表示リード信号のみを出力する状態と、同一ライン再表示リード処理回路１１４から出力される表示リード信号のみを出力する状態と、ホストリトライパルス発生回路１１３から出力される表示リード信号と同一ライン再表示リード処理回路１１４から出力される表示リード信号との両方を有効にして出力する状態とがレジスタ設定回路１０４の出力によって選択される。
【００９１】
また、表示リード選択回路１１６の出力と通常リード処理回路１１５の出力はリトライ表示リード選択回路１１８に入力され、レジスタ設定回路１０４の出力によってリトライ表示リード選択回路１１８の出力が決定される。具体的に説明すると、表示リード選択回路１１６から出力される表示リード信号と通常リード処理回路１１５から出力される表示リード信号とのどちらか一方がレジスタ設定回路１０４の出力によって選択的に出力される。
【００９２】
同様にして、ホストリトライパルス発生回路１１３の出力と同一ライン再表示リード処理回路１１４の出力はラインデータ転送選択回路１１７に入力され、レジスタ設定回路１０４の出力に従ってラインデータ転送選択回路１１７の出力は決定される。具体的に説明すると、ホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号のうち、ホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号のみを出力する状態と、同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号のみを出力する状態と、ホストリトライパルス発生回路１１３から出力される表示ラインデータ転送信号と同一ライン再表示リード処理回路１１４から出力される表示ラインデータ転送信号との両方を有効にして出力する状態とがレジスタ設定回路１０４の出力によって選択される。
【００９３】
また、ラインデータ転送選択回路１１７の出力と通常リード処理回路１１５出力とがリトライラインデータ転送選択回路１１９に入力され、レジスタ設定回路１０４の出力によってリトライラインデータ転送選択回路１１９の出力は決定される。具体的に説明すると、ラインデータ転送選択回路１１７から出力される表示ラインデータ転送信号と通常リード処理回路１１５から出力される表示ラインデータ転送信号とのどちらか一方がレジスタ設定回路１０４に出力によって選択的に出力される。
【００９４】
これにより、アクセス競合発生時には、ライト時に常に表示データを最新の状態に更新するかどうかを選択することが可能となる。また、アクセス競合発生時に、同一ライン再表示処理をするか、しないかを選択することができる。
【００９５】
アクセス競合が発生していないときは通常リード処理が行われる。
【００９６】
ホストリトライの場合は、対で発生させるパルスを出すか出さないかの選択と通常リード処理回路の選択をすればよい。
【００９７】
また、表示リトライの場合は、アクセス競合が起きた場合と起きない場合とで随時、切り替わることが必要である。図１では、通常リード処理回路１１５と同一ライン再表示リード処理回路１１４とが、論理和的な構成になるよう、レジスタでは選択しておく。そして、アクセス競合が発生した時は、アドレス競合判定回路１１２からの信号を同一ライン再表示リード処理回路１１４で受け、その信号を受けた場合は通常リード処理回路１１５の出力を無効にする処理信号を同一ライン再表示リード処理回路１１４からも出力する。具体的には、図３のアドレス一致検出信号３１０を同一ライン再表示リード処理回路１１４からも出力してラインデータ転送信号３１１のようにパルスを無効にする。
【００９８】
上記した選択回路１１６〜１１９は、選択回路という表現であっても、そのうちの１つだけを選択するというのではなく、組み合わせ選択をする選択回路となる。
【００９９】
そして、上記レジスタ設定回路１０４の出力の組み合わせにより、リトライ表示リード選択回路１１８のみ、あるいはリトライラインデータ転送選択回路１１９のみ、もしくはリトライ表示リード選択回路１１８、リトライラインデータ転送選択回路１１９の両方を出力することができることにより、アクセス競合の影響をうけた表示データの表示を回避させることが可能となる。
【０１００】
ここで、上記の選択回路１１６〜１１９の選択動作についてさらに説明する。ホストリトライでは、対で表示リード信号とラインデータ転送信号を発生させるため、パルス間は一定の時間差がある。ホストアクセスがこの一定の時間差よりも早いサイクルでアクセスした場合、ホストリトライ動作は有効にならなくなる。このような場合には表示リトライ動作を選択することで誤データの表示を防ぐことができる。逆に、ホストアクセスのサイクルが遅い場合は、表示リトライを行うと、リトライしているラインの時間が長くなるため、画像表示のフレーム周波数の低下を招いて表示品位を落とす可能性があるため、このような場合はホストリトライ動作を選択したほうが誤データ表示を防ぐことができる。両方出力する場合というのは、上記ホストアクセスサイクルの判断が微妙な場合に選択することで両方の効果を得られるので、誤データ表示を防ぐことができる。
【０１０１】
リトライ動作を行うにあたって、通常リード処理回路の出力は、常に論理和的に扱われる。ホストリトライのみを選択した場合でもホストアクセスがない場合は通常のリード処理をしなければならない。表示リトライの場合のみを選択した場合でもアクセス競合が発生しなければ通常リード処理をしなければならない。
【０１０２】
ただ、論理和的に扱うといっても、アクセス競合が発生したときには、通常リード処理を無効にしてホストリトライの処理を優先させる、あるいは表示リトライ処理を優先させるなどのイネーブル信号のようなものをホストリトライパルス発生回路１１３や同一ライン再表示リード処理回路１１４より受け取り、無効化処理が行われる。
【０１０３】
レジスタ設定による選択としては、以下の３通りが考えられる。
【０１０４】
１．ホストリトライ処理をするかしないかで、する場合はホストリトライ処理＋通常リード処理回路を選択する。
【０１０５】
２．表示リトライ処理をするかしないかで、する場合は表示リトライ＋通常リード処理回路を選択する。
【０１０６】
３．１．および２．のどちらもリトライ処理をしない場合は通常リード処理回路を選択する。
【０１０７】
ホストインターフェース回路１０２の出力（チップセレクト信号、ライトデータ、メモリライトクロック）とリトライ表示リード選択回路１１８の出力（表示リード信号）とリトライラインデータ転送選択回路１１９の出力（表示ラインデータ転送信号）と表示用垂直方向カウンタ１０８の出力（ラインアドレス）は、メモリ回路１２０に入力され、表示データが記憶される。そして記憶された表示データはメモリ回路１２０の出力としてリトライラインデータ転送選択回路１１９の出力（表示ラインデータ転送信号）によってラインラッチ回路１２１にライン単位で入力される。ラインラッチ回路１２１の出力はＬＣＤ駆動回路部へ伝播される。
【０１０８】
ここで、ホストリトライパルス発生回路１１３と同一ライン再表示リード処理回路１１４の動作について説明する。
【０１０９】
図２はホストリトライパルス発生回路１１３を中心とした具体的動作例を示すタイミングチャートである。
【０１１０】
図２において、２０１は表示リードクロック信号発生回路１０５から出力される表示リードクロック信号である。２０２は表示用水平方向カウンタ回路１０６から出力される水平方向カウンタ信号である。２０３は通常リード処理回路１１５から出力される表示リード信号である。２０４は通常リード処理回路１１５から出力されるラインデータ転送信号である。２０５はカウンタデコード回路１０９から出力される表示リードアドレス信号である。２０６はアクセス競合期間パルス発生回路１１１から出力されるアクセス競合監視期間パルス信号である。２０７はカウンタデコード回路１０９から出力されるメモリライトアドレス信号である。２０８はアドレス一致検出回路１１０から出力されるアドレス一致検出信号である。２０９はホストインターフェース回路１０２から出力されるメモリライトクロック信号、２１０はホストリトライパルス発生回路１１３から出力される表示リード信号、２１１はホストリトライパルス発生回路１１３から出力されるラインデータ転送信号である。
【０１１１】
以下、ホストリトライパルス発生回路１１３によるリトライ動作について説明する。表示リードクロック信号２０１によって水平方向カウンタ信号２０２は順次カウントアップし、カウンタ値が所定の値Ｎになるとゼロ値に戻る。表示リード信号２０３は水平方向カウンタ信号２０２の値がＮになると、ハイレベルのパルスが発生する。ラインデータ転送信号２０４は水平方向カウンタ信号２０２の値が１になると、ハイレベルのパルスが発生する。
【０１１２】
アクセス競合監視期間パルス２０６は、表示リード信号２０３の立ち上がりのタイミングＴ２０１からラインデータ転送信号２０４の立ち下がりのタイミングＴ２０２までの期間を規定する信号であり、この期間がアドレス競合の影響を受ける期間であることを示す。表示リードアドレス信号２０５がアドレスＭの時で、アクセス競合監視期間パルス２０６がアクティブな期間、すなわちタイミングＴ２０３からタイミングＴ２０４までの期間に、メモリライトアドレス２０７の信号がアドレスＭとなった場合、ハイレベルのアドレス一致検出信号２０８が発生する。アドレス一致検出信号２０８が発生すると、ホストリトライパルス発生回路１１３は、メモリライトクロック信号２０９に同期して表示リード信号２１０およびラインデータ転送信号２１１を発生する。
【０１１３】
この表示リード信号２１０およびラインデータ転送信号２１１が対で発生されることにより、タイミングＴ２０７の箇所でアクセス競合が発生するたびに、ラインラッチ回路１２１は、最新の情報に更新されるので、誤った表示データを表示することを防ぐことが可能となる。アクセス競合監視期間の開始タイミングＴ２０３でパルス対Ｔ２０８（表示リード信号２１０およびラインデータ転送信号２１１）を発生することでアクセス競合が発生しない場合は更新されないだけで通常の表示リードと同等の処理を行っている。
【０１１４】
ホストリトライの場合、アクセス競合監視期間に入るとまず、対で表示リード信号とラインデータ転送信号を出力して、表示リードデータの更新を行う。理由はアクセス競合監視期間に入ったため（＝通常の表示リード信号がきたため）である。アクセス競合監視期間に入るとすぐにアクセス競合に関係なくまず、表示データを更新することは重要で、以降、例えば、図２とは異なりアクセス競合が起きなかった場合、この最初に表示データを更新したことによりその表示ラインのデータをリードする（リフレッシュしたのと同じ）。もし、この最初の信号がなければ競合がない場合は何もパルスが出ないことになり、そうするとラインデータの転送信号も出ないため、表示ラインのラインカウントだけが更新され、表示データとしては１ライン前のラインデータ情報が続けて表示されることになってしまう。これを防ぐためにアクセス競合監視期間に入るとすぐに競合発生の有無に関係なく１回パルスを発生させている。
【０１１５】
図２ではホストリトライを行うので、同一ライン再表示リード処理回路１１４の出力は無効にする。従って、ホストリトライパルス発生回路１１３と通常リード処理回路の信号は有効状態となる。ただし、ホストリトライモードでの通常表示リード処理回路１１５の出力はアクセス競合監視期間パルスを生成させるのに利用する。
【０１１６】
図３は同一ライン再表示リード処理回路１１４を中心とした具体的動作例を示すタイミングチャートである。
【０１１７】
図３において、３０１は表示リードクロック信号発生回路１０５から出力される表示リードクロック信号である。３０２は表示用水平方向カウンタ回路１０６から出力される水平方向カウンタ信号である。３０３は通常リード処理回路１１５から出力される表示リード信号である。３０４は通常リード処理回路１１５から出力されるラインデータ転送信号である。３０５はカウンタデコード回路１０９から出力される表示リードアドレス信号である。３０６はアクセス競合期間パルス発生回路１１１から出力されるアクセス競合監視期間パルス信号である。３０７は水平方向カウンタスキップ信号である。３０８は表示用垂直方向カウンタ回路１０８から出力される表示用垂直方向カウンタ信号である。３０９はカウンタデコード回路１０９から出力されるメモリライトアドレス信号である。３１０はアドレス一致検出回路１１０から出力されるアドレス一致検出信号である。３１１は同一ライン再表示リード処理回路１１４から出力されるラインデータ転送信号である。３１２は同一ライン再表示リード処理回路による表示リードのアドレス状態を示したものである。Ｔ３０１はアクセス競合発生の表示ライン期間を示し、Ｔ３０２は同一ライン再表示リードライン期間を示し、Ｔ３０３は次の表示ライン期間を示している。
【０１１８】
表示用クロック信号３０１によって水平方向カウンタ信号３０２は順次更新され、カウンタ値が所定の値Ｎになるとゼロ値に戻る。表示リード信号３０３は水平方向カウンタ信号３０２の値がＮになると、ハイレベルのパルスが発生する。ラインデータ転送信号３０４は水平方向カウンタ信号３０２の値が１になると、ハイレベルのパルスが発生する。アクセス競合監視期間パルス信号３０６は表示リード信号３０１の立ち上がりからラインデータ転送信号３０４の立ち下がりまでの期間を規定する信号であり、この期間がアクセス競合の影響を受ける期間である。表示リードアドレス信号３０５の値がＭのときで、アクセス競合監視期間パルス信号３０６が有効の期間Ｔ３０４に、メモリライトアドレス信号３０９の値がＭとなった場合、ハイレベルのアドレス一致検出信号３１０が発生する。アドレス一致検出信号３１０が発生すると、同一ライン再表示リード処理回路１１４は、ラインデータ転送信号３１１はＴ３０６の箇所でハイレベルのパルスを発生させない処理をする。表示用垂直方向カウンタ信号３０８は、Ｍ＋１に更新されるが、ラインデータ転送信号３１１がタイミングＴ３０６では発生しないため、ラインデータは転送が行われず、表示リードアドレス３０５は表示用垂直方向カウンタ信号３０８の値を見ないため、Ｍラインにおける表示データを表示用垂直方向カウンタ信号３０８が（Ｍ＋１）に更新したあとでも、表示リードアドレス３０５はＭのままとなり同一ラインを再表示をさせる（Ｔ３０１、Ｔ３０２）。
【０１１９】
アドレス一致検出信号３１０が発生すると、水平方向カウンタスキップ信号３０７がタイミングＴ３０５で発生し、水平方向カウンタ信号３０２をＮ−１までスキップさせる。同一ライン再表示リードライン期間Ｔ３０２では水平方向カウンタスキップ信号３０７により水平方向カウンタ信号３０２の値が（Ｎ−１）スキップすると同時に表示用垂直方向カウンタ信号３０８の値は１つ前の値であるＭに戻される。その後、水平方向カウンタ信号３０２の値がゼロになったとき、表示用垂直方向カウンタ信号３０８は更新して（Ｍ＋１）のままとなる。
【０１２０】
さらに説明すると、垂直方向カウンタ値が直接表示ラインということではない。表示ラインは表示リードアドレス３０５の値である。回路内部の動作として表示用垂直方向カウンタ信号３０８は水平方向カウンタ信号３０２の最終端カウント値でカウントを更新する。ところがこの時点では表示ラインとしては表示リードアドレス３０５の値である。すなわちアクセス競合がなければ表示リードアドレス３０５は表示用垂直方向カウンタ信号３０８の値を見て更新するが、アクセス競合が発生した場合は、表示用垂直方向カウンタ信号３０８の値を見ないため、表示ラインは更新されない。
【０１２１】
ここで、図３における表示リードアドレス３０５と、表示用垂直カウンタ３０８と、ラインデータ転送信号３１１と、表示データ３１２の変化の詳細について説明する。表示用垂直カウンタ３０８は水平方向カウンタ３０２のカウント値がゼロでカウント値を更新する。そのカウント値を見て水平方向カウンタ３０２のカウント値が２のとき（＝ラインデータ転送信号３０４立下り）、表示リードアドレス３０５はカウント値を更新する。ところが、アドレス一致検出信号３１０がハイであれば、表示リードアドレス３０５はカウント値を更新しない。また、ラインデータ転送信号３１１はアドレス一致検出信号３１０がハイであるときはラインデータ転送信号３０４をマスクして符号３１１のようになる。そうすると、ラインデータ転送信号３１１は○印の位置で信号が出ないので、ラインラッチ回路１２１のデータは書き変わらず、したがって表示データはＭラインでの更新されないデータが表示されたままになる。つまり、図７の動作チャートで説明のようにラインデータ転送信号６２９がでなければラインラッチ回路の出力としては前のデータを出力したままとなる。そのため、表示データ３１２は図３のようになる。
【０１２２】
図３では、競合動作時の同一ライン再表示リード処理を説明しているため、表示リードアドレス３０５と表示用垂直方向カウンタ３０８で、値の変化が連動していないが、この点について詳しく説明する。
【０１２３】
表示リードアドレス３０５は現在表示しているラインのアドレスである。また、表示リードアドレス３０５は正常動作時はラインデータ転送信号３０４が出たあとの次の表示リードクロック３０１のタイミング（＝水平方向カウンタ値が２のとき）でカウント動作（ＵＰ／ＤＯＷＮ）する。それに対して、表示用垂直方向カウンタ信号３０８は通常は水平方向カウンタ信号３０２の値がゼロの時にカウント動作（ＵＰ／ＤＯＷＮ）をする。表示リードアドレス３０５は、ラインデータ転送信号３０４が出力されると次の表示リードクロック３０１に同期して表示用垂直方向カウンタ信号３０８の値を反映する。図３のラインデータ転送信号３０４は正常動作で出力するタイミングを表し、ラインデータ転送信号３１１は競合発生時と再表示リード処理および正常時の出力タイミングを表している。表示リードアドレス３０５はアドレス一致検出信号３１０が出力されたことに対応した、競合が発生したときのデコード値を表している。本来ならば表示用垂直方向カウンタ３０８は（Ｍ＋１）になっているので（Ｍ＋１）に更新しようとするが、ラインデータ転送信号３１１が出ていないために（Ｍ＋１）に更新されずにＭのままに保たれる。そのため、表示ラインは次ラインに進まず、同一のラインに対して再表示リード処理を行おうと水平方向カウンタスキップ信号３０７を出して水平方向カウンタ値をＮ−１にスキップし、再度、表示動作を試みる。その再表示動作時に再びアドレスが競合していなければ、ラインデータ転送信号３１１はＴ３０７を出して正常動作に復帰する。競合していればＴ３０２の期間のように繰り返しスキップ動作をする。
【０１２４】
ホストリトライモードでは、通常リード処理回路１１５の出力はアクセス競合監視期間パルスを生成するのに利用しており、表示用に通常の表示リード信号とラインデータ転送信号としては用いていない。ホストリトライモード時は対で発生させている表示リード信号とラインデータ転送信号を使用している。なお、ホストリトライモード時はアクセス競合監視期間の最初に対のパルスを発生させるので、これが通常リード処理の代わりをしていることになるので不要である。
【０１２５】
表示リトライモードでは、通常リード処理回路１１５の出力は使用しており、競合発生時に同一ライン再表示リード処理回路よりマスク信号が出て通常リード処理回路１１５の出力のラインデータ転送信号を無効にする。ホストリトライモードと表示リトライモードを併用する場合は、通常リード処理のパルスは毎ライン、ホストリトライでのアクセス競合監視期間の最初の対パルスで代用される。従って、表示リトライが発生しなくても通常リード処理は行われたと同じことがされている。表示リトライが発生した場合はラインデータ転送信号をマスクする処理は行われるが、すでに両方併用のレジスタ設定により通常リード処理の信号は使用されない状態にあるので、ラインデータ転送信号をマスクする以外の再表示リード処理が行われるだけである。
【０１２６】
ここで、図２と図３のアドレス一致検出信号３１０の違いについて説明する。図３では表示リトライモード時を説明している。表示リトライモードではアクセス競合監視期間３０６（＝表示リード信号３０３の立ち上がりからラインデータ転送信号３０４の立ち下がりまで）中にアクセス競合があるとアクセス競合監視期間３０６の終了後に、同一ラインに対して再表示リード処理を行う。そのため、アクセス競合監視期間３０６の期間中、１回でも起これば処理を行うので、アクセス競合監視期間３０６の期間中、何度競合があっても１回目の時点で検出信号を出しておけばよいことになる。このことによって、１回目の競合検出信号をラッチしているため、パルス幅は延びている。
【０１２７】
図２ではホストリトライモード時を説明している。ホストリトライモード時はアクセス競合監視期間２０６（＝表示リード信号２０３の立ち上がりからラインデータ転送信号２０４の立ち下がりまで）中にホストよりライトアクセスによるアクセス競合が発生するたびにそのサイクル内でライトした最新データの再表示リードをするため、対で表示リード信号とラインデータ転送信号を発生させている。そのため、対で表示リード信号とラインデータ転送信号を発生させた後は、アドレス一致検出信号を落として次のアクセス競合を監視する。したがって、アドレス一致検出の信号の立ち下がり位置がラインデータ転送信号２１１の立ち下がりで落ちることになる。
【０１２８】
表形式にメモリ回路に渡す表示リード信号とラインデータ転送信号をまとめてみると、次表のようになる。
【０１２９】
【表１】

【０１３０】
上表において、競合発生により表示リトライ処理時は通常処理パルスは無効化される。
【０１３１】
以降、アドレス一致検出信号３１０が検出されなくなるまで、または所定の回数繰り返す。この水平方向カウンタ信号３０２をスキップさせることによりアクセス競合の発生する位相を表示リード側が強制的にずらすことができるとともに、誤った表示データを表示することを防ぐことが可能になる。アドレス一致検出信号３１０が発生しなくなると、同一ライン再表示リード処理回路１１４におけるラインデータ転送信号はタイミングＴ３０７のように発生されて次のライン期間Ｔ３０２に移り、表示用垂直方向カウンタ信号３０８も更新を再開する。表示リード信号は競合に関係なく常に３０３に示すとおりのタイミングで出る。表示リトライ時はラインデータ転送信号３１１のように競合発生時は信号がマスクされ、競合が発生しない場合は通常通り出力される。
【０１３２】
なお、図２、図３、図４、図５、図６についての信号極性、カウンタ値等はあくまでも一例を示すものである。
【０１３３】
なお、上記の実施の形態では、ホストリトライパルス発生回路１１３と同一ライン再表示リード処理回路１１４の両方を設け、表示リード選択回路１１６およびラインデータ転送選択回路１１７で選択的に使用し、もしくは両方を有効にして使用するものを示したが、ホストリトライパルス発生回路１１３と同一ライン再表示リード処理回路１１４の両方を設ける必要はなく、何れか一方のみを設けるだけでもよい。その場合は、当然、表示リード選択回路１１６およびラインデータ転送選択回路１１７も不要となる。
【０１３４】
なお、上記の実施の形態では、本発明の画像表示制御方法および画像表示装置を液晶表示装置に適用した例を説明したが、液晶表示装置にかぎらず、プラズマ表示装置、ＥＬ（エレクトロルミネッセンス）表示装置も１ライン分のデータをリード信号で表示リードする構成であるので、本発明を同様に適用可能である。
【０１３５】
【発明の効果】
以上、説明したように、本発明の画像表示制御方法および画像表示装置によれば、ホストリトライパルス発生回路、もしくは同一ライン再表示リード処理回路、あるいはそれらの両方を加えることによって、アクセス競合が発生した場合でも誤った表示データを表示することを防ぐことができる。
【０１３６】
さらに同一ライン再表示リード処理回路によって、アクセス競合の発生する位相関係から表示リードの位相を強制的にずらすことで、次からアクセス競合の発生し難い位相関係になっていくという効果をもたらすことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における液晶表示装置の構成を示すブロック図である。
【図２】ホストリトライパルス発生回路１１３を中心とした具体的動作例を示すタイミングチャートである。
【図３】同一ライン再表示リード処理回路１１４を中心とした具体的動作例を示したタイミングチャートである。
【図４】従来の液晶表示装置における液晶表示（画像表示）要求とホストコンピュータアクセス要求状態を示した概略ブロック図である。
【図５】メモリ回路のある１ビット分の構成例とラインラッチ回路との関係を示した模式図である。
【図６】ホストコンピュータと液晶表示（画像表示）とのアクセス要求に競合がおきない場合を例示するタイミングチャートである。
【図７】ホストコンピュータと液晶表示（画像表示）とのアクセス要求に競合がおきた場合を例示するタイミングチャートである。
【符号の説明】
１０１ホストコンピュータ回路
１０２ホストインターフェース回路
１０３メモリアドレスカウンタ回路
１０４レジスタ設定回路
１０５表示リードクロック発生回路
１０６水平方向カウンタ回路
１０７水平方向カウンタでコード回路
１０８表示用垂直方向カウンタ回路
１０９カウンタデコード回路
１１０アドレス一致検出回路
１１１アクセス競合監視期間パルス発生回路
１１２アドレス競合判定回路
１１３ホストリトライパルス発生回路
１１４同一ライン再表示リード処理回路
１１５通常リード処理回路
１１６表示リード選択回路
１１７ラインデータ転送選択回路
１１８リトライ表示リード選択回路
１１９リトライラインデータ転送選択回路
１２０メモリ回路
１２１ラインラッチ回路
４０１ホストコンピュータ
４０２ホストインターフェース回路
４０３メモリ回路
４０４ラインラッチ回路
５０１１ビットメモリ
５０２初期化回路
５０３ラインラッチ回路
５０４ライン選択信号
５０５メモリ出力
５０６初期化回路出力
５０７表示リードバス[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an image display control method for performing image display in a liquid crystal display device, a plasma display device, an EL (electroluminescence) display device, and the like, and to those image display devices.
[0002]
[Prior art]
Hereinafter, a liquid crystal display control method and a liquid crystal display device will be described as conventional examples of the image display control method and the image display device.
[0003]
FIG. 4 is a schematic block diagram of a liquid crystal display device showing a liquid crystal display (image display) request and a host computer access request state in the conventional liquid crystal display device. 4, reference numeral 401 denotes a host computer (microcomputer unit); 402, a host interface circuit; 403, a memory circuit for storing display data; and 404, display data for one horizontal line for liquid crystal display (image display). 405 is a memory address selection position by host access, 406 is a memory line address selection position by LCD display read access, and 407 is a line data transfer signal for LCD display read access.
[0004]
When an access to write display data occurs from the host computer 401 side, pixel data is written to the memory circuit 403 via the host interface circuit 402 at a host access memory selection position 405 corresponding to a vertical or horizontal address. On the other hand, in order to transfer data for one horizontal line to the line latch circuit 404 for liquid crystal display (image display), one horizontal line from the address of the memory circuit 403 is determined by the memory line selection position 406 by the LCD side display read access. Select the vertical address of The selected line is sent to the line latch circuit 404 by the LCD display side read access line data transfer signal 407.
[0005]
The relationship between the access request from the host computer 401 to the memory circuit 403 and the access request to the memory circuit 403 from the liquid crystal display device is asynchronous. Therefore, the same data address may be selected at the time of access from both the host computer 401 and the liquid crystal display device.
[0006]
FIG. 5 is a schematic diagram showing a relationship between a configuration example of one bit of a memory circuit and a line latch circuit. In FIG. 5, reference numeral 501 denotes a 1-bit memory, 502 denotes an initialization circuit, 503 denotes a line latch circuit, 504 denotes a line selection signal, 505 denotes a memory output, 506 denotes an initialization circuit output, and 507 denotes a display read bus.
[0007]
The 1-bit memory 501 in the memory circuit is configured by a Pch transistor or an Nch transistor to reduce its size. The display read operation in the memory circuit of the line selected by the line selection signal 504 is such that the display read bus 507 is initialized by the initialization output 506 from the initialization circuit 502, and then the memory output 505 from the 1-bit memory 501 is output. The signal is output to the display read bus 507, and the logical sum is received by the line latch circuit 503. For example, in the case of a Pch transistor configuration, read data is in a high-level state or a high-impedance state, and the initialization circuit 502 performs L-level reading.
[0008]
FIGS. 6 and 7 are timing charts showing examples of a case where no conflict occurs and a case where a conflict occurs in an access request between the host computer and the liquid crystal display (image display).
[0009]
FIG. 6 shows a normal state in which no conflict occurs between host computer access and display read access. In FIG. 6, when a high-level pulse T611 is generated in the display read signal 611, the value T612 (00 — 1111) of the memory data 612 at this time becomes the value T613 (00 — 1111) of the display data output 613 from the memory circuit. . Further, the memory initialization circuit is initialized by the pulse T611 of the display read signal 611, and the state of the display read bus 614 becomes the initialization state T614. Thereafter, the state of the display read bus 614 becomes a value T615 (00_1111) based on the value T613 of the display data output 613. Then, in the line data transfer signal 616, the generation of the high-level pulse T616 causes the line latch output 617 to have a value T617 (00_1111).
[0010]
FIG. 7 shows a state in which a host computer access conflicts with a display read access. In FIG. 7, when a high-level pulse T621 is generated in the display read signal 621, the value T622 (00_1111) of the memory data 622 at this point becomes the value T623 (00_1111) of the display data output 623 from the memory circuit. . Further, the memory initialization circuit is initialized by the pulse T621 of the display read signal 621, and the state of the display read bus 624 becomes the initialization state T624. Thereafter, the state of the display read bus 624 becomes the value T625 (00_1111) based on the value T623 of the display data output 623. When the memory data 622 changes to the value T626 (11_0000) by the host computer access during the conflict data display period T631 affected by the access conflict, the display data output 623 from the memory circuit becomes the value T627 (11_0000) and the display read bus 624. Is a value T628 (11_1111) which is the logical sum of the value T625 (00_1111) and the value T627 (11_0000). Then, in the line data transfer signal 629, the generation of the high-level pulse T629 causes the line latch output 630 to have a value T630 (11_1111) affected by the access conflict.
[0011]
In a conventional case where the access to the memory circuit from the host computer side and the display read access to the memory circuit from the liquid crystal display device are in an asynchronous relationship, as an access conflict avoidance method, there is an access request from the host computer side. When there is an LCD access request from the liquid crystal display device side, it is conceivable that the arbitration circuit performs arbitration and starts an access operation to the RAM in response to any of the access requests. At this time, the arbitration circuit starts the access operation on condition that the precharge operation of the RAM is completed. Then, when the host access request and the LCD access request conflict, the host access request is always given priority. (See Patent Document 1.) There is also an arbitration circuit as disclosed in Patent Document 2.
[0012]
[Patent Document 1]
JP-T-2000-003381 (Page 1, FIG. 2)
[Patent Document 2]
JP-A-10-105505 (pages 6 to 8, FIG. 5)
[0013]
[Problems to be solved by the invention]
However, in the configuration of the related art, arbitration is performed until display read is stopped by the arbitration circuit when display read access from the liquid crystal display device side is earlier than write access on the host computer side. Therefore, there remains a problem that competing data is displayed.
[0014]
Further, if the operation of the arbitration circuit causes a state again conflicting with the host access when the LCD access is resumed, the arbitration state continues, and the arbitration circuit is not displayed forever or malfunctions easily occur due to the complexity of the arbitration circuit. Also remains.
[0015]
An object of the present invention is to provide an image display control method and an image display device capable of preventing erroneous data display on a screen due to contention between write access from a host computer and display read access from the image display device. .
[0016]
[Means for Solving the Problems]
According to the image display control method and the image display device of the present invention, an access contention monitoring period is provided for a period affected by the contention, and when the contention is detected during that period, the display read data clock is set at the writing stage to the memory circuit. And the line data transfer signal are generated as a pair, so that the latest information in the memory can always be transferred to the line latch circuit and displayed.
[0017]
Another method is to perform the same line re-display read process immediately after the conflict is detected for the other conflicting data, so that the erroneous display data is overwritten by the re-display process every time a conflict occurs and the conflicting display data is overwritten. To make it invisible.
[0018]
According to the image display control method of the present invention, the display data written in the memory circuit (120) is read out line by line, held in the line latch circuit (121), and transferred from the line latch circuit (121) to the image display panel. An image display control method for displaying an image on an image display panel by supplying display data on a line-by-line basis, wherein writing for updating display data to the same address of a memory circuit (120) and display for image display are performed. A data read access conflict is detected. When the access conflict is detected, a display read signal and a line data transfer signal are generated based on a memory write clock and supplied to a memory circuit (120). Line data is transferred to a line latch circuit (121) that holds the read data of each line. By supplying the items, and transfers the display data for line access conflict occurs to the line latch circuit from the memory circuit (120) (121).
[0019]
According to this method, when an access conflict between writing for updating display data to the same address of the memory circuit (120) and reading of display data for image display is detected, that is, the memory write address for the memory circuit (120) is detected. When detecting a conflict between the display circuit and the display read address, a display read signal and a line data transfer signal are generated based on the memory write clock, and supplied to the memory circuit (120). By supplying a line data transfer signal to the line latch circuit (121) held in units, display data is read from the memory circuit (120) and transferred to the line latch circuit (121) for a line in which an access conflict has occurred. Write access from host computer and image display It is possible to prevent erroneous data display on the screen by competition display read access from 置側.
[0020]
According to a second aspect of the present invention, there is provided the image display control method according to the first aspect, wherein when a conflict occurs, a display read signal and a line data transfer signal are generated in pairs each time based on a memory write clock. Output to the memory circuit (120) to always transfer the latest update data to the line latch circuit (121) when writing display data to the memory circuit (120).
[0021]
According to this method, each time a conflict occurs, a display read signal and a line data transfer signal are generated as a pair based on the memory write clock and output to the memory circuit (120), whereby the memory circuit (120) is controlled. Since the latest update data is always re-transferred to the line latch circuit (121) at the time of display data writing, erroneous data display on the screen due to contention between write access from the host computer and display read access from the image display device side is more reliably achieved. Can be prevented.
[0022]
According to a third aspect of the present invention, there is provided an image display control method, wherein display data written in a memory circuit is read out line by line and held in a line latch circuit, and the image data is transferred from the line latch circuit to the image display panel. An image display control method for displaying an image on an image display panel by supplying display data on a line-by-line basis, wherein writing for updating display data to the same address of a memory circuit (120) and display for image display are performed. A data read access conflict is detected, and when the access conflict is detected, a display read signal and a line data transfer signal are generated so that the same line redisplay read processing is performed, and the display read signal and the line data transfer signal are stored in a memory circuit. (120), and read data of the memory circuit (120) is stored for each line. By supplying the line data transfer signal to the line latch circuit (121) for, to re-display the line access conflict occurs.
[0023]
According to this method, when an access conflict between writing for updating display data to the same address of the memory circuit (120) and reading of display data for image display is detected, that is, the memory write address for the memory circuit (120) is detected. When a conflict between the display read signal and the line data transfer signal is detected, a display read signal and a line data transfer signal are generated so that the same line redisplay read processing is performed without moving to the next line when a conflict between the display read signal and the line read signal is detected. Is supplied to a memory circuit (120), and a line data transfer signal is supplied to a line latch circuit (121) that holds read data of the memory circuit (120) in units of lines, so that a line in which an access conflict has occurred is reproduced. Since display is performed, write access from the host computer and image table It is possible to prevent the erroneous display of data from the device side to the screen by competition display read access.
[0024]
According to a fourth aspect of the present invention, in the image display control method according to the third aspect, when a conflict occurs, the same line is promptly redisplayed to display erroneous data due to an access conflict. Instead, the latest data held in the memory circuit (120) is transferred again to the line latch circuit (121) to display the latest data after the end of the conflict.
[0025]
According to this method, when a conflict occurs, the same line is promptly redisplayed, so that the latest data held in the memory circuit (120) is stored in the line latch circuit without displaying erroneous data due to the access conflict. Since the data is transferred again to (121) and the latest data after the end of the conflict is displayed, it is possible to more reliably prevent erroneous data display on the screen due to contention between write access from the host computer and display read access from the image display device. Can be.
[0026]
According to a fifth aspect of the present invention, in the image display control method according to the fourth aspect, the number of times the same line is redisplayed is set arbitrarily.
[0027]
According to this method, the re-display process can be performed indefinitely, and by setting the number of times, the display quality is limited to a range in which the display quality can be maintained, and a decrease in the frame frequency of the display image can be suppressed. By the re-display process, the line is temporally extended to the normal one-line display time + α (the time until shifting to the re-display). Probabilistically, it is conceivable that a conflict occurs again each time the re-display process is performed. Therefore, if the re-display process continues for a long time, the same line is displayed forever, and the display image remains stationary. The setting of the number of times prevents such a state from occurring, and enables setting within a range where the quality of image display can be maintained.
[0028]
According to a sixth aspect of the present invention, there is provided the image display control method according to the fourth or fifth aspect, wherein the same line is re-displayed, so that the display data transfer period to the memory circuit (120) and the memory circuit ( Forcibly shifting the phase relationship of the display read access cycle with respect to 120) reduces the frequency of occurrence of the next access conflict of the same address.
[0029]
According to this method, the same line is redisplayed to forcibly shift the phase relationship between the display data transfer cycle to the memory circuit (120) and the display read access cycle to the memory circuit (120). It is possible to reduce the frequency of occurrence of access conflict for the same address.
[0030]
An image display device according to a seventh aspect of the present invention provides a host computer (101), a host interface circuit (102) for transferring display data between the host computer (101), and a light from the host interface circuit (102). A memory address counter circuit (103) that receives an address and increments or decrements the address; a register setting circuit (104) that receives a register write address and register write data from a host interface circuit (102); and a reference clock for performing display. A display read clock signal generating circuit (105) for generating a display read clock signal, and a display horizontal counter circuit (1) for counting the display read clock signal output from the display read clock signal generating circuit (105). 6), a horizontal counter decode circuit (107) for decoding an output signal of the display horizontal counter circuit (106) and outputting a display read signal and a display line data transfer signal, and a display horizontal counter circuit (106). ) Receives a predetermined output value and increments or decrements the display vertical counter circuit (108), and decodes the output of the display vertical counter circuit (108) and the output of the memory address counter (103) to memory write. A counter decode circuit (109) for outputting an address and a display read address, and a memory write address and a display read address which are input from a memory write address and a display read address output from the counter decode circuit (109) match. Address match detection to determine whether A circuit (110), an access conflict monitoring period pulse generating circuit (111) for generating a pulse defining an access conflict monitoring period based on the output of the horizontal counter decode circuit (107), and an output of the address match detecting circuit (110). An address conflict determination circuit (112) for determining whether or not the display read address and the memory write address conflict with each other based on the output of the access conflict monitoring period pulse generation circuit (111), and a memory from the host interface circuit (102). Generation of a host retry pulse for generating a display read signal and a line data transfer signal based on a memory write clock when an access conflict occurs during an access conflict monitoring period with the write clock and the output of the address conflict determination circuit (112) as inputs. Circuit (113) and horizontal counter decode A normal read processing circuit (115) for performing normal display read processing based on the display read signal output from the circuit (107), the display line data transfer signal, and the output value of the display vertical counter circuit (108); Retry display for selectively outputting either the display read signal output from the pulse generation circuit (113) or the display read signal output from the normal read processing circuit (115) by the output of the register setting circuit (104) One of a display line data transfer signal output from the read selection circuit (118) and the host retry pulse generation circuit (113) and a display line data transfer signal output from the normal read processing circuit (115) is set in a register. A retry line data transfer selection circuit for selectively outputting the output according to the output of the circuit (104) (119), the output of the host interface circuit (102), the output of the memory address counter circuit (103), the output of the display vertical counter circuit (108), the output of the retry display read selection circuit (118), and the retry line. A memory circuit (120) for storing display data to be displayed on an image display device with an output of the data transfer selection circuit (119) as an input, an output of the memory circuit (120), and an output of the retry line data transfer selection circuit (119) And a line latch circuit (121) that holds the output of the memory circuit (120) in line units and supplies the output to the image display device.
[0031]
According to this configuration, the memory includes the address match detection circuit (110), the access conflict monitoring period pulse generation circuit (111), the address conflict determination circuit (112), and the host retry pulse generation circuit (113). When a conflict occurs between a memory write address and a display read address for the circuit (120), that is, access conflict between writing for updating display data and reading display data for displaying an image with respect to the same address of the memory circuit (120). A line latch circuit for generating a display read signal and a line data transfer signal based on a memory write clock upon supply of the data, supplying the read signal and the line data transfer signal to the memory circuit (120), and holding read data of the memory circuit (120) in line units (121) is supplied with the line data transfer signal. Display data for lines Seth conflict can be transferred from the memory circuit (120) to the line latch circuit (121). As a result, incorrect data display on the screen due to contention between write access from the host computer and display read access from the image display device side can be prevented.
[0032]
The image display device according to the invention of claim 8, wherein the host computer (101), a host interface circuit (102) for transferring display data between the host computer (101), and a light from the host interface circuit (102). A memory address counter circuit (103) that receives an address and increments or decrements the address; a register setting circuit (104) that receives a register write address and register write data from a host interface circuit (102); and a reference clock for performing display. A display read clock signal generating circuit (105) for generating a display read clock signal, and a display horizontal counter circuit (1) for counting the display read clock signal output from the display read clock signal generating circuit (105). 6), a horizontal counter decode circuit (107) for decoding an output signal of the display horizontal counter circuit (106) and outputting a display read signal and a display line data transfer signal, and a display horizontal counter circuit (106). ) Receives a predetermined output value and increments or decrements the display vertical counter circuit (108), and decodes the output of the display vertical counter circuit (108) and the output of the memory address counter (103) to memory write. A counter decode circuit (109) for outputting an address and a display read address, and a memory write address and a display read address which are input from a memory write address and a display read address output from the counter decode circuit (109) match. Address match detection to determine whether A circuit (110), an access conflict monitoring period pulse generating circuit (111) for generating a pulse defining an access conflict monitoring period based on the output of the horizontal counter decode circuit (107), and an output of the address match detecting circuit (110). An address conflict determination circuit (112) for determining whether the display read address and the memory write address conflict with each other based on the output of the access conflict monitoring period pulse generation circuit (111), and an output from the horizontal counter decode circuit (107). The display read signal, the display line data transfer signal, and the output of the address conflict determination circuit (112) are input, and during the access conflict monitoring period, when a conflict occurs, the same line redisplay read processing is performed without moving to the next line. The same line re-display read processing circuit (114) and the horizontal counter decode circuit (10 7) a normal read processing circuit (115) that performs normal display read processing based on the display read signal output from the display line, the display line data transfer signal, and the output value of the display vertical counter circuit (108); Retry display for selectively outputting either the display read signal output from the read processing circuit (114) or the display read signal output from the normal read processing circuit (115) by the output of the register setting circuit (104) The read selection circuit (118) and one of the display line data transfer signal output from the same line redisplay read processing circuit (114) and the display line data transfer signal output from the normal read processing circuit (115) A retry line data transfer selection circuit (1) that selectively outputs according to the output of the register setting circuit (104) 9), an output of the host interface circuit (102), an output of the memory address counter circuit (103), an output of the display vertical counter circuit (108), an output of the retry display read selection circuit (118), and retry line data. A memory circuit (120) for storing display data to be displayed on the image display device with an output of the transfer selection circuit (119) as an input, an output of the memory circuit (120), and an output of the retry line data transfer selection circuit (119). A line latch circuit (121) for holding an output of the memory circuit (120) as a line unit and supplying an output to the image display device;
[0033]
According to this configuration, the address match detection circuit (110), the access conflict monitoring period pulse generation circuit (111), the address conflict determination circuit (112), and the same line redisplay read processing circuit (114) are provided. When a conflict occurs between the memory write address and the display read address with respect to the memory circuit (120), that is, when writing for updating display data with respect to the same address of the memory circuit (120) and reading display data for displaying an image are performed. When an access conflict is detected, a display read signal and a line data transfer signal are generated so as to perform the same line redisplay read processing without moving to the next line, and the display read signal and the line data transfer signal are transferred to the memory circuit (120). ) And holds the read data of the memory circuit (120) line by line. Since so as to supply the line data transfer signal to unlatch the circuit (121), it is possible to redisplay the line access conflict occurs. As a result, incorrect data display on the screen due to contention between write access from the host computer and display read access from the image display device side can be prevented.
[0034]
The image display device according to the ninth aspect of the present invention provides a host computer (101), a host interface circuit (102) for transferring display data between the host computer (101), and a light from the host interface circuit (102). A memory address counter circuit (103) that receives an address and increments or decrements the address; a register setting circuit (104) that receives a register write address and register write data from a host interface circuit (102); and a reference clock for performing display. A display read clock signal generating circuit (105) for generating a display read clock signal, and a display horizontal counter circuit (1) for counting the display read clock signal output from the display read clock signal generating circuit (105). 6), a horizontal counter decode circuit (107) for decoding an output signal of the display horizontal counter circuit (106) and outputting a display read signal and a display line data transfer signal, and a display horizontal counter circuit (106). ) Receives a predetermined output value and increments or decrements the display vertical counter circuit (108), and decodes the output of the display vertical counter circuit (108) and the output of the memory address counter (103) to memory write. A counter decode circuit (109) for outputting an address and a display read address, and a memory write address and a display read address which are input from a memory write address and a display read address output from the counter decode circuit (109) match. Address match detection to determine whether A circuit (110), an access conflict monitoring period pulse generating circuit (111) for generating a pulse defining an access conflict monitoring period based on the output of the horizontal counter decode circuit (107), and an output of the address match detecting circuit (110). An address conflict determination circuit (112) for determining whether or not the display read address and the memory write address conflict with each other based on the output of the access conflict monitoring period pulse generation circuit (111), and a memory from the host interface circuit (102). Generation of a host retry pulse for generating a display read signal and a line data transfer signal based on a memory write clock when an access conflict occurs during an access conflict monitoring period with the write clock and the output of the address conflict determination circuit (112) as inputs. Circuit (113) and horizontal counter decode The display read signal output from the circuit (107), the display line data transfer signal, and the output of the address contention determination circuit (112) are input, and during the access contention monitoring period, when a contention occurs, the content is not moved to the next line, and the same. The same line redisplay read processing circuit (114) for performing line redisplay read processing, the display read signal output from the horizontal counter decode circuit (107), the display line data transfer signal, and the display vertical counter circuit (108). A normal read processing circuit (115) that performs normal display read processing based on the output value, and a display read signal output from the host retry pulse generation circuit (113) and output from the same line redisplay read processing circuit (114). Of the display read signals, of the display read signals output from the host retry pulse generation circuit (113) , The state where only the display read signal output from the same line redisplay read processing circuit (114) is output, and the same line redisplay as the display read signal output from the host retry pulse generation circuit (113) A display read selection circuit (116) for selecting either a display read signal output from the read processing circuit (114) valid or an output state by an output of the register setting circuit (104), and a host retry Of the display line data transfer signal output from the same line redisplay read processing circuit (114) as the display line data transfer signal output from the pulse generation circuit (113), the display line data transfer signal is output from the host retry pulse generation circuit (113). The state in which only the display line data transfer signal is output and the same line redisplay read processing circuit (1 4) Only the display line data transfer signal output from 4) is output, and the same line redisplay read processing circuit (114) as the display line data transfer signal output from the host retry pulse generation circuit (113). A line data transfer selection circuit (117) for selecting one of a state in which both the display line data transfer signal is enabled and output by the output of the register setting circuit (104), and an output from the display read selection circuit (116) A retry display read selection circuit (118) for selectively outputting either the display read signal to be output or the display read signal output from the normal read processing circuit (115) by the output of the register setting circuit (104); Display line data transfer signal output from line data transfer selection circuit (117) and normal read processing A retry line data transfer selection circuit (119) for selectively outputting either one of the display line data transfer signal output from the circuit (115) and the output of the register setting circuit (104), and a host interface circuit (102) , The output of the memory address counter circuit (103), the output of the display vertical counter circuit (108), the output of the retry display read selection circuit (118), and the output of the retry line data transfer selection circuit (119). A memory circuit (120) for storing display data to be displayed on the image display device, an output of the memory circuit (120), and an output of the retry line data transfer selection circuit (119), and an output of the memory circuit (120). And a line latch circuit (12 ) And a.
[0035]
According to this configuration, the address match detection circuit (110), the access contention monitoring period pulse generation circuit (111), the address contention determination circuit (112), the host retry pulse generation circuit (113), and the same line re-display. A read processing circuit (114), an address match detection circuit (110), an access contention monitoring period pulse generation circuit (111), an address contention determination circuit (112), and a host retry pulse generation circuit (113) When a conflict occurs between a memory write address and a display read address for the memory circuit (120), that is, writing for updating display data for the same address of the memory circuit (120) and display for displaying an image. When a read access conflict is detected, the display read signal is detected based on the memory write clock. And a line data transfer signal are generated and supplied to the memory circuit (120), and the line data transfer signal is supplied to a line latch circuit (121) that holds read data of the memory circuit (120) in line units. Alternatively, a display read signal and a line data transfer signal are generated so as to perform the same line redisplay read processing without moving to the next line, and the display read signal and the line data transfer signal are supplied to the memory circuit (120). At the same time, the line data transfer signal is supplied to the line latch circuit (121) for holding the read data of the memory circuit (120) line by line. , And can be transferred to the line latch circuit (121). It is possible to perform the re-display the line Seth conflict occurs. As a result, incorrect data display on the screen due to contention between write access from the host computer and display read access from the image display device side can be prevented.
[0036]
An image display device according to a tenth aspect of the present invention is the image display device according to the seventh or ninth aspect, wherein a display read signal is output from the host retry pulse generation circuit (113) at the time of contention determination based on the output of the address contention determination circuit (112). And a line data transfer signal are generated in pairs each time a conflict occurs and output to the memory circuit (120), so that the latest update data is always written to the line latch circuit (121) when the display data is written to the memory circuit (120). I try to transfer it again.
[0037]
According to this configuration, at the time of contention determination based on the output of the address contention determination circuit (112), a display read signal and a line data transfer signal are generated as a pair each time a contention occurs from the host retry pulse generation circuit (113) and the memory circuit is generated. By outputting the latest update data to the line latch circuit (121) at the time of writing display data to the memory circuit (120) by outputting the data to the memory circuit (120), it is more reliable to display erroneous data due to access conflict. Can be avoided.
[0038]
An image display device according to an eleventh aspect of the present invention is the image display device according to the eighth or ninth aspect, wherein the same line re-display read processing circuit (114) promptly performs the same line re-display read processing circuit at the time of contention determination based on the output of the address contention determination circuit (112). To display the same line again, the latest data held in the memory circuit (120) can be stored in the line latch circuit without displaying erroneous data due to access competition from the host computer and access from the display read side. (121) and the latest data after the end of the conflict is displayed.
[0039]
According to this configuration, at the time of conflict determination based on the output of the address conflict determination circuit (112), the same line redisplay read processing circuit (114) promptly redisplays the same line, thereby holding the same in the memory circuit (120). Since the latest data is transferred to the line latch circuit (121) and the latest data after the end of the contention is displayed, it is possible to display erroneous data due to access contention from the host computer and access contention from the display read side. Can be avoided more reliably.
[0040]
An image display device according to a twelfth aspect of the present invention is the image display device according to the eleventh aspect, wherein the same line redisplay read processing circuit (114) has means for arbitrarily setting the number of times the same line is redisplayed.
[0041]
According to this configuration, the redisplay processing can be performed indefinitely, and the number of times can be set so that the display quality is limited to a range in which the display quality can be maintained, and the reduction of the frame frequency of the display image can be suppressed.
[0042]
An image display device according to a thirteenth aspect of the present invention is the image display device according to the eleventh or twelfth aspect, wherein the same line is redisplayed by the same line redisplay read processing circuit (114) so as to be transmitted from the host computer (101). The phase relationship between the display data transfer cycle to the memory circuit (120) and the display read access cycle to the memory circuit (120) is forcibly shifted.
[0043]
According to this configuration, the same line redisplay read processing circuit (114) causes the same line to be redisplayed, so that the display data transfer cycle from the host computer (101) to the memory circuit (120) and the memory circuit (120) , The phase relation of the display read access cycle is forcibly shifted, so that the frequency of occurrence of the next access conflict of the same address can be reduced.
[0044]
An image display device according to a fourteenth aspect of the present invention is the image display device according to the ninth aspect, wherein at the time of contention determination based on an output of the address contention determination circuit (112), a display read signal and a line are output from the host retry pulse generation circuit (113). By generating a data transfer signal as a pair each time a conflict occurs and outputting it to the memory circuit (120), the latest update data is always transferred to the line latch circuit (121) when the display data is written to the memory circuit (120). I am trying to fix it. Also, at the time of contention determination based on the output of the address contention determination circuit (112), the same line redisplay read processing circuit (114) promptly redisplays the same line, thereby preventing erroneous data due to access contention from being displayed. The latest data held in the memory circuit (120) is re-transferred to the line latch circuit (121) to display the latest data after the end of the conflict.
[0045]
According to this configuration, similarly to the tenth or eleventh aspect, it is possible to more reliably avoid displaying erroneous data due to access conflict.
[0046]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0047]
(Embodiment)
FIG. 1 is a diagram showing a circuit constituting a liquid crystal display device and a control method thereof according to an embodiment of the present invention.
[0048]
In FIG. 1, reference numeral 101 denotes a host computer.
[0049]
Reference numeral 102 denotes a host interface circuit that exchanges display data with the host computer 101.
[0050]
A memory address counter circuit 103 receives a write address from the host interface circuit 102 and increments or decrements the address. Specifically, the memory address counter circuit 103 increases or decreases the address using the write address received from the host interface circuit 102 as an initial value. The reason for this configuration is as follows. When rewriting only a certain area of the screen or the entire screen (for example, displaying a part of the still screen as a moving image), the automatic address update is performed after the initial value is set. The increment / decrement takes into account the fact that the vertical and horizontal relations of the screen change when the liquid crystal panel is rotated.
[0051]
A register setting circuit 104 receives a register write address and register write data from the host interface circuit 102.
[0052]
Reference numeral 105 denotes a display read clock generation circuit that generates a display read clock signal serving as a reference clock for performing display.
[0053]
Reference numeral 106 denotes a horizontal counter circuit for counting the display read clock signal output from the display read clock signal generation circuit 105. Although not shown, the above-mentioned display read clock signal is supplied not only to the horizontal counter circuit 106 but also to other circuits that operate on the display read clock.
[0054]
Reference numeral 107 denotes a horizontal counter decode circuit that decodes an output signal of the display horizontal counter circuit 106 and outputs a display read signal and a display line data transfer signal. The display read signal is a signal for initializing the display read bus for performing display. At the same time, data is transmitted (transferred) to the input of the line latch circuit 121. The display line data transfer signal opens the gate of the line latch circuit 121, takes in data, and closes it. After the display line data transfer signal is output, the data is fixed. The display data is affected by the address conflict when the data is updated by the host access during a period from when the display read bus is initialized to when the display line data transfer signal is output.
[0055]
Reference numeral 108 denotes a display vertical counter circuit that receives or outputs a predetermined output value of the display horizontal counter circuit 106 and increments or decrements it.
[0056]
A counter decode circuit 109 decodes the output of the display vertical counter circuit 108 and the output of the memory address counter 103 to output a memory write address and a display read address.
[0057]
Here, the relationship between the display read address and the output of the display vertical counter circuit 108 in FIG. 1 and the relationship between the memory write address and the output of the memory address counter circuit 103 in FIG. 1 will be described. As a significant operational meaning, the output of the display vertical counter circuit 108 = display read address. However, the timing of counting up is actually different. The display vertical counter circuit 108 updates the count value when the count value of the display horizontal counter circuit 106 is 0. The display read address is reflected (counted) when the count value of the display horizontal counter circuit 106 is 2 after the count value is updated by the display vertical counter circuit 108. If there is an access conflict, when the address match detection signal 310 is detected, the display read address is not updated even if the count value of the display horizontal counter circuit 106 is 2.
[0058]
The operation of the counter decode circuit 109 includes the above-described operation, and adjusts the output bit width so that the address match detection circuit 110 performs match detection.
[0059]
The memory address counter circuit 103 outputs the X address and the Y address of the memory area. The counter decode circuit 109 is a block circuit which takes in the counter output of the Y address and the counter output of the display line address which is the output of the display vertical counter circuit 108, and the display vertical counter circuit 108 also has a blanking period. Since counting is performed, the number of output bits of the memory address counter circuit 103 and the display vertical counter circuit 108 may be different, so this is a block for countermeasures. The number of output bits may not be different.
[0060]
The memory address counter circuit 103 generates an address in the X direction and an address in the Y direction to access the memory circuit 120. The output after adjusting the number of bits of the address in the Y direction to that of the display vertical counter circuit 108 is called a memory write address.
[0061]
Reference numeral 110 denotes an address match detection circuit which receives the memory write address and the display read address output from the counter decode circuit 109 and determines whether the memory write address and the display read address match.
[0062]
Reference numeral 111 denotes an access conflict monitoring period pulse generation circuit that generates a pulse that defines an access conflict monitoring period based on the output of the horizontal counter decode circuit 107.
[0063]
Reference numeral 112 denotes an address conflict determination circuit that determines whether the display read address and the memory write address conflict with each other based on the output of the address match detection circuit 110 and the output of the access conflict monitoring period pulse generation circuit 111.
[0064]
Reference numeral 113 designates a display read signal and a line data transfer signal based on the memory write clock when an access conflict occurs during an access conflict monitoring period when the memory write clock from the host interface circuit 102 and the output of the address conflict determination circuit 112 are input. Is a host retry pulse generation circuit that generates a pulse.
[0065]
Reference numeral 114 denotes a display read signal, a display line data transfer signal output from the horizontal counter decode circuit 107, and an output of the address conflict determination circuit 112 as inputs, and during an access conflict monitoring period, when a conflict occurs, without moving to the next line, This is the same line redisplay read processing circuit that performs the same line redisplay read process.
[0066]
A normal read processing circuit 115 performs a normal display read process based on the display read signal, the display line data transfer signal output from the horizontal counter decode circuit 107, and the output value of the display vertical counter circuit 108.
[0067]
116 outputs only the display read signal output from the host retry pulse generation circuit 113 out of the display read signal output from the same line redisplay read processing circuit 114 as the display read signal output from the host retry pulse generation circuit 113. A state in which only the display read signal output from the same line redisplay read processing circuit 114 is output, and a state in which the display read signal output from the host retry pulse generation circuit 113 is output from the same line redisplay read processing circuit 114. The display read selection circuit selects a state in which both the display read signal and the display read signal to be enabled and output are selected by the output of the register setting circuit 104.
[0068]
Reference numeral 117 denotes a display line output from the host retry pulse generation circuit 113 among display line data transfer signals output from the same line redisplay read processing circuit 114 as the display line data transfer signal output from the host retry pulse generation circuit 113. A state in which only the data transfer signal is output, a state in which only the display line data transfer signal output from the same line redisplay read processing circuit 114 is output, and a state in which the display line data transfer signal output from the host retry pulse generation circuit 113 are output. This is a line data transfer selection circuit that selects, based on the output of the register setting circuit 104, a state in which both the display line data transfer signal output from the same line redisplay read processing circuit 114 and the display line data transfer signal are enabled.
[0069]
The selection operation of the display read selection circuit 116 and the line data transfer selection circuit 117 will be described. In the above-described

selection circuits

116 and 117, enabling both means that a host retry (always redisplaying data after writing at the time of writing) and a display retry (the same line without shifting the display line to the next line). Are re-displayed again).
[0070]
In the host retry, a display read signal and a line data transfer signal are generated as a pair, so that there is a certain time difference between the two pulses. If the host access is performed in a cycle earlier than this fixed time difference, the host retry operation will not be valid, but since the display retry operation is valid, erroneous data display can be prevented.
[0071]
There are the following three combinations of selection operations in the

selection circuits

116 and 117 described above.
[0072]
a. When only host retry operation is performed
b. Only display retry operation
c. In case of host retry operation / display retry operation (both are valid).
[0073]
A retry display read selection circuit 118 selectively outputs one of a display read signal output from the display read selection circuit 116 and a display read signal output from the normal read processing circuit 115 by the output of the register setting circuit 104. It is.
[0074]
Reference numeral 119 selectively outputs either the display line data transfer signal output from the line data transfer selection circuit 117 or the display line data transfer signal output from the normal read processing circuit 115 to the register setting circuit 104 by output. This is a retry line data transfer selection circuit.
[0075]
A liquid crystal display 120 receives the output of the host interface circuit 102, the output of the memory address counter circuit 103, the output of the display vertical counter circuit 108, the output of the retry display read selection circuit 118, and the output of the retry line data transfer selection circuit 119 as inputs. This is a memory circuit that stores display data to be displayed on a display device. In the memory circuit 120, NRE is a read enable signal, DOUT is a data output, NCS is a chip select signal, DIN is a data input, NWE is a write enable signal, XADR is a horizontal address, YADR is a vertical address, MCK is a memory write clock, and NLRD. Is a display line read signal, and LADR is a line address.
[0076]
A line latch 121 receives the output of the memory circuit 120 (display read data output) and the output of the retry line data transfer selection circuit 119 (display line data transfer signal LD) and supplies the output to the drive circuit section of the liquid crystal display device. Circuit.
[0077]
Next, the operation of the liquid crystal display device will be described.
[0078]
A write access request from the host computer 101 is input to the host interface circuit 102. The input address signal of the access request is input to the memory address counter circuit 103. Thereafter, the memory address counter circuit 103 operates in response to the access request, and sequentially updates the physical address value to the memory circuit 118.
[0079]
The host interface circuit 102 outputs a register write address and register write data, and sets an operation command in the register setting circuit 104. The display read selection circuit 116, the line data transfer selection circuit 117, the retry display read selection circuit 118, the retry line data transfer selection circuit 119, and the same line redisplay processing circuit 114 are each output of the register setting circuit 104, that is, the set operation. Operate according to the command.
[0080]
The selection operation of each of the selection circuits 116 to 119 will be specifically described. Pulses generated as a pair at the time of host retry include two signals, a display read signal and a line data transfer signal. Also, there are two signals required for the display retry operation, a display read signal and a line data transfer signal. The selection circuit selects either signal to pass, or passes both signals, or does not operate both host retry and display retry (= conventional operation).
[0081]
Then, this selection operation is fixed to the state initially set by the register setting circuit 104. Depending on the setting state, a combination of the normal read processing circuit 115 + the same line redisplay read processing circuit 115 and the like is selected.
[0082]
A display read clock signal is generated by the display read clock generation circuit 105 and input to the display horizontal counter circuit 106. The display horizontal counter circuit 106 updates the counter value each time the display read clock signal is input. The output of the display horizontal counter circuit 106 is input to a horizontal counter decode circuit 107 and a display vertical counter circuit 108. The horizontal counter decode circuit 107 decodes the output value of the display horizontal counter circuit 106 and outputs a display read signal and a display line data transfer signal. The display vertical counter circuit 108 counts up or down every time the output value of the display horizontal counter circuit 106 reaches a predetermined value.
[0083]
The output of the display vertical counter circuit 108 and the output of the memory address counter circuit are input to a counter decode circuit 109, which outputs a display read address and a memory write address, respectively.
[0084]
The output of the counter decode circuit 109 is input to the address match detection circuit 110. The address match detection circuit 110 compares the display read address with the memory write address, determines whether or not both addresses match, and outputs the result.
[0085]
The output of the horizontal counter decode circuit 107 is input to the access contention monitoring period pulse generation circuit 111. The output of the access conflict monitoring period pulse generating circuit 111 and the output of the address match detecting circuit 110 are input to the address conflict determining circuit 112. The address conflict determination circuit 112 determines whether or not a conflict has occurred, and outputs the result.
[0086]
The memory write clock is input from the output of the address conflict determination circuit 112 and the output of the host interface circuit 102 to the host retry pulse generation circuit 113, and the display read signal and the line are read from the memory write clock in accordance with the output result of the address conflict determination circuit 112. Generate data transfer signals in pairs.
[0087]
The output of the address conflict determination circuit 112, the output 107 of the horizontal counter decode circuit 107, and the output of the register setting circuit 104 are input to the same line redisplay read processing circuit, and are output in accordance with the output result of the address conflict determination circuit 112. That is, when an address conflict occurs, a process of regenerating a line data transfer signal of the line in which the conflict occurs is performed.
[0088]
When an address conflict is detected, the same-line redisplay read processing circuit 114 outputs a horizontal counter skip signal (FIG. 3-307), and the display horizontal counter circuit 106 outputs a horizontal counter skip signal (FIG. 3-307). ), The horizontal counter value is skipped to (N-1).
[0089]
The output of the horizontal counter decode circuit 107 and the output of the display vertical counter circuit 108 are input to a normal read processing circuit 115. The normal read processing circuit 115 performs normal read processing. Thus, the display data is displayed as an image on the liquid crystal display device.
[0090]
The output of the same line redisplay read processing circuit 114 as the output of the host retry pulse generation circuit 113 is input to the display read selection circuit 116, and the output of the display read selection circuit 116 is determined according to the output of the register setting circuit 104. Specifically, the display read signal output from the host retry pulse generation circuit 113 is the display read signal output from the same line redisplay read processing circuit 114 as the display read signal output from the host retry pulse generation circuit 113. A state in which only the signal is output, a state in which only the display read signal output from the same line redisplay read processing circuit 114 is output, and a state in which the same line read display processing as the display read signal output from the host retry pulse generation circuit 113 is performed. The state in which both the display read signal output from the circuit 114 and the output are made valid is selected by the output of the register setting circuit 104.
[0091]
The output of the display read selection circuit 116 and the output of the normal read processing circuit 115 are input to the retry display read selection circuit 118, and the output of the register setting circuit 104 determines the output of the retry display read selection circuit 118. More specifically, one of the display read signal output from the display read selection circuit 116 and the display read signal output from the normal read processing circuit 115 is selectively output by the output of the register setting circuit 104. .
[0092]
Similarly, the output of the same line redisplay read processing circuit 114 as the output of the host retry pulse generation circuit 113 is input to the line data transfer selection circuit 117, and the output of the line data transfer selection circuit 117 is output according to the output of the register setting circuit 104. It is determined. More specifically, of the display line data transfer signal output from the same line redisplay read processing circuit 114 as the display line data transfer signal output from the host retry pulse generation circuit 113, the output from the host retry pulse generation circuit 113 A state in which only the display line data transfer signal output from the same line redisplay read processing circuit 114 is output, and a state in which only the display line data transfer signal output from the same line redisplay read processing circuit 114 is output. A state in which both the data transfer signal and the display line data transfer signal output from the same line redisplay read processing circuit 114 are enabled and output is selected by the output of the register setting circuit 104.
[0093]
The output of the line data transfer selection circuit 117 and the output of the normal read processing circuit 115 are input to the retry line data transfer selection circuit 119, and the output of the register setting circuit 104 determines the output of the retry line data transfer selection circuit 119. . More specifically, one of the display line data transfer signal output from the line data transfer selection circuit 117 and the display line data transfer signal output from the normal read processing circuit 115 is selected by the register setting circuit 104 by output. Is output.
[0094]
Thus, when an access conflict occurs, it is possible to select whether to always update the display data to the latest state at the time of writing. Further, when an access conflict occurs, it is possible to select whether or not to perform the same line redisplay processing.
[0095]
When no access conflict occurs, normal read processing is performed.
[0096]
In the case of host retry, it is sufficient to select whether or not to generate a pair of pulses and to select a normal read processing circuit.
[0097]
Further, in the case of display retry, it is necessary to switch as needed between when access conflict occurs and when access conflict does not occur. In FIG. 1, the register is selected so that the normal read processing circuit 115 and the same-line redisplay read processing circuit 114 have a logical OR configuration. When an access conflict occurs, a signal from the address conflict determination circuit 112 is received by the same-line redisplay read processing circuit 114, and when the signal is received, a processing signal for invalidating the output of the normal read processing circuit 115 Is also output from the same line re-display read processing circuit 114. Specifically, the address coincidence detection signal 310 in FIG. 3 is also output from the same line redisplay read processing circuit 114 to invalidate the pulse like the line data transfer signal 311.
[0098]
The above-described selection circuits 116 to 119 are selection circuits that select a combination, instead of selecting only one of them, even if they are referred to as selection circuits.
[0099]
Then, depending on the combination of the outputs of the register setting circuit 104, only the retry display read selection circuit 118, only the retry line data transfer selection circuit 119, or both the retry display read selection circuit 118 and the retry line data transfer selection circuit 119 are output. By doing so, it is possible to avoid display of display data affected by access contention.
[0100]
Here, the selection operation of the selection circuits 116 to 119 will be further described. In the host retry, the display read signal and the line data transfer signal are generated as a pair, so that there is a certain time difference between the pulses. If the host access is performed in a cycle earlier than this fixed time difference, the host retry operation will not be valid. In such a case, display of erroneous data can be prevented by selecting the display retry operation. Conversely, if the host access cycle is slow, if display retry is performed, the time of the line being retried becomes longer, which may lower the frame frequency of image display and lower the display quality, In such a case, selecting the host retry operation can prevent erroneous data display. The case where both are output is selected when the determination of the host access cycle is delicate, so that both effects can be obtained, so that erroneous data display can be prevented.
[0101]
In performing the retry operation, the output of the normal read processing circuit is always treated as a logical sum. Even when only host retry is selected, if there is no host access, normal read processing must be performed. Even when only the display retry is selected, the normal read process must be performed unless an access conflict occurs.
[0102]
However, even if it is treated as a logical sum, when an access conflict occurs, an enable signal such as disabling normal read processing and giving priority to host retry processing or giving priority to display retry processing is used. The data is received from the host retry pulse generation circuit 113 or the same line redisplay read processing circuit 114, and is invalidated.
[0103]
The following three choices can be considered for selection by register setting.
[0104]
1. Depending on whether or not the host retry processing is performed, the host retry processing + normal read processing circuit is selected.
[0105]
2. Whether display retry processing is performed or not is selected. If so, display retry + normal read processing circuit is selected.
[0106]
3.1. And 2. If neither of the above cases performs the retry processing, the normal read processing circuit is selected.
[0107]
The output of the host interface circuit 102 (chip select signal, write data, memory write clock), the output of the retry display read selection circuit 118 (display read signal), and the output of the retry line data transfer selection circuit 119 (display line data transfer signal) The output (line address) of the display vertical direction counter 108 is input to the memory circuit 120, where the display data is stored. The stored display data is input as an output of the memory circuit 120 to the line latch circuit 121 on a line basis by an output (display line data transfer signal) of the retry line data transfer selection circuit 119. The output of the line latch circuit 121 is transmitted to the LCD drive circuit.
[0108]
Here, the operation of the same-line redisplay read processing circuit 114 as the host retry pulse generation circuit 113 will be described.
[0109]
FIG. 2 is a timing chart showing a specific operation example centered on the host retry pulse generation circuit 113.
[0110]
In FIG. 2, reference numeral 201 denotes a display read clock signal output from the display read clock signal generation circuit 105. Reference numeral 202 denotes a horizontal counter signal output from the display horizontal counter circuit 106. 203 is a display read signal output from the normal read processing circuit 115. Reference numeral 204 denotes a line data transfer signal output from the normal read processing circuit 115. Reference numeral 205 denotes a display read address signal output from the counter decode circuit 109. Reference numeral 206 denotes an access contention monitoring period pulse signal output from the access contention period pulse generation circuit 111. Reference numeral 207 denotes a memory write address signal output from the counter decode circuit 109. Reference numeral 208 denotes an address match detection signal output from the address match detection circuit 110. Reference numeral 209 denotes a memory write clock signal output from the host interface circuit 102, 210 denotes a display read signal output from the host retry pulse generation circuit 113, and 211 denotes a line data transfer signal output from the host retry pulse generation circuit 113.
[0111]
Hereinafter, a retry operation by the host retry pulse generation circuit 113 will be described. The horizontal counter signal 202 is sequentially counted up by the display read clock signal 201, and returns to a zero value when the counter value reaches a predetermined value N. When the value of the horizontal counter signal 202 becomes N, the display read signal 203 generates a high-level pulse. When the value of the horizontal direction counter signal 202 becomes 1, the line data transfer signal 204 generates a high-level pulse.
[0112]
The access conflict monitoring period pulse 206 is a signal that defines a period from the rising timing T201 of the display read signal 203 to the falling timing T202 of the line data transfer signal 204. This period is a period that is affected by address conflict. Indicates that there is. When the display read address signal 205 is at the address M and the signal of the memory write address 207 is at the address M during the period in which the access competition monitoring period pulse 206 is active, that is, during the period from the timing T203 to the timing T204, The address match detection signal 208 is generated. When the address match detection signal 208 is generated, the host retry pulse generation circuit 113 generates a display read signal 210 and a line data transfer signal 211 in synchronization with the memory write clock signal 209.
[0113]
Since the display read signal 210 and the line data transfer signal 211 are generated as a pair, the line latch circuit 121 is updated to the latest information every time an access conflict occurs at the timing T207. It is possible to prevent display data from being displayed. By generating a pulse pair T208 (display read signal 210 and line data transfer signal 211) at the start timing T203 of the access contention monitoring period, if no access contention occurs, the same processing as that of a normal display read is performed without updating. ing.
[0114]
In the case of the host retry, when the access conflict monitoring period starts, first, a display read signal and a line data transfer signal are output as a pair to update the display read data. The reason is that the access conflict monitoring period has started (= the normal display read signal has arrived). It is important to update the display data immediately after the access conflict monitoring period, regardless of the access conflict. Thereafter, for example, unlike in FIG. 2, if no access conflict occurs, the display data is updated first. As a result, the data of the display line is read (the same as refreshing). If there is no contention without this first signal, no pulse will be output, and since no line data transfer signal is output, only the line count of the display line is updated and the display data becomes 1 The line data information before the line will be displayed continuously. To prevent this, a pulse is generated once as soon as the access contention monitoring period is entered, regardless of whether or not contention has occurred.
[0115]
In FIG. 2, since the host retry is performed, the output of the same line redisplay read processing circuit 114 is invalidated. Therefore, the signals of the host retry pulse generation circuit 113 and the normal read processing circuit are in the valid state. However, the output of the normal display read processing circuit 115 in the host retry mode is used to generate an access competition monitoring period pulse.
[0116]
FIG. 3 is a timing chart showing a specific operation example centering on the same line redisplay read processing circuit 114.
[0117]
3, reference numeral 301 denotes a display read clock signal output from the display read clock signal generation circuit 105. Reference numeral 302 denotes a horizontal counter signal output from the display horizontal counter circuit 106. Reference numeral 303 denotes a display read signal output from the normal read processing circuit 115. Reference numeral 304 denotes a line data transfer signal output from the normal read processing circuit 115. Reference numeral 305 denotes a display read address signal output from the counter decode circuit 109. Reference numeral 306 denotes an access contention monitoring period pulse signal output from the access contention period pulse generation circuit 111. 307 is a horizontal counter skip signal. Reference numeral 308 denotes a display vertical counter signal output from the display vertical counter circuit 108. 309 is a memory write address signal output from the counter decode circuit 109. 310 is an address match detection signal output from the address match detection circuit 110. Reference numeral 311 denotes a line data transfer signal output from the same line redisplay read processing circuit 114. Reference numeral 312 denotes an address state of a display read by the same line redisplay read processing circuit. T301 indicates a display line period in which an access conflict occurs, T302 indicates the same line redisplay read line period, and T303 indicates the next display line period.
[0118]
The horizontal counter signal 302 is sequentially updated by the display clock signal 301, and returns to a zero value when the counter value reaches a predetermined value N. When the value of the horizontal counter signal 302 becomes N, the display read signal 303 generates a high-level pulse. When the value of the horizontal direction counter signal 302 becomes 1, the line data transfer signal 304 generates a high-level pulse. The access contention monitoring period pulse signal 306 is a signal that defines a period from the rise of the display read signal 301 to the fall of the line data transfer signal 304, and this period is a period affected by the access contention. When the value of the display read address signal 305 is M and the value of the memory write address signal 309 becomes M during the period T304 during which the access conflict monitoring period pulse signal 306 is valid, the high-level address match detection signal 310 is output. appear. When the address match detection signal 310 is generated, the same-line re-display read processing circuit 114 performs processing to prevent the line data transfer signal 311 from generating a high-level pulse at the point of T306. The display vertical counter signal 308 is updated to M + 1. However, since the line data transfer signal 311 does not occur at the timing T306, no line data is transferred, and the display read address 305 is set to the display vertical counter signal 308. Since the value is not viewed, the display read address 305 remains M even after the display vertical counter signal 308 for the display data on the M line is updated to (M + 1), and the same line is displayed again (T301, T302). .
[0119]
When the address match detection signal 310 is generated, a horizontal direction counter skip signal 307 is generated at a timing T305, and the horizontal direction counter signal 302 is skipped to N-1. In the same line redisplay read line period T302, the value of the horizontal counter signal 302 skips (N-1) by the horizontal counter skip signal 307, and at the same time, the value of the display vertical counter signal 308 is the previous value M. Is returned to. Thereafter, when the value of the horizontal counter signal 302 becomes zero, the display vertical counter signal 308 is updated and remains at (M + 1).
[0120]
To further explain, the vertical counter value is not directly a display line. The display line is the value of the display read address 305. As an internal operation of the circuit, the display vertical counter signal 308 updates the count with the terminal count value of the horizontal counter signal 302. However, at this point, the display line has the value of the display read address 305. That is, if there is no access conflict, the display read address 305 is updated by looking at the value of the display vertical counter signal 308. However, if access conflict occurs, the value of the display vertical counter signal 308 is not seen. The line is not updated.
[0121]
Here, details of changes in the display read address 305, the display vertical counter 308, the line data transfer signal 311 and the display data 312 in FIG. 3 will be described. The display vertical counter 308 updates the count value when the count value of the horizontal direction counter 302 is zero. Looking at the count value, when the count value of the horizontal counter 302 is 2 (= fall of the line data transfer signal 304), the display read address 305 updates the count value. However, if the address match detection signal 310 is high, the display read address 305 does not update the count value. When the address match detection signal 310 is high, the line data transfer signal 311 masks the line data transfer signal 304 and becomes like the reference numeral 311. Then, since no signal is output for the line data transfer signal 311 at the position indicated by the mark は, the data of the line latch circuit 121 is not rewritten, and therefore, the display data remains displayed on the M line without being updated. That is, as described in the operation chart of FIG. 7, if there is no line data transfer signal 629, the output of the line latch circuit remains the previous data. Therefore, the display data 312 is as shown in FIG.
[0122]
In FIG. 3, since the same-line re-display read processing at the time of the conflict operation is described, the display read address 305 and the display vertical counter 308 do not interlock the change in value, but this point will be described in detail. .
[0123]
The display read address 305 is the address of the currently displayed line. In the normal operation, the display read address 305 performs a count operation (UP / DOWN) at the timing of the next display read clock 301 after the line data transfer signal 304 is output (= when the horizontal direction counter value is 2). On the other hand, the display vertical direction counter signal 308 normally performs a count operation (UP / DOWN) when the value of the horizontal direction counter signal 302 is zero. When the line data transfer signal 304 is output, the display read address 305 reflects the value of the display vertical counter signal 308 in synchronization with the next display read clock 301. The line data transfer signal 304 in FIG. 3 indicates the output timing in a normal operation, and the line data transfer signal 311 indicates the output timing when a conflict occurs, the redisplay read processing, and the normal state. The display read address 305 represents a decode value corresponding to the output of the address match detection signal 310 when a conflict occurs. Originally, the display vertical direction counter 308 is (M + 1), so it is to be updated to (M + 1). However, since the line data transfer signal 311 is not output, it is not updated to (M + 1) but remains M. Is kept. Therefore, the display line does not advance to the next line, and if the same line is subjected to redisplay read processing, a horizontal counter skip signal 307 is output to skip the horizontal counter value to N-1, and the display operation is performed again. Try. If the address does not conflict again at the time of the redisplay operation, the line data transfer signal 311 issues T307 and returns to the normal operation. If there is a conflict, the skip operation is repeated as in the period of T302.
[0124]
In the host retry mode, the output of the normal read processing circuit 115 is used to generate an access contention monitoring period pulse, and is not used as a normal display read signal and a line data transfer signal for display. In the host retry mode, a display read signal and a line data transfer signal generated in pairs are used. In the host retry mode, a pair of pulses is generated at the beginning of the access contention monitoring period, which is not necessary because it replaces the normal read processing.
[0125]
In the display retry mode, the output of the normal read processing circuit 115 is used, and when a conflict occurs, a mask signal is output from the same line redisplay read processing circuit to invalidate the line data transfer signal output from the normal read processing circuit 115. . When the host retry mode and the display retry mode are used together, the pulse of the normal read process is substituted for the first pair of pulses in the access contention monitoring period in the host retry every line. Therefore, even if the display retry does not occur, the same operation as the normal read process is performed. When a display retry occurs, the process of masking the line data transfer signal is performed. However, since the signal of the normal read process is already not used due to the setting of the register that uses both lines, the process other than masking the line data transfer signal is performed. Only display read processing is performed.
[0126]
Here, the difference between the address match detection signal 310 of FIGS. 2 and 3 will be described. FIG. 3 illustrates the display retry mode. In the display retry mode, if there is an access conflict during the access conflict monitoring period 306 (= from the rise of the display read signal 303 to the falling edge of the line data transfer signal 304), the same line is re-started after the end of the access conflict monitoring period 306. Perform display read processing. For this reason, the processing is performed if it occurs at least once during the access contention monitoring period 306. Therefore, regardless of the number of contentions during the access contention monitoring period 306, the detection signal is output at the first time. It will be good. As a result, since the first conflict detection signal is latched, the pulse width is extended.
[0127]
FIG. 2 illustrates the case of the host retry mode. In the host retry mode, each time an access conflict occurs due to a write access from the host during the access conflict monitoring period 206 (= from the rise of the display read signal 203 to the fall of the line data transfer signal 204), the latest data written in the cycle. , A display read signal and a line data transfer signal are generated in pairs. Therefore, after generating the display read signal and the line data transfer signal in pairs, the address match detection signal is dropped and the next access conflict is monitored. Therefore, the falling position of the signal for address match detection falls at the falling of the line data transfer signal 211.
[0128]
The following table summarizes the display read signal and the line data transfer signal to be passed to the memory circuit in a table format.
[0129]
[Table 1]

[0130]
In the above table, the normal processing pulse is invalidated during the display retry processing due to the occurrence of contention.
[0131]
Thereafter, the process is repeated until the address match detection signal 310 is not detected or a predetermined number of times. By skipping the horizontal counter signal 302, the phase on which the access conflict occurs can be forcibly shifted on the display read side, and the display of erroneous display data can be prevented. When the address coincidence detection signal 310 is no longer generated, the line data transfer signal in the same line redisplay read processing circuit 114 is generated as at timing T307 and moves to the next line period T302, and the display vertical counter signal 308 is also updated. Resume. The display read signal always comes out at the timing indicated by 303 regardless of the conflict. At the time of display retry, the signal is masked when a conflict occurs like the line data transfer signal 311, and is output as usual when no conflict occurs.
[0132]
It should be noted that the signal polarities, counter values, and the like in FIGS. 2, 3, 4, 5, and 6 are merely examples.
[0133]
In the above embodiment, both the host retry pulse generation circuit 113 and the same line redisplay read processing circuit 114 are provided, and are selectively used by the display read selection circuit 116 and the line data transfer selection circuit 117, or both. Is used, the host retry pulse generation circuit 113 and the same line redisplay read processing circuit 114 need not be provided, and only one of them may be provided. In that case, the display read selection circuit 116 and the line data transfer selection circuit 117 are naturally unnecessary.
[0134]
In the above-described embodiment, an example in which the image display control method and the image display device of the present invention are applied to a liquid crystal display device has been described. However, the present invention is not limited to the liquid crystal display device, and a plasma display device, an EL (electroluminescence) display Since the apparatus is also configured to display and read one line of data by a read signal, the present invention is similarly applicable.
[0135]
【The invention's effect】
As described above, according to the image display control method and the image display device of the present invention, an access conflict occurs by adding the host retry pulse generation circuit, the same line redisplay read processing circuit, or both. In this case, incorrect display data can be prevented from being displayed.
[0136]
Further, the same line redisplay read processing circuit forcibly shifts the phase of the display read from the phase relationship in which the access conflict occurs, thereby providing an effect that the phase relationship in which the access conflict hardly occurs from the next time. it can.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a timing chart showing a specific operation example centered on a host retry pulse generation circuit 113;
FIG. 3 is a timing chart showing a specific operation example centering on the same line re-display read processing circuit 114;
FIG. 4 is a schematic block diagram showing a liquid crystal display (image display) request and a host computer access request state in a conventional liquid crystal display device.
FIG. 5 is a schematic diagram showing a relationship between a configuration example of one bit of a memory circuit and a line latch circuit;
FIG. 6 is a timing chart exemplifying a case where no conflict occurs in an access request between a host computer and a liquid crystal display (image display).
FIG. 7 is a timing chart illustrating a case where a conflict occurs in an access request between a host computer and a liquid crystal display (image display).
[Explanation of symbols]
101 Host computer circuit
102 Host interface circuit
103 Memory address counter circuit
104 Register setting circuit
105 Display read clock generation circuit
106 horizontal counter circuit
107 Code circuit with horizontal counter
108 Vertical display counter circuit
109 Counter decode circuit
110 Address match detection circuit
111 Access contention monitoring period pulse generation circuit
112 Address conflict judgment circuit
113 Host retry pulse generation circuit
114 Same line redisplay read processing circuit
115 Normal Read Processing Circuit
116 Display lead selection circuit
117 Line data transfer selection circuit
118 Retry display lead selection circuit
119 Retry line data transfer selection circuit
120 memory circuit
121 line latch circuit
401 Host computer
402 Host interface circuit
403 memory circuit
404 line latch circuit
501 1-bit memory
502 Initialization circuit
503 line latch circuit
504 line selection signal
505 memory output
506 Initialization circuit output
507 display lead bus

Claims

The display data written in the memory circuit is read out in units of lines, held in a line latch circuit, and the display data is supplied from the line latch circuit to the image display panel in units of lines, thereby displaying an image on the image display panel. An image display control method,
An access conflict between writing for updating the display data to the same address of the memory circuit and reading the display data for displaying an image is detected, and when the access conflict is detected, a display read signal is generated based on a memory write clock. And a line data transfer signal is generated and supplied to the memory circuit, and the line contention signal is supplied to a line latch circuit that holds read data of the memory circuit in line units, thereby causing the access conflict. An image display control method, wherein the display data is read out from the memory circuit for the selected line and transferred to the line latch circuit.

Whenever a conflict occurs, a display read signal and a line data transfer signal are generated in pairs based on a memory write clock and output to the memory circuit, so that the latest data is always written to the line latch circuit when the display data is written to the memory circuit. 2. The method according to claim 1, wherein the update data is transferred again.

The display data written in the memory circuit is read out in units of lines, held in a line latch circuit, and the display data is supplied from the line latch circuit to the image display panel in units of lines, thereby displaying an image on the image display panel. An image display control method,
Detecting an access conflict between writing for updating the display data to the same address of the memory circuit and reading the display data for displaying an image, and performing the same-line re-display read process when the access conflict is detected. Generating a display read signal and a line data transfer signal, supplying the display read signal and the line data transfer signal to the memory circuit, and holding the read data of the memory circuit in line units in a line latch circuit. An image display control method, characterized by redisplaying a line in which the access conflict has occurred by supplying a data transfer signal.

When a conflict occurs, the same line is promptly redisplayed so that the latest data held in the memory circuit is transferred to the line latch circuit again without displaying erroneous data due to the access conflict, and after the conflict ends. 4. The image display control method according to claim 3, wherein the latest data is displayed.

5. The image display control method according to claim 4, wherein the number of times the same line is redisplayed is set arbitrarily.

By redisplaying the same line, the phase relationship between the display data transfer cycle to the memory circuit and the display read access cycle to the memory circuit is forcibly shifted, thereby reducing the frequency of next occurrence of the same address access conflict. The image display control method according to claim 4 or 5, wherein:

A host computer,
A host interface circuit for transferring display data to and from the host computer,
A memory address counter circuit that receives a write address from the host interface circuit and increments or decrements the address;
A register setting circuit for receiving a register write address and register write data from the host interface circuit;
A display read clock generation circuit for generating a display read clock signal serving as a reference clock for performing display,
A display horizontal counter circuit for counting the display read clock signal output from the display read clock signal generation circuit,
A horizontal counter decode circuit that decodes an output signal of the display horizontal direction counter circuit and outputs a display read signal and a display line data transfer signal;
A display vertical counter circuit that increments or decrements upon receiving a predetermined output value of the display horizontal counter circuit,
A counter decode circuit for decoding the output of the display vertical counter circuit and the output of the memory address counter to output a memory write address and a display read address;
An address match detection circuit that receives a memory write address and a display read address output from the counter decode circuit as inputs, and determines whether the memory write address matches the display read address;
An access contention monitoring period pulse generation circuit that generates a pulse that defines an access contention monitoring period based on the output of the horizontal counter decode circuit;
An address conflict determination circuit that determines whether a display read address and a memory write address conflict with each other based on an output of the address match detection circuit and an output of the access conflict monitoring period pulse generation circuit;
When an access conflict occurs during an access conflict monitoring period by inputting a memory write clock from the host interface circuit and an output of the address conflict determination circuit, a display read signal and a line data transfer signal are generated based on the memory write clock. A host retry pulse generation circuit to generate,
A normal read processing circuit that performs normal display read processing based on a display read signal output from the horizontal counter decode circuit, a display line data transfer signal, and an output value of the display vertical counter circuit;
A retry display read selection circuit that selectively outputs one of a display read signal output from the host retry pulse generation circuit and a display read signal output from the normal read processing circuit by an output of the register setting circuit;
A retry line for selectively outputting one of a display line data transfer signal output from the host retry pulse generation circuit and a display line data transfer signal output from the normal read processing circuit by an output of the register setting circuit A data transfer selection circuit;
An image display device that receives the output of the host interface circuit, the output of the memory address counter circuit, the output of the display vertical counter circuit, the output of the retry display read selection circuit, and the output of the retry line data transfer selection circuit as inputs A memory circuit for storing display data to be displayed on the
An image display comprising: an output of the memory circuit; and a line latch circuit that receives an output of the retry line data transfer selection circuit as input, holds an output of the memory circuit in units of lines, and supplies an output to the image display device. apparatus.

A host computer,
A host interface circuit for transferring display data to and from the host computer,
A memory address counter circuit that receives a write address from the host interface circuit and increments or decrements the address;
A register setting circuit for receiving a register write address and register write data from the host interface circuit;
A display read clock generation circuit for generating a display read clock signal serving as a reference clock for performing display,
A display horizontal counter circuit for counting the display read clock signal output from the display read clock signal generation circuit,
A horizontal counter decode circuit that decodes an output signal of the display horizontal direction counter circuit and outputs a display read signal and a display line data transfer signal;
A display vertical counter circuit that increments or decrements upon receiving a predetermined output value of the display horizontal counter circuit,
A counter decode circuit for decoding the output of the display vertical counter circuit and the output of the memory address counter to output a memory write address and a display read address;
An address match detection circuit that receives a memory write address and a display read address output from the counter decode circuit as inputs, and determines whether the memory write address matches the display read address;
An access contention monitoring period pulse generation circuit that generates a pulse that defines an access contention monitoring period based on the output of the horizontal counter decode circuit;
An address conflict determination circuit that determines whether a display read address and a memory write address conflict with each other based on an output of the address match detection circuit and an output of the access conflict monitoring period pulse generation circuit;
The display read signal, the display line data transfer signal output from the horizontal counter decode circuit, and the output of the address conflict determination circuit are input, and during an access conflict monitoring period, when a conflict occurs, the same line is not moved to the next line. An identical line redisplay read processing circuit for performing redisplay read processing;
A display read signal and a line data transfer signal for performing a normal display read process based on a display read signal, a display line data transfer signal output from the horizontal counter decode circuit, and an output value of the display vertical counter circuit for display. A normal read processing circuit to generate,
A retry display read selection circuit for selectively outputting one of a display read signal output from the same line redisplay read processing circuit and a display read signal output from the normal read processing circuit by an output of the register setting circuit When,
One of a display line data transfer signal output from the same line redisplay read processing circuit and a display line data transfer signal output from the normal read processing circuit is selectively output by an output of the register setting circuit. A retry line data transfer selection circuit;
An image display device that receives the output of the host interface circuit, the output of the memory address counter circuit, the output of the display vertical counter circuit, the output of the retry display read selection circuit, and the output of the retry line data transfer selection circuit as inputs A memory circuit for storing display data to be displayed on the
An image display comprising: an output of the memory circuit; and a line latch circuit that receives an output of the retry line data transfer selection circuit as input, holds an output of the memory circuit in units of lines, and supplies an output to the image display device. apparatus.

A host computer,
A host interface circuit for transferring display data to and from the host computer,
A memory address counter circuit that receives a write address from the host interface circuit and increments or decrements the address;
A register setting circuit for receiving a register write address and register write data from the host interface circuit;
A display read clock generation circuit for generating a display read clock signal serving as a reference clock for performing display,
A display horizontal counter circuit for counting the display read clock signal output from the display read clock signal generation circuit,
A horizontal counter decode circuit that decodes an output signal of the display horizontal direction counter circuit and outputs a display read signal and a display line data transfer signal;
A display vertical counter circuit that increments or decrements upon receiving a predetermined output value of the display horizontal counter circuit,
A counter decode circuit for decoding the output of the display vertical counter circuit and the output of the memory address counter to output a memory write address and a display read address;
An address match detection circuit that receives a memory write address and a display read address output from the counter decode circuit as inputs, and determines whether the memory write address matches the display read address;
An access contention monitoring period pulse generation circuit that generates a pulse that defines an access contention monitoring period based on the output of the horizontal counter decode circuit;
An address conflict determination circuit that determines whether a display read address and a memory write address conflict with each other based on an output of the address match detection circuit and an output of the access conflict monitoring period pulse generation circuit;
When an access conflict occurs during an access conflict monitoring period by inputting a memory write clock from the host interface circuit and an output of the address conflict determination circuit, a display read signal and a line data transfer signal are generated based on the memory write clock. A host retry pulse generation circuit to generate,
The display read signal, the display line data transfer signal output from the horizontal counter decode circuit, and the output of the address conflict determination circuit are input, and during an access conflict monitoring period, when a conflict occurs, the same line is not moved to the next line. An identical line redisplay read processing circuit for performing redisplay read processing;
A normal read processing circuit that performs normal display read processing based on a display read signal output from the horizontal counter decode circuit, a display line data transfer signal, and an output value of the display vertical counter circuit;
A state in which, of the display read signal output from the host retry pulse generation circuit and the display read signal output from the same line redisplay read processing circuit, only the display read signal output from the host retry pulse generation circuit is output And a state in which only the display read signal output from the same line redisplay read processing circuit is output, and a display read signal output from the host retry pulse generation circuit and output from the same line redisplay read processing circuit. A display read selection circuit for selecting either a state of enabling and outputting both of the display read signal and the output by the register setting circuit,
A display line data transfer signal output from the host retry pulse generation circuit, of a display line data transfer signal output from the host retry pulse generation circuit and a display line data transfer signal output from the same line redisplay read processing circuit; A state in which only the signal is output, a state in which only the display line data transfer signal output from the same line redisplay read processing circuit is output, and a state in which the display line data transfer signal output from the host retry pulse generation circuit is the same. A line data transfer selection circuit that selects any of a display line data transfer signal output from the line redisplay read processing circuit and an output state by validating both of them according to an output of the register setting circuit;
A retry display read selection circuit that selectively outputs one of a display read signal output from the display read selection circuit and a display read signal output from the normal read processing circuit by an output of the register setting circuit;
A retry line for selectively outputting one of a display line data transfer signal output from the line data transfer selection circuit and a display line data transfer signal output from the normal read processing circuit by an output of the register setting circuit A data transfer selection circuit;
An image display device that receives the output of the host interface circuit, the output of the memory address counter circuit, the output of the display vertical counter circuit, the output of the retry display read selection circuit, and the output of the retry line data transfer selection circuit as inputs A memory circuit for storing display data to be displayed on the
An image display comprising: an output of the memory circuit; and a line latch circuit that receives an output of the retry line data transfer selection circuit as input, holds an output of the memory circuit in units of lines, and supplies an output to the image display device. apparatus.

At the time of contention determination based on the output of the address contention determination circuit, a display read signal and a line data transfer signal are generated in pairs each time a contention occurs from the host retry pulse generation circuit and output to the memory circuit, thereby displaying the display data for the memory circuit. 10. The image display device according to claim 7, wherein the latest update data is always transferred to the line latch circuit at the time of writing.

At the time of contention determination based on the output of the address contention determination circuit, the same line redisplay read processing circuit promptly redisplays the same line, so that incorrect data due to access contention is held in the memory circuit. 10. The image display device according to claim 8, wherein the latest data is transferred again to the line latch circuit to display the latest data after the end of the contention.

12. The image display device according to claim 11, wherein the same line redisplay read processing circuit has means for arbitrarily setting the number of times the same line is redisplayed.

By causing the same line to be redisplayed by the same line redisplay read processing circuit, the phase relationship between the display data transfer cycle from the host computer to the memory circuit and the display read access cycle to the memory circuit is forcibly shifted. 13. The image display device according to claim 11, wherein the frequency of occurrence of access conflicts of the same address is reduced.

At the time of contention determination based on the output of the address contention determination circuit, a display read signal and a line data transfer signal are generated as a pair each time a contention occurs from the host retry pulse generation circuit and output to the memory circuit, thereby displaying the display data for the memory circuit. At the time of writing, always transfer the latest update data to the line latch circuit,
At the time of contention determination based on the output of the address contention determination circuit, the same line redisplay read processing circuit promptly redisplays the same line, so that incorrect data due to access contention is held in the memory circuit. 10. The image display device according to claim 9, wherein the latest data is transferred to the line latch circuit again to display the latest data after the end of the contention.