JP2004327555A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004327555A JP2004327555A JP2003117507A JP2003117507A JP2004327555A JP 2004327555 A JP2004327555 A JP 2004327555A JP 2003117507 A JP2003117507 A JP 2003117507A JP 2003117507 A JP2003117507 A JP 2003117507A JP 2004327555 A JP2004327555 A JP 2004327555A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- metal member
- interposer
- sealing resin
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【課題】耐半田性などの信頼性が高く、しかも熱放散性に優れた半導体装置を提供する。
【解決手段】インターポーザー１上に半導体素子２をフェースダウンで配置すると共にフリップチップ接合して搭載した半導体装置に関する。半導体素子２のフリップチップ接合部に形成される間隙と、フリップチップ接合部以外の半導体素子２の表面部とを同一材料の封止樹脂３で封止する。そして放熱用の金属部材４を少なくとも一部を露出させた状態で封止樹脂３に設ける。界面が形成されるようなことなく封止樹脂３で封止を行なうことができる。また半導体素子２に金属部材４を近接させて配置して放熱することができる。
【選択図】 図１
【解決手段】インターポーザー１上に半導体素子２をフェースダウンで配置すると共にフリップチップ接合して搭載した半導体装置に関する。半導体素子２のフリップチップ接合部に形成される間隙と、フリップチップ接合部以外の半導体素子２の表面部とを同一材料の封止樹脂３で封止する。そして放熱用の金属部材４を少なくとも一部を露出させた状態で封止樹脂３に設ける。界面が形成されるようなことなく封止樹脂３で封止を行なうことができる。また半導体素子２に金属部材４を近接させて配置して放熱することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、インターポーザーに半導体素子をフリップチップ実装すると共に封止樹脂で封止して形成される半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体高集積化の進展に伴い、半導体装置のＩ／Ｏ数が飛躍的に増加する傾向にある。しかし、従来のリードフレームを使用したＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）ではこれに対応できないので、ＰＢＧＡ（Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の半導体装置が開発され、ゲートアレイやチップセット等で使用されている。図６（ａ）はＰＢＧＡの一例を示すものであり、インターポーザー１に半導体素子２を搭載し、半導体素子２の電極とインターポーザー１の端子とを金線やアルミニウム細線などのワイヤ１０で接続すると共に、ワイヤ１０を含めて半導体素子２を封止樹脂３で封止するようにしてある。そしてインターポーザー１の半導体素子２を搭載した面と反対側の面には外部接続用の半田ボール１１が設けてある。
【０００３】
また、半導体高集積化の進展により、特に一部のチップセット等の用途において、半導体装置からの高い熱放散性が要求されており、放熱用の金属部材４を設けることが行なわれている。図６（ｂ）はその一例を示すものであり、半導体素子２の上に対向させて板状の金属部材４を配置し、金属部材４の表面が露出するように封止樹脂３の表層部に金属部材４をインサートするようにしてある。
【０００４】
しかし、上記のように半導体素子２をインターポーザー１にワイヤ１０で接続するワイヤボンディング法の半導体装置では、半導体素子２と金属部材４との間にワイヤ１０が存在するので、半導体素子２に金属部材４を近接させて配置することができず、半導体素子２と金属部材４の間には通常、０．２５〜０．５ｍｍ以上の間隔が必要である。従って、半導体素子２から金属部材４への熱伝導が不十分になり、熱放散性を十分に得ることができず、半導体装置のハイパワー化への対応に問題を有するものであった。
【０００５】
一方、ゲートアレイ、チップセット、グラフィック等の分野では、Ｉ／Ｏ数の増加や動作速度の向上が著しく、金線やアルミニウム細線を用いて接続する上記のワイヤボンディング法に代わって、電気特性に優れ、且つＩ／Ｏ数の増加にも対応が容易なフリップチップ接合の適用が望まれている。フリップチップ接合は、例えば図７（ａ）に示すＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）ように、半導体素子２に半田や金などでバンプ６を形成し、インターポーザー１に半導体素子２をフェースダウンで搭載し、インターポーザー１の端子にこのバンプ６を接合することによって、バンプ６と端子を金属結合によって直接、電気的に接続するようにしたものである。そしてこの際、半導体素子２の表面を湿度から保護したり、バンプ６を機械的ストレスから保護したりするために、通常、半導体素子２とインターポーザー１との間の微細な間隙を樹脂で埋めるアンダーフィルと呼ばれる封止が行なわれる。このアンダーフィルの形成は、インターポーザー１と半導体素子２の間は１５〜１００μｍ程度の微細な間隙であるので、低粘度液状材料の封止材料を毛細管現象によって注入させた後、加熱硬化させることによって、半導体素子２とインターポーザー１との間隙に封止樹脂３ａを充填させるようにして行なうのが一般的である。１１はインターポーザー１に設けた外部接続用の半田ボールであり、この図７（ａ）のものは通常、ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれている。
【０００６】
このようにインターポーザー１に半導体素子２をフリップチップ接合した半導体装置は、従来のワイヤボンディングした半導体装置に比べて、Ｉ／Ｏ数の増加に対応が容易なだけでなく、電気的接続の性能に優れているという利点を有する。しかし、インターポーザー１と半導体素子２の間の微細な間隙に低粘度液状材料の封止樹脂３ａを毛細管現象で注入させるのに時間がかかるために、アンダーフィルの生産性に問題があり、また毛細管現象という自然現象に頼るために、バンプパターンやフラックス残りなどの影響を受けて低粘度液状材料の封止樹脂３ａの流動性が変化し、ボイドがアンダーフィルに残って信頼性低下につながるおそれがあるという問題がある。さらに半導体素子２は背面側が露出しているので、半導体素子２の露出部の端面が欠けるおそれがあるなど、半導体装置をマウントする際のピックアップ性に問題を有する。
【０００７】
また、上記のようにインターポーザー１と半導体素子２の間隙に低粘度液状材料の封止樹脂３ａでアンダーフィルを形成した後、図７（ｂ）のように、半導体素子２の背面側にも封止樹脂３ｂをモールド成形して封止することも行なわれている。この場合には、半導体素子２は全面が封止樹脂３ａ，３ｂで封止されているので、ピックアップ性などの問題はなくなるが、アンダーフィル封止の工程とモールド封止の工程の両方が必要となって、生産性が一層低下するという問題があると共に、ボイドの問題はそのまま残っており、しかもアンダーフィルの封止樹脂３ａとモールド封止の封止樹脂３ｂとの間に界面ができるため、界面剥離が発生し易いなど、耐半田性などにおいて問題が新たに生じるおそれがある。
【０００８】
そこで、減圧化が可能な成形金型を用い、半導体素子２をフリップチップ接合したインターポーザー１を成形金型のキャビティ内にセットし、減圧状態でキャビティ内に封止材料を注入することによって、図７（ｃ）のようにインターポーザー１と半導体素子２の間の間隙に封止樹脂３を充填すると共に半導体素子２の背面や側面を封止樹脂３で封止するようにした半導体装置が提案されている（特許文献１参照）。
【０００９】
【特許文献１】
特開平７−７４１９４号公報
【００１０】
【発明が解決しようとする課題】
特許文献１の発明では、減圧状態でモールド成形を行なうことによって、インターポーザー１と半導体素子２の間の微細な間隙に封止樹脂３を充填することが可能になり、インターポーザー１と半導体素子２の間隙と半導体素子２の背面や側面を同一の封止樹脂３で同時に封止することができるものである。従ってこのものでは封止樹脂３に界面が存在せず、界面剥離が発生することがなくなって、耐半田性などの信頼性を高く得ることができるものである。
【００１１】
しかしこの図７（ｃ）のものでは、半導体素子２は全周が封止樹脂３で覆われているので、半導体素子２からの熱放散性が低く、半導体装置のハイパワー化への対応に問題を有するものであった。
【００１２】
本発明は上記の点に鑑みてなされたものであり、耐半田性などの信頼性が高く、しかも熱放散性に優れた半導体装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明の請求項１に係る半導体装置は、インターポーザー１上に半導体素子２をフェースダウンで配置すると共にフリップチップ接合して搭載した半導体装置において、半導体素子２のフリップチップ接合部に形成される間隙と、フリップチップ接合部以外の半導体素子２の表面部とを同一材料の封止樹脂３で封止し、放熱用の金属部材４を少なくとも一部を露出させた状態で封止樹脂３に設けて成ることを特徴とするものである。
【００１４】
また請求項２の発明は、請求項１において、半導体素子２のフリップチップ接合部と反対側の面と対向させて金属部材４を配置し、半導体素子２と金属部材４の間に充填される封止樹脂３の厚みが０．０３〜０．２ｍｍであることを特徴とするものである。
【００１５】
また請求項３の発明は、請求項１又は２において、封止樹脂３の熱伝導率が１．２Ｗ／ｍ・Ｋ以上であることを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００１７】
インターポーザー１としては、有機基板、セラミック基板、フレキシブル基板等や、これらと金属基板を組み合わせたものなどを例示することができるが、インターポーザー１として通常使用できるものであれば、何でもよい。
【００１８】
また半導体素子２としては、シリコンベアチップなどの任意の半導体ベアチップを用いることができるものであり、その片側の回路形成面に半田や金などの金属材料でバンプ６が設けてある。
【００１９】
そして、インターポーザー１の上に半導体素子２を回路形成面がインターポーザー１の側を向くフェースダウンで配置し、半導体素子２をバンプ６でフリップチップ接合することによって、インターポーザー１の上に搭載するようにしてある。このようにフェースダウンでフリップチップ接合した半導体素子２の回路形成面には、フリップチップ接合部においてバンプ６の厚みにほぼ相当する０．０１５〜０．１ｍｍ程度の厚みの空隙が間隙として形成されている。
【００２０】
ここで、図１（ａ）のように、半導体素子２を単体で用い、インターポーザー１に直接、半導体素子２をフェースダウンでフリップチップ接合するようにすることができるが、図１（ｂ）のように複数の半導体素子２をフェースダウンでフリップチップ接合するようにしてもよく、図１（ｃ）のようにインターポーザー１に半導体素子２をフェースダウンでフリップチップ接合する他に、他の受動部品１２をインターポーザー１に搭載するようにしてもよい。さらに図１（ｄ）のように半導体素子２を他の受動部品１３も同時に搭載されたいわゆるモジュールとして用いるようにしてもよい。図１（ｄ）の実施の形態はいわゆるスタックドＣＳＰを示すものであって、インターポーザー１の上に受動部品１３を介して半導体素子２がフェースダウンでフリップチップ接合してあり、受動部品１３を金線等のワイヤ１０でインターポーザー１に接続することによって、半導体素子２を受動部品１３を介してインターポーザー１に電気的に接続するようにしてある。従って本発明では、半導体素子２をインターポーザー１に直接的にフェースダウンでフリップチップ接合するようにしてもよく、あるいは半導体素子２を受動部品１３などを介して間接的にフェースダウンでフリップチップ接合するようにしてもよいものであり、要するに本発明では、少なくとも一つの半導体素子２がフェースダウンでフリップチップ接合されることによって、インターポーザー１に搭載されていればよいものである。また図１（ａ）〜（ｄ）にはすべて、インターポーザー１の背面に外部接続用の半田ボール１１を設けたものを示したが、インターポーザー１の背面に形成したランドで外部接続をするようにしたものなど、他の接続形態に形成することもできる。
【００２１】
また、放熱用の金属部材４は熱伝導性の高いものが好ましく、銅、アルミニウム、鉄、ニッケルなどの板や、その表面をメッキ処理したものを例示することができる。この金属部材４は、封止樹脂３を封止成形する際の圧力に耐える必要があるため、撓みにくい強度を持つものであることが好ましく、このために金属の種類によって異なるが、一般に０．１ｍｍ以上の厚みであることが好ましい。また、金属部材４と封止樹脂３との界面密着を向上させるため、表面メッキの他、表面化学処理や、ヘアライン形成等の物理的処理を金属部材４の表面に施すようにしてもよい。
【００２２】
この円板など板状に形成される金属部材４には例えば図３（ａ）のように、周囲に複数本の脚片１４が一体に延出して設けてあり、インターポーザー１の上にフェースダウンでフリップチップ接合した半導体素子２のフリップチップ接合部と反対側の背面に金属部材４を平行に対向させて配置し、脚片１４をインターポーザー１の上に接着剤や半田ペーストなどで接着することによって、固定してある。また図３（ｂ）は金属部材４の他の実施の形態を示すものであり、一枚の金属板をプレス・打抜き加工して、板状の金属部材４の周囲に複数本の脚片１４を延出すると共に各脚片１４の先端間を接地部２１で一体に接続するようにしたものである。金属部材４の脚片１４をインターポーザー１に接着する強度は、封止樹脂３を封止成形する際の成形温度、成形圧力によって金属部材が移動することを抑えることができるものであればよく、金属部材４の脚片１４のインターポーザー１への接着面積などを考慮して決定されるものである。接着剤を用いて接着する場合には、放熱性を助ける目的で熱伝導性接着剤を用いるようにしても良いが、これは必須ではない。
【００２３】
そして本発明において、半導体素子２のフリップチップ接合部に形成される間隙に封止樹脂３を充填してアンダーフィル封止すると共に同じ封止樹脂３で半導体素子２の背面や側面をモールド封止することによって、図１（ａ）〜（ｄ）に示すような半導体装置Ａを作製するようにしてある。ここで、半導体素子２の背面を封止する封止樹脂３は、半導体素子２と金属部材４の間の隙間に充填されるものであり、図２に示すように金属部材４の表面が全面に亘って封止樹脂３から露出されるようにしてある。
【００２４】
このように本発明に係る図１の半導体装置Ａは、半導体素子２のフリップチプ接合部の間隙と、半導体素子２の背面や側面とが同一の封止樹脂３で封止されており、封止樹脂３内には界面が存在しないものであり、従って封止樹脂３に界面剥離が発生することがなくなり、耐半田性などの信頼性を高く得ることができるものである。しかも半導体素子２から発熱した熱は、封止樹脂３を介して金属部材４に伝熱され、封止樹脂３の表面に露出している金属部材４から放熱されるものであり、半導体素子２からの熱放散性を高く得ることができ、半導体装置のハイパワー化に容易に対応することができるものである。
【００２５】
ここで、図１（ａ），（ｂ），（ｄ）に示す半導体装置Ａは、図３（ａ）や図３（ｂ）のような金属部材４を用いて製造した例を示すものであり、図１（ｂ）の実施の形態では、インターポーザー１に搭載した複数の半導体素子２に跨がるように金属部材４を配置することによって、金属部材４を複数の半導体素子２に対して共通化するようにしてある。また図１（ｃ）の実施の形態では、金属部材４で半導体素子２を覆うと共に金属部材４から庇状に張り出した張り出し部２２で受動部品１２を覆い、受動部品１２の発熱を張り出し部２２から放熱するようにしてある。
【００２６】
ここで、半導体素子２はフェースダウンでフリップチップ接合されており、金属部材４は半導体素子２のフリップチップ接合部と反対側の背面に対向しているので、ワイヤーボンディング接続の場合のようなワイヤが金属部材４と半導体素子２の間に存在せず、金属部材４を半導体素子２に近接させて対向させることができ、半導体素子２から金属部材４への熱伝導性を高めて熱放散性を十分に得ることができるものである。金属部材４と半導体素子２の対向間隙寸法は０．３ｍｍ以下にすることができるが、本発明では０．０３〜０．２ｍｍの範囲に設定するのが望ましい。金属部材４と半導体素子２の対向間隙寸法が０．２ｍｍを超えると、半導体素子２から金属部材４への熱伝導性を高めて熱放散性を向上させる効果が不十分になるおそれがあり、逆に金属部材４と半導体素子２の対向間隙寸法が０．０３ｍｍ未満の場合、金属部材４と半導体素子２との間に封止樹脂３を完全に充填することが難しくなり、充填不良が生じるおそれがある。
【００２７】
次に、半導体素子２のフリップチップ接合部の間隙及び半導体素子２の背面や側面を封止成形する方法について説明する。好ましい工法の一つは、固体状態の封止材料を用いたトランスファーモールド法あるいは液体状の封止材料を用いたリキッドインジェクション法である。これらの工法は、半導体素子２及び金属部材４を搭載したインターポーザー１を成形金型内にセットして、成形金型内を減圧状態にした後、封止材料を成形金型内に導入し、成形金型内で封止材料を加熱加圧することによって、封止材料を硬化させるようにしたものである。このように成形金型内を減圧状態にしない工法では、半導体素子２のフリップチップ接合部の間隙へのアンダーフィル用封止樹脂３の充填や、半導体素子２と金属部材４の間への封止樹脂の充填が不十分となり、充填不良が発生するおそれがある。成形金型内の減圧度は１３ｈＰａ（１０Ｔｏｒｒ）以下に設定するのが望ましい。
【００２８】
ここで、図４は真空トランスファーモールド法で用いられるトランスファー成形金型７の一例を示すものであり、上下一対の型板１５，１６から形成してある。上型板１５の下面と下型板１６の上面にはそれぞれキャビティ８を形成する凹部が設けてあり、このキャビティ８にゲート１７を介してランナー１８が接続してある。またキャビティのゲート１７と反対側には真空ポンプ（図示省略）に連結される吸引路１９が接続してある。さらに、これらのキャビティ８、ランナー１８、吸引路１９を囲むように型板１５，１６の間にパッキン２０を設け、成形金型７の型板１５，１６を型締めしたときにキャビティ８からの空気漏れがパッキン２０で防止できるようにしてある。
【００２９】
そしてまず、成形金型７を開いて、半導体素子２及び金属部材４を搭載したインターポーザー１を下型板１６のキャビティ８にセットした後、下型板１６の上に上型板１５を閉じる。そして、上下の型板１５，１６間がパッキン２０で密閉され、且つ上下の型板１５，１６のクランプが行なわれない状態で、真空ポンプを作動させて吸引路１９を通してキャビティ８内の脱気を行なうと同時に、成形金型７のポット（図示省略）に封止材料のタブレットを投入してポット内の空気漏れを防ぎ、１〜５秒保持して真空度を高めた後、上下の型板１５，１６をクランプし、ポットのプランジャ（図示省略）を作動させて、ランナー１８からゲート１７を介して溶融した封止材料を上型板１５のキャビティ８内に注入する。
【００３０】
上記のようにキャビティ８内を減圧状態にして、封止材料を上型板１５のキャビティ８内に注入すると、封止材料は半導体素子２のフリップチップ接合部の間隙に流入すると共に、半導体素子２の背面と金属部材４との隙間に流入し、半導体素子２のフリップチップ接合部の間隙に封止樹脂３を充填してアンダーフィル封止すると同時に、同じ封止樹脂３で半導体素子２の背面や側面をモールド封止することができるものであり、半導体素子２のフリップチップ接合部の間隙の部分及び半導体素子２の背面や側面を界面のない封止樹脂３で封止した、既述の図１（ａ）〜（ｄ）のような半導体装置Ａを作製することができるものである。
【００３１】
このとき、キャビティ８内は減圧されているため、半導体素子２のフリップチップ接合部の微小な間隙や、半導体素子２の背面と金属部材４との間の微小な隙間に、空気溜りなどが生じることなく封止材料を良好に流入させることができ、充填不良が発生することなく、短時間で封止材料を充填して封止樹脂３による封止を行なうことができるものである。また、半導体素子２及び金属部材４を搭載したインターポーザー１をキャビティ８にセットして成形金型７を型締めすると、金属部材４の半導体素子２と反対側の上面はキャビティ８に密着するようにしてあり、金属部材４の上面は封止樹脂３で封止されず、露出するものである。
【００３２】
ここで、封止材料としては、トランスファ成形による半導体封止に適用可能なものを用いることができるものであり、例えばエポキシ樹脂組成物、シリコーン樹脂組成物、不飽和ポリエステル樹脂組成物などを使用することができる。封止材料にはフィラーを配合したものが使用されるが、このフィラーとしては、最大粒径が半導体素子２のフリップチップ接合部の間隙寸法の１／２以下であるものを用いるのが好ましい。フィラーの最大粒径が半導体素子２のフリップチップ接合部の間隙寸法の１／２を超えるものであると、半導体素子２のフリップチップ接合部の微小な間隙や、半導体素子２と金属部材４の間の微小な隙間に封止材料が流入し難くなり、充填不良が発生するおそれがあると共に、この微小間隙に封止材料が侵入する際に半導体素子２の表面にフィラーが摩擦して傷付き、信頼性が低下するおそれがある。
【００３３】
このフィラーとしては、半導体封止に一般に用いられる溶融シリカの他に、結晶シリカ、アルミナ、窒化珪素、窒化硼素、窒化アルミニウム等の熱伝導性フィラーを用いることができる。このように熱伝導性フィラーを配合することによって、封止樹脂３の熱伝導性を向上させることができるものであり、封止樹脂３の熱伝導率が１．２Ｗ／ｍ・Ｋ以上であることが好ましい。封止樹脂３の熱伝導率が１．２Ｗ／ｍ・Ｋ未満であると、半導体素子２から封止樹脂３を介して金属部材４への熱の伝導性が不十分になり、金属部材４を具備することによって熱放散性を向上させる効果が不十分になるおそれがある。封止樹脂３の熱伝導率は可能な限り高いほうが好ましいので、上限は特に設定されない。ここで、熱伝導性フィラーは一般に高い硬度を有するので、半導体素子２の表面を傷付けることを未然に防ぐために、その最大粒径は半導体素子２のフリップチップ接合部の間隙寸法の１／５以下であることがより望ましい。
【００３４】
また、上記のように真空トランスファー封止成形を行なうにあたって、成形温度すなわち成形金型７の温度は、半導体素子２に設けたバンプ６を構成する金属の融点から５℃低い温度（融点−５℃）よりも低い温度であることが好ましい。成形温度がこの温度を超えて高いと、インターポーザー１に半導体素子２をフリップチップ接合しているバンプ６の強度が弱くなり、トランスファー成形時の溶融封止材料の注入圧力に対してフリップチップ接合が外れ、半導体素子２の脱落やフリップチップ接合不良などのトラブルを生じ易くなるものである。成形温度の下限は特に設定されるものではないが、封止材料を硬化させる温度よりも高い温度である必要はある。
【００３５】
半導体素子２のフリップチップ接合部の間隙及び半導体素子２の背面や側面を封止成形する方法の他の好ましい工法の一つは、減圧雰囲気下で常温で液体性状の封止材料を用いて封止した後、加圧下で熱硬化させる２段階のプロセスによるものである。第１段階の減圧雰囲気下で常温で液体性状の封止材料を封止する方法は、ディスペンサを用いた方法でも良いが、生産性の高さの観点から印刷法であることがより好ましく、市販の「真空印刷機」と呼ばれる設備を使用することが可能である。液状材料を封止する際の減圧雰囲気は２．７ｈＰａ（２Ｔｏｒｒ）以下であることが好ましく、減圧度が２．７ｈＰａを超えると、半導体素子２のフリップチップ接合部へアンダーフィル用封止樹脂３の充填が不十分となる場合がある。
【００３６】
また封止工程に引き続く第２段階の加圧下で加熱硬化する工程では、通常、０．２ＭＰａ〜０．４９ＭＰａ（２〜５ｋｇ／ｃｍ２）の加圧と、封止材料の硬化条件に応じた加熱が行なわれるが、特に制限されるものではない。この工程において、封止材料を硬化させる加熱を行なう前に、加圧下で、４０℃以上且つ封止材料の硬化温度以下の温度で、３分間以上、予備加熱を行なうことが好ましい。これは封止材料の樹脂が粘度上昇する前に、半導体素子２のフリップチップ接合部へアンダーフィル用封止材料の充填を促進するためである。４０℃以下の温度では、封止材料の粘度を室温に比べて低粘度化する効果が低く、充填を促進する効果が不十分になる。封止材料の加熱による粘度上昇は樹脂の種類により異なるため、定量的には規定できないが、前処理温度が高すぎても、反応による樹脂粘度上昇がすぐに起こるため、好ましい効果を得ることが難しくなる。
【００３７】
この工法に使用される液状封止材料としては、エポキシ樹脂組成物やシリコーン樹脂組成物などを挙げることができるが、使用される封止材料に含有されるフィラーのうち９５質量％以上のフィラーの最大粒子径が、半導体素子２のフリップチップ接合部の間隙寸法の１／３以下であることが好ましい。最大粒子径が半導体素子２のフリップチップ接合部の間隙寸法の１／３を超える大きな粒子のフィラーが５質量％以上含有されていると、フリップチップ接合部の間隙が大きな粒子のフィラーで堰き止められ、封止樹脂３の充填が不十分になる場合がある。このフィラーとしては、半導体封止に一般に用いられる溶融シリカの他に、熱伝導性を向上させる目的で、結晶シリカ、アルミナ、窒化珪素、窒化硼素、窒化アルミニウム等の熱伝導性フィラーを用いることができる。またストレスを緩和し、反りを低下させる目的で、液状封止材料に弾性体を分散させて含有させる場合には、上記と同じ理由から分散弾性体のうち９０質量％以上の最大粒子径が、半導体素子２のフリップチップ接合部の間隙寸法の１／３以下であることが好ましい。
【００３８】
図５は本発明の他の実施の形態を示すものであり、図５（ａ）のようにインターポーザー１の上に複数の半導体素子２をマトリクスアレイ状に配置し、各半導体素子２をフェースダウンでフリップチップ接合して搭載してある。またこの複数の総ての半導体素子２の上に跨がるように金属部材４を配置し、金属部材４を脚片１４でインターポーザー１の上に固定してある。そしてこの複数の半導体素子２を搭載したインターポーザー１に上記と同様にして封止材料を成形して硬化させることによって図５（ａ）のように、各半導体素子２のフリップチップ接合部の間隙の部分及び各半導体素子２の背面と金属部材４の隙間や各半導体素子２の側面を封止樹脂３で一括して封止する。このように各半導体素子２を封止樹脂３で封止した後、隣り合う半導体素子２の間の箇所でインターポーザー１と金属部材４及び封止樹脂３をダイシング工程で切断し（切断箇所を図５（ａ）に鎖線で示す）、各半導体素子２を搭載した部分を分割して個片化することによって、図５（ｂ）のような金属部材４がインターポーザー１と接していない半導体装置Ａを得ることができるものである。
【００３９】
【実施例】
次に、本発明を実施例によって具体的に説明する。
【００４０】
（実施例１）
０．２５ｍｍピッチで８００個の共晶半田バンプ（融点１８３℃）をアレイ状に設けた、８ｍｍ×８ｍｍ×厚さ０．３ｍｍの半導体素子を用いた。またインターポーザーとして３５ｍｍ×３５ｍｍ×厚さ０．４ｍｍのＦＲ−５タイプのエポキシ樹脂プリント配線板を用いた。このインターポーザーの表面には電流を流すことによって均一に発熱するようにアルミニウム配線が施してある。そしてこのインターポーザーの上面に半導体素子をフリップチップ接合し、ダウンフェースで搭載した。このとき半導体素子とインターポーザーの間のフリップチップ接合部の間隙寸法は７０〜７５μｍであった。また、放熱用の金属部材として２５ｍｍ×２５ｍｍ×厚さ０．２ｍｍの銅板から図３（ｂ）の形状に絞り加工したものを用い、この金属部材をインターポーザーの上面に耐熱性接着剤で接着して固定した。このとき、金属部材の上面にはニッケルメッキを施し、金属部材の下面には密着を高めるためのヘアライン処理を施した。またインターポーザーの上面から金属部材の上面までの高さ（スタンドオフ高さ）が０．８ｍｍになるように加工した。
【００４１】
次に、この半導体素子及び金属部材を搭載したインターポーザーを真空成形機構を有するトランスファー成形機の成形金型にセットし、そしてキャビティ内を減圧度約１．３ｈＰａ（約１Ｔｏｒｒ）で減圧し、封止材料を６．９ＭＰａ（７０ｋｇｆ／ｃｍ２）の成形圧、１６０℃の成形温度で２分間トランスファー成形した。この封止材料としては、松下電工株式会社製エポキシ樹脂封止材料「ＣＶ８７１０Ｆ２」（熱伝導率０．９Ｗ／ｍ・Ｋ、フィラーとして溶融シリカ８５質量％含有（最大粒径２０μｍ、平均粒径５μｍ））を使用し、封止厚み０．８ｍｍ、封止範囲２９ｍｍ×２９ｍｍで封止した。
【００４２】
そして１７５℃で４時間アフターキュアすることによって、金属部材が２２ｍｍφで露出した図１（ａ）の構造の半導体装置を得た。この半導体装置のパッケージを切断して断面を観察したところ、半導体素子と金属部材の間に充填される封止樹脂の厚みは０．２３ｍｍであった。
【００４３】
（実施例２）
放熱用金属部材のスタンドオフ高さ及び封止厚みを０．７ｍｍに変更するようにした他は、実施例１と同様にして、金属部材が２２ｍｍφで露出した図１（ａ）の構造の半導体装置を得た。この半導体装置のパッケージを切断して断面を観察したところ、半導体素子と金属部材の間に充填される封止樹脂の厚みは０．１３ｍｍであった。
【００４４】
（実施例３）
放熱用金属部材を厚み０．２７ｍｍの銅板から作製するようにした他は、実施例２と同様にして、金属部材が２２ｍｍφで露出した図１（ａ）の構造の半導体装置を得た。この半導体装置のパッケージを切断して断面を観察したところ、半導体素子と金属部材の間に充填される封止樹脂の厚みは０．０６ｍｍであった。
【００４５】
（実施例４）
放熱用金属部材を厚み０．１５ｍｍの銅板から作製するようにし、また金属部材のスタンドオフ高さ及び封止厚みを０．９ｍｍに変更するようにした他は、実施例１と同様にして、金属部材が２２ｍｍφで露出した図１（ａ）の構造の半導体装置を得た。この半導体装置のパッケージを切断して断面を観察したところ、半導体素子と金属部材の間に充填される封止樹脂の厚みは０．３８ｍｍであった。
【００４６】
（実施例５）
封止材料として、溶融シリカの５０質量％をアルミナ（最大粒径７μｍ、平均粒径１．５μｍ）で置き換えたものをフィラーとして配合して、熱伝導率を１．５Ｗ／ｍ・Ｋに調整するようにしたものを用いるようにした他は、実施例１と同様にして、図１（ａ）の構造の半導体装置を得た。
【００４７】
（実施例６）
封止材料として、溶融シリカの５０質量％を窒化硼素（最大粒径７μｍ、平均粒径２μｍ）で置き換えたものをフィラーとして配合して、熱伝導率を１．９Ｗ／ｍ・Ｋに調整するようにしたものを用いるようにした他は、実施例１と同様にして、図１（ａ）の構造の半導体装置を得た。
【００４８】
（実施例７）
封止材料として熱伝導率を１．５Ｗ／ｍ・Ｋに調整した実施例５のものを用いるようにした他は、実施例２と同様にして、図１（ａ）の構造の半導体装置を得た。
【００４９】
（実施例８）
封止材料として熱伝導率を１．９Ｗ／ｍ・Ｋに調整した実施例６のものを用いるようにした他は、実施例２と同様にして、図１（ａ）の構造の半導体装置を得た。
【００５０】
（実施例９）
放熱用の金属部材として２５ｍｍ×２５ｍｍ×厚さ０．２ｍｍのアルミニウム板から図３（ａ）の形状に加工したものを用い、スタンドオフ高さが０．７ｍｍになるように設定した。その他は、実施例７と同様にして、金属部材が２２ｍｍφで露出した図１（ａ）の構造の半導体装置を得た。この半導体装置のパッケージを切断して断面を観察したところ、半導体素子と金属部材の間に充填される封止樹脂の厚みは０．１３ｍｍであった。
【００５１】
（比較例１）
実施例１と同様にしてインターポーザーに半導体素子を搭載した。そして、液状浸入型アンダーフィル封止材料（松下電工株式会社製「ＣＶ５１８３Ｆ」：エポキシ樹脂封止材料）を半導体素子のフリップチップ接合部の間隙に注入し、１００℃、１時間の条件で硬化させることによって、図７（ａ）の構造の半導体素子を得た。
【００５２】
（比較例２）
実施例１と同様にしてインターポーザーに半導体素子を搭載し、そしてまず、液状浸入型アンダーフィル封止材料（松下電工株式会社製「ＣＶ５１８３Ｆ」）を各半導体素子のフリップチップ接合部の間隙に注入し、比較例２と同様にして硬化させた。
【００５３】
このようにアンダーフィル封止をした後、半導体素子を搭載したインターポーザーを実施例１と同じ成形金型にセットし、実施例１と同様にしてトランスファー成形を行ない、図７（ｂ）の構造の半導体装置を得た。
【００５４】
（比較例３）
放熱用の金属部材を使用しないようにした他は、実施例１と同様にして、図７（ｃ）の構造の半導体装置を得た。
【００５５】
上記の実施例１〜９及び比較例１〜３で得た半導体装置について、インターポーザーのコプラナリティー（バンプ上面の平坦性）、耐半田性、温度サイクル信頼性、ＰＣＴ信頼性、放熱性を測定した。
【００５６】
ここで、インターポーザーのコプラナリティーの測定は、インターポーザーの下面を対角線上に表面粗さ計で計測しておこなった。耐半田性は試料数１１個で試験を行ない、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）が定めるレベル２をクリアするとき「◎」、レベル３をクリアするとき「○」、レベル３をクリアできないとき「×」と評価した。温度サイクル信頼性は、−６５℃で１５分間、室温で５分間、１５０℃で１５分間を１サイクルとして、１１個の試料について寒熱サイクル試験を２０００サイクル行ない、不良発生までのサイクル回数をカウントして評価した。ＰＣＴ信頼性は、１２１℃、２気圧でプレッシャクッカーテストを行ない、不良発生までの時間を測定して評価した。放熱性の試験は、半導体装置のアルミニウム配線に１０ｍＡの電流を流し、アルミニウム配線が溶断するまでの時間を測定することによっておこなった。これらの結果を表１に示す。
【００５７】
【表１】
【００５８】
表１にみられるように、各実施例のものは、インターポーザーのコプラナリティー、耐半田性、温度サイクル信頼性、ＰＣＴ信頼性、放熱性においてそれぞれ優れるものであった。
【００５９】
【発明の効果】
上記のように本発明の請求項１に係る半導体装置によれば、半導体素子のフリップチップ接合部の間隙と、半導体素子の背面や側面とを同じ封止樹脂で界面が形成されることなく封止することができ、耐半田性などの信頼性を高く得ることができるものである。また半導体素子の発熱は金属部材から放熱することができるものであり、しかも半導体素子と金属部材の間に障害となるワイヤーなどがなく、半導体素子に金属部材を近接させて配置することができ、半導体素子から封止樹脂を介して金属部材に良好に熱伝導させて、熱放散性を高く得ることができるものである。
【００６０】
また請求項２の発明によって、金属部材と半導体素子との間に充填不良を発生させることなく封止樹脂を充填することがでできると共に、高い熱放散性を得ることができるものである。
【００６１】
また請求項３の発明によって、半導体素子から封止樹脂を介して金属部材に良好に熱伝導させて、熱放散性を高く得ることができるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すものであり、（ａ），（ｂ），（ｃ），（ｄ）はそれぞれ断面図である。
【図２】同上の斜視図である。
【図３】同上の金属部材を示すものであり、（ａ），（ｂ）はそれぞれ斜視図である。
【図４】同上のトランスファー成形を示す断面図である。
【図５】本発明の他の実施の形態を示すものであり、（ａ）、（ｂ）はそれぞれ断面図である。
【図６】従来例を示すものであり、（ａ），（ｂ）はそれぞれ断面図である。
【図７】他の従来例を示すものであり、（ａ），（ｂ），（ｃ）はそれぞれ断面図である。
【符号の説明】
１ インターポーザー
２ 半導体素子
３ 封止樹脂
４ 金属部材
【発明の属する技術分野】
本発明は、インターポーザーに半導体素子をフリップチップ実装すると共に封止樹脂で封止して形成される半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体高集積化の進展に伴い、半導体装置のＩ／Ｏ数が飛躍的に増加する傾向にある。しかし、従来のリードフレームを使用したＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）ではこれに対応できないので、ＰＢＧＡ（Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の半導体装置が開発され、ゲートアレイやチップセット等で使用されている。図６（ａ）はＰＢＧＡの一例を示すものであり、インターポーザー１に半導体素子２を搭載し、半導体素子２の電極とインターポーザー１の端子とを金線やアルミニウム細線などのワイヤ１０で接続すると共に、ワイヤ１０を含めて半導体素子２を封止樹脂３で封止するようにしてある。そしてインターポーザー１の半導体素子２を搭載した面と反対側の面には外部接続用の半田ボール１１が設けてある。
【０００３】
また、半導体高集積化の進展により、特に一部のチップセット等の用途において、半導体装置からの高い熱放散性が要求されており、放熱用の金属部材４を設けることが行なわれている。図６（ｂ）はその一例を示すものであり、半導体素子２の上に対向させて板状の金属部材４を配置し、金属部材４の表面が露出するように封止樹脂３の表層部に金属部材４をインサートするようにしてある。
【０００４】
しかし、上記のように半導体素子２をインターポーザー１にワイヤ１０で接続するワイヤボンディング法の半導体装置では、半導体素子２と金属部材４との間にワイヤ１０が存在するので、半導体素子２に金属部材４を近接させて配置することができず、半導体素子２と金属部材４の間には通常、０．２５〜０．５ｍｍ以上の間隔が必要である。従って、半導体素子２から金属部材４への熱伝導が不十分になり、熱放散性を十分に得ることができず、半導体装置のハイパワー化への対応に問題を有するものであった。
【０００５】
一方、ゲートアレイ、チップセット、グラフィック等の分野では、Ｉ／Ｏ数の増加や動作速度の向上が著しく、金線やアルミニウム細線を用いて接続する上記のワイヤボンディング法に代わって、電気特性に優れ、且つＩ／Ｏ数の増加にも対応が容易なフリップチップ接合の適用が望まれている。フリップチップ接合は、例えば図７（ａ）に示すＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）ように、半導体素子２に半田や金などでバンプ６を形成し、インターポーザー１に半導体素子２をフェースダウンで搭載し、インターポーザー１の端子にこのバンプ６を接合することによって、バンプ６と端子を金属結合によって直接、電気的に接続するようにしたものである。そしてこの際、半導体素子２の表面を湿度から保護したり、バンプ６を機械的ストレスから保護したりするために、通常、半導体素子２とインターポーザー１との間の微細な間隙を樹脂で埋めるアンダーフィルと呼ばれる封止が行なわれる。このアンダーフィルの形成は、インターポーザー１と半導体素子２の間は１５〜１００μｍ程度の微細な間隙であるので、低粘度液状材料の封止材料を毛細管現象によって注入させた後、加熱硬化させることによって、半導体素子２とインターポーザー１との間隙に封止樹脂３ａを充填させるようにして行なうのが一般的である。１１はインターポーザー１に設けた外部接続用の半田ボールであり、この図７（ａ）のものは通常、ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれている。
【０００６】
このようにインターポーザー１に半導体素子２をフリップチップ接合した半導体装置は、従来のワイヤボンディングした半導体装置に比べて、Ｉ／Ｏ数の増加に対応が容易なだけでなく、電気的接続の性能に優れているという利点を有する。しかし、インターポーザー１と半導体素子２の間の微細な間隙に低粘度液状材料の封止樹脂３ａを毛細管現象で注入させるのに時間がかかるために、アンダーフィルの生産性に問題があり、また毛細管現象という自然現象に頼るために、バンプパターンやフラックス残りなどの影響を受けて低粘度液状材料の封止樹脂３ａの流動性が変化し、ボイドがアンダーフィルに残って信頼性低下につながるおそれがあるという問題がある。さらに半導体素子２は背面側が露出しているので、半導体素子２の露出部の端面が欠けるおそれがあるなど、半導体装置をマウントする際のピックアップ性に問題を有する。
【０００７】
また、上記のようにインターポーザー１と半導体素子２の間隙に低粘度液状材料の封止樹脂３ａでアンダーフィルを形成した後、図７（ｂ）のように、半導体素子２の背面側にも封止樹脂３ｂをモールド成形して封止することも行なわれている。この場合には、半導体素子２は全面が封止樹脂３ａ，３ｂで封止されているので、ピックアップ性などの問題はなくなるが、アンダーフィル封止の工程とモールド封止の工程の両方が必要となって、生産性が一層低下するという問題があると共に、ボイドの問題はそのまま残っており、しかもアンダーフィルの封止樹脂３ａとモールド封止の封止樹脂３ｂとの間に界面ができるため、界面剥離が発生し易いなど、耐半田性などにおいて問題が新たに生じるおそれがある。
【０００８】
そこで、減圧化が可能な成形金型を用い、半導体素子２をフリップチップ接合したインターポーザー１を成形金型のキャビティ内にセットし、減圧状態でキャビティ内に封止材料を注入することによって、図７（ｃ）のようにインターポーザー１と半導体素子２の間の間隙に封止樹脂３を充填すると共に半導体素子２の背面や側面を封止樹脂３で封止するようにした半導体装置が提案されている（特許文献１参照）。
【０００９】
【特許文献１】
特開平７−７４１９４号公報
【００１０】
【発明が解決しようとする課題】
特許文献１の発明では、減圧状態でモールド成形を行なうことによって、インターポーザー１と半導体素子２の間の微細な間隙に封止樹脂３を充填することが可能になり、インターポーザー１と半導体素子２の間隙と半導体素子２の背面や側面を同一の封止樹脂３で同時に封止することができるものである。従ってこのものでは封止樹脂３に界面が存在せず、界面剥離が発生することがなくなって、耐半田性などの信頼性を高く得ることができるものである。
【００１１】
しかしこの図７（ｃ）のものでは、半導体素子２は全周が封止樹脂３で覆われているので、半導体素子２からの熱放散性が低く、半導体装置のハイパワー化への対応に問題を有するものであった。
【００１２】
本発明は上記の点に鑑みてなされたものであり、耐半田性などの信頼性が高く、しかも熱放散性に優れた半導体装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明の請求項１に係る半導体装置は、インターポーザー１上に半導体素子２をフェースダウンで配置すると共にフリップチップ接合して搭載した半導体装置において、半導体素子２のフリップチップ接合部に形成される間隙と、フリップチップ接合部以外の半導体素子２の表面部とを同一材料の封止樹脂３で封止し、放熱用の金属部材４を少なくとも一部を露出させた状態で封止樹脂３に設けて成ることを特徴とするものである。
【００１４】
また請求項２の発明は、請求項１において、半導体素子２のフリップチップ接合部と反対側の面と対向させて金属部材４を配置し、半導体素子２と金属部材４の間に充填される封止樹脂３の厚みが０．０３〜０．２ｍｍであることを特徴とするものである。
【００１５】
また請求項３の発明は、請求項１又は２において、封止樹脂３の熱伝導率が１．２Ｗ／ｍ・Ｋ以上であることを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
【００１７】
インターポーザー１としては、有機基板、セラミック基板、フレキシブル基板等や、これらと金属基板を組み合わせたものなどを例示することができるが、インターポーザー１として通常使用できるものであれば、何でもよい。
【００１８】
また半導体素子２としては、シリコンベアチップなどの任意の半導体ベアチップを用いることができるものであり、その片側の回路形成面に半田や金などの金属材料でバンプ６が設けてある。
【００１９】
そして、インターポーザー１の上に半導体素子２を回路形成面がインターポーザー１の側を向くフェースダウンで配置し、半導体素子２をバンプ６でフリップチップ接合することによって、インターポーザー１の上に搭載するようにしてある。このようにフェースダウンでフリップチップ接合した半導体素子２の回路形成面には、フリップチップ接合部においてバンプ６の厚みにほぼ相当する０．０１５〜０．１ｍｍ程度の厚みの空隙が間隙として形成されている。
【００２０】
ここで、図１（ａ）のように、半導体素子２を単体で用い、インターポーザー１に直接、半導体素子２をフェースダウンでフリップチップ接合するようにすることができるが、図１（ｂ）のように複数の半導体素子２をフェースダウンでフリップチップ接合するようにしてもよく、図１（ｃ）のようにインターポーザー１に半導体素子２をフェースダウンでフリップチップ接合する他に、他の受動部品１２をインターポーザー１に搭載するようにしてもよい。さらに図１（ｄ）のように半導体素子２を他の受動部品１３も同時に搭載されたいわゆるモジュールとして用いるようにしてもよい。図１（ｄ）の実施の形態はいわゆるスタックドＣＳＰを示すものであって、インターポーザー１の上に受動部品１３を介して半導体素子２がフェースダウンでフリップチップ接合してあり、受動部品１３を金線等のワイヤ１０でインターポーザー１に接続することによって、半導体素子２を受動部品１３を介してインターポーザー１に電気的に接続するようにしてある。従って本発明では、半導体素子２をインターポーザー１に直接的にフェースダウンでフリップチップ接合するようにしてもよく、あるいは半導体素子２を受動部品１３などを介して間接的にフェースダウンでフリップチップ接合するようにしてもよいものであり、要するに本発明では、少なくとも一つの半導体素子２がフェースダウンでフリップチップ接合されることによって、インターポーザー１に搭載されていればよいものである。また図１（ａ）〜（ｄ）にはすべて、インターポーザー１の背面に外部接続用の半田ボール１１を設けたものを示したが、インターポーザー１の背面に形成したランドで外部接続をするようにしたものなど、他の接続形態に形成することもできる。
【００２１】
また、放熱用の金属部材４は熱伝導性の高いものが好ましく、銅、アルミニウム、鉄、ニッケルなどの板や、その表面をメッキ処理したものを例示することができる。この金属部材４は、封止樹脂３を封止成形する際の圧力に耐える必要があるため、撓みにくい強度を持つものであることが好ましく、このために金属の種類によって異なるが、一般に０．１ｍｍ以上の厚みであることが好ましい。また、金属部材４と封止樹脂３との界面密着を向上させるため、表面メッキの他、表面化学処理や、ヘアライン形成等の物理的処理を金属部材４の表面に施すようにしてもよい。
【００２２】
この円板など板状に形成される金属部材４には例えば図３（ａ）のように、周囲に複数本の脚片１４が一体に延出して設けてあり、インターポーザー１の上にフェースダウンでフリップチップ接合した半導体素子２のフリップチップ接合部と反対側の背面に金属部材４を平行に対向させて配置し、脚片１４をインターポーザー１の上に接着剤や半田ペーストなどで接着することによって、固定してある。また図３（ｂ）は金属部材４の他の実施の形態を示すものであり、一枚の金属板をプレス・打抜き加工して、板状の金属部材４の周囲に複数本の脚片１４を延出すると共に各脚片１４の先端間を接地部２１で一体に接続するようにしたものである。金属部材４の脚片１４をインターポーザー１に接着する強度は、封止樹脂３を封止成形する際の成形温度、成形圧力によって金属部材が移動することを抑えることができるものであればよく、金属部材４の脚片１４のインターポーザー１への接着面積などを考慮して決定されるものである。接着剤を用いて接着する場合には、放熱性を助ける目的で熱伝導性接着剤を用いるようにしても良いが、これは必須ではない。
【００２３】
そして本発明において、半導体素子２のフリップチップ接合部に形成される間隙に封止樹脂３を充填してアンダーフィル封止すると共に同じ封止樹脂３で半導体素子２の背面や側面をモールド封止することによって、図１（ａ）〜（ｄ）に示すような半導体装置Ａを作製するようにしてある。ここで、半導体素子２の背面を封止する封止樹脂３は、半導体素子２と金属部材４の間の隙間に充填されるものであり、図２に示すように金属部材４の表面が全面に亘って封止樹脂３から露出されるようにしてある。
【００２４】
このように本発明に係る図１の半導体装置Ａは、半導体素子２のフリップチプ接合部の間隙と、半導体素子２の背面や側面とが同一の封止樹脂３で封止されており、封止樹脂３内には界面が存在しないものであり、従って封止樹脂３に界面剥離が発生することがなくなり、耐半田性などの信頼性を高く得ることができるものである。しかも半導体素子２から発熱した熱は、封止樹脂３を介して金属部材４に伝熱され、封止樹脂３の表面に露出している金属部材４から放熱されるものであり、半導体素子２からの熱放散性を高く得ることができ、半導体装置のハイパワー化に容易に対応することができるものである。
【００２５】
ここで、図１（ａ），（ｂ），（ｄ）に示す半導体装置Ａは、図３（ａ）や図３（ｂ）のような金属部材４を用いて製造した例を示すものであり、図１（ｂ）の実施の形態では、インターポーザー１に搭載した複数の半導体素子２に跨がるように金属部材４を配置することによって、金属部材４を複数の半導体素子２に対して共通化するようにしてある。また図１（ｃ）の実施の形態では、金属部材４で半導体素子２を覆うと共に金属部材４から庇状に張り出した張り出し部２２で受動部品１２を覆い、受動部品１２の発熱を張り出し部２２から放熱するようにしてある。
【００２６】
ここで、半導体素子２はフェースダウンでフリップチップ接合されており、金属部材４は半導体素子２のフリップチップ接合部と反対側の背面に対向しているので、ワイヤーボンディング接続の場合のようなワイヤが金属部材４と半導体素子２の間に存在せず、金属部材４を半導体素子２に近接させて対向させることができ、半導体素子２から金属部材４への熱伝導性を高めて熱放散性を十分に得ることができるものである。金属部材４と半導体素子２の対向間隙寸法は０．３ｍｍ以下にすることができるが、本発明では０．０３〜０．２ｍｍの範囲に設定するのが望ましい。金属部材４と半導体素子２の対向間隙寸法が０．２ｍｍを超えると、半導体素子２から金属部材４への熱伝導性を高めて熱放散性を向上させる効果が不十分になるおそれがあり、逆に金属部材４と半導体素子２の対向間隙寸法が０．０３ｍｍ未満の場合、金属部材４と半導体素子２との間に封止樹脂３を完全に充填することが難しくなり、充填不良が生じるおそれがある。
【００２７】
次に、半導体素子２のフリップチップ接合部の間隙及び半導体素子２の背面や側面を封止成形する方法について説明する。好ましい工法の一つは、固体状態の封止材料を用いたトランスファーモールド法あるいは液体状の封止材料を用いたリキッドインジェクション法である。これらの工法は、半導体素子２及び金属部材４を搭載したインターポーザー１を成形金型内にセットして、成形金型内を減圧状態にした後、封止材料を成形金型内に導入し、成形金型内で封止材料を加熱加圧することによって、封止材料を硬化させるようにしたものである。このように成形金型内を減圧状態にしない工法では、半導体素子２のフリップチップ接合部の間隙へのアンダーフィル用封止樹脂３の充填や、半導体素子２と金属部材４の間への封止樹脂の充填が不十分となり、充填不良が発生するおそれがある。成形金型内の減圧度は１３ｈＰａ（１０Ｔｏｒｒ）以下に設定するのが望ましい。
【００２８】
ここで、図４は真空トランスファーモールド法で用いられるトランスファー成形金型７の一例を示すものであり、上下一対の型板１５，１６から形成してある。上型板１５の下面と下型板１６の上面にはそれぞれキャビティ８を形成する凹部が設けてあり、このキャビティ８にゲート１７を介してランナー１８が接続してある。またキャビティのゲート１７と反対側には真空ポンプ（図示省略）に連結される吸引路１９が接続してある。さらに、これらのキャビティ８、ランナー１８、吸引路１９を囲むように型板１５，１６の間にパッキン２０を設け、成形金型７の型板１５，１６を型締めしたときにキャビティ８からの空気漏れがパッキン２０で防止できるようにしてある。
【００２９】
そしてまず、成形金型７を開いて、半導体素子２及び金属部材４を搭載したインターポーザー１を下型板１６のキャビティ８にセットした後、下型板１６の上に上型板１５を閉じる。そして、上下の型板１５，１６間がパッキン２０で密閉され、且つ上下の型板１５，１６のクランプが行なわれない状態で、真空ポンプを作動させて吸引路１９を通してキャビティ８内の脱気を行なうと同時に、成形金型７のポット（図示省略）に封止材料のタブレットを投入してポット内の空気漏れを防ぎ、１〜５秒保持して真空度を高めた後、上下の型板１５，１６をクランプし、ポットのプランジャ（図示省略）を作動させて、ランナー１８からゲート１７を介して溶融した封止材料を上型板１５のキャビティ８内に注入する。
【００３０】
上記のようにキャビティ８内を減圧状態にして、封止材料を上型板１５のキャビティ８内に注入すると、封止材料は半導体素子２のフリップチップ接合部の間隙に流入すると共に、半導体素子２の背面と金属部材４との隙間に流入し、半導体素子２のフリップチップ接合部の間隙に封止樹脂３を充填してアンダーフィル封止すると同時に、同じ封止樹脂３で半導体素子２の背面や側面をモールド封止することができるものであり、半導体素子２のフリップチップ接合部の間隙の部分及び半導体素子２の背面や側面を界面のない封止樹脂３で封止した、既述の図１（ａ）〜（ｄ）のような半導体装置Ａを作製することができるものである。
【００３１】
このとき、キャビティ８内は減圧されているため、半導体素子２のフリップチップ接合部の微小な間隙や、半導体素子２の背面と金属部材４との間の微小な隙間に、空気溜りなどが生じることなく封止材料を良好に流入させることができ、充填不良が発生することなく、短時間で封止材料を充填して封止樹脂３による封止を行なうことができるものである。また、半導体素子２及び金属部材４を搭載したインターポーザー１をキャビティ８にセットして成形金型７を型締めすると、金属部材４の半導体素子２と反対側の上面はキャビティ８に密着するようにしてあり、金属部材４の上面は封止樹脂３で封止されず、露出するものである。
【００３２】
ここで、封止材料としては、トランスファ成形による半導体封止に適用可能なものを用いることができるものであり、例えばエポキシ樹脂組成物、シリコーン樹脂組成物、不飽和ポリエステル樹脂組成物などを使用することができる。封止材料にはフィラーを配合したものが使用されるが、このフィラーとしては、最大粒径が半導体素子２のフリップチップ接合部の間隙寸法の１／２以下であるものを用いるのが好ましい。フィラーの最大粒径が半導体素子２のフリップチップ接合部の間隙寸法の１／２を超えるものであると、半導体素子２のフリップチップ接合部の微小な間隙や、半導体素子２と金属部材４の間の微小な隙間に封止材料が流入し難くなり、充填不良が発生するおそれがあると共に、この微小間隙に封止材料が侵入する際に半導体素子２の表面にフィラーが摩擦して傷付き、信頼性が低下するおそれがある。
【００３３】
このフィラーとしては、半導体封止に一般に用いられる溶融シリカの他に、結晶シリカ、アルミナ、窒化珪素、窒化硼素、窒化アルミニウム等の熱伝導性フィラーを用いることができる。このように熱伝導性フィラーを配合することによって、封止樹脂３の熱伝導性を向上させることができるものであり、封止樹脂３の熱伝導率が１．２Ｗ／ｍ・Ｋ以上であることが好ましい。封止樹脂３の熱伝導率が１．２Ｗ／ｍ・Ｋ未満であると、半導体素子２から封止樹脂３を介して金属部材４への熱の伝導性が不十分になり、金属部材４を具備することによって熱放散性を向上させる効果が不十分になるおそれがある。封止樹脂３の熱伝導率は可能な限り高いほうが好ましいので、上限は特に設定されない。ここで、熱伝導性フィラーは一般に高い硬度を有するので、半導体素子２の表面を傷付けることを未然に防ぐために、その最大粒径は半導体素子２のフリップチップ接合部の間隙寸法の１／５以下であることがより望ましい。
【００３４】
また、上記のように真空トランスファー封止成形を行なうにあたって、成形温度すなわち成形金型７の温度は、半導体素子２に設けたバンプ６を構成する金属の融点から５℃低い温度（融点−５℃）よりも低い温度であることが好ましい。成形温度がこの温度を超えて高いと、インターポーザー１に半導体素子２をフリップチップ接合しているバンプ６の強度が弱くなり、トランスファー成形時の溶融封止材料の注入圧力に対してフリップチップ接合が外れ、半導体素子２の脱落やフリップチップ接合不良などのトラブルを生じ易くなるものである。成形温度の下限は特に設定されるものではないが、封止材料を硬化させる温度よりも高い温度である必要はある。
【００３５】
半導体素子２のフリップチップ接合部の間隙及び半導体素子２の背面や側面を封止成形する方法の他の好ましい工法の一つは、減圧雰囲気下で常温で液体性状の封止材料を用いて封止した後、加圧下で熱硬化させる２段階のプロセスによるものである。第１段階の減圧雰囲気下で常温で液体性状の封止材料を封止する方法は、ディスペンサを用いた方法でも良いが、生産性の高さの観点から印刷法であることがより好ましく、市販の「真空印刷機」と呼ばれる設備を使用することが可能である。液状材料を封止する際の減圧雰囲気は２．７ｈＰａ（２Ｔｏｒｒ）以下であることが好ましく、減圧度が２．７ｈＰａを超えると、半導体素子２のフリップチップ接合部へアンダーフィル用封止樹脂３の充填が不十分となる場合がある。
【００３６】
また封止工程に引き続く第２段階の加圧下で加熱硬化する工程では、通常、０．２ＭＰａ〜０．４９ＭＰａ（２〜５ｋｇ／ｃｍ２）の加圧と、封止材料の硬化条件に応じた加熱が行なわれるが、特に制限されるものではない。この工程において、封止材料を硬化させる加熱を行なう前に、加圧下で、４０℃以上且つ封止材料の硬化温度以下の温度で、３分間以上、予備加熱を行なうことが好ましい。これは封止材料の樹脂が粘度上昇する前に、半導体素子２のフリップチップ接合部へアンダーフィル用封止材料の充填を促進するためである。４０℃以下の温度では、封止材料の粘度を室温に比べて低粘度化する効果が低く、充填を促進する効果が不十分になる。封止材料の加熱による粘度上昇は樹脂の種類により異なるため、定量的には規定できないが、前処理温度が高すぎても、反応による樹脂粘度上昇がすぐに起こるため、好ましい効果を得ることが難しくなる。
【００３７】
この工法に使用される液状封止材料としては、エポキシ樹脂組成物やシリコーン樹脂組成物などを挙げることができるが、使用される封止材料に含有されるフィラーのうち９５質量％以上のフィラーの最大粒子径が、半導体素子２のフリップチップ接合部の間隙寸法の１／３以下であることが好ましい。最大粒子径が半導体素子２のフリップチップ接合部の間隙寸法の１／３を超える大きな粒子のフィラーが５質量％以上含有されていると、フリップチップ接合部の間隙が大きな粒子のフィラーで堰き止められ、封止樹脂３の充填が不十分になる場合がある。このフィラーとしては、半導体封止に一般に用いられる溶融シリカの他に、熱伝導性を向上させる目的で、結晶シリカ、アルミナ、窒化珪素、窒化硼素、窒化アルミニウム等の熱伝導性フィラーを用いることができる。またストレスを緩和し、反りを低下させる目的で、液状封止材料に弾性体を分散させて含有させる場合には、上記と同じ理由から分散弾性体のうち９０質量％以上の最大粒子径が、半導体素子２のフリップチップ接合部の間隙寸法の１／３以下であることが好ましい。
【００３８】
図５は本発明の他の実施の形態を示すものであり、図５（ａ）のようにインターポーザー１の上に複数の半導体素子２をマトリクスアレイ状に配置し、各半導体素子２をフェースダウンでフリップチップ接合して搭載してある。またこの複数の総ての半導体素子２の上に跨がるように金属部材４を配置し、金属部材４を脚片１４でインターポーザー１の上に固定してある。そしてこの複数の半導体素子２を搭載したインターポーザー１に上記と同様にして封止材料を成形して硬化させることによって図５（ａ）のように、各半導体素子２のフリップチップ接合部の間隙の部分及び各半導体素子２の背面と金属部材４の隙間や各半導体素子２の側面を封止樹脂３で一括して封止する。このように各半導体素子２を封止樹脂３で封止した後、隣り合う半導体素子２の間の箇所でインターポーザー１と金属部材４及び封止樹脂３をダイシング工程で切断し（切断箇所を図５（ａ）に鎖線で示す）、各半導体素子２を搭載した部分を分割して個片化することによって、図５（ｂ）のような金属部材４がインターポーザー１と接していない半導体装置Ａを得ることができるものである。
【００３９】
【実施例】
次に、本発明を実施例によって具体的に説明する。
【００４０】
（実施例１）
０．２５ｍｍピッチで８００個の共晶半田バンプ（融点１８３℃）をアレイ状に設けた、８ｍｍ×８ｍｍ×厚さ０．３ｍｍの半導体素子を用いた。またインターポーザーとして３５ｍｍ×３５ｍｍ×厚さ０．４ｍｍのＦＲ−５タイプのエポキシ樹脂プリント配線板を用いた。このインターポーザーの表面には電流を流すことによって均一に発熱するようにアルミニウム配線が施してある。そしてこのインターポーザーの上面に半導体素子をフリップチップ接合し、ダウンフェースで搭載した。このとき半導体素子とインターポーザーの間のフリップチップ接合部の間隙寸法は７０〜７５μｍであった。また、放熱用の金属部材として２５ｍｍ×２５ｍｍ×厚さ０．２ｍｍの銅板から図３（ｂ）の形状に絞り加工したものを用い、この金属部材をインターポーザーの上面に耐熱性接着剤で接着して固定した。このとき、金属部材の上面にはニッケルメッキを施し、金属部材の下面には密着を高めるためのヘアライン処理を施した。またインターポーザーの上面から金属部材の上面までの高さ（スタンドオフ高さ）が０．８ｍｍになるように加工した。
【００４１】
次に、この半導体素子及び金属部材を搭載したインターポーザーを真空成形機構を有するトランスファー成形機の成形金型にセットし、そしてキャビティ内を減圧度約１．３ｈＰａ（約１Ｔｏｒｒ）で減圧し、封止材料を６．９ＭＰａ（７０ｋｇｆ／ｃｍ２）の成形圧、１６０℃の成形温度で２分間トランスファー成形した。この封止材料としては、松下電工株式会社製エポキシ樹脂封止材料「ＣＶ８７１０Ｆ２」（熱伝導率０．９Ｗ／ｍ・Ｋ、フィラーとして溶融シリカ８５質量％含有（最大粒径２０μｍ、平均粒径５μｍ））を使用し、封止厚み０．８ｍｍ、封止範囲２９ｍｍ×２９ｍｍで封止した。
【００４２】
そして１７５℃で４時間アフターキュアすることによって、金属部材が２２ｍｍφで露出した図１（ａ）の構造の半導体装置を得た。この半導体装置のパッケージを切断して断面を観察したところ、半導体素子と金属部材の間に充填される封止樹脂の厚みは０．２３ｍｍであった。
【００４３】
（実施例２）
放熱用金属部材のスタンドオフ高さ及び封止厚みを０．７ｍｍに変更するようにした他は、実施例１と同様にして、金属部材が２２ｍｍφで露出した図１（ａ）の構造の半導体装置を得た。この半導体装置のパッケージを切断して断面を観察したところ、半導体素子と金属部材の間に充填される封止樹脂の厚みは０．１３ｍｍであった。
【００４４】
（実施例３）
放熱用金属部材を厚み０．２７ｍｍの銅板から作製するようにした他は、実施例２と同様にして、金属部材が２２ｍｍφで露出した図１（ａ）の構造の半導体装置を得た。この半導体装置のパッケージを切断して断面を観察したところ、半導体素子と金属部材の間に充填される封止樹脂の厚みは０．０６ｍｍであった。
【００４５】
（実施例４）
放熱用金属部材を厚み０．１５ｍｍの銅板から作製するようにし、また金属部材のスタンドオフ高さ及び封止厚みを０．９ｍｍに変更するようにした他は、実施例１と同様にして、金属部材が２２ｍｍφで露出した図１（ａ）の構造の半導体装置を得た。この半導体装置のパッケージを切断して断面を観察したところ、半導体素子と金属部材の間に充填される封止樹脂の厚みは０．３８ｍｍであった。
【００４６】
（実施例５）
封止材料として、溶融シリカの５０質量％をアルミナ（最大粒径７μｍ、平均粒径１．５μｍ）で置き換えたものをフィラーとして配合して、熱伝導率を１．５Ｗ／ｍ・Ｋに調整するようにしたものを用いるようにした他は、実施例１と同様にして、図１（ａ）の構造の半導体装置を得た。
【００４７】
（実施例６）
封止材料として、溶融シリカの５０質量％を窒化硼素（最大粒径７μｍ、平均粒径２μｍ）で置き換えたものをフィラーとして配合して、熱伝導率を１．９Ｗ／ｍ・Ｋに調整するようにしたものを用いるようにした他は、実施例１と同様にして、図１（ａ）の構造の半導体装置を得た。
【００４８】
（実施例７）
封止材料として熱伝導率を１．５Ｗ／ｍ・Ｋに調整した実施例５のものを用いるようにした他は、実施例２と同様にして、図１（ａ）の構造の半導体装置を得た。
【００４９】
（実施例８）
封止材料として熱伝導率を１．９Ｗ／ｍ・Ｋに調整した実施例６のものを用いるようにした他は、実施例２と同様にして、図１（ａ）の構造の半導体装置を得た。
【００５０】
（実施例９）
放熱用の金属部材として２５ｍｍ×２５ｍｍ×厚さ０．２ｍｍのアルミニウム板から図３（ａ）の形状に加工したものを用い、スタンドオフ高さが０．７ｍｍになるように設定した。その他は、実施例７と同様にして、金属部材が２２ｍｍφで露出した図１（ａ）の構造の半導体装置を得た。この半導体装置のパッケージを切断して断面を観察したところ、半導体素子と金属部材の間に充填される封止樹脂の厚みは０．１３ｍｍであった。
【００５１】
（比較例１）
実施例１と同様にしてインターポーザーに半導体素子を搭載した。そして、液状浸入型アンダーフィル封止材料（松下電工株式会社製「ＣＶ５１８３Ｆ」：エポキシ樹脂封止材料）を半導体素子のフリップチップ接合部の間隙に注入し、１００℃、１時間の条件で硬化させることによって、図７（ａ）の構造の半導体素子を得た。
【００５２】
（比較例２）
実施例１と同様にしてインターポーザーに半導体素子を搭載し、そしてまず、液状浸入型アンダーフィル封止材料（松下電工株式会社製「ＣＶ５１８３Ｆ」）を各半導体素子のフリップチップ接合部の間隙に注入し、比較例２と同様にして硬化させた。
【００５３】
このようにアンダーフィル封止をした後、半導体素子を搭載したインターポーザーを実施例１と同じ成形金型にセットし、実施例１と同様にしてトランスファー成形を行ない、図７（ｂ）の構造の半導体装置を得た。
【００５４】
（比較例３）
放熱用の金属部材を使用しないようにした他は、実施例１と同様にして、図７（ｃ）の構造の半導体装置を得た。
【００５５】
上記の実施例１〜９及び比較例１〜３で得た半導体装置について、インターポーザーのコプラナリティー（バンプ上面の平坦性）、耐半田性、温度サイクル信頼性、ＰＣＴ信頼性、放熱性を測定した。
【００５６】
ここで、インターポーザーのコプラナリティーの測定は、インターポーザーの下面を対角線上に表面粗さ計で計測しておこなった。耐半田性は試料数１１個で試験を行ない、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）が定めるレベル２をクリアするとき「◎」、レベル３をクリアするとき「○」、レベル３をクリアできないとき「×」と評価した。温度サイクル信頼性は、−６５℃で１５分間、室温で５分間、１５０℃で１５分間を１サイクルとして、１１個の試料について寒熱サイクル試験を２０００サイクル行ない、不良発生までのサイクル回数をカウントして評価した。ＰＣＴ信頼性は、１２１℃、２気圧でプレッシャクッカーテストを行ない、不良発生までの時間を測定して評価した。放熱性の試験は、半導体装置のアルミニウム配線に１０ｍＡの電流を流し、アルミニウム配線が溶断するまでの時間を測定することによっておこなった。これらの結果を表１に示す。
【００５７】
【表１】
表１にみられるように、各実施例のものは、インターポーザーのコプラナリティー、耐半田性、温度サイクル信頼性、ＰＣＴ信頼性、放熱性においてそれぞれ優れるものであった。
【００５９】
【発明の効果】
上記のように本発明の請求項１に係る半導体装置によれば、半導体素子のフリップチップ接合部の間隙と、半導体素子の背面や側面とを同じ封止樹脂で界面が形成されることなく封止することができ、耐半田性などの信頼性を高く得ることができるものである。また半導体素子の発熱は金属部材から放熱することができるものであり、しかも半導体素子と金属部材の間に障害となるワイヤーなどがなく、半導体素子に金属部材を近接させて配置することができ、半導体素子から封止樹脂を介して金属部材に良好に熱伝導させて、熱放散性を高く得ることができるものである。
【００６０】
また請求項２の発明によって、金属部材と半導体素子との間に充填不良を発生させることなく封止樹脂を充填することがでできると共に、高い熱放散性を得ることができるものである。
【００６１】
また請求項３の発明によって、半導体素子から封止樹脂を介して金属部材に良好に熱伝導させて、熱放散性を高く得ることができるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すものであり、（ａ），（ｂ），（ｃ），（ｄ）はそれぞれ断面図である。
【図２】同上の斜視図である。
【図３】同上の金属部材を示すものであり、（ａ），（ｂ）はそれぞれ斜視図である。
【図４】同上のトランスファー成形を示す断面図である。
【図５】本発明の他の実施の形態を示すものであり、（ａ）、（ｂ）はそれぞれ断面図である。
【図６】従来例を示すものであり、（ａ），（ｂ）はそれぞれ断面図である。
【図７】他の従来例を示すものであり、（ａ），（ｂ），（ｃ）はそれぞれ断面図である。
【符号の説明】
１ インターポーザー
２ 半導体素子
３ 封止樹脂
４ 金属部材
Claims (3)
- インターポーザー上に半導体素子をフェースダウンで配置すると共にフリップチップ接合して搭載した半導体装置において、半導体素子のフリップチップ接合部に形成される間隙と、フリップチップ接合部以外の半導体素子の表面部とを同一材料の封止樹脂で封止し、放熱用の金属部材を少なくとも一部を露出させた状態で封止樹脂に設けて成ることを特徴とする半導体装置。
- 半導体素子のフリップチップ接合部と反対側の面と対向させて金属部材を配置し、半導体素子と金属部材の間に充填される封止樹脂の厚みが０．０３〜０．２ｍｍであることを特徴とする請求項１に記載の半導体装置。
- 封止樹脂の熱伝導率が１．２Ｗ／ｍ・Ｋ以上であることを特徴とする請求項１又は２に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003117507A JP2004327555A (ja) | 2003-04-22 | 2003-04-22 | 半導体装置 |
| TW092129522A TW200423349A (en) | 2003-04-22 | 2003-10-24 | Chip package structure |
| US10/707,684 US7061103B2 (en) | 2003-04-22 | 2004-01-05 | Chip package structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003117507A JP2004327555A (ja) | 2003-04-22 | 2003-04-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004327555A true JP2004327555A (ja) | 2004-11-18 |
Family
ID=33497373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003117507A Pending JP2004327555A (ja) | 2003-04-22 | 2003-04-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2004327555A (ja) |
| TW (1) | TW200423349A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012009726A (ja) * | 2010-06-28 | 2012-01-12 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP2012216838A (ja) * | 2011-03-31 | 2012-11-08 | Mitsubishi Chemicals Corp | 三次元集積回路積層体 |
| WO2016174697A1 (ja) * | 2015-04-28 | 2016-11-03 | 新電元工業株式会社 | 半導体モジュール及び半導体モジュールの製造方法 |
-
2003
- 2003-04-22 JP JP2003117507A patent/JP2004327555A/ja active Pending
- 2003-10-24 TW TW092129522A patent/TW200423349A/zh unknown
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012009726A (ja) * | 2010-06-28 | 2012-01-12 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP2012216838A (ja) * | 2011-03-31 | 2012-11-08 | Mitsubishi Chemicals Corp | 三次元集積回路積層体 |
| JP2017130676A (ja) * | 2011-03-31 | 2017-07-27 | 三菱ケミカル株式会社 | 三次元集積回路積層体 |
| WO2016174697A1 (ja) * | 2015-04-28 | 2016-11-03 | 新電元工業株式会社 | 半導体モジュール及び半導体モジュールの製造方法 |
| JPWO2016174697A1 (ja) * | 2015-04-28 | 2017-05-18 | 新電元工業株式会社 | 半導体モジュール及び半導体モジュールの製造方法 |
| US9892993B2 (en) | 2015-04-28 | 2018-02-13 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor module having stacked insulated substrate structures |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200423349A (en) | 2004-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4078033B2 (ja) | 半導体モジュールの実装方法 | |
| TWI485817B (zh) | 微電子封裝及其散熱方法 | |
| US7135769B2 (en) | Semiconductor packages and methods of manufacturing thereof | |
| WO2019124024A1 (ja) | 半導体パッケージおよびその製造方法 | |
| US20180151461A1 (en) | Stiffener for fan-out wafer level packaging and method of manufacturing | |
| JP4521015B2 (ja) | 半導体装置の製造方法 | |
| US20140001480A1 (en) | Lead Frame Packages and Methods of Formation Thereof | |
| JPH11220077A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2004327556A (ja) | 半導体装置及びその製造方法 | |
| JP4283588B2 (ja) | 半導体装置 | |
| US6544816B1 (en) | Method of encapsulating thin semiconductor chip-scale packages | |
| US9142523B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20020008004A (ko) | 열확산기를 부착한 반도체 장치 및 그 제조 방법 | |
| CN108604578A (zh) | 电力用半导体装置及其制造方法 | |
| JP4836847B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| TW571406B (en) | High performance thermally enhanced package and method of fabricating the same | |
| JP3561209B2 (ja) | フリップチップ実装用バインダー及びこれを用いた半導体装置の製造方法 | |
| US10854576B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2004327555A (ja) | 半導体装置 | |
| JP2003197680A (ja) | 半導体装置の製造方法 | |
| JP2004327554A (ja) | 半導体装置及びその製造方法 | |
| TW200522300A (en) | Chip package sturcture | |
| US9230874B1 (en) | Integrated circuit package with a heat conductor | |
| JP2005142452A (ja) | 半導体装置及びその製造方法 | |
| JP2004055609A (ja) | 樹脂封止方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050608 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061219 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070319 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070417 |