JP2004319566A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】サリサイドプロセスを経たダミーパターン上方においても安定したヒューズ溶断が可能な半導体装置の製造方法及び半導体装置を提供する。
【解決手段】半導体基板１０上にトレンチのダミーパターン１２ＤＭＹを有するトレンチ素子分離領域１２を形成する。素子領域２１上に少なくともＭＯＳ型素子Ｑ１を形成する。ＭＯＳ型素子Ｑ１に自己整合的にシリサイド層を形成するサリサイド工程が実施される。このＭＯＳ型素子Ｑ１と接続関係を有する金属配線による多層の回路配線を形成するその金属配線３１中に、ヒューズ素子ＦＵＳＥを形成する。このような工程を具備しつつ、上記サリサイド工程の前に少なくともヒューズ素子ＦＵＳＥ形成予定領域下及び近傍のダミーパターン１２ＤＭＹを保護膜２５２で覆い、シリサイド化を防ぐようにする。
【選択図】 図１
【解決手段】半導体基板１０上にトレンチのダミーパターン１２ＤＭＹを有するトレンチ素子分離領域１２を形成する。素子領域２１上に少なくともＭＯＳ型素子Ｑ１を形成する。ＭＯＳ型素子Ｑ１に自己整合的にシリサイド層を形成するサリサイド工程が実施される。このＭＯＳ型素子Ｑ１と接続関係を有する金属配線による多層の回路配線を形成するその金属配線３１中に、ヒューズ素子ＦＵＳＥを形成する。このような工程を具備しつつ、上記サリサイド工程の前に少なくともヒューズ素子ＦＵＳＥ形成予定領域下及び近傍のダミーパターン１２ＤＭＹを保護膜２５２で覆い、シリサイド化を防ぐようにする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に化学的機械的研磨によって平坦化前処理を経る素子分離領域用の溝（トレンチ）とそのダミーパターンを有すると共にメタルヒューズを形成する半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
半導体基板上に形成した素子を互いに分離する方法としてトレンチ・アイソレーションが知られている。トレンチ・アイソレーションは、素子形成領域以外の半導体基板に溝（トレンチ）を形成し、溝内部を絶縁物、特に酸化シリコン膜などで充填し、素子間分離を実現する。トレンチ・アイソレーションは、ＬＯＣＯＳ分離法（選択酸化分離）に比べて基板中に深く分離距離を稼げる。このため、分離幅を著しく縮小することが可能である。トレンチ・アイソレーションはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼称され、半導体集積回路の高集積化に有利な構造である。
【０００３】
微細なデザインルールを用いるデバイスでは、ＳＴＩを用いた素子分離構造を用いる。例えば、半導体基板上に形成したマスクパターンに従って基板に所定深さの溝パターン、いわゆるトレンチをエッチング形成する。トレンチを酸化後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法を用いてトレンチ内を十分に埋める酸化膜（シリコン酸化膜）を形成する。その後、トレンチ内のみに酸化膜を配するＳＴＩ構造を実現するため平坦化処理をする。この際、化学的機械的研磨、いわゆるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）技術を利用する。ＣＭＰの均一性向上のため、フィールド部（素子分離領域）にはダミーパターンを発生させている。これにより、ディッシング現象が抑えられる（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平９−１０７０２８（第４，５頁、図５）。
【０００５】
【発明が解決しようとする課題】
半導体装置においてその製品特性、あるいは個々の出力信号レベル等を調整する目的で、ヒューズ素子が設けられているものがある。すなわち、ヒューズカットを実施することにより、回路を構成する所定の信号経路が変更でき、関係する回路ブロックの動作の調整化が図れる。メモリ製品や液晶ドライバ製品等ではメタル配線層を利用したヒューズ素子（メタルヒューズ）を必要箇所設けている。このメタルヒューズ下部においてもＣＭＰ均一性向上のためのダミーパターンが存在する。
【０００６】
一方、微細化、高速化が要求されるＭＯＳ型素子はサリサイドプロセスの利用が一般的になっている。サリサイドプロセスは、ＭＯＳＦＥＴのソース／ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化するものであり、例えば次のように実現される。ＭＯＳＦＥＴとしてゲート電極はまずポリシリコンで形成される。ポリシリコンのゲート電極両側は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造、すなわちソース／ドレインのエクステンション領域を設けるためのスペーサ（サイドウォール）が設けられる。スペーサはシリサイド化する際の分離領域になり、ゲート電極上部及びソース／ドレインのＳｉ基板上に自己整合的に高融点金属薄膜形成→シリサイド化→低抵抗シリサイド層形成が可能である。このようなサリサイドプロセスは、低抵抗化、性能向上を図るＭＯＳＦＥＴとして周知技術である。
【０００７】
サリサイドプロセスを使用する際、ダミーパターン発生領域に露出した基板上にもシリサイド層が形成され、金属表面が現出する。
図３は、サリサイドプロセスを経たＭＯＳ型素子と、ダミーパターンを形成したフィールド部及びその上のヒューズ素子を示す断面図である。ＭＯＳ型素子にサリサイドプロセスを使用すると、ダミーパターン発生領域に露出した基板上にもシリサイド層が形成され、金属表面が現出する。その上方にヒューズ素子が存在する場合、問題が起こる。ヒューズカットはレーザビームによる溶断で達成される。このヒューズ溶断の際、シリサイドの金属表面がレーザエネルギーを吸収してしまう。この結果、安定したヒューズ溶断が困難になる。
【０００８】
本発明は上記のような事情を考慮してなされたもので、サリサイドプロセスを経たダミーパターン上方においても安定したヒューズ溶断が可能な半導体装置の製造方法及び半導体装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上の素子領域を囲むようにトレンチのダミーパターンを有するトレンチ素子分離領域を形成する工程と、前記素子領域上に少なくともＭＯＳ型素子を形成する工程と、少なくとも前記ＭＯＳ型素子に自己整合的にシリサイド層を形成するサリサイド工程と、少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線を形成する工程と、前記回路配線中に金属配線によるヒューズ素子を形成する工程と、を具備し、前記サリサイド工程の前に少なくとも前記ヒューズ素子形成予定領域下及び近傍の前記トレンチ素子分離領域におけるダミーパターンを保護膜で覆うことを特徴とする。
【００１０】
上記本発明に係る半導体装置の製造方法によれば、トレンチ素子分離領域上にダミーパターンがある場合、サリサイド工程の前にヒューズ素子形成予定領域下及び近傍にあるダミーパターンを保護膜で覆う。これにより、その部分に露出している半導体基板上はシリサイド層が作られることはない。シリサイド層はヒューズ素子溶断の際のレーザ光を吸収してしまい好ましくない。ヒューズ素子下方にシリサイド層がないことで、効率的で安定したヒューズ溶断が実現できる。
なお、好ましくは、前記保護膜については、前記ＭＯＳ型素子のゲート電極側壁に形成する絶縁膜を選択的に残留させて利用することを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板上の素子領域を囲むようにトレンチのダミーパターンを有するトレンチ素子分離領域を形成する工程と、前記素子領域上に少なくともＭＯＳ型素子を形成する工程と、少なくとも前記ＭＯＳ型素子に自己整合的にシリサイド層を形成するサリサイド工程と、少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線を形成する工程と、前記回路配線中に金属配線によるヒューズ素子を形成する工程と、を具備し、前記サリサイド工程の後に少なくとも前記ヒューズ素子形成予定領域下及び近傍の前記トレンチ素子分離領域におけるダミーパターンを保護膜で覆うことを特徴とする。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、ダミーパターンにシリサイド層が形成されていても、ヒューズ素子を溶断するエネルギー光を反射させる保護膜を形成することにより、シリサイド表面は加熱されにくい。すなわち、ヒューズ素子溶断の際のレーザ光が高いエネルギーでシリサイド表面に到達することはない。これにより、効率的で安定したヒューズ溶断が実現できる。
なお、好ましくは、前記保護膜については、少なくとも酸化膜と窒化膜の界面を２層以上形成する多層の積層膜とし、その膜厚はそれぞれ前記ヒューズ素子を溶断するエネルギー光に関する膜中波長の１／４または３／４になるように設定することを特徴としている。
【００１３】
本発明に係る半導体装置は、半導体基板における素子領域上に少なくとも自己整合的なシリサイド層を配して形成されたＭＯＳ型素子と、少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線と、素子分離部の所定領域に設けられた前記半導体基板表面のシリサイド化を防止したダミーパターンを有するトレンチ素子分離領域と、前記所定領域上方における前記回路配線中に形成されたレーザ光で溶断するタイプのヒューズ素子と、を具備したことを特徴とする。
【００１４】
上記本発明に係る半導体装置によれば、所定領域においてトレンチ素子分離領域上のダミーパターンはシリサイド化を防止した構成となっている。このため、特に、回路配線中に形成されたレーザ光で溶断するタイプのヒューズ素子に対し、ヒューズ素子下方にシリサイド層がないことで、安定したヒューズ溶断が実現できる。
【００１５】
本発明に係る半導体装置は、半導体基板における素子領域上に少なくとも自己整合的なシリサイド層を配して形成されたＭＯＳ型素子と、少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線と、素子分離部の所定領域に設けられた前記半導体基板表面がシリサイド化されたダミーパターンを有するトレンチ素子分離領域と、前記所定領域上方における前記回路配線中に形成されたレーザ光で溶断するタイプのヒューズ素子と、少なくとも前記ヒューズ素子下及びその近傍のトレンチ素子分離領域上に形成され少なくとも前記ヒューズ素子を溶断するエネルギー光を反射させる界面を２層以上含む保護膜と、を具備したことを特徴とする。
【００１６】
上記本発明に係る半導体装置によれば、ダミーパターンにシリサイド層が配されていても、ヒューズ素子を溶断するエネルギー光を反射させる保護膜を形成することにより、シリサイド表面は加熱されにくい。すなわち、ヒューズ素子溶断の際のレーザ光が高いエネルギーでシリサイド表面に到達することはない。これにより、効率的で安定したヒューズ溶断が実現できる。
なお、好ましくは、前記保護膜については、少なくとも酸化膜と窒化膜の界面を２層以上形成する多層の積層膜とし、その膜厚はそれぞれ前記ヒューズ素子を溶断するエネルギー光に関する膜中波長の１／４または３／４になるように設定することを特徴としている。
【００１７】
【発明の実施の形態】
図１（ａ）〜（ｆ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
図１（ａ）に示すように、例えばＰ型の半導体基板１０において、素子領域を囲むようにトレンチ素子分離領域１２を形成する。このトレンチ素子分離領域１２にはトレンチのダミーパターン１２ＤＭＹが付加されている。ダミーパターン１２ＤＭＹは、前記したようにＣＭＰ工程による平坦化均一性向上のために設けられている。
【００１８】
このようなトレンチ素子分離領域１２は、例えば次のように形成される。図示しないＣＭＰ（化学的機械的研磨）のストッパ膜を、フォトリソグラフィ技術を施しマスクパターンとする。マスクパターンに従って異方性エッチングし、基板１０に複数のダミートレンチを含む素子分離用のトレンチを形成する。トレンチ内を熱酸化し酸化膜を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜（ＳｉＯ２膜）１１を形成する。次に、ＣＭＰ工程を経てストッパ膜のレベルで平坦化する。素子分離領域上もダミーパターンのためストッパ膜が混在しディッシング防止に寄与する。平坦化終了後、ストッパ膜をエッチング除去する。これにより、基板１０が凸部として部分的に露出したダミーパターン１２ＤＭＹを含んだトレンチ素子分離領域１２が形成される。
【００１９】
次に、図１（ｂ）に示すように、半導体基板１０におけるＰ型の素子領域２１上の所定領域に、しきい値制御用のドープを伴うチャネル領域２２を形成し、ゲート酸化膜２３、その上にポリシリコン層を形成してゲート電極２４をパターニングする。その後、ゲート電極２４を後酸化（熱酸化）する（図示せず）。このようなゲート電極２４の領域をマスクに、ＬＤＤ構造いわゆるエクステンション領域のためのソース・ドレインの低濃度Ｎ型不純物領域（Ｎ−領域）２６１をイオン注入により形成する。次に、ゲート電極２４上を覆う絶縁膜２５を堆積する。この絶縁膜２５は、例えばＳｉＯ２／ＳｉＮの積層膜が考えられる。その他、ＳｉＯ２またはＳｉＮの単層膜でもよい。次に、フォトリソグラフィ工程を導入し、後の配線工程でヒューズ素子が形成される予定領域及びその近傍の絶縁膜２５上にエッチングマスク２７を形成する。
【００２０】
次に、図１（ｃ）に示すように、絶縁膜２５は、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等により異方性エッチングされることによって、ゲート電極２４のサイドウォール（スペーサ）２５１として残る。その際、エッチングマスク２７によって保護された領域は絶縁膜２５がエッチングされず、保護膜２５２として残る。次に、スペーサ２５１の両側にソース・ドレイン領域を形成する高濃度のＮ型不純物領域（Ｎ＋領域）２６２をイオン注入により形成する。
【００２１】
次に、図１（ｄ）に示すように、ゲート電極２４上部及びソース・ドレインのＮ＋領域２６２を覆うように全面に金属膜２８を堆積する。金属膜２８としては例えばＣｏ／ＴｉＮ積層であり、スパッタ法を利用して堆積する。金属膜２８の厚みは、後にソース・ドレインのＮ＋領域２６２上に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクションリークの原因を与えないよう厚みを制御すべきである。
【００２２】
次に、図１（ｅ）に示すように、金属膜（Ｃｏ）２８に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経て高抵抗シリサイド層２８１が形成される。このシリサイド層２８１は高抵抗のＣｏＳｉ膜（Ｃｏ２Ｓｉ膜も含む）で構成される。次に、ウェハは塩酸＋過酸化水素水を含む溶液に漬浸され、シリサイド化しない未反応の金属（Ｃｏ／ＴｉＮを含む）を除去する第１次ウェット工程を経る。さらに、アンモニア＋過酸化水素を含む溶液を用いて再度洗浄除去し、水洗処理する第２次ウェット工程を経る。これにより、金属（Ｃｏを含む）の残留物は一掃除去される。このとき、保護膜２５２上の金属（Ｃｏを含む）の残留物も除去される。
【００２３】
次に、図１（ｆ）に示すように、ウェハ乾燥後、再度アニール処理することにより、シリサイド層２８１を安定させる（第２次アニール工程の実施）。これにより、自己整合的に低抵抗のシリサイド層（ＣｏＳｉ２膜）２８２を有するサリサイド構造を有するＭＯＳ型素子Ｑ１が形成される。また、このようなサリサイドプロセスを経ても、保護膜２５２で保護されたトレンチ素子分離領域１２におけるダミーパターン１２ＤＭＹの基板表面はシリサイド化されない。
【００２４】
さらに、上記ＭＯＳ型素子Ｑ１との接続関係を含め、層間絶縁膜３０を介して金属配線３１による多層の回路配線を形成する。金属配線３１は図示しないがバリアメタル等も含まれる。ダミーパターン１２ＤＭＹを保護膜２５２で覆った領域上方に、上記回路配線中の金属配線３１によるヒューズ素子ＦＵＳＥを形成する。ヒューズ素子ＦＵＳＥはヒューズカット時、レーザ光で溶断するため、上部の層間絶縁膜３０はエッチング開口により薄膜化（２００〜３００ｎｍ）されている。
【００２５】
上記実施形態の方法及び構成によれば、トレンチ素子分離領域１２上にダミーパターン１２ＤＭＹがある場合、サリサイド工程の前にヒューズ素子形成予定領域下及び近傍にあるダミーパターンを保護膜２５２で覆う。これにより、その部分に露出している半導体基板上はシリサイド層が作られることはない。シリサイド層はヒューズ素子ＦＵＳＥの溶断の際、レーザ光を吸収してしまい溶断が不安定になる。ヒューズ素子ＦＵＳＥ下方近傍にシリサイド層がないことで、効率的で安定したヒューズ溶断が実現できる。
【００２６】
図２（ａ）〜（ｆ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付して説明する。
図２（ａ）に示すように、例えばＰ型の半導体基板１０において、素子領域を囲むようにトレンチ素子分離領域１２を形成する。このトレンチ素子分離領域１２にはトレンチのダミーパターン１２ＤＭＹが付加されている。ダミーパターン１２ＤＭＹは、前記したようにＣＭＰ工程による平坦化均一性向上のために設けられている。
【００２７】
このようなトレンチ素子分離領域１２は、前記図１（ａ）における説明と同様に形成される。すなわち、ＣＭＰストッパ膜をマスクパターンとして異方性エッチングし、基板１０に複数のダミートレンチを含む素子分離用のトレンチを形成する。トレンチ内を熱酸化後、ＣＶＤ法による酸化膜（ＳｉＯ２膜）１１を形成する。次に、ＣＭＰ工程を経てストッパ膜のレベルで平坦化する。素子分離領域上もダミーパターンのためストッパ膜が混在しディッシング防止に寄与する。平坦化終了後、ストッパ膜をエッチング除去する。これにより、基板１０が凸部として部分的に露出したダミーパターン１２ＤＭＹを含んだトレンチ素子分離領域１２が形成される。
【００２８】
次に、図２（ｂ）に示すように、半導体基板１０におけるＰ型の素子領域２１上の所定領域に、しきい値制御用のドープを伴うチャネル領域２２を形成し、ゲート酸化膜２３、その上にポリシリコン層を形成してゲート電極２４をパターニングする。その後、ゲート電極２４を後酸化（熱酸化）する（図示せず）。このようなゲート電極２４の領域をマスクに、ＬＤＤ構造いわゆるエクステンション領域のためのソース・ドレインの低濃度Ｎ型不純物領域（Ｎ−領域）２６１をイオン注入により形成する。次に、ゲート電極２４上を覆う絶縁膜を堆積し、ＲＩＥ法等により異方性エッチングされることによってゲート電極２４のサイドウォール（スペーサ）２５１を形成する。スペーサ２５１は、例えばＳｉＯ２／ＳｉＮの積層膜や、ＳｉＯ２またはＳｉＮの単層膜が考えられる。次に、スペーサ２５１の両側にソース・ドレイン領域を形成する高濃度のＮ型不純物領域（Ｎ＋領域）２６２をイオン注入により形成する。
【００２９】
次に、図１（ｃ）に示すように、ゲート電極２４上部及びソース・ドレインのＮ＋領域２６２を含む基板上を覆うように金属膜２８を堆積する。金属膜２８としては例えばＣｏ／ＴｉＮ積層であり、スパッタ法を利用して堆積する。金属膜２８の厚みは、後にソース・ドレインのＮ＋領域２６２上に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクションリークの原因を与えないよう厚みを制御すべきである。
【００３０】
次に、図１（ｄ）に示すように、金属膜（Ｃｏ）２８に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経て高抵抗シリサイド層（ＣｏＳｉ膜（Ｃｏ２Ｓｉ膜も含む））を形成する。次に、ウェハは塩酸＋過酸化水素水を含む溶液に漬浸され、シリサイド化しない未反応の金属（Ｃｏ／ＴｉＮを含む）を除去する第１次ウェット工程を経る。さらに、アンモニア＋過酸化水素を含む溶液を用いて再度洗浄除去し、水洗処理する第２次ウェット工程を経る。これにより、金属（Ｃｏを含む）の残留物は一掃除去される。
【００３１】
次に、ウェハ乾燥後、再度アニール処理（第２次アニール工程の実施）することにより、シリサイド層を安定させる。これにより、自己整合的に低抵抗のシリサイド層（ＣｏＳｉ２膜）２８２を有するサリサイド構造のＭＯＳ型素子Ｑ２が形成される。また、このようなサリサイドプロセスを経ることにより、トレンチ素子分離領域１２におけるダミーパターン１２ＤＭＹの基板表面にもシリサイド層２８２が形成される。
【００３２】
次に、図１（ｅ）に示すように、基板上全面に層間絶縁膜を形成するが、シリサイド層２８２表面との間に、２層以上の絶縁膜界面ＳＦを形成する。例えば、ＳｉＯ２とＳｉＮの界面ＳＦを２層形成するためにＳｉＮ／ＳｉＯ２／ＳｉＮの３層の積層膜２９を形成する。ＳｉＮやＳｉＯ２の膜厚はそれぞれ、ヒューズ素子を溶断するレーザ光に関する膜中波長の１／４または３／４になるように設定する。これは、屈折率の異なる材料の界面での反射を用いることにより、レーザ光の大部分のエネルギーを入射側に反射させるためである。ＳｉＮやＳｉＯ２の膜厚をレーザ光の膜中波長の１／４または３／４に設定することにより、多重反射が効率よく起き、反射光量が増え、ダミーパターン１２ＤＭＹ側に透過されるレーザ光を減少させることができる。
【００３３】
次に、図２（ｆ）に示すように、さらに、上記ＭＯＳ型素子Ｑ２との接続関係を含め、層間絶縁膜３０を介して金属配線３１による多層の回路配線を形成する。金属配線３１は図示しないがバリアメタル等も含まれる。ダミーパターン１２ＤＭＹの領域上方に、上記回路配線中の金属配線３１によるヒューズ素子ＦＵＳＥを形成する。ヒューズ素子ＦＵＳＥはヒューズカット時、レーザ光で溶断するため、上部の層間絶縁膜３０はエッチング開口により薄膜化（２００〜３００ｎｍ）されている。
【００３４】
上記実施形態の方法及び構成によれば、トレンチ素子分離領域１２上にダミーパターン１２ＤＭＹがある場合、サリサイド工程の後に、ヒューズ素子形成予定領域下及び近傍にあるダミーパターン上を含むように積層膜２９を形成する。この積層膜２９は、レーザ光のエネルギーを効率よく反射できるよう２層以上の界面を有するものである。積層膜２９はＳｉＮ／ＳｉＯ２／ＳｉＮの３層としたが、これに限るものではない。ダミーパターンにある半導体基板上のシリサイド層表面に高いエネルギーのままレーザ光が到達することがないように構成する保護膜を配することが重要である。これにより、ヒューズ素子ＦＵＳＥ下方近傍にシリサイド表面が存在しても、ヒューズ素子溶断の際にはレーザ光によるシリサイド表面の加熱は大幅に低減される。よって、効率的で安定したヒューズ溶断が実現できる。
【００３５】
以上説明したようにそれぞれ本発明によれば、第１実施形態の方法を用いるなどして、ヒューズ素子下方近傍のダミーパターンにシリサイド層を形成しない構成を有する。または第２実施形態の方法を用いるなどして、シリサイド層を形成してもレーザ光のエネルギーが伝わり難くする構成を有する。別段示さなかったが、ヒューズ素子下方近傍のダミーパターンにシリサイド層を形成しない構成に関し、第２実施形態の方法で用いたレーザ光のエネルギーを効率よく反射できる２層以上の界面を有する積層膜を構成してもよい。
なお、シリサイド層を形成する金属としてＣｏを利用したが、これに限らない。シリサイド層を形成する金属として、Ｔｉ、Ｎｉ、Ｍｏやその他の高融点金属を利用してもよい。また、Ｎ型の素子領域上にＰチャネルＭＯＳトランジスタを形成する場合も同様に構成できる。この結果、サリサイドプロセスを経たダミーパターン上方においても安定したヒューズ溶断が可能な半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
【図２】（ａ）〜（ｆ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
【図３】従来の問題点を説明するための構成を示す断面図。
【符号の説明】
１０…半導体基板、１１…酸化膜、１２…トレンチ素子分離領域、１２ＤＭＹ…ダミーパターン、２２…チャネル領域、２３…ゲート酸化膜、２４…ゲート電極、２５…絶縁膜、２５１…サイドウォール（スペーサ）、２５２…保護膜、２６１…ソース・ドレインのＮ−領域、２６２…ソース・ドレインのＮ＋領域、２７…エッチングマスク、２８…金属膜、２８１，２８２…シリサイド層、２９…積層膜、３０…層間絶縁膜、３１…金属配線、ＦＵＳＥ…ヒューズ素子、Ｑ１，Ｑ２…ＭＯＳ型素子。
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に化学的機械的研磨によって平坦化前処理を経る素子分離領域用の溝（トレンチ）とそのダミーパターンを有すると共にメタルヒューズを形成する半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
半導体基板上に形成した素子を互いに分離する方法としてトレンチ・アイソレーションが知られている。トレンチ・アイソレーションは、素子形成領域以外の半導体基板に溝（トレンチ）を形成し、溝内部を絶縁物、特に酸化シリコン膜などで充填し、素子間分離を実現する。トレンチ・アイソレーションは、ＬＯＣＯＳ分離法（選択酸化分離）に比べて基板中に深く分離距離を稼げる。このため、分離幅を著しく縮小することが可能である。トレンチ・アイソレーションはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼称され、半導体集積回路の高集積化に有利な構造である。
【０００３】
微細なデザインルールを用いるデバイスでは、ＳＴＩを用いた素子分離構造を用いる。例えば、半導体基板上に形成したマスクパターンに従って基板に所定深さの溝パターン、いわゆるトレンチをエッチング形成する。トレンチを酸化後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法を用いてトレンチ内を十分に埋める酸化膜（シリコン酸化膜）を形成する。その後、トレンチ内のみに酸化膜を配するＳＴＩ構造を実現するため平坦化処理をする。この際、化学的機械的研磨、いわゆるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）技術を利用する。ＣＭＰの均一性向上のため、フィールド部（素子分離領域）にはダミーパターンを発生させている。これにより、ディッシング現象が抑えられる（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平９−１０７０２８（第４，５頁、図５）。
【０００５】
【発明が解決しようとする課題】
半導体装置においてその製品特性、あるいは個々の出力信号レベル等を調整する目的で、ヒューズ素子が設けられているものがある。すなわち、ヒューズカットを実施することにより、回路を構成する所定の信号経路が変更でき、関係する回路ブロックの動作の調整化が図れる。メモリ製品や液晶ドライバ製品等ではメタル配線層を利用したヒューズ素子（メタルヒューズ）を必要箇所設けている。このメタルヒューズ下部においてもＣＭＰ均一性向上のためのダミーパターンが存在する。
【０００６】
一方、微細化、高速化が要求されるＭＯＳ型素子はサリサイドプロセスの利用が一般的になっている。サリサイドプロセスは、ＭＯＳＦＥＴのソース／ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化するものであり、例えば次のように実現される。ＭＯＳＦＥＴとしてゲート電極はまずポリシリコンで形成される。ポリシリコンのゲート電極両側は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造、すなわちソース／ドレインのエクステンション領域を設けるためのスペーサ（サイドウォール）が設けられる。スペーサはシリサイド化する際の分離領域になり、ゲート電極上部及びソース／ドレインのＳｉ基板上に自己整合的に高融点金属薄膜形成→シリサイド化→低抵抗シリサイド層形成が可能である。このようなサリサイドプロセスは、低抵抗化、性能向上を図るＭＯＳＦＥＴとして周知技術である。
【０００７】
サリサイドプロセスを使用する際、ダミーパターン発生領域に露出した基板上にもシリサイド層が形成され、金属表面が現出する。
図３は、サリサイドプロセスを経たＭＯＳ型素子と、ダミーパターンを形成したフィールド部及びその上のヒューズ素子を示す断面図である。ＭＯＳ型素子にサリサイドプロセスを使用すると、ダミーパターン発生領域に露出した基板上にもシリサイド層が形成され、金属表面が現出する。その上方にヒューズ素子が存在する場合、問題が起こる。ヒューズカットはレーザビームによる溶断で達成される。このヒューズ溶断の際、シリサイドの金属表面がレーザエネルギーを吸収してしまう。この結果、安定したヒューズ溶断が困難になる。
【０００８】
本発明は上記のような事情を考慮してなされたもので、サリサイドプロセスを経たダミーパターン上方においても安定したヒューズ溶断が可能な半導体装置の製造方法及び半導体装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板上の素子領域を囲むようにトレンチのダミーパターンを有するトレンチ素子分離領域を形成する工程と、前記素子領域上に少なくともＭＯＳ型素子を形成する工程と、少なくとも前記ＭＯＳ型素子に自己整合的にシリサイド層を形成するサリサイド工程と、少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線を形成する工程と、前記回路配線中に金属配線によるヒューズ素子を形成する工程と、を具備し、前記サリサイド工程の前に少なくとも前記ヒューズ素子形成予定領域下及び近傍の前記トレンチ素子分離領域におけるダミーパターンを保護膜で覆うことを特徴とする。
【００１０】
上記本発明に係る半導体装置の製造方法によれば、トレンチ素子分離領域上にダミーパターンがある場合、サリサイド工程の前にヒューズ素子形成予定領域下及び近傍にあるダミーパターンを保護膜で覆う。これにより、その部分に露出している半導体基板上はシリサイド層が作られることはない。シリサイド層はヒューズ素子溶断の際のレーザ光を吸収してしまい好ましくない。ヒューズ素子下方にシリサイド層がないことで、効率的で安定したヒューズ溶断が実現できる。
なお、好ましくは、前記保護膜については、前記ＭＯＳ型素子のゲート電極側壁に形成する絶縁膜を選択的に残留させて利用することを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板上の素子領域を囲むようにトレンチのダミーパターンを有するトレンチ素子分離領域を形成する工程と、前記素子領域上に少なくともＭＯＳ型素子を形成する工程と、少なくとも前記ＭＯＳ型素子に自己整合的にシリサイド層を形成するサリサイド工程と、少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線を形成する工程と、前記回路配線中に金属配線によるヒューズ素子を形成する工程と、を具備し、前記サリサイド工程の後に少なくとも前記ヒューズ素子形成予定領域下及び近傍の前記トレンチ素子分離領域におけるダミーパターンを保護膜で覆うことを特徴とする。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、ダミーパターンにシリサイド層が形成されていても、ヒューズ素子を溶断するエネルギー光を反射させる保護膜を形成することにより、シリサイド表面は加熱されにくい。すなわち、ヒューズ素子溶断の際のレーザ光が高いエネルギーでシリサイド表面に到達することはない。これにより、効率的で安定したヒューズ溶断が実現できる。
なお、好ましくは、前記保護膜については、少なくとも酸化膜と窒化膜の界面を２層以上形成する多層の積層膜とし、その膜厚はそれぞれ前記ヒューズ素子を溶断するエネルギー光に関する膜中波長の１／４または３／４になるように設定することを特徴としている。
【００１３】
本発明に係る半導体装置は、半導体基板における素子領域上に少なくとも自己整合的なシリサイド層を配して形成されたＭＯＳ型素子と、少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線と、素子分離部の所定領域に設けられた前記半導体基板表面のシリサイド化を防止したダミーパターンを有するトレンチ素子分離領域と、前記所定領域上方における前記回路配線中に形成されたレーザ光で溶断するタイプのヒューズ素子と、を具備したことを特徴とする。
【００１４】
上記本発明に係る半導体装置によれば、所定領域においてトレンチ素子分離領域上のダミーパターンはシリサイド化を防止した構成となっている。このため、特に、回路配線中に形成されたレーザ光で溶断するタイプのヒューズ素子に対し、ヒューズ素子下方にシリサイド層がないことで、安定したヒューズ溶断が実現できる。
【００１５】
本発明に係る半導体装置は、半導体基板における素子領域上に少なくとも自己整合的なシリサイド層を配して形成されたＭＯＳ型素子と、少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線と、素子分離部の所定領域に設けられた前記半導体基板表面がシリサイド化されたダミーパターンを有するトレンチ素子分離領域と、前記所定領域上方における前記回路配線中に形成されたレーザ光で溶断するタイプのヒューズ素子と、少なくとも前記ヒューズ素子下及びその近傍のトレンチ素子分離領域上に形成され少なくとも前記ヒューズ素子を溶断するエネルギー光を反射させる界面を２層以上含む保護膜と、を具備したことを特徴とする。
【００１６】
上記本発明に係る半導体装置によれば、ダミーパターンにシリサイド層が配されていても、ヒューズ素子を溶断するエネルギー光を反射させる保護膜を形成することにより、シリサイド表面は加熱されにくい。すなわち、ヒューズ素子溶断の際のレーザ光が高いエネルギーでシリサイド表面に到達することはない。これにより、効率的で安定したヒューズ溶断が実現できる。
なお、好ましくは、前記保護膜については、少なくとも酸化膜と窒化膜の界面を２層以上形成する多層の積層膜とし、その膜厚はそれぞれ前記ヒューズ素子を溶断するエネルギー光に関する膜中波長の１／４または３／４になるように設定することを特徴としている。
【００１７】
【発明の実施の形態】
図１（ａ）〜（ｆ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
図１（ａ）に示すように、例えばＰ型の半導体基板１０において、素子領域を囲むようにトレンチ素子分離領域１２を形成する。このトレンチ素子分離領域１２にはトレンチのダミーパターン１２ＤＭＹが付加されている。ダミーパターン１２ＤＭＹは、前記したようにＣＭＰ工程による平坦化均一性向上のために設けられている。
【００１８】
このようなトレンチ素子分離領域１２は、例えば次のように形成される。図示しないＣＭＰ（化学的機械的研磨）のストッパ膜を、フォトリソグラフィ技術を施しマスクパターンとする。マスクパターンに従って異方性エッチングし、基板１０に複数のダミートレンチを含む素子分離用のトレンチを形成する。トレンチ内を熱酸化し酸化膜を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜（ＳｉＯ２膜）１１を形成する。次に、ＣＭＰ工程を経てストッパ膜のレベルで平坦化する。素子分離領域上もダミーパターンのためストッパ膜が混在しディッシング防止に寄与する。平坦化終了後、ストッパ膜をエッチング除去する。これにより、基板１０が凸部として部分的に露出したダミーパターン１２ＤＭＹを含んだトレンチ素子分離領域１２が形成される。
【００１９】
次に、図１（ｂ）に示すように、半導体基板１０におけるＰ型の素子領域２１上の所定領域に、しきい値制御用のドープを伴うチャネル領域２２を形成し、ゲート酸化膜２３、その上にポリシリコン層を形成してゲート電極２４をパターニングする。その後、ゲート電極２４を後酸化（熱酸化）する（図示せず）。このようなゲート電極２４の領域をマスクに、ＬＤＤ構造いわゆるエクステンション領域のためのソース・ドレインの低濃度Ｎ型不純物領域（Ｎ−領域）２６１をイオン注入により形成する。次に、ゲート電極２４上を覆う絶縁膜２５を堆積する。この絶縁膜２５は、例えばＳｉＯ２／ＳｉＮの積層膜が考えられる。その他、ＳｉＯ２またはＳｉＮの単層膜でもよい。次に、フォトリソグラフィ工程を導入し、後の配線工程でヒューズ素子が形成される予定領域及びその近傍の絶縁膜２５上にエッチングマスク２７を形成する。
【００２０】
次に、図１（ｃ）に示すように、絶縁膜２５は、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法等により異方性エッチングされることによって、ゲート電極２４のサイドウォール（スペーサ）２５１として残る。その際、エッチングマスク２７によって保護された領域は絶縁膜２５がエッチングされず、保護膜２５２として残る。次に、スペーサ２５１の両側にソース・ドレイン領域を形成する高濃度のＮ型不純物領域（Ｎ＋領域）２６２をイオン注入により形成する。
【００２１】
次に、図１（ｄ）に示すように、ゲート電極２４上部及びソース・ドレインのＮ＋領域２６２を覆うように全面に金属膜２８を堆積する。金属膜２８としては例えばＣｏ／ＴｉＮ積層であり、スパッタ法を利用して堆積する。金属膜２８の厚みは、後にソース・ドレインのＮ＋領域２６２上に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクションリークの原因を与えないよう厚みを制御すべきである。
【００２２】
次に、図１（ｅ）に示すように、金属膜（Ｃｏ）２８に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経て高抵抗シリサイド層２８１が形成される。このシリサイド層２８１は高抵抗のＣｏＳｉ膜（Ｃｏ２Ｓｉ膜も含む）で構成される。次に、ウェハは塩酸＋過酸化水素水を含む溶液に漬浸され、シリサイド化しない未反応の金属（Ｃｏ／ＴｉＮを含む）を除去する第１次ウェット工程を経る。さらに、アンモニア＋過酸化水素を含む溶液を用いて再度洗浄除去し、水洗処理する第２次ウェット工程を経る。これにより、金属（Ｃｏを含む）の残留物は一掃除去される。このとき、保護膜２５２上の金属（Ｃｏを含む）の残留物も除去される。
【００２３】
次に、図１（ｆ）に示すように、ウェハ乾燥後、再度アニール処理することにより、シリサイド層２８１を安定させる（第２次アニール工程の実施）。これにより、自己整合的に低抵抗のシリサイド層（ＣｏＳｉ２膜）２８２を有するサリサイド構造を有するＭＯＳ型素子Ｑ１が形成される。また、このようなサリサイドプロセスを経ても、保護膜２５２で保護されたトレンチ素子分離領域１２におけるダミーパターン１２ＤＭＹの基板表面はシリサイド化されない。
【００２４】
さらに、上記ＭＯＳ型素子Ｑ１との接続関係を含め、層間絶縁膜３０を介して金属配線３１による多層の回路配線を形成する。金属配線３１は図示しないがバリアメタル等も含まれる。ダミーパターン１２ＤＭＹを保護膜２５２で覆った領域上方に、上記回路配線中の金属配線３１によるヒューズ素子ＦＵＳＥを形成する。ヒューズ素子ＦＵＳＥはヒューズカット時、レーザ光で溶断するため、上部の層間絶縁膜３０はエッチング開口により薄膜化（２００〜３００ｎｍ）されている。
【００２５】
上記実施形態の方法及び構成によれば、トレンチ素子分離領域１２上にダミーパターン１２ＤＭＹがある場合、サリサイド工程の前にヒューズ素子形成予定領域下及び近傍にあるダミーパターンを保護膜２５２で覆う。これにより、その部分に露出している半導体基板上はシリサイド層が作られることはない。シリサイド層はヒューズ素子ＦＵＳＥの溶断の際、レーザ光を吸収してしまい溶断が不安定になる。ヒューズ素子ＦＵＳＥ下方近傍にシリサイド層がないことで、効率的で安定したヒューズ溶断が実現できる。
【００２６】
図２（ａ）〜（ｆ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付して説明する。
図２（ａ）に示すように、例えばＰ型の半導体基板１０において、素子領域を囲むようにトレンチ素子分離領域１２を形成する。このトレンチ素子分離領域１２にはトレンチのダミーパターン１２ＤＭＹが付加されている。ダミーパターン１２ＤＭＹは、前記したようにＣＭＰ工程による平坦化均一性向上のために設けられている。
【００２７】
このようなトレンチ素子分離領域１２は、前記図１（ａ）における説明と同様に形成される。すなわち、ＣＭＰストッパ膜をマスクパターンとして異方性エッチングし、基板１０に複数のダミートレンチを含む素子分離用のトレンチを形成する。トレンチ内を熱酸化後、ＣＶＤ法による酸化膜（ＳｉＯ２膜）１１を形成する。次に、ＣＭＰ工程を経てストッパ膜のレベルで平坦化する。素子分離領域上もダミーパターンのためストッパ膜が混在しディッシング防止に寄与する。平坦化終了後、ストッパ膜をエッチング除去する。これにより、基板１０が凸部として部分的に露出したダミーパターン１２ＤＭＹを含んだトレンチ素子分離領域１２が形成される。
【００２８】
次に、図２（ｂ）に示すように、半導体基板１０におけるＰ型の素子領域２１上の所定領域に、しきい値制御用のドープを伴うチャネル領域２２を形成し、ゲート酸化膜２３、その上にポリシリコン層を形成してゲート電極２４をパターニングする。その後、ゲート電極２４を後酸化（熱酸化）する（図示せず）。このようなゲート電極２４の領域をマスクに、ＬＤＤ構造いわゆるエクステンション領域のためのソース・ドレインの低濃度Ｎ型不純物領域（Ｎ−領域）２６１をイオン注入により形成する。次に、ゲート電極２４上を覆う絶縁膜を堆積し、ＲＩＥ法等により異方性エッチングされることによってゲート電極２４のサイドウォール（スペーサ）２５１を形成する。スペーサ２５１は、例えばＳｉＯ２／ＳｉＮの積層膜や、ＳｉＯ２またはＳｉＮの単層膜が考えられる。次に、スペーサ２５１の両側にソース・ドレイン領域を形成する高濃度のＮ型不純物領域（Ｎ＋領域）２６２をイオン注入により形成する。
【００２９】
次に、図１（ｃ）に示すように、ゲート電極２４上部及びソース・ドレインのＮ＋領域２６２を含む基板上を覆うように金属膜２８を堆積する。金属膜２８としては例えばＣｏ／ＴｉＮ積層であり、スパッタ法を利用して堆積する。金属膜２８の厚みは、後にソース・ドレインのＮ＋領域２６２上に形成されるシリサイド層の厚みに影響する。スパイキングなどジャンクションリークの原因を与えないよう厚みを制御すべきである。
【００３０】
次に、図１（ｄ）に示すように、金属膜（Ｃｏ）２８に対するシリサイド化を促す熱処理、いわゆる第１次アニール工程を経て高抵抗シリサイド層（ＣｏＳｉ膜（Ｃｏ２Ｓｉ膜も含む））を形成する。次に、ウェハは塩酸＋過酸化水素水を含む溶液に漬浸され、シリサイド化しない未反応の金属（Ｃｏ／ＴｉＮを含む）を除去する第１次ウェット工程を経る。さらに、アンモニア＋過酸化水素を含む溶液を用いて再度洗浄除去し、水洗処理する第２次ウェット工程を経る。これにより、金属（Ｃｏを含む）の残留物は一掃除去される。
【００３１】
次に、ウェハ乾燥後、再度アニール処理（第２次アニール工程の実施）することにより、シリサイド層を安定させる。これにより、自己整合的に低抵抗のシリサイド層（ＣｏＳｉ２膜）２８２を有するサリサイド構造のＭＯＳ型素子Ｑ２が形成される。また、このようなサリサイドプロセスを経ることにより、トレンチ素子分離領域１２におけるダミーパターン１２ＤＭＹの基板表面にもシリサイド層２８２が形成される。
【００３２】
次に、図１（ｅ）に示すように、基板上全面に層間絶縁膜を形成するが、シリサイド層２８２表面との間に、２層以上の絶縁膜界面ＳＦを形成する。例えば、ＳｉＯ２とＳｉＮの界面ＳＦを２層形成するためにＳｉＮ／ＳｉＯ２／ＳｉＮの３層の積層膜２９を形成する。ＳｉＮやＳｉＯ２の膜厚はそれぞれ、ヒューズ素子を溶断するレーザ光に関する膜中波長の１／４または３／４になるように設定する。これは、屈折率の異なる材料の界面での反射を用いることにより、レーザ光の大部分のエネルギーを入射側に反射させるためである。ＳｉＮやＳｉＯ２の膜厚をレーザ光の膜中波長の１／４または３／４に設定することにより、多重反射が効率よく起き、反射光量が増え、ダミーパターン１２ＤＭＹ側に透過されるレーザ光を減少させることができる。
【００３３】
次に、図２（ｆ）に示すように、さらに、上記ＭＯＳ型素子Ｑ２との接続関係を含め、層間絶縁膜３０を介して金属配線３１による多層の回路配線を形成する。金属配線３１は図示しないがバリアメタル等も含まれる。ダミーパターン１２ＤＭＹの領域上方に、上記回路配線中の金属配線３１によるヒューズ素子ＦＵＳＥを形成する。ヒューズ素子ＦＵＳＥはヒューズカット時、レーザ光で溶断するため、上部の層間絶縁膜３０はエッチング開口により薄膜化（２００〜３００ｎｍ）されている。
【００３４】
上記実施形態の方法及び構成によれば、トレンチ素子分離領域１２上にダミーパターン１２ＤＭＹがある場合、サリサイド工程の後に、ヒューズ素子形成予定領域下及び近傍にあるダミーパターン上を含むように積層膜２９を形成する。この積層膜２９は、レーザ光のエネルギーを効率よく反射できるよう２層以上の界面を有するものである。積層膜２９はＳｉＮ／ＳｉＯ２／ＳｉＮの３層としたが、これに限るものではない。ダミーパターンにある半導体基板上のシリサイド層表面に高いエネルギーのままレーザ光が到達することがないように構成する保護膜を配することが重要である。これにより、ヒューズ素子ＦＵＳＥ下方近傍にシリサイド表面が存在しても、ヒューズ素子溶断の際にはレーザ光によるシリサイド表面の加熱は大幅に低減される。よって、効率的で安定したヒューズ溶断が実現できる。
【００３５】
以上説明したようにそれぞれ本発明によれば、第１実施形態の方法を用いるなどして、ヒューズ素子下方近傍のダミーパターンにシリサイド層を形成しない構成を有する。または第２実施形態の方法を用いるなどして、シリサイド層を形成してもレーザ光のエネルギーが伝わり難くする構成を有する。別段示さなかったが、ヒューズ素子下方近傍のダミーパターンにシリサイド層を形成しない構成に関し、第２実施形態の方法で用いたレーザ光のエネルギーを効率よく反射できる２層以上の界面を有する積層膜を構成してもよい。
なお、シリサイド層を形成する金属としてＣｏを利用したが、これに限らない。シリサイド層を形成する金属として、Ｔｉ、Ｎｉ、Ｍｏやその他の高融点金属を利用してもよい。また、Ｎ型の素子領域上にＰチャネルＭＯＳトランジスタを形成する場合も同様に構成できる。この結果、サリサイドプロセスを経たダミーパターン上方においても安定したヒューズ溶断が可能な半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
【図２】（ａ）〜（ｆ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法及び半導体装置を工程順に示す断面図である。
【図３】従来の問題点を説明するための構成を示す断面図。
【符号の説明】
１０…半導体基板、１１…酸化膜、１２…トレンチ素子分離領域、１２ＤＭＹ…ダミーパターン、２２…チャネル領域、２３…ゲート酸化膜、２４…ゲート電極、２５…絶縁膜、２５１…サイドウォール（スペーサ）、２５２…保護膜、２６１…ソース・ドレインのＮ−領域、２６２…ソース・ドレインのＮ＋領域、２７…エッチングマスク、２８…金属膜、２８１，２８２…シリサイド層、２９…積層膜、３０…層間絶縁膜、３１…金属配線、ＦＵＳＥ…ヒューズ素子、Ｑ１，Ｑ２…ＭＯＳ型素子。
Claims (7)
- 半導体基板上の素子領域を囲むようにトレンチのダミーパターンを有するトレンチ素子分離領域を形成する工程と、
前記素子領域上に少なくともＭＯＳ型素子を形成する工程と、
少なくとも前記ＭＯＳ型素子に自己整合的にシリサイド層を形成するサリサイド工程と、
少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線を形成する工程と、
前記回路配線中に金属配線によるヒューズ素子を形成する工程と、
を具備し、
前記サリサイド工程の前に少なくとも前記ヒューズ素子形成予定領域下及び近傍の前記トレンチ素子分離領域におけるダミーパターンを保護膜で覆うことを特徴とする半導体装置の製造方法。 - 前記保護膜は、前記ＭＯＳ型素子のゲート電極側壁に形成する絶縁膜を選択的に残留させて利用することを特徴とする請求項１記載の半導体装置の製造方法。
- 半導体基板上の素子領域を囲むようにトレンチのダミーパターンを有するトレンチ素子分離領域を形成する工程と、
前記素子領域上に少なくともＭＯＳ型素子を形成する工程と、
少なくとも前記ＭＯＳ型素子に自己整合的にシリサイド層を形成するサリサイド工程と、
少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線を形成する工程と、
前記回路配線中に金属配線によるヒューズ素子を形成する工程と、
を具備し、
前記サリサイド工程の後に少なくとも前記ヒューズ素子形成予定領域下及び近傍の前記トレンチ素子分離領域におけるダミーパターンにおいて前記ヒューズ素子を溶断するエネルギー光を反射させる保護膜で覆うことを特徴とする半導体装置の製造方法。 - 前記保護膜は、少なくとも酸化膜と窒化膜の界面を２層以上形成する多層の積層膜とし、その膜厚はそれぞれ前記ヒューズ素子を溶断するエネルギー光に関する膜中波長の１／４または３／４になるように設定することを特徴とした請求項３記載の半導体装置の製造方法。
- 半導体基板における素子領域上に少なくとも自己整合的なシリサイド層を配して形成されたＭＯＳ型素子と、
少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線と、
素子分離部の所定領域に設けられた前記半導体基板表面のシリサイド化を防止したダミーパターンを有するトレンチ素子分離領域と、
前記所定領域上方における前記回路配線中に形成されたレーザ光で溶断するタイプのヒューズ素子と、
を具備したことを特徴とする半導体装置。 - 半導体基板における素子領域上に少なくとも自己整合的なシリサイド層を配して形成されたＭＯＳ型素子と、
少なくとも前記ＭＯＳ型素子と接続関係を有する金属配線による多層の回路配線と、
素子分離部の所定領域に設けられた前記半導体基板表面がシリサイド化されたダミーパターンを有するトレンチ素子分離領域と、
前記所定領域上方における前記回路配線中に形成されたレーザ光で溶断するタイプのヒューズ素子と、
少なくとも前記ヒューズ素子下及びその近傍のトレンチ素子分離領域上に形成され少なくとも前記ヒューズ素子を溶断するエネルギー光を反射させる界面を２層以上含む保護膜と、
を具備したことを特徴とする半導体装置。 - 前記保護膜は、少なくとも酸化膜と窒化膜の界面を２層以上形成する多層の積層膜であり、その膜厚はそれぞれ前記ヒューズ素子を溶断するエネルギー光に関する膜中波長の１／４または３／４に構成されていることを特徴とした請求項６記載の半導体装置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060704 |