JP2004311985A - Laminated chip capacitor and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a laminated chip capacitor with which a high electrostatic capacitance is obtained by preventing breaks in inner electrode layers caused by spheronization in the process of forming the inner electrode layers, namely by suppressing reduction of the effective electrode area. <P>SOLUTION: The laminated chip capacitor has an element body in which dielectric layer and inner electrode layers are alternately laminated, wherein each inner electrode layer is constituted by a composite structure which has an inner-electrode main layer of a base metal and ceramic grains embedded in the inner-electrode main layer. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、積層型チップコンデンサおよびその製造方法に関する。   The present invention relates to a multilayer chip capacitor and a method for manufacturing the same.

一般にいわゆる積層型のチップコンデンサは、内部電極層を構成する例えばNi含有ペーストと、誘電体層を構成する誘電体層形成用ペーストから予め作製された誘電体セラミックグリーンシートを交互に積層した後、焼成することにより製造される。積層に際しては、同体積での静電容量増大のため薄層多層化が求められているために内部電極層と誘電体層の厚さはさらなる薄層化が求められている。   Generally, a so-called multilayer chip capacitor is formed by alternately laminating dielectric ceramic green sheets prepared in advance from, for example, a Ni-containing paste constituting an internal electrode layer and a dielectric layer forming paste constituting a dielectric layer, It is manufactured by firing. At the time of lamination, since the multilayer structure is required to increase the capacitance at the same volume, the thickness of the internal electrode layer and the dielectric layer is required to be further reduced.

このような積層体の焼成に際しては、一般に、焼成温度の異なる誘電体層形成材料(セラミック材料)と、内部電極層形成材料(例えばNi)を同時に焼成するために、焼成温度は直接、誘電体層形成材料の焼結温度まで上昇される。   In firing such a laminate, generally, the firing temperature is directly set to the dielectric material in order to simultaneously fire the dielectric layer forming material (ceramic material) and the internal electrode layer forming material (for example, Ni) having different firing temperatures. It is raised to the sintering temperature of the layer forming material.

しかしながら、このような方法で内部電極層形成材料と誘電体層形成材料の同時焼成を行なうと、誘電体層形成用材料と比べて焼成温度の低い内部電極層形成材料は、高い焼成温度のために焼結が急激かつ過度に進み、いわゆる球状化による内部電極の途切れが生じる。つまり、シート状に形成されるべき層状体のいたるところに無数の穴が空いた、いわゆる虫食い状態のシート体(内部電極層)が形成されることになる。さらに内部電極の球状化は、誘電体層と内部電極層とが剥がれるいわゆるデラミネーションを誘発させる原因になるとも言われている。   However, when the internal electrode layer forming material and the dielectric layer forming material are simultaneously fired by such a method, the internal electrode layer forming material having a lower firing temperature as compared with the dielectric layer forming material has a higher firing temperature. Sintering proceeds rapidly and excessively, and the internal electrodes are interrupted due to so-called spheroidization. That is, a so-called worm-eating sheet body (internal electrode layer) having countless holes formed everywhere in the layered body to be formed into a sheet shape. Further, it is said that the spheroidization of the internal electrode causes so-called delamination in which the dielectric layer and the internal electrode layer are peeled off.

このような球状化がおこると、内部電極の実効面積(電極被覆率)が低下しコンデンサの静電容量を下げてしまう。このため、現状では、内部電極の途切れによる実効面積の低下を見込んでコンデンサの設計をすることが必要となっている。内部電極の実効面積の低下は、それを補うだけの積層数が必要となり、小型化かつ大静電容量化の妨げとなってしまう。   When such spheroidization occurs, the effective area (electrode coverage) of the internal electrode decreases, and the capacitance of the capacitor decreases. For this reason, at present, it is necessary to design a capacitor in anticipation of a decrease in the effective area due to interruption of the internal electrode. A decrease in the effective area of the internal electrode requires a sufficient number of layers to compensate for the decrease, which hinders miniaturization and large capacitance.

このような問題に対処するために、特開平11−354374号公報には、内部電極を形成させるに際し、導電ペーストの仕様を、金属粉末と、金属粒子の平均粒子径の1/2以下の平均粒子径のセラミック粉末とを含み、セラミック粉末が全固形分の2〜40重量%を占めるように設定し、この導電ペーストを焼成させて電極を形成させる旨の提案がなされている。しかしながら、この提案では、電極と誘電体層の焼成を通常の条件、すなわち、非酸化性雰囲気のもと1240℃の焼成温度で行なっている。そのため、焼成中、ないし焼成後の内部電極層内には、セラミック粉末が残ることができず、内部電極の実効面積の低下を十分に防止する作用を発揮させることができない。すなわち、上記特許文献1では焼成に際しセラミック層(誘電体層)側に内部電極形成用導電ペースト中のセラミック粉末が徐々に排出されしまう(段落〔0022〕)。   In order to cope with such a problem, Japanese Patent Application Laid-Open No. H11-354374 discloses that, when forming an internal electrode, the specification of the conductive paste is such that the average particle diameter of the metal powder and the average particle diameter of the metal particle is 2 or less. It has been proposed that ceramic powder having a particle diameter is set so that the ceramic powder occupies 2 to 40% by weight of the total solid, and the conductive paste is fired to form an electrode. However, in this proposal, firing of the electrode and the dielectric layer is performed under normal conditions, that is, at a firing temperature of 1240 ° C. in a non-oxidizing atmosphere. Therefore, the ceramic powder cannot remain in the internal electrode layer during or after firing, and the effect of sufficiently preventing the effective area of the internal electrode from decreasing cannot be exerted. That is, in the above-mentioned Patent Document 1, ceramic powder in the conductive paste for forming an internal electrode is gradually discharged to the ceramic layer (dielectric layer) side during firing (paragraph [0022]).

また、特開2000−232032号公報には、内部電極形成用の粒子を、ニッケルとチタン酸塩との粒状一体化物として用い、誘電体層と内部電極との焼結に伴う収縮差をする旨の提案がなされている。しかしながら、この場合もやはり通常行なわれる焼成条件では、電極実効面積の低下を十分に防止することはできないと言える。また、ニッケルとチタン酸塩との粒状一体化物を安定して製造するための余分な工程も必要とされる。   Japanese Patent Application Laid-Open No. 2000-232320 discloses that particles for forming an internal electrode are used as a granular integrated product of nickel and titanate, and a difference in shrinkage due to sintering of the dielectric layer and the internal electrode is obtained. The proposal has been made. However, also in this case, it can be said that under the usual firing conditions, it is not possible to sufficiently prevent the electrode effective area from decreasing. Further, an extra step is required for stably producing a granular integrated product of nickel and titanate.

また、特開平11−124602号公報や特開2002−348603号公報には、Ni金属粒子周囲に焼結温度の高いものをコーティングすることにより、焼結開始温度を高温側へシフトさせ誘電体層の焼結温度に近づけ電極の球状化を抑制させる旨の提案がなされている。しかしながら、これらの提案では、内部電極の焼結温度を高温へシフトさせることはできても、高温へシフトさせるために施した或いは加えた物質は、誘電体層の焼結時に誘電体層へと拡散してしまい、特に誘電体層が薄層の場合に誘電体層の組成が変化し本来の特性が得られないといった問題が生じる。また、高温へシフトさせるために施した或いは加えた物質が誘電体層と同じ組成である場合でも、誘電体の焼結時に誘電体層側へ拡散していき、内部電極層の緻密性が失われ、内部電極の途切れが生じるといった問題が残ってしまう。   Also, JP-A-11-124602 and JP-A-2002-348603 disclose that a material having a high sintering temperature is coated around the Ni metal particles so that the sintering start temperature is shifted to a high temperature side and the dielectric layer is coated. It has been proposed that the sintering temperature be approached to suppress spheroidization of the electrode. However, in these proposals, even though the sintering temperature of the internal electrode can be shifted to a high temperature, the material applied or added for shifting to the high temperature is transferred to the dielectric layer when the dielectric layer is sintered. In particular, when the dielectric layer is a thin layer, the composition of the dielectric layer changes, and a problem arises that original characteristics cannot be obtained. Further, even if the substance applied or added to shift to a higher temperature has the same composition as the dielectric layer, it diffuses toward the dielectric layer when the dielectric is sintered, and the denseness of the internal electrode layer is lost. This leaves a problem that the internal electrodes are interrupted.

特開平11−354374号公報JP-A-11-354374 特開2000−232032号公報JP 2000-232320 A 特開平11−124602号公報JP-A-11-124602 特開2002−348603号公報JP 2002-348603 A

このような実状のもとに本発明は創案されたものであり、その目的は、内部電極層形成の際の球状化を抑制して内部電極層の途切れの防止、すなわち、内部電極の実効面積の低下を防止して、高い静電容量が得られる積層型チップコンデンサを提供することにある。   Under such circumstances, the present invention has been devised. The purpose of the present invention is to prevent the internal electrode layer from being interrupted by suppressing spheroidization during the formation of the internal electrode layer, that is, the effective area of the internal electrode. It is an object of the present invention to provide a multilayer chip capacitor capable of obtaining a high capacitance while preventing a decrease in the capacitance.

上記課題を解決するために、本発明らが内部電極層形成の際の球状化を防止するために、内部電極の構造およびチップ状積層体の焼成条件について鋭意研究を進めた結果、所定の内部電極構造が実現できた場合にはじめて内部電極層の球状化が抑制され、電極被覆率が格段と向上することが確認でき、本発明に至ったものである。さらに上記所定の内部電極構造は、特定の焼成条件の場合に顕著に実現することが確認でき本発明に至ったものである。   In order to solve the above problems, the present inventors have conducted intensive studies on the structure of the internal electrode and the firing conditions of the chip-shaped laminate in order to prevent spheroidization during the formation of the internal electrode layer. Only when the electrode structure can be realized, it has been confirmed that the spheroidization of the internal electrode layer is suppressed and the electrode coverage is remarkably improved, leading to the present invention. Furthermore, it has been confirmed that the above-mentioned predetermined internal electrode structure is remarkably realized under specific firing conditions, and the present invention has been achieved.

すなわち、本発明は、誘電体層と内部電極層とが交互に積層された素子本体を有する積層型チップコンデンサであって、前記内部電極層は、卑金属の内部電極主要層と、この内部電極主要層中に埋設されたセラミック粒子とを有するコンポジット構造をしてなるように構成される。   That is, the present invention is a multilayer chip capacitor having an element body in which dielectric layers and internal electrode layers are alternately stacked, wherein the internal electrode layer includes a base metal internal electrode main layer and an internal electrode main layer. And a ceramic structure embedded in the layer.

また、本発明の好ましい態様として、前記内部電極主要層中に埋設されたセラミック粒子の断面積表示の含有割合は、1.0〜20%となるように構成される。   In a preferred embodiment of the present invention, the content of the ceramic particles embedded in the internal electrode main layer in terms of sectional area is 1.0 to 20%.

また、本発明の好ましい態様として、前記埋設されたセラミック粒子の平均粒子径は、前記内部電極層の厚さの2/3以下(零を含まない)となるように構成される。   In a preferred embodiment of the present invention, the embedded ceramic particles are configured to have an average particle diameter of 2/3 or less (not including zero) of the thickness of the internal electrode layer.

また、本発明は、誘電体層と内部電極層とが交互に積層された素子本体を有する積層型チップコンデンサの製造方法であって、該方法は、誘電体層を形成するための誘電体層形成用ペーストを準備する工程と、内部電極を形成するための内部電極形成用ペーストを準備する工程と、前記誘電体層形成用ペーストおよび内部電極形成用ペーストを用いて素子本体の途中形態であるチップ状積層体を形成する工程と、前記チップ状積層体を焼成する焼成工程と、を有し、前記内部電極形成用ペーストは、電極として作用する内部電極主要層を形成するための卑金属粒子と、セラミック粒子とを含有し、前記チップ状積層体の焼成工程は、焼成温度200〜1000℃の第1の焼成工程と、第1の焼成工程の後に行なわれ、第1の焼成工程における焼成温度よりも高い温度で焼成される第2の焼成工程とを有してなるように構成される。   Further, the present invention is a method of manufacturing a multilayer chip capacitor having an element body in which dielectric layers and internal electrode layers are alternately stacked, the method comprising the steps of: forming a dielectric layer for forming a dielectric layer; A step of preparing a forming paste, a step of preparing an internal electrode forming paste for forming an internal electrode, and an intermediate form of an element body using the dielectric layer forming paste and the internal electrode forming paste. A step of forming a chip-shaped laminate, and a firing step of firing the chip-shaped laminate, wherein the internal electrode forming paste is a base metal particle for forming an internal electrode main layer acting as an electrode. And the ceramic particles, wherein the firing step of the chip-shaped laminate is performed after the first firing step at a firing temperature of 200 to 1000 ° C. and the first firing step. Configured such that a second firing step to be fired at a temperature higher than the formation temperature.

また、本発明の好ましい態様として、前記内部電極形成用ペースト中のセラミック粒子の含有率は、卑金属の固形分に対する固形分換算で、0.1〜40wt%となるように構成される。   Further, as a preferred embodiment of the present invention, the content of the ceramic particles in the internal electrode forming paste is configured to be 0.1 to 40 wt% in terms of solid content with respect to the solid content of the base metal.

また、本発明の好ましい態様として、前記内部電極形成用ペースト中に含有される卑金属粒子の平均粒子径は0.4μm以下(零を含まない)であり、セラミック粒子の平均粒子径は0.1μm以下(零を含まない)となるように構成される。   In a preferred embodiment of the present invention, the average particle diameter of the base metal particles contained in the internal electrode forming paste is 0.4 μm or less (excluding zero), and the average particle diameter of the ceramic particles is 0.1 μm. The following (excluding zero) is configured.

また、本発明の好ましい態様として、前記第1の焼成工程は、主として内部電極形成用ペーストに添加されているセラミック粒子を内部電極層内部に閉じ込めつつ内部電極層を焼成形成するために行なわれ、前記第2の焼成工程は、主としてセラミック粒子を内部電極層内部に閉じ込めたまま誘電体層を焼成形成するために行なわれる。   Further, as a preferred aspect of the present invention, the first firing step is performed for firing and forming the internal electrode layer while confining the ceramic particles mainly added to the internal electrode forming paste inside the internal electrode layer, The second firing step is performed mainly for firing and forming the dielectric layer while the ceramic particles are confined inside the internal electrode layer.

また、本発明の好ましい態様として、前記第1の焼成工程は、還元雰囲気中で行なわれる。   In a preferred embodiment of the present invention, the first firing step is performed in a reducing atmosphere.

本発明は、誘電体層と内部電極層とが交互に積層された素子本体を有する積層型チップコンデンサであって、前記内部電極層は、卑金属の内部電極主要層と、この内部電極主要層中に埋設されたセラミック粒子とを有するコンポジット構造をしてなるように構成されているので、内部電極層形成の際の球状化による内部電極層の途切れの防止、すなわち、電極実効面積の低下を抑制でき、高い静電容量が得られる。   The present invention is a multilayer chip capacitor having an element body in which dielectric layers and internal electrode layers are alternately stacked, wherein the internal electrode layer includes a base metal internal electrode main layer, and an internal electrode main layer. It is configured so that it has a composite structure with embedded ceramic particles, preventing the internal electrode layer from being interrupted due to spheroidization at the time of forming the internal electrode layer, that is, suppressing the decrease in the effective electrode area And high capacitance can be obtained.

以下、本発明の実施の形態について説明する。
まず、本発明の要部を説明する前に、本発明の対象となる一般的な積層型チップコンデンサの概略構成について、図1〜図3を参照しつつ説明する。図1は、積層型チップコンデンサの一実施形態を示す斜視図であり、図2は、図1に示される積層型チップコンデンサのA−A線矢視断面図であり、図3は、積層構造の形成過程を分かりやすく説明するための斜視図である。
Hereinafter, embodiments of the present invention will be described.
First, before describing the main part of the present invention, a schematic configuration of a general multilayer chip capacitor to which the present invention is applied will be described with reference to FIGS. FIG. 1 is a perspective view showing one embodiment of a multilayer chip capacitor, FIG. 2 is a cross-sectional view of the multilayer chip capacitor shown in FIG. 1 taken along line AA, and FIG. FIG. 4 is a perspective view for explaining the formation process of the device for easy understanding.

図1〜図3に示されるように、本発明の積層型チップコンデンサ1は、第1内部電極層23と第2内部電極層28とが誘電体層7を介して交互に積層された素子本体2と、この素子本体2の対向する端面に設けられた一対の外部電極11,15とを備えている。素子本体2は、通常、直方体形状とされるが、特に形状に制限はない。また、素子本体2の寸法も特に制限はなく、用途に応じて適宜設定することができ、例えば、(0.6〜5.6mm)×(0.3〜5.0mm)×(0.3〜2.5mm)程度の大きさとすることができる。   As shown in FIGS. 1 to 3, the multilayer chip capacitor 1 of the present invention has an element body in which first internal electrode layers 23 and second internal electrode layers 28 are alternately stacked via a dielectric layer 7. 2 and a pair of external electrodes 11 and 15 provided on opposing end surfaces of the element body 2. The element body 2 is usually formed in a rectangular parallelepiped shape, but the shape is not particularly limited. In addition, the dimensions of the element body 2 are not particularly limited and can be appropriately set according to the application. For example, (0.6 to 5.6 mm) × (0.3 to 5.0 mm) × (0.3 2.52.5 mm).

本発明における内部電極層23、28は、上述したように誘電体層7を介して交互に積層された第1内部電極層23と第2内部電極層28から構成されている。このような構造を形成するための好適例が図3に示されており、この図によれば、誘電体層7と第1内部電極層23を有するシート体73と、誘電体層7と第2内部電極層28を有するシート体78とが互いに順次繰り返し多層に積層される。   The internal electrode layers 23 and 28 in the present invention are composed of the first internal electrode layers 23 and the second internal electrode layers 28 alternately stacked with the dielectric layer 7 interposed therebetween as described above. A preferred example for forming such a structure is shown in FIG. 3, according to which a sheet 73 having a dielectric layer 7 and a first internal electrode layer 23, a dielectric layer 7 and a The sheet body 78 having the two internal electrode layers 28 is sequentially and repeatedly laminated in multiple layers.

積層される第1内部電極層23は、図3に示されるように前記第1外部電極11側に露出する接続部23aを有し、この接続部23aは第1外部電極11に接続されている。図3に示されるごとく第1内部電極層23は、誘電体層7との関係で、誘電体層7の外周枠から露出している部分は接続部23aのみ(より正確には接続部の端部のみ)である。   The laminated first internal electrode layer 23 has a connection part 23a exposed on the first external electrode 11 side as shown in FIG. 3, and this connection part 23a is connected to the first external electrode 11. . As shown in FIG. 3, the first internal electrode layer 23 has only a connection portion 23a (more precisely, an end of the connection portion) exposed from the outer peripheral frame of the dielectric layer 7 in relation to the dielectric layer 7. Part only).

この一方で、積層される第2内部電極層28は、図3に示されるように第2外部電極15側に露出する接続部28aを有し、この接続部28aは第2外部電極15に接続されている。図3に示されるごとく第2内部電極層28は、誘電体層7との関係で、誘電体層7の外周枠から露出している部分は接続部28aのみ(より正確には接続部28aの端部のみ)である。   On the other hand, the laminated second internal electrode layer 28 has a connection portion 28a exposed on the second external electrode 15 side, as shown in FIG. 3, and this connection portion 28a is connected to the second external electrode 15. Have been. As shown in FIG. 3, the second internal electrode layer 28 has only a connection portion 28a exposed from the outer peripheral frame of the dielectric layer 7 in relation to the dielectric layer 7 (more precisely, the connection portion 28a of the connection portion 28a). End only).

なお、本発明では、第1内部電極層23と第2内部電極層28とをまとめて単に、「内部電極層23,28」と表現することもある。   In the present invention, the first internal electrode layer 23 and the second internal electrode layer 28 may be simply referred to as "internal electrode layers 23, 28".

本発明の積層型チップコンデンサ1における要部について、図4の内部電極層23,28の断面模式図を参照しつつ説明する。図4は、図2の断面図における内部電極層の一部分を拡大した模式図である。   The main part of the multilayer chip capacitor 1 of the present invention will be described with reference to the schematic cross-sectional views of the internal electrode layers 23 and 28 in FIG. FIG. 4 is an enlarged schematic view of a part of the internal electrode layer in the cross-sectional view of FIG.

図4において、本発明の内部電極層23(28)は、卑金属の内部電極主要層20と、この内部電極主要層中に埋設されたセラミック粒子70とを有するコンポジット構造を備えている。卑金属の内部電極主要層20は、内部電極層の本質的機能を発揮させる主成分であり、塗設されるペースト中の固形分の大部分を占めている。ペースト中では、通常、卑金属の粒子状物の形態で含有されている。   In FIG. 4, the internal electrode layer 23 (28) of the present invention has a composite structure having a base metal internal electrode main layer 20 and ceramic particles 70 embedded in the internal electrode main layer. The internal electrode main layer 20 of the base metal is a main component that exhibits an essential function of the internal electrode layer, and occupies most of the solid content in the paste to be applied. In the paste, it is usually contained in the form of base metal particles.

このような内部電極主要層20中に埋設されたセラミック粒子70の断面積表示の含有割合は、1.0〜20%、より好ましくは1.5〜18%、さらに好ましくは2.0〜10%とされる。この値が1.0%未満であると、セラミック粒子によるNi等の内部電極層の球状化抑制効果が十分に発揮されないという不都合が生じる。また、この値が20%を超えると、内部電極層の連続性が失われ途切れと同様の実効面積の低下が生じてしまうという不都合が生じる。   The content ratio of the ceramic particles 70 embedded in the internal electrode main layer 20 in the sectional area indication is 1.0 to 20%, more preferably 1.5 to 18%, and still more preferably 2.0 to 10%. %. If this value is less than 1.0%, there is a disadvantage that the effect of suppressing spheroidization of the internal electrode layer of Ni or the like by the ceramic particles is not sufficiently exhibited. On the other hand, if this value exceeds 20%, the continuity of the internal electrode layer is lost, and there is a disadvantage that the effective area is reduced as in the case of the discontinuity.

本発明でいう「断面積表示の含有割合」は、後述するように積層型チップコンデンサを内部電極層の平面に対して垂直な面で破断して、その破断面を走査形電子顕微鏡(SEM)にて5000倍で拡大観察し、内部電極層内部に埋包しているセラミック粒子の割合を画像から面積比率に計算して含有割合(平均値)としている。換言すれば、所定断面において観察されるセラミック粒子の総和面積がその電極面積に対して何%を占めているかを示す数値である。   In the present invention, the "content ratio of the cross-sectional area display" means that the multilayer chip capacitor is broken at a plane perpendicular to the plane of the internal electrode layer as described later, and the broken surface is taken by a scanning electron microscope (SEM). Is observed at a magnification of 5000 times, and the ratio of the ceramic particles embedded in the internal electrode layer is calculated from the image to the area ratio to obtain the content ratio (average value). In other words, it is a numerical value indicating what percentage of the total area of the ceramic particles observed in the predetermined cross section occupies the electrode area.

本発明において、前記埋設されたセラミック粒子の平均粒子径は、前記内部電極層の厚さの2/3以下(零を含まない)とされる。この値が2/3を超えると内部電極層の連続性が失われ途切れと同様の実効面積の低下が生じてしまうという不都合が生じる。この値の下限値は、零とはならないが、使用されるセラミック粒子の平均粒子径がÅ単位やnm単位の極めて細かい微粒子であることもあり、下限の数値表示は限りなく零に近い値となる。下限値を強いて例示すれば、1/10000程度とされる。   In the present invention, the average particle diameter of the embedded ceramic particles is set to 2/3 or less (excluding zero) of the thickness of the internal electrode layer. If this value exceeds 2/3, the continuity of the internal electrode layer is lost, and there is a disadvantage that the effective area is reduced as in the case of the interruption. The lower limit of this value is not zero, but the average particle size of the ceramic particles used may be extremely fine particles of Å unit or nm unit, and the numerical display of the lower limit is infinitely close to zero. Become. If the lower limit is imposed, for example, it is about 1 / 10,000.

以下、積層型チップコンデンサ1を構成する各構成部材の材料について説明する。
〔内部電極層23,28〕
本発明における内部電極層23,28は、前述したように卑金属の内部電極主要層20と、この内部電極主要層20中に埋設されたセラミック粒子70とを有するコンポジット構造を形成している。以下各部材ごとに説明する。
Hereinafter, the material of each component constituting the multilayer chip capacitor 1 will be described.
[Internal electrode layers 23, 28]
As described above, the internal electrode layers 23 and 28 in the present invention form a composite structure having the base metal internal electrode main layer 20 and the ceramic particles 70 embedded in the internal electrode main layer 20. Hereinafter, each member will be described.

内部電極主要層20
実質的に電極として作用する卑金属の導電材から構成される。具体的には、NiまたはNi合金が好ましい。Ni合金としては、Mn、Cr、Co、Al、W等の1種以上とNiとの合金が好ましく、合金中のNi含有量は95重量%以上であることが好ましい。また、NiまたはNi合金中には、P、C、Nb、Fe、Cl、B、Li、Na、K、F、S等の各種微量成分が0.1重量%以下含有されてもよい。焼成前のペースト中に含有される状態での平均粒子径は、0.4μm以下、特に、0.01〜0.2μmとすることが望ましい。より高度な薄層化を実現できるようにするためである。
Internal electrode main layer 20
It is composed of a base metal conductive material that substantially acts as an electrode. Specifically, Ni or a Ni alloy is preferable. As the Ni alloy, an alloy of one or more of Mn, Cr, Co, Al, W and the like and Ni is preferable, and the Ni content in the alloy is preferably 95% by weight or more. In addition, various trace components such as P, C, Nb, Fe, Cl, B, Li, Na, K, F, and S may be contained in Ni or a Ni alloy in an amount of 0.1% by weight or less. It is desirable that the average particle diameter of the paste before firing is 0.4 μm or less, particularly 0.01 to 0.2 μm. This is in order to realize a more advanced thinning.

内部電極層(内部電極主要層)の厚みは、積層型チップコンデンサの用途等に応じて適宜設定することができ、例えば、0.5〜5μm、特に0.5〜2.5μm程度とすることができる。   The thickness of the internal electrode layer (the internal electrode main layer) can be appropriately set according to the application of the multilayer chip capacitor, and is, for example, about 0.5 to 5 μm, particularly about 0.5 to 2.5 μm. Can be.

セラミック粒子70
前記セラミック粒子70は、本発明の効果を発現させる作用を奏するものであれば、特に限定されることはないが、このものは焼成の際に、ある割合で誘電体層側に移動して取り込まれてしまうことを考慮すれば、誘電体層7を構成する主材料と同一材料、または、添加物元素から構成されることが望ましい。
Ceramic particles 70
The ceramic particles 70 are not particularly limited as long as they exert the effect of exhibiting the effects of the present invention, but these particles move to the dielectric layer side at a certain rate during firing and are taken in. Considering that the dielectric layer 7 may be lost, it is preferable that the dielectric layer 7 is made of the same material as the main material or an additive element.

具体的には、誘電体層に使用する誘電体材料、例えば、酸化チタン系、チタン酸系複合酸化物、あるいは、これらの混合物等を使用することができる。   Specifically, a dielectric material used for the dielectric layer, for example, a titanium oxide-based, titanate-based composite oxide, or a mixture thereof can be used.

酸化チタンとしては、必要に応じてNiO、CuO、Mn34、Al23、MgO、SiO2等を総量で0.001〜30重量%程度の範囲で含有するTiO2等が挙げられる。 Examples of the titanium oxide include TiO 2 containing NiO, CuO, Mn 3 O 4 , Al 2 O 3 , MgO, SiO 2 and the like in a total amount of about 0.001 to 30% by weight as necessary. .

また、チタン酸系複合酸化物としては、チタン酸バリウム(BaTiO3)等が挙げられる。Ba/Tiの原子比は、0.95〜1.20の範囲が好ましく、チタン酸バリウムには、MgO、CaO、Mn34、Y23、V25、ZnO、ZrO2、Nb25、Cr23、Fe23、P25、SrO、Na2O、K2O、Li2O、SiO2、WO3等が総量で0.001〜30重量%程度の範囲で含有されてもよい。 Further, as the titanate-based composite oxide, barium titanate (BaTiO 3 ) or the like can be given. The atomic ratio of Ba / Ti is preferably in the range of 0.95 to 1.20, the barium titanate, MgO, CaO, Mn 3 O 4, Y 2 O 3, V 2 O 5, ZnO, ZrO 2, Nb 2 O 5 , Cr 2 O 3 , Fe 2 O 3 , P 2 O 5 , SrO, Na 2 O, K 2 O, Li 2 O, SiO 2 , WO 3, etc. in a total amount of 0.001 to 30% by weight It may be contained in the range of the extent.

その他、Ba、Ca、Sr、Ti、Zr、Mg、Mn、V、Y、Cr、Nb、Si、K、Na、Li、B、Sc、Hf、Al、W、ランタノイド系(La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu)等の1つまたは2つ以上の組み合わせの酸化化合物からなるセラミック粒子であってもよい。   In addition, Ba, Ca, Sr, Ti, Zr, Mg, Mn, V, Y, Cr, Nb, Si, K, Na, Li, B, Sc, Hf, Al, W, lanthanoids (La, Ce, Pr) , Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu), and the like.

セラミック粒子の粒径は、電極層内に完全に埋設される粒径であれば特に制限はないが、薄層化に対応できるように、その平均粒子径は、0.1μm以下(零を含まない)とされる。上述したように使用されるセラミック粒子の平均粒子径はnm単位の極めて細かい微粒子であることもあり、下限の数値表示は限りなく零に近い値(例えば、20nm程度)とされる。   The particle size of the ceramic particles is not particularly limited as long as it is a particle size that is completely buried in the electrode layer, but the average particle size is 0.1 μm or less (including zero) so as to cope with thinning. No). As described above, the average particle diameter of the ceramic particles used may be extremely fine particles in the unit of nm, and the numerical display of the lower limit is set to an infinitely close to zero (for example, about 20 nm).

〔誘電体層7〕
本発明の積層型チップコンデンサ1を構成する誘電体層に使用する誘電体材料としては、特に制限はなく、種々の誘電体材料を使用することができる。例えば、酸化チタン系、チタン酸系複合酸化物、あるいは、これらの混合物等を使用することができる。
[Dielectric layer 7]
The dielectric material used for the dielectric layer constituting the multilayer chip capacitor 1 of the present invention is not particularly limited, and various dielectric materials can be used. For example, a titanium oxide-based composite, a titanate-based composite oxide, or a mixture thereof can be used.

酸化チタンとしては、必要に応じてNiO、CuO、Mn34、Al23、MgO、SiO2等を総量で0.001〜30重量%程度の範囲で含有するTiO2等が挙げられる。 Examples of the titanium oxide include TiO 2 containing NiO, CuO, Mn 3 O 4 , Al 2 O 3 , MgO, SiO 2 and the like in a total amount of about 0.001 to 30% by weight as necessary. .

また、チタン酸系複合酸化物としては、チタン酸バリウム(BaTiO3)等が挙げられる。Ba/Tiの原子比は、0.95〜1.20の範囲が好ましく、チタン酸バリウムには、MgO、CaO、Mn34、Y23、V25、ZnO、ZrO2、Nb25、Cr23、Fe23、P25、SrO、Na2O、K2O、Li2O、SiO2、WO3等が総量で0.001〜30重量%程度の範囲で含有されてもよい。 Further, as the titanate-based composite oxide, barium titanate (BaTiO 3 ) or the like can be given. The atomic ratio of Ba / Ti is preferably in the range of 0.95 to 1.20, the barium titanate, MgO, CaO, Mn 3 O 4, Y 2 O 3, V 2 O 5, ZnO, ZrO 2, Nb 2 O 5 , Cr 2 O 3 , Fe 2 O 3 , P 2 O 5 , SrO, Na 2 O, K 2 O, Li 2 O, SiO 2 , WO 3, etc. in a total amount of 0.001 to 30% by weight It may be contained in the range of the extent.

その他、Ba、Ca、Sr、Ti、Zr、La、Mg、Mn、V、Y、Cr、Nb、Si、K、Na、Li、B、Sc、Hf、Al、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、W等の1つまたは2つ以上の組み合わせの酸化化合物を誘電体材料として使用することもできる。例えば、(Ca,Sr)(Ti,Zr)O3(CaSr/TiZr比0.6〜1.2)を挙げることができる。このものは、必要に応じてBa、La、Mg、Mn、V、Y、Cr、Nb、Si、K、Na、Li、B、Sc、Hf、Al、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Wが0.001〜30重量%程度の範囲で含有されていても良い。 In addition, Ba, Ca, Sr, Ti, Zr, La, Mg, Mn, V, Y, Cr, Nb, Si, K, Na, Li, B, Sc, Hf, Al, Ce, Pr, Nd, Sm, An oxide compound of one or a combination of two or more of Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, W and the like can also be used as the dielectric material. For example, (Ca, Sr) (Ti, Zr) O 3 (CaSr / TiZr ratio 0.6 to 1.2) can be mentioned. These can be made of Ba, La, Mg, Mn, V, Y, Cr, Nb, Si, K, Na, Li, B, Sc, Hf, Al, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, and W may be contained in the range of about 0.001 to 30% by weight.

また、焼成温度、線膨張率の調整等のため、SiO2またはBa、Ca、Sr、Ti、Zr、La、Mg、Mn、V、Y、Cr、Nb、Si、K、Na、Li、B、Sc、Hf、Alとの化合物SiO2等のガラスが含有されていてもよい。 In order to adjust the firing temperature, the coefficient of linear expansion, etc., SiO 2 or Ba, Ca, Sr, Ti, Zr, La, Mg, Mn, V, Y, Cr, Nb, Si, K, Na, Li, B , Sc, Hf, and a glass such as a compound SiO 2 with Al may be contained.

誘電体層の1層当たりの厚みは特に制限されないが、例えば、0.5〜20μm程度に設定することができる。また、誘電体層の積層数は、通常、2〜300程度とすることができる。   The thickness of one dielectric layer is not particularly limited, but can be set to, for example, about 0.5 to 20 μm. Further, the number of stacked dielectric layers can be generally about 2 to 300.

〔外部電極11,15〕
本発明の複合電子部品を構成する外部電極11,15は、導電材としてPd、Ag、Au、Cu、Pt、Rh、Ru、Ir等の金属の少なくとも1種、あるいは、これらの合金を使用することができる。外部電極の厚みは特に制限されず、例えば、1〜100μm、特に5〜50μm程度とすることができる。
[External electrodes 11, 15]
The external electrodes 11 and 15 constituting the composite electronic component of the present invention use at least one kind of metal such as Pd, Ag, Au, Cu, Pt, Rh, Ru, Ir, or an alloy thereof as a conductive material. be able to. The thickness of the external electrode is not particularly limited, and may be, for example, about 1 to 100 μm, particularly about 5 to 50 μm.

また、外部電極には、導電材の焼結性を向上させること、積層体との接着性を確保することを目的として、ガラスを含有させてもよい。   Further, the external electrode may contain glass for the purpose of improving the sinterability of the conductive material and ensuring the adhesiveness to the laminate.

積層型チップコンデンサの製造方法
次に、本発明の積層型チップコンデンサの製造方法について説明する。
Next, a method for manufacturing a multilayer chip capacitor of the present invention will be described.

まず最初に、ペーストを用いた通常の印刷法やシート法により、誘電体層と内部電極層を交互に積層していき、素子本体の原型(積層体)を形成する。次いで、積層体の外部電極側の両端面に外部電極を印刷、転写、貼り付け、またはディッピング等で形成する。しかる後、焼成することにより積層型チップコンデンサを製造することができる。製造工程ごとの詳細を以下(1)〜(5)として順次説明する。   First, dielectric layers and internal electrode layers are alternately laminated by a normal printing method or sheet method using a paste to form a prototype (laminated body) of the element body. Next, external electrodes are formed on both end surfaces on the external electrode side of the laminate by printing, transferring, pasting, dipping, or the like. Thereafter, by firing, a multilayer chip capacitor can be manufactured. Details of each manufacturing process will be sequentially described below as (1) to (5).

(1)チップ状積層体(素子本体)の作製
いわゆる印刷法を用いる場合、誘電体層形成用ペーストおよび内部電極層形成用ペーストが、ポリエチレンテレフタレート等の支持体上に順次、積層印刷される。このとき、第1内部電極層11および第2の内部電極層15は、それぞれ図2や図3に示されるように、誘電体層形成用ペーストの外枠に対して所定の形態が得られるように印刷される。誘電体層と内部電極層とが順次積層印刷された後、このものは所定形状に切断されチップ化され、しかる後、支持体から剥離されてチップ状積層体(素子本体の原型)が形成される。
(1) Production of chip-shaped laminate (element body) When a so-called printing method is used, a paste for forming a dielectric layer and a paste for forming an internal electrode layer are sequentially laminated and printed on a support such as polyethylene terephthalate. At this time, as shown in FIGS. 2 and 3, the first internal electrode layer 11 and the second internal electrode layer 15 each have a predetermined form with respect to the outer frame of the dielectric layer forming paste. Printed on After the dielectric layer and the internal electrode layer are sequentially laminated and printed, this is cut into a predetermined shape and formed into a chip, and then separated from the support to form a chip-shaped laminated body (a prototype of the element body). You.

また、いわゆるシート法を用いる場合、誘電体層形成用ペーストを用いて誘電体のグリーンシートが複数枚、形成される。それらのグリーンシートの上に内部電極層形成用ペーストが塗設され、図3に示されるようなシート体73,78が形成される。これらは順次積層され、所定の加熱・加圧操作を経た後、所定形状に切断されてチップ状積層体(素子本体の原型)が形成される。   When a so-called sheet method is used, a plurality of dielectric green sheets are formed using a dielectric layer forming paste. A paste for forming an internal electrode layer is applied on those green sheets to form sheet bodies 73 and 78 as shown in FIG. These are sequentially laminated, subjected to a predetermined heating and pressurizing operation, and then cut into a predetermined shape to form a chip-shaped laminated body (a prototype of the element body).

内部電極形成用ペースト中のセラミック粒子の含有率は、卑金属の固形分に対する固形分換算で、0.1〜40wt%、好ましくは、10〜20wt%とするのがよい。この値が、0.1wt%未満であると、コンポジット構造への寄与率が低下してしまう。この一方で、40wt%を超えると、電極の連続性が失われ、コンデンサとしての有効電極面積が低下するという不都合が生じる。   The content of the ceramic particles in the internal electrode forming paste is 0.1 to 40% by weight, preferably 10 to 20% by weight in terms of the solid content based on the solid content of the base metal. If this value is less than 0.1 wt%, the contribution to the composite structure will be reduced. On the other hand, if it exceeds 40 wt%, the continuity of the electrodes is lost, and there is a disadvantage that the effective electrode area as a capacitor is reduced.

上記工程において、一般に使用されるペーストの組成例について以下に説明を加えておく。   In the above process, an example of the composition of a commonly used paste will be described below.

<誘電体層形成用ペースト>
誘電体層形成用ペーストとしては、誘電体原料と有機ビヒクルとを混練分散したものが使用される。
<Paste for forming dielectric layer>
As a paste for forming a dielectric layer, a paste obtained by kneading and dispersing a dielectric material and an organic vehicle is used.

誘電体原料の平均粒子径は、通常、平均粒子径0.1〜5μm程度の粉末が使用される。誘電体層形成用ペースト中の誘電体原料の含有量は、通常、30〜80重量%程度とされる。   As the average particle diameter of the dielectric material, powder having an average particle diameter of about 0.1 to 5 μm is usually used. The content of the dielectric material in the dielectric layer forming paste is usually about 30 to 80% by weight.

誘電体層形成用ペーストに使用される有機ビヒクルは、バインダを有機溶剤中に溶解したものである。バインダとしては、例えば、エチルセルロース、ポリビニルブチラールとメタクリル酸エステルとの共重合体、アクリル酸エステル系共重合体等の公知の樹脂バインダが使用される。また、バインダを溶解するための有機溶剤として、テルピネオール、ブチルカルビトール、アセトン、トルエン等の有機溶剤が使用される。このようなバインダや有機溶剤の誘電体層形成用ペースト中における含有量は特に制限はないが、通常、バインダは1〜5重量%程度、有機溶剤は10〜50重量%程度とされる。   The organic vehicle used for the dielectric layer forming paste is obtained by dissolving a binder in an organic solvent. As the binder, for example, known resin binders such as ethyl cellulose, a copolymer of polyvinyl butyral and methacrylic acid ester, and an acrylate-based copolymer are used. As an organic solvent for dissolving the binder, an organic solvent such as terpineol, butyl carbitol, acetone, and toluene is used. The content of such a binder or an organic solvent in the paste for forming a dielectric layer is not particularly limited, but is usually about 1 to 5% by weight of the binder and about 10 to 50% by weight of the organic solvent.

<内部電極層形成用ペースト>
内部電極層形成用ペーストは、上述の各種導電性金属や合金と、セラミック粒子と、上記有機ビヒクルとを混練分散して調製される。
<Paste for forming internal electrode layer>
The paste for forming the internal electrode layer is prepared by kneading and dispersing the above-described various conductive metals and alloys, ceramic particles, and the organic vehicle.

(2)脱バインダ処理工程
上記のようにして作製されたチップ状積層体は、焼成される前に、脱バインダ処理が施されることが好ましい。この脱バインダ処理の条件は、使用した材料等を考慮して適宜設定することができ、例えば、内部電極層の導電材にNiやNi合金等の卑金属を用いる場合、下記の条件で行うことが特に好ましい。
(2) Binder Removal Process It is preferable that the chip-shaped laminate manufactured as described above is subjected to a binder removal process before firing. The conditions for the binder removal treatment can be appropriately set in consideration of the used materials and the like.For example, when a base metal such as Ni or a Ni alloy is used as the conductive material of the internal electrode layer, the conditions can be set as follows. Particularly preferred.

脱バインダ処理条件
昇温速度 :5〜300℃/時間、特に10〜100℃/時間
保持温度 :200〜400℃、特に250〜300℃
温度保持時間:0.5〜24時間、特に5〜20時間
雰囲気 :空気中
Binder removal processing conditions Temperature rising rate: 5 to 300 ° C / hour, particularly 10 to 100 ° C / hour Holding temperature: 200 to 400 ° C, especially 250 to 300 ° C
Temperature holding time: 0.5 to 24 hours, especially 5 to 20 hours Atmosphere: in air

(3)焼成工程
本発明におけるチップ状積層体の焼成は、以下に示すような少なくとも2段階の焼成パターンを含んで行なわれる。
(3) Firing Step The firing of the chip-shaped laminate according to the present invention is performed including at least two-step firing patterns as described below.

すなわち、チップ状積層体の焼成工程は、焼成温度200〜1000℃(好ましくは500〜900℃、さらに好ましくは600〜800℃)の第1の焼成工程と、第1の焼成工程後に行なわれる第2の焼成工程を有して構成される。第2の焼成工程における焼成温度は、第1の焼成工程における焼成温度よりも高い温度に設定される。   That is, the firing step of the chip-shaped laminate is performed in a first firing step at a firing temperature of 200 to 1000 ° C. (preferably 500 to 900 ° C., more preferably 600 to 800 ° C.) and a second firing step performed after the first firing step. It has two firing steps. The firing temperature in the second firing step is set to a higher temperature than the firing temperature in the first firing step.

第2の焼成工程における好適な焼成温度は誘電体層の種類等により異なり、例えば、誘電体層が、
(1)BaTiO3や(Ba,Ca)(Ti,Zr)O3を主成分として構成される場合には、第2の焼成温度は1100〜1280℃に設定されることが好ましく、
(2)(Ca,Sr)(Ti,Zr)O3を主成分として構成される場合には、第2の焼成温度は1100〜1400℃に設定されることが好ましい。
A suitable firing temperature in the second firing step differs depending on the type of the dielectric layer and the like.
(1) When composed mainly of BaTiO 3 or (Ba, Ca) (Ti, Zr) O 3 , the second firing temperature is preferably set to 1100 to 1280 ° C.,
(2) When composed mainly of (Ca, Sr) (Ti, Zr) O 3 , the second firing temperature is preferably set to 1100 to 1400 ° C.

焼成時の温度保持時間は、第1の焼成工程では、1〜50時間、特に2〜24時間が好ましい。第2の焼成工程では、0.5〜10時間、特に1〜4時間が好ましい。   The temperature holding time during firing is preferably 1 to 50 hours, particularly 2 to 24 hours in the first firing step. In the second firing step, 0.5 to 10 hours, particularly preferably 1 to 4 hours is preferable.

このような所定の温度範囲内に設定された2段階の焼成を行なうことによって、セラミック粒子が内部電極(内部電極主要層)中に埋設されたコンポジット構造を形成することができる。これにより、内部電極層形成の際の球状化による内部電極層の途切れの発生を、従来と比べ格段と低減させることができる。   By performing the two-stage firing set within such a predetermined temperature range, a composite structure in which the ceramic particles are embedded in the internal electrode (the internal electrode main layer) can be formed. Thereby, the occurrence of interruption of the internal electrode layer due to spheroidization at the time of forming the internal electrode layer can be significantly reduced as compared with the related art.

前記第1の焼成工程は、還元雰囲気中で行なわれることが望ましい。還元雰囲気は、例えば、N2と0.5〜10vol%のH2混合ガスを水蒸気中に流通させることにより形成すればよい。酸素分圧は、10-50〜10-5Paとすることが好ましい The first firing step is desirably performed in a reducing atmosphere. The reducing atmosphere may be formed, for example, by flowing a mixed gas of N 2 and H 2 of 0.5 to 10 vol% in steam. The oxygen partial pressure is preferably set to 10 -50 to 10 -5 Pa.

前記第1の焼成工程と前記第2の焼成工程とを作用的に区別するとすれば、前記第1の焼成工程は、前記第1の焼成工程は、主として内部電極形成用ペーストに添加されているセラミック粒子を内部電極層内部に閉じ込めつつ内部電極層を焼成形成するために行なわれ、前記第2の焼成工程は、主としてセラミック粒子を内部電極層内部に閉じ込めたまま誘電体層を焼成形成するために行なわれるということができる。   If the first baking step and the second baking step are functionally distinguished from each other, the first baking step is mainly added to the internal electrode forming paste. The second firing step is performed to bake and form the dielectric layer while mainly confining the ceramic particles inside the internal electrode layer, which is performed to bake and form the internal electrode layer while confining the ceramic particles inside the internal electrode layer. It can be said that it is performed.

(4)アニール工程
還元雰囲気で焼成した場合、焼成後の積層体にはアニールを施すことが好ましい。アニールは、誘電体層を再酸化するための処理であり、これにより絶縁抵抗の加速寿命を著しく長くすることができる。
(4) Annealing Step When firing in a reducing atmosphere, it is preferable to anneal the fired laminate. Annealing is a process for reoxidizing the dielectric layer, which can significantly increase the accelerated life of the insulation resistance.

アニール雰囲気の酸素分圧は、10-9Pa以上、特に10-9〜1Paとすることが好ましい。酸素分圧が上記範囲未満であると、誘電体層の再酸化が困難であり、また、酸素分圧が上記範囲を超えると、内部電極層の酸化が進行するおそれがある。 The oxygen partial pressure in the annealing atmosphere, 10 -9 Pa or more, it is preferable to particularly 10 -9 to 1 Pa. If the oxygen partial pressure is less than the above range, reoxidation of the dielectric layer is difficult, and if the oxygen partial pressure exceeds the above range, oxidation of the internal electrode layer may proceed.

アニールの保持温度は、1100℃以下、特に500〜1100℃とすることが好ましい。保持温度が500℃未満であると誘電体層の再酸化が不十分となり、絶縁抵抗の加速寿命が短くなり、1100℃を超えると内部電極層の酸化が進行し、静電容量が低下するだけでなく、誘電体素地と反応し、加速寿命も短くなる。   The annealing holding temperature is preferably 1100 ° C. or lower, particularly preferably 500 to 1100 ° C. If the holding temperature is less than 500 ° C., re-oxidation of the dielectric layer becomes insufficient, and the accelerated life of insulation resistance is shortened. If it exceeds 1100 ° C., oxidation of the internal electrode layer proceeds, and the capacitance is reduced only. Instead, it reacts with the dielectric substrate, shortening the accelerated life.

なお、アニール工程は昇温および降温だけから構成してもよい。この場合、温度保持時間をとる必要はなく、保持温度は最高温度と同義である。また、温度保持時間は、0〜20時間、特に2〜10時間が好ましい。雰囲気ガスにはN2と加湿したH2ガスを用いることが好ましい。 Note that the annealing step may be configured only by raising and lowering the temperature. In this case, it is not necessary to take a temperature holding time, and the holding temperature is synonymous with the maximum temperature. Further, the temperature holding time is preferably 0 to 20 hours, particularly preferably 2 to 10 hours. It is preferable to use N 2 and humidified H 2 gas as the atmosphere gas.

なお、上述の脱バインダ処理、焼成、および、アニールの各工程において、N2、H2や混合ガス等を加湿するには、例えば、ウエッター等を使用することができる。この場合の水温は、0〜75℃程度が好ましい。 In each of the above-described steps of the binder removal processing, firing, and annealing, for example, a wetter or the like can be used to humidify N 2 , H 2 , a mixed gas, or the like. In this case, the water temperature is preferably about 0 to 75 ° C.

脱バインダ処理、焼成、および、アニールの各工程は、連続して行っても、独立して行ってもよい。これらの工程を連続して行う場合、脱バインダ処理後、冷却せずに雰囲気を変更し、続いて2段階の焼成の保持温度まで順次昇温して焼成を行い、次いで、冷却し、アニール工程での保持温度に達したときに雰囲気を変更してアニールを行うことが好ましい。   The steps of binder removal processing, firing, and annealing may be performed continuously or independently. When performing these steps continuously, after removing the binder, the atmosphere is changed without cooling, and then the temperature is sequentially increased to the holding temperature of the two-stage firing, and firing is performed. It is preferable to perform the annealing while changing the atmosphere when the holding temperature is reached.

また、これらの工程を独立して行う場合、脱バインダ処理工程は、所定の保持温度まで昇温し、所定時間保持した後、室温にまで降温する。その際、脱バインダ雰囲気は、連続して行う場合と同様なものとする。さらに、アニール工程は、所定の保持温度にまで昇温し、所定時間保持した後、室温にまで降温する。その際のアニール雰囲気は、連続して行う場合と同様とする。また、脱バインダ工程と、焼成工程とを連続して行い、アニール工程だけを独立して行うようにしてもよく、あるいは、脱バインダ工程だけを独立して行い、焼成工程とアニール工程を連続して行ってもよい。   In the case where these steps are performed independently, in the binder removal processing step, the temperature is raised to a predetermined holding temperature, held for a predetermined time, and then lowered to room temperature. At that time, the atmosphere for removing the binder is the same as that in the case where the process is continuously performed. Further, in the annealing step, the temperature is raised to a predetermined holding temperature, held for a predetermined time, and then lowered to room temperature. The annealing atmosphere at that time is the same as in the case where the annealing is performed continuously. Further, the binder removal step and the firing step may be performed continuously, and only the annealing step may be performed independently. Alternatively, only the binder removal step may be performed independently, and the firing step and the annealing step may be performed continuously. You may go.

(5)外部電極形成工程
上記のように作製したチップ状積層体(素子本体の原型)の対向する両端面側に外部電極形成用ペーストを印刷あるいは転写する。その後、焼成して、外部電極電極を形成する。また、ディッピングにより塗布後、焼成して、形成することもできる。
(5) External Electrode Forming Step An external electrode forming paste is printed or transferred to both opposing end surfaces of the chip-shaped laminate (prototype of element body) manufactured as described above. Thereafter, firing is performed to form an external electrode. In addition, after application by dipping, baking can be performed.

外部電極用ペーストの焼成条件は、例えば、N2とH2の混合ガス等の還元雰囲気中で600〜800℃にて10分間〜1時間程度とすることが好ましい。 The firing conditions for the external electrode paste are preferably, for example, about 600 minutes to about 800 ° C. for about 10 minutes to about 1 hour in a reducing atmosphere such as a mixed gas of N 2 and H 2 .

<外部電極形成用ペースト>
外部電極形成用ペーストとしては、導電材としてPd、Ag、Au、Cu、Pt、Rh、Ru、Ir等の金属の少なくとも1種、あるいは、これらの合金が使用され、上記の内部電極層用ペーストと同様にして調製される。
<Paste for forming external electrodes>
As the paste for forming the external electrode, at least one kind of metal such as Pd, Ag, Au, Cu, Pt, Rh, Ru, and Ir, or an alloy thereof is used as a conductive material. It is prepared in the same manner as described above.

なお、上述の各種ペースト中には、必要に応じて各種分散剤、可塑剤、誘電体、絶縁体等から選択された添加物が含有されていてもよい。これらの総含有量は、10重量%以下とすることが好ましい。   In addition, the various pastes described above may contain additives selected from various dispersants, plasticizers, dielectrics, insulators, and the like, if necessary. The total content of these is preferably not more than 10% by weight.

上述してきたように製造される本発明の積層型チップコンデンサは、必要に応じてリード線が設けられ、ハンダ付け等によりプリント基板上等に実装され使用される。   The multilayer chip capacitor of the present invention manufactured as described above is provided with a lead wire as required, mounted on a printed circuit board by soldering or the like, and used.

以下、具体的実施例を挙げて本発明をさらに詳細に説明する。   Hereinafter, the present invention will be described in more detail with reference to specific examples.

(実施例1)
誘電体層形成用ペーストの調製
誘電体層の主原料として、平均粒子径0.2μmのBaTiO3主成分とするセラミック粉末を準備した。この主原料に対して、有機バインダとしてPVB(ポリビニルブチラ−ル)樹脂を10wt%、および主原料に対して可塑剤としてDOP(ジオクチルフタレート)を5wt%それぞれ秤量して添加し、しかる後ボールミルで混練してスラリー(誘電体層形成用ペースト)とした。
(Example 1)
Preparation of Dielectric Layer Forming Paste As a main raw material of the dielectric layer, a ceramic powder containing BaTiO 3 as a main component and having an average particle diameter of 0.2 μm was prepared. 10 wt% of PVB (polyvinyl butyral) resin as an organic binder and 5 wt% of DOP (dioctyl phthalate) as a plasticizer are added to the main raw material, and then a ball mill is used. To form a slurry (dielectric layer forming paste).

内部電極層形成用ペーストの調整
平均粒子径0.2μmのNi粒子を準備した。このNi粒子に対して上記誘電体層形成用ペーストに用いたのと同じ組成のセラミック粉末(平均粒子径0.05μmのセラミック粒子)を、20wt%添加した。さらにこの混合粉末に対してエチルセルロース樹脂を5wt%、タービネオールを35wt%秤量して添加し、しかる後ボールミルで混練して内部電極層形成用ペーストとした。
Ni particles having an adjusted average particle diameter of 0.2 μm of the internal electrode layer forming paste were prepared. To the Ni particles, 20 wt% of a ceramic powder (ceramic particles having an average particle diameter of 0.05 μm) having the same composition as that used in the paste for forming a dielectric layer was added. Further, 5 wt% of ethyl cellulose resin and 35 wt% of terbineol were weighed and added to the mixed powder, and then kneaded with a ball mill to obtain a paste for forming an internal electrode layer.

チップ状積層体(素子本体の原型)の作製
上記誘電体層形成用スラリー(ペースト)を用いて、ドクターブレード法で乾燥後の厚さが1.5μmの厚みとなるセラミックグリーンシート(誘電体のグリーンシート)を作製した。このセラミックグリーンシートの上に上記の内部電極層形成用ペーストをスクリーン印刷法で塗設し、厚さ1.8μmの内部電極層パターンを形成した。
Preparation of Chip Laminate (Prototype of Element Main Body) A ceramic green sheet (dielectric material) having a thickness of 1.5 μm after drying by a doctor blade method using the above-mentioned slurry (paste) for forming a dielectric layer. Green sheet). The paste for forming an internal electrode layer was applied on the ceramic green sheet by a screen printing method to form an internal electrode layer pattern having a thickness of 1.8 μm.

次いで、内部電極層パターンを印刷していないセラミックグリーンシートを厚さ300μmに至るまで重ね、この上に上記の要領で内部電極層パターンを印刷して作製したセラミックシートを5枚重ね、さらにこの上に電極パターンを印刷していないセラミックグリーンシートを厚さ300μmに至るまで重ね、温度80℃、圧力1ton/cm2の条件で加熱・加圧して3.2mm×1.6mm×1.0mmの大きさのチップ状積層体を得た。 Next, a ceramic green sheet on which no internal electrode layer pattern is printed is stacked up to a thickness of 300 μm, and on this, five ceramic sheets produced by printing the internal electrode layer pattern in the manner described above are stacked, and further, A ceramic green sheet on which no electrode pattern is printed is stacked up to a thickness of 300 μm, and heated and pressed at a temperature of 80 ° C. and a pressure of 1 ton / cm 2 to have a size of 3.2 mm × 1.6 mm × 1.0 mm. In this manner, a chip-shaped laminated body was obtained.

脱バインダー工程および焼成工程
次に、このチップ状積層体の中に含有されるバインダーを飛ばす、いわゆる脱バインダーを目的として、250℃の温度条件下に8時間放置した。
Debinding Step and Firing Step Next, the chip was left at 250 ° C. for 8 hours for the purpose of removing the binder contained in the chip-shaped laminate, that is, to remove the binder.

その後、還元雰囲気中で本発明の2段階焼成(第1および第2の焼成工程)を行い、コンポジット構造の内部電極層を備える積層型チップコンデンサを得た。還元雰囲気は、N2と5vol%H2の混合ガスを、30℃の飽和水蒸気中に通して得た。主として、内部電極形成用ペーストに添加されているセラミック粒子(誘電体粒子:共材)を内部電極層内部に閉じ込めるために行なわれる第1の焼成工程は、焼成温度600℃、保持時間2時間で行なった。第1の焼成工程の後に行なわれる第2の焼成工程は、同じ還元雰囲気中、焼成温度1240℃、保持時間2時間で行なった。 Thereafter, the two-stage firing (first and second firing steps) of the present invention was performed in a reducing atmosphere to obtain a multilayer chip capacitor including an internal electrode layer having a composite structure. The reducing atmosphere was obtained by passing a mixed gas of N 2 and 5 vol% H 2 into saturated steam at 30 ° C. The first firing step mainly performed to confine the ceramic particles (dielectric particles: common material) added to the internal electrode forming paste inside the internal electrode layer is performed at a firing temperature of 600 ° C. and a holding time of 2 hours. Done. The second firing step performed after the first firing step was performed in the same reducing atmosphere at a firing temperature of 1240 ° C. and a holding time of 2 hours.

このような第1および第2の焼成工程の後、誘電体層の再酸化を目的としたアニ−ル工程を行なった。すなわち、N2ガスを水蒸気に通して得た還元雰囲気中で、1050℃の熱処理を施した。
このような手順で本発明の実施例1のサンプルを作製した。
After the first and second baking steps, an annealing step for reoxidizing the dielectric layer was performed. That is, a heat treatment at 1050 ° C. was performed in a reducing atmosphere obtained by passing N 2 gas through steam.
The sample of Example 1 of the present invention was manufactured by such a procedure.

(実施例2)
上記実施例1において使用した第1の焼成工程における還元雰囲気を、N2と5vol%H2の混合ガスから、N2と0.5vol%H2の混合ガスに変えた。それ以外は、上記実施例1と同様にして本発明の実施例2のサンプルを作製した。
(Example 2)
The reducing atmosphere in the first firing step used in Example 1, a mixed gas of N 2 and 5 vol% H 2, was changed to a mixed gas of N 2 and 0.5 vol% H 2. Otherwise, the procedure of Example 1 was repeated to prepare a sample of Example 2 of the present invention.

(実施例3)
上記実施例1において使用した第1の焼成工程における焼成温度を600℃から800℃に変えた。それ以外は、上記実施例1と同様にして本発明の実施例3のサンプルを作製した。
(Example 3)
The firing temperature in the first firing step used in Example 1 was changed from 600 ° C to 800 ° C. Otherwise, in the same manner as in Example 1, a sample of Example 3 of the present invention was produced.

(実施例4)
上記実施例1において使用した第1の焼成工程における焼成温度を600℃から1000℃に変えた。それ以外は、上記実施例1と同様にして本発明の実施例4のサンプルを作製した。
(Example 4)
The firing temperature in the first firing step used in Example 1 was changed from 600 ° C to 1000 ° C. Otherwise, in the same manner as in Example 1, a sample of Example 4 of the present invention was produced.

(実施例5)
上記実施例1において使用した第1の焼成工程における還元雰囲気を、N2と5vol%H2の混合ガスから、N2と0.5vol%H2の混合ガスに変えた。さらに、上記実施例1において使用した第1の焼成工程における焼成温度を600℃から260℃に変えるとともに、保持時間を2時間から8時間に変えた。それ以外は、上記実施例1と同様にして本発明の実施例5のサンプルを作製した。
(Example 5)
The reducing atmosphere in the first firing step used in Example 1, a mixed gas of N 2 and 5 vol% H 2, was changed to a mixed gas of N 2 and 0.5 vol% H 2. Further, the firing temperature in the first firing step used in Example 1 was changed from 600 ° C. to 260 ° C., and the holding time was changed from 2 hours to 8 hours. Otherwise, in the same manner as in Example 1, a sample of Example 5 of the present invention was produced.

(実施例6)
上記実施例1において使用した第1の焼成工程における還元雰囲気を、N2と5vol%H2の混合ガスから、通常の空気に変えた。さらに、上記実施例1において使用した第1の焼成工程における焼成温度を600℃から260℃に変えるとともに、保持時間を2時間から8時間に変えた。それ以外は、上記実施例1と同様にして本発明の実施例6のサンプルを作製した。
(Example 6)
The reducing atmosphere in the first firing step used in Example 1 was changed from a mixed gas of N 2 and 5 vol% H 2 to ordinary air. Further, the firing temperature in the first firing step used in Example 1 was changed from 600 ° C. to 260 ° C., and the holding time was changed from 2 hours to 8 hours. Otherwise, the procedure of Example 1 was repeated to prepare a sample of Example 6 of the present invention.

(実施例7)
上記実施例1において使用した内部電極層形成用ペースト中のセラミック粉末を、誘電体層の主原料であるBaTiO3主成分とするセラミック粉末から、ZrO2のセラッミック粒子(平均粒子径0.05μm)に変えた。それ以外は、上記実施例1と同様にして本発明の実施例7のサンプルを作製した。
(Example 7)
The ceramic powder in the internal electrode layer forming paste used in Example 1 was converted from ZrO 2 ceramic particles (average particle diameter 0.05 μm) from a ceramic powder mainly composed of BaTiO 3, which is a main material of the dielectric layer. Changed to Otherwise, the procedure of Example 1 was repeated to prepare a sample of Example 7 of the present invention.

(実施例8)
上記実施例1において使用した内部電極層形成用ペースト中のセラミック粉末を、誘電体層の主原料であるBaTiO3主成分とするセラミック粉末から、BaSiO3のセラッミック粒子(平均粒子径0.05μm)に変えた。それ以外は、上記実施例1と同様にして本発明の実施例8のサンプルを作製した。
(Example 8)
The ceramic powder in the paste for forming the internal electrode layer used in Example 1 was converted from ceramic powder containing BaTiO 3 as a main component, which is a main material of the dielectric layer, to BaSiO 3 ceramic particles (average particle diameter: 0.05 μm). Changed to Otherwise, in the same manner as in Example 1, a sample of Example 8 of the present invention was produced.

(実施例9)
上記実施例1において使用した内部電極層形成用ペースト中のセラミック粉末を、誘電体層の主原料であるBaTiO3主成分とするセラミック粉末から、CaTiO3のセラッミック粒子(平均粒子径0.05μm)に変えた。それ以外は、上記実施例1と同様にして本発明の実施例9のサンプルを作製した。
(Example 9)
The ceramic powder in the internal electrode layer forming paste used in Example 1 was converted from ceramic powder containing BaTiO 3 as a main component, which is a main raw material of the dielectric layer, to CaTiO 3 ceramic particles (average particle diameter 0.05 μm). Changed to Otherwise, the procedure of Example 1 was repeated to prepare a sample of Example 9 of the present invention.

(実施例10)
上記実施例1において使用した内部電極層形成用ペースト中のセラミック粉末の含有割合を20wt%から5wt%に変えた。それ以外は、上記実施例1と同様にして本発明の実施例10のサンプルを作製した。
(Example 10)
The content ratio of the ceramic powder in the internal electrode layer forming paste used in Example 1 was changed from 20 wt% to 5 wt%. Otherwise, in the same manner as in Example 1, a sample of Example 10 of the present invention was produced.

(実施例11)
上記実施例1において使用した内部電極層形成用ペースト中のセラミック粉末の含有割合を20wt%から10wt%に変えた。それ以外は、上記実施例1と同様にして本発明の実施例11のサンプルを作製した。
(Example 11)
The content ratio of the ceramic powder in the internal electrode layer forming paste used in Example 1 was changed from 20 wt% to 10 wt%. Otherwise, in the same manner as in Example 1, a sample of Example 11 of the present invention was produced.

(実施例12)
上記実施例1において使用した内部電極層形成用ペースト中のセラミック粉末の含有割合を20wt%から15wt%に変えた。それ以外は、上記実施例1と同様にして本発明の実施例12のサンプルを作製した。
(Example 12)
The content ratio of the ceramic powder in the internal electrode layer forming paste used in Example 1 was changed from 20 wt% to 15 wt%. Otherwise, in the same manner as in Example 1, a sample of Example 12 of the present invention was produced.

(実施例13)
上記実施例1において使用した内部電極層形成用ペースト中のセラミック粉末の含有割合を20wt%から25wt%に変えた。それ以外は、上記実施例1と同様にして本発明の実施例13のサンプルを作製した。
(Example 13)
The content ratio of the ceramic powder in the internal electrode layer forming paste used in Example 1 was changed from 20 wt% to 25 wt%. Otherwise, in the same manner as in Example 1, a sample of Example 13 of the present invention was produced.

(実施例14)
上記実施例1において使用した第1の焼成工程における保持時間を2時間から10時間に変えた。それ以外は、上記実施例1と同様にして本発明の実施例14のサンプルを作製した。
(Example 14)
The holding time in the first baking step used in Example 1 was changed from 2 hours to 10 hours. Otherwise, in the same manner as in Example 1, a sample of Example 14 of the present invention was produced.

(実施例15)
上記実施例1において使用した第1の焼成工程における焼成温度を600℃から700℃に変えるとともに、保持時間を2時間から20時間に変えた。さらに、第2の焼成工程における焼成温度を1240℃から1220℃に変えた。それ以外は、上記実施例1と同様にして本発明の実施例15のサンプルを作製した。
(Example 15)
The firing temperature in the first firing step used in Example 1 was changed from 600 ° C. to 700 ° C., and the holding time was changed from 2 hours to 20 hours. Further, the firing temperature in the second firing step was changed from 1240 ° C to 1220 ° C. Otherwise, the procedure of Example 1 was repeated to prepare a sample of Example 15 of the present invention.

(実施例16)
上記実施例1において使用した第1の焼成工程における保持時間を2時間から20時間に変えた。それ以外は、上記実施例1と同様にして本発明の実施例16のサンプルを作製した。
(Example 16)
The holding time in the first firing step used in Example 1 was changed from 2 hours to 20 hours. Otherwise, the procedure of Example 1 was repeated to prepare a sample of Example 16 of the present invention.

(比較例1)
上記実施例1において使用した第1の焼成工程を省略して行なわず、第2の焼成工程のみとした。それ以外は、上記実施例1と同様にして比較例1のサンプルを作製した。この比較例サンプルは上記特許文献1(特開平11−354374号公報)に相当するサンプルである。
(Comparative Example 1)
The first firing step used in Example 1 was omitted and not performed, and only the second firing step was performed. Otherwise, a sample of Comparative Example 1 was produced in the same manner as in Example 1 above. This comparative example sample is a sample corresponding to Patent Document 1 (JP-A-11-354374).

(比較例2)
上記実施例1において使用した内部電極層形成用ペースト中のセラミック粉末の含有割合を20wt%から0wt%(無添加)に変えた。それ以外は、上記実施例1と同様にして比較例2のサンプルを作製した。
(Comparative Example 2)
The content ratio of the ceramic powder in the internal electrode layer forming paste used in Example 1 was changed from 20 wt% to 0 wt% (no addition). Otherwise, a sample of Comparative Example 2 was produced in the same manner as in Example 1 above.

(比較例3)
上記実施例1において使用した第2の焼成工程における焼成温度を1240℃から1300℃に変えた。それ以外は、上記実施例1と同様にして比較例3のサンプルを作製した。
(Comparative Example 3)
The firing temperature in the second firing step used in Example 1 was changed from 1240 ° C. to 1300 ° C. Otherwise, a sample of Comparative Example 3 was prepared in the same manner as in Example 1 above.

(比較例4)
上記実施例1において使用した第1の焼成工程における焼成温度を600℃から1080℃に変えた。それ以外は、上記実施例1と同様にして比較例4のサンプルを作製した。
(Comparative Example 4)
The firing temperature in the first firing step used in Example 1 was changed from 600 ° C to 1080 ° C. Otherwise, a sample of Comparative Example 4 was produced in the same manner as in Example 1 above.

(実施例17)
上記実施例1において使用した誘電体層形成用のセラミック主成分を平均粒子径0.2μmのBaTiO3材料から平均粒子径0.3μmのCa0.7Sr0.3Ti0.97Zr0.033材料に変えるとともに、内部電極層形成用ペースト中に含有させるセラミック粉末を、BaTiO3主成分とするセラミック粉末から、Ca0.7Sr0.3Ti0.97Zr0.033のセラミック粒子(平均粒子径0.03μm)に変えた。さらに、第2の焼成工程における焼成温度を1240℃から1320℃に変えた。それ以外は、上記実施例1と同様にして実施例17のサンプルを作製した。
(Example 17)
The ceramic main component for forming the dielectric layer used in Example 1 was changed from a BaTiO 3 material having an average particle diameter of 0.2 μm to a Ca 0.7 Sr 0.3 Ti 0.97 Zr 0.03 O 3 material having an average particle diameter of 0.3 μm. The ceramic powder contained in the internal electrode layer forming paste was changed from ceramic powder containing BaTiO 3 as a main component to ceramic particles of Ca 0.7 Sr 0.3 Ti 0.97 Zr 0.03 O 3 (average particle diameter 0.03 μm). Further, the firing temperature in the second firing step was changed from 1240 ° C. to 1320 ° C. Otherwise, in the same manner as in Example 1, a sample of Example 17 was produced.

(実施例18)
上記実施例1において使用した誘電体層形成用のセラミック主成分を平均粒子径0.2μmのBaTiO3材料から平均粒子径0.3μmのCa0.7Sr0.3Ti0.97Zr0.033材料に変えた。さらに、第2の焼成工程における焼成温度を1240℃から1320℃に変えた。それ以外は、上記実施例1と同様にして実施例18のサンプルを作製した。
(Example 18)
The ceramic main component for forming the dielectric layer used in Example 1 was changed from a BaTiO 3 material having an average particle diameter of 0.2 μm to a Ca 0.7 Sr 0.3 Ti 0.97 Zr 0.03 O 3 material having an average particle diameter of 0.3 μm. Further, the firing temperature in the second firing step was changed from 1240 ° C. to 1320 ° C. Otherwise, in the same manner as in Example 1, a sample of Example 18 was produced.

(実施例19)
上記実施例1において使用した誘電体層形成用のセラミック主成分を平均粒子径0.2μmのBaTiO3材料から平均粒子径0.3μmのCa0.7Sr0.3Ti0.97Zr0.033材料に変えるとともに、内部電極層形成用ペースト中に含有させるセラミック粉末を、BaTiO3主成分とするセラミック粉末(含有率20wt%)から、MgTiO3のセラミック粒子(含有率10wt%;平均粒子径0.05μm)に変えた。さらに、第2の焼成工程における焼成温度を1240℃から1320℃に変えた。それ以外は、上記実施例1と同様にして実施例19のサンプルを作製した。
(Example 19)
The ceramic main component for forming the dielectric layer used in Example 1 was changed from a BaTiO 3 material having an average particle diameter of 0.2 μm to a Ca 0.7 Sr 0.3 Ti 0.97 Zr 0.03 O 3 material having an average particle diameter of 0.3 μm. The ceramic powder contained in the internal electrode layer forming paste was changed from ceramic powder containing BaTiO 3 as a main component (content: 20 wt%) to ceramic particles of MgTiO 3 (content: 10 wt%; average particle diameter: 0.05 μm). Was. Further, the firing temperature in the second firing step was changed from 1240 ° C. to 1320 ° C. Otherwise, in the same manner as in Example 1, a sample of Example 19 was produced.

(実施例20)
上記実施例1において使用した誘電体層形成用のセラミック主成分を平均粒子径0.2μmのBaTiO3材料から平均粒子径0.3μmのBa0.97Ca0.03Ti0.8Zr0.23材料に変えるとともに、内部電極層形成用ペースト中に含有させるセラミック粉末を、BaTiO3主成分とするセラミック粉末から、Ba0.97Car0.03Ti0.8Zr0.23のセラミック粒子(平均粒子径0.05μm)に変えた。さらに、第1の焼成工程における焼成条件を焼成温度600℃、焼成時間2時間、焼成雰囲気3%H2雰囲気とし、第2の焼成工程における焼成条件を焼成温度1260℃、焼成時間2時間、焼成雰囲気3%H2雰囲気とした。それ以外は、上記実施例1と同様にして実施例20のサンプルを作製した。
(Example 20)
The ceramic main component for forming the dielectric layer used in Example 1 was changed from a BaTiO 3 material having an average particle diameter of 0.2 μm to a Ba 0.97 Ca 0.03 Ti 0.8 Zr 0.2 O 3 material having an average particle diameter of 0.3 μm. The ceramic powder contained in the internal electrode layer forming paste was changed from ceramic powder containing BaTiO 3 as a main component to ceramic particles of Ba 0.97 Car 0.03 Ti 0.8 Zr 0.2 O 3 (average particle diameter 0.05 μm). Further, the firing conditions in the first firing step were a firing temperature of 600 ° C., a firing time of 2 hours, a firing atmosphere of 3% H 2 atmosphere, and the firing conditions in the second firing step were a firing temperature of 1260 ° C., a firing time of 2 hours, and a firing time of 2 hours. The atmosphere was a 3% H 2 atmosphere. Otherwise, in the same manner as in Example 1, a sample of Example 20 was produced.

(実施例21)
上記実施例1において使用した誘電体層形成用のセラミック主成分を平均粒子径0.2μmのBaTiO3材料から平均粒子径0.3μmのBa0.97Ca0.03Ti0.8Zr0.23材料に変えた。さらに、第1の焼成工程における焼成条件を焼成温度600℃、焼成時間2時間、焼成雰囲気3%H2雰囲気とし、第2の焼成工程における焼成条件を焼成温度1260℃、焼成時間2時間、焼成雰囲気3%H2雰囲気とした。それ以外は、上記実施例1と同様にして実施例21のサンプルを作製した。
(Example 21)
The ceramic main component for forming the dielectric layer used in Example 1 was changed from a BaTiO 3 material having an average particle diameter of 0.2 μm to a Ba 0.97 Ca 0.03 Ti 0.8 Zr 0.2 O 3 material having an average particle diameter of 0.3 μm. Further, the firing conditions in the first firing step were a firing temperature of 600 ° C., a firing time of 2 hours, a firing atmosphere of 3% H 2 atmosphere, and the firing conditions in the second firing step were a firing temperature of 1260 ° C., a firing time of 2 hours, and a firing time of 2 hours. The atmosphere was a 3% H 2 atmosphere. Other than that, the sample of Example 21 was produced in the same manner as in Example 1 above.

(実施例22)
上記実施例1において使用した誘電体層形成用のセラミック主成分を平均粒子径0.2μmのBaTiO3材料から平均粒子径0.3μmのBa0.97Ca0.03Ti0.8Zr0.23材料に変えるとともに、内部電極層形成用ペースト中に含有させるセラミック粉末を、BaTiO3主成分とするセラミック粉末から、BaSiO3のセラミック粒子(平均粒子径0.05μm)に変えた。さらに、第1の焼成工程における焼成条件を焼成温度600℃、焼成時間2時間、焼成雰囲気3%H2雰囲気とし、第2の焼成工程における焼成条件を焼成温度1260℃、焼成時間2時間、焼成雰囲気3%H2雰囲気とした。それ以外は、上記実施例1と同様にして実施例22のサンプルを作製した。
(Example 22)
The ceramic main component for forming the dielectric layer used in Example 1 was changed from a BaTiO 3 material having an average particle diameter of 0.2 μm to a Ba 0.97 Ca 0.03 Ti 0.8 Zr 0.2 O 3 material having an average particle diameter of 0.3 μm. The ceramic powder contained in the internal electrode layer forming paste was changed from ceramic powder containing BaTiO 3 as a main component to ceramic particles of BaSiO 3 (average particle diameter 0.05 μm). Further, the firing conditions in the first firing step were a firing temperature of 600 ° C., a firing time of 2 hours, a firing atmosphere of 3% H 2 atmosphere, and the firing conditions in the second firing step were a firing temperature of 1260 ° C., a firing time of 2 hours, and a firing time of 2 hours. The atmosphere was a 3% H 2 atmosphere. Otherwise, in the same manner as in Example 1, a sample of Example 22 was manufactured.

(比較例5)
上記実施例20において、第1の焼成工程を省き、第2の焼成工程のみとした。それ以外は、上記実施例20と同様にして比較例5のサンプルを作製した。
(Comparative Example 5)
In Example 20, the first firing step was omitted, and only the second firing step was performed. Otherwise, in the same manner as in Example 20, a sample of Comparative Example 5 was produced.

上記の各サンプルについて、(1)内部電極層中に埋設されたセラミック粒子の断面積表示の含有割合(2)内部電極被覆率および(3)静電容量を下記の要領で測定した。   For each of the above samples, (1) the content ratio of the cross-sectional area of the ceramic particles embedded in the internal electrode layer, (2) the internal electrode coverage, and (3) the capacitance were measured in the following manner.

(1)内部電極層中に埋設されたセラミック粒子の断面積表示の含有割合
積層型チップコンデンサを内部電極層の平面に対して垂直な面で3箇所破断して(1箇所につき5層分が測定できる)、それらの各破断面を走査形電子顕微鏡(SEM)にて5000倍で拡大観察し、内部電極層内部に埋包しているセラミック粒子の割合を画像から面積比率に計算して含有割合(平均値)とした。
(1) Content Ratio of Cross-sectional Area Representation of Ceramic Particles Embedded in Internal Electrode Layer The multilayer chip capacitor is broken at three places perpendicular to the plane of the internal electrode layer (five layers per one place). Can be measured), each of the fractured surfaces is observed at a magnification of 5000 times with a scanning electron microscope (SEM), and the ratio of the ceramic particles embedded in the internal electrode layer is calculated from the image to the area ratio and contained. The ratio (average value) was used.

(2)内部電極被覆率
上記破断面での内部電極層の存在割合を内部電極被覆率X(%)として式1より算出した。理想的には内部電極層は連続性を有し、所定の設定長さLを備えるはずである。しかしながら、実際にはいわゆる球状化による内部電極の途切れが複数の場所で生じ、途切れ部分を除いた分断された電極の総和の長さΣLiが現実の長さ値となる。分かり易く表示すれば(ΣLi/L)2×100が内部電極被覆率X(%)となる。
(2) Internal Electrode Coverage The existing ratio of the internal electrode layer on the fractured surface was calculated from the formula 1 as the internal electrode coverage X (%). Ideally, the internal electrode layer should have continuity and a predetermined set length L. However, in practice, interruption of the internal electrode due to so-called spheroidization occurs at a plurality of places, and the total length ΔLi of the divided electrodes excluding the interruption portion is the actual length value. If clearly displayed, (ΣLi / L) 2 × 100 is the internal electrode coverage X (%).

式1の適用を理解するには、例えば図5のモデル図を参照して頂きたい。
式1を図5のモデル図にフィットさせると、ΣLi=L1+L2+L3+L4+L5となり、電極層が2層であるからN×L=2Lとなる。従ってX=((L1+L2+L3+L4+L5)/2L)2×100と算出される。
To understand the application of Equation 1, refer to the model diagram of FIG. 5, for example.
When Equation 1 is fitted to the model diagram of FIG. 5, ΣLi = L1 + L2 + L3 + L4 + L5, and since there are two electrode layers, N × L = 2L. Therefore, X = ((L1 + L2 + L3 + L4 + L5) / 2L) 2 × 100 is calculated.

(3)静電容量
コンデンサ静電容量については、LCRメータにて、1kHz、1Vrmsで測定した。
(3) Capacitance The capacitance was measured with an LCR meter at 1 kHz and 1 Vrms.

これらの結果を下記表1に示した。なお、表1中の内部電極被覆率の判定の基準は以下のとおりである。   The results are shown in Table 1 below. The criteria for determining the internal electrode coverage in Table 1 are as follows.

内部電極被覆率が70%以上…従来例をはるかに超えた非常に良いレベル
内部電極被覆率が60%以上…従来例を超えた良いレベル
内部電極被覆率が60%未満…従来例レベル
Internal electrode coverage is 70% or more ... very good level far beyond the conventional example Internal electrode coverage is 60% or more ... good level exceeding the conventional example Internal electrode coverage is less than 60% ... conventional level

本発明は、積層型チップコンデンサおよびその製造方法に関する産業に利用可能である。   INDUSTRIAL APPLICABILITY The present invention is applicable to industries related to a multilayer chip capacitor and a method for manufacturing the same.

図1は、積層型チップコンデンサの一実施形態を示す斜視図である。FIG. 1 is a perspective view showing an embodiment of a multilayer chip capacitor. 図2は、図1に示される積層型チップコンデンサのA−A線矢視断面図である。FIG. 2 is a sectional view of the multilayer chip capacitor shown in FIG. 図3は、積層構造の形成過程を分かりやすく説明するための斜視図である。FIG. 3 is a perspective view for easily explaining the formation process of the laminated structure. 図4は、図2の断面図における内部電極層の一部分を拡大した模式図である。FIG. 4 is an enlarged schematic view of a part of the internal electrode layer in the cross-sectional view of FIG. 図5は、内部電極被覆率X(%)を算出する式1の適用の理解を容易にするためのモデル図である。FIG. 5 is a model diagram for facilitating understanding of the application of Equation 1 for calculating the internal electrode coverage X (%).

符号の説明Explanation of reference numerals

1…積層型チップコンデンサ
2…素子本体
7…誘電体層
11,15…外部電極
20…内部電極主要層
23,28…内部電極層
70…セラミック粒子
DESCRIPTION OF SYMBOLS 1 ... Laminated chip capacitor 2 ... Element body 7 ... Dielectric layer 11, 15 ... External electrode 20 ... Internal electrode main layer 23, 28 ... Internal electrode layer 70 ... Ceramic particles

Claims (8)

  1. 誘電体層と内部電極層とが交互に積層された素子本体を有する積層型チップコンデンサであって、
    前記内部電極層は、卑金属の内部電極主要層と、この内部電極主要層中に埋設されたセラミック粒子とを有するコンポジット構造をしてなることを特徴とする積層型チップコンデンサ。
    A multilayer chip capacitor having an element body in which dielectric layers and internal electrode layers are alternately stacked,
    The multilayer chip capacitor according to claim 1, wherein the internal electrode layer has a composite structure including a base metal internal electrode main layer and ceramic particles embedded in the internal electrode main layer.
  2. 前記内部電極主要層中に埋設されたセラミック粒子の断面積表示の含有割合は、1.0〜20%である請求項1に記載の積層型チップコンデンサ。   2. The multilayer chip capacitor according to claim 1, wherein the content of the ceramic particles embedded in the internal electrode main layer in a cross-sectional area is 1.0 to 20%. 3.
  3. 前記埋設されたセラミック粒子の平均粒子径は、前記内部電極層の厚さの2/3以下(零を含まない)である請求項1または請求項2に記載の積層型チップコンデンサ。   3. The multilayer chip capacitor according to claim 1, wherein an average particle diameter of the embedded ceramic particles is 2 or less (not including zero) of a thickness of the internal electrode layer. 4.
  4. 誘電体層と内部電極層とが交互に積層された素子本体を有する積層型チップコンデンサの製造方法であって、
    該方法は、
    誘電体層を形成するための誘電体層形成用ペーストを準備する工程と、
    内部電極を形成するための内部電極形成用ペーストを準備する工程と、
    前記誘電体層形成用ペーストおよび内部電極形成用ペーストを用いて素子本体の途中形態であるチップ状積層体を形成する工程と、
    前記チップ状積層体を焼成する焼成工程と、を有し、
    前記内部電極形成用ペーストは、電極として作用する内部電極主要層を形成するための卑金属粒子と、セラミック粒子とを含有し、
    前記チップ状積層体の焼成工程は、焼成温度200〜1000℃の第1の焼成工程と、第1の焼成工程の後に行なわれ、第1の焼成工程における焼成温度よりも高い温度で焼成される第2の焼成工程とを有してなることを特徴とする積層型チップコンデンサの製造方法。
    A method for manufacturing a multilayer chip capacitor having an element body in which dielectric layers and internal electrode layers are alternately stacked,
    The method comprises:
    A step of preparing a dielectric layer forming paste for forming a dielectric layer,
    A step of preparing an internal electrode forming paste for forming an internal electrode,
    A step of forming a chip-shaped laminate that is in the middle of the element body using the dielectric layer forming paste and the internal electrode forming paste,
    A firing step of firing the chip-shaped laminate,
    The internal electrode forming paste contains base metal particles for forming an internal electrode main layer that functions as an electrode, and ceramic particles,
    The firing step of the chip-shaped laminate is performed after the first firing step at a firing temperature of 200 to 1000 ° C. and the first firing step, and is fired at a temperature higher than the firing temperature in the first firing step. A method for manufacturing a multilayer chip capacitor, comprising: a second firing step.
  5. 前記内部電極形成用ペースト中のセラミック粒子の含有率は卑金属の固形分に対する固形分換算で、0.1〜40wt%である請求項4に記載の積層型チップコンデンサの製造方法。   5. The method of manufacturing a multilayer chip capacitor according to claim 4, wherein a content of the ceramic particles in the internal electrode forming paste is 0.1 to 40 wt% in terms of a solid content with respect to a solid content of the base metal.
  6. 前記内部電極形成用ペースト中に含有される卑金属粒子の平均粒子径は0.4μm以下(零を含まない)であり、セラミック粒子の平均粒子径は0.1μm以下(零を含まない)である請求項4または請求項5に記載の積層型チップコンデンサの製造方法。   The average particle diameter of the base metal particles contained in the internal electrode forming paste is 0.4 μm or less (excluding zero), and the average particle diameter of the ceramic particles is 0.1 μm or less (excluding zero). A method for manufacturing a multilayer chip capacitor according to claim 4.
  7. 前記第1の焼成工程は、主として内部電極形成用ペーストに添加されているセラミック粒子を内部電極層内部に閉じ込めつつ内部電極層を焼成形成するために行なわれ、前記第2の焼成工程は、主としてセラミック粒子を内部電極層内部に閉じ込めたまま誘電体層を焼成形成するために行なわれる請求項4ないし請求項6のいずれかに記載の積層型チップコンデンサの製造方法。   The first baking step is performed to bake and form the internal electrode layer while confining the ceramic particles added to the internal electrode forming paste mainly inside the internal electrode layer, and the second baking step is mainly performed. The method for manufacturing a multilayer chip capacitor according to any one of claims 4 to 6, wherein the method is performed for firing and forming a dielectric layer while the ceramic particles are confined inside the internal electrode layer.
  8. 前記第1の焼成工程は、還元雰囲気中で行なわれる請求項4ないし請求項7のいずれかに記載の積層型チップコンデンサの製造方法。   The method according to claim 4, wherein the first firing step is performed in a reducing atmosphere.
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