KR20180125876A - Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor - Google Patents

Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor Download PDF

Info

Publication number
KR20180125876A
KR20180125876A KR1020180029200A KR20180029200A KR20180125876A KR 20180125876 A KR20180125876 A KR 20180125876A KR 1020180029200 A KR1020180029200 A KR 1020180029200A KR 20180029200 A KR20180029200 A KR 20180029200A KR 20180125876 A KR20180125876 A KR 20180125876A
Authority
KR
South Korea
Prior art keywords
internal electrode
electrode layer
ceramic
main component
dielectric layer
Prior art date
Application number
KR1020180029200A
Other languages
Korean (ko)
Other versions
KR102491421B1 (en
Inventor
쇼헤이 기따무라
Original Assignee
다이요 유덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다이요 유덴 가부시키가이샤 filed Critical 다이요 유덴 가부시키가이샤
Publication of KR20180125876A publication Critical patent/KR20180125876A/en
Application granted granted Critical
Publication of KR102491421B1 publication Critical patent/KR102491421B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Abstract

Provided are a multilayer ceramic capacitor capable of suppressing the reduction of a continuity modulus of an internal electrode layer, and a manufacturing method thereof. The multilayer ceramic capacitor includes a multilayer structure in which a dielectric layer with ceramics as a main component and an internal electrode layer with metal as a main component are alternately stacked. A grain with ceramics as a main component is in the internal electrode layer. An area ratio of the grains in a cross section of the internal electrode layers in a stacking direction of the dielectric layer and the internal electrode layer is 10% or more.

Description

적층 세라믹 콘덴서 및 그 제조 방법{MULTILAYER CERAMIC CAPACITOR AND MANUFACTURING METHOD OF MULTILAYER CERAMIC CAPACITOR}TECHNICAL FIELD [0001] The present invention relates to a multilayer ceramic capacitor and a multilayer ceramic capacitor,

본 발명은, 적층 세라믹 콘덴서 및 그 제조 방법에 관한 것이다.The present invention relates to a multilayer ceramic capacitor and a manufacturing method thereof.

근년, 스마트폰이나 휴대 전화 등의 전자 기기의 소형화에 수반하여, 탑재되는 전자 부품의 소형화가 급속하게 진행되고 있다. 예를 들어, 적층 세라믹 콘덴서에 있어서는, 소정의 특성을 확보하면서, 칩 사이즈를 작게 하기 위해, 유전체층 및 내부 전극층의 박층화가 요구되고 있다.2. Description of the Related Art In recent years, with the miniaturization of electronic devices such as a smart phone and a mobile phone, miniaturization of mounted electronic components is rapidly proceeding. For example, in a multilayer ceramic capacitor, it is required to make the dielectric layer and the internal electrode layer thinner in order to reduce the chip size while ensuring predetermined characteristics.

그러나, 내부 전극층의 금속과 유전체층의 세라믹의 소결 온도가 상이함으로써, 소결 후의 내부 전극층의 연속률이 저하되는 과제가 있다. 내부 전극층을 박층화하면 더한층의 연속률의 저하가 우려된다. 그래서, 수축 지연 효과를 가져오기 위해, 내부 전극층에 세라믹의 공재를 첨가하는 것이 알려져 있다(예를 들어, 특허문헌 1 참조).However, there is a problem that the sintering temperature of the metal of the internal electrode layer and that of the ceramics of the dielectric layer are different, and the continuous rate of the internal electrode layer after sintering is lowered. When the internal electrode layer is made thin, there is a fear that the continuity rate of the additional layer is lowered. Therefore, in order to bring about a shrinkage retarding effect, it is known to add a ceramic material to the internal electrode layer (see, for example, Patent Document 1).

일본 특허 공개 제2014-082435호 공보Japanese Patent Application Laid-Open No. 2014-082435

그러나 공재는, 소결 과정에서 유전체층으로 확산되는 경향이 있기 때문에, 내부 전극층의 연속률 저하를 충분히 억제하는 것은 곤란하다.However, since the filler tends to diffuse into the dielectric layer during the sintering process, it is difficult to sufficiently suppress the decrease in the continuous rate of the internal electrode layers.

본 발명은, 상기 과제에 비추어 이루어진 것이며, 내부 전극층의 연속률 저하를 억제할 수 있는 적층 세라믹 콘덴서 및 그 제조 방법을 제공하는 것을 목적으로 한다.It is an object of the present invention to provide a multilayer ceramic capacitor capable of suppressing a decrease in the continuous rate of the internal electrode layers and a method of manufacturing the multilayer ceramic capacitor.

본 발명에 관한 적층 세라믹 콘덴서는, 세라믹을 주 성분으로 하는 유전체층과, 금속을 주 성분으로 하는 내부 전극층이 교대로 적층된 적층 구조를 구비하고, 상기 내부 전극층에, 세라믹을 주 성분으로 하는 입자가 존재하고, 상기 유전체층과 상기 내부 전극층의 적층 방향에 있어서의 상기 내부 전극층의 단면에 있어서, 상기 입자가 존재하는 면적 비율이 10％ 이상인 것을 특징으로 한다.A multilayer ceramic capacitor according to the present invention comprises a multilayer structure in which a dielectric layer composed mainly of ceramic and an internal electrode layer mainly composed of metal are alternately laminated, And the area ratio of the particles in the cross section of the internal electrode layer in the stacking direction of the dielectric layer and the internal electrode layer is 10% or more.

상기 적층 세라믹 콘덴서에 있어서, 상기 내부 전극층의 주 성분 금속을 니켈로 해도 된다.In the multilayer ceramic capacitor, the main component metal of the internal electrode layer may be nickel.

상기 적층 세라믹 콘덴서에 있어서, 상기 입자의 주 성분 세라믹을 티타늄산바륨으로 해도 된다.In the multilayer ceramic capacitor, the main component ceramic of the particles may be barium titanate.

상기 적층 세라믹 콘덴서에 있어서, 상기 유전체층의 주 성분 세라믹을 티타늄산바륨으로 해도 된다.In the multilayer ceramic capacitor, the main component ceramic of the dielectric layer may be barium titanate.

상기 적층 세라믹 콘덴서에 있어서, 상기 면적 비율은, 내부 전극층의 단면의 SEM 화상을 사용하여 임의로 선택한 10층의 내부 전극층의 전체의 면적과, 상기 10층의 내부 전극층 중의 상기 입자의 전체의 면적으로부터 구해도 된다.In the above-described multilayer ceramic capacitor, the area ratio may be calculated from the total area of the 10 internal electrode layers arbitrarily selected using the SEM image of the cross section of the internal electrode layer and the total area of the particles in the 10 internal electrode layers do.

본 발명에 관한 적층 세라믹 콘덴서의 제조 방법은, 세라믹 분말을 포함하는 그린 시트 상에, 평균 입경이 100㎚ 이하이고 입도 분포의 표준 편차가 1.5 이하인 금속 분말을 주 성분으로 하고, 평균 입경이 10㎚ 이하이고 입도 분포의 표준 편차가 5 이하인 세라믹 분말을 공재로서 포함하는 금속 도전 페이스트의 패턴을 배치하는 제1 공정과, 상기 제1 공정에 의해 얻어진 적층 단위를 복수 적층하여 얻어진 세라믹 적층체를 소성함으로써, 상기 금속 분말의 소결에 의해 내부 전극층을 형성하고, 상기 그린 시트의 세라믹 분말의 소결에 의해 유전체층을 형성하는 제2 공정을 포함하고, 상기 내부 전극층과 상기 유전체층의 적층 방향에 있어서의 상기 내부 전극층의 단면에 있어서, 세라믹을 주 성분으로 하는 입자가 존재하는 면적 비율이 10％ 이상으로 하는 것을 특징으로 한다.A method for producing a multilayer ceramic capacitor according to the present invention is a method for producing a multilayer ceramic capacitor comprising a green sheet containing a ceramic powder and having a mean particle size of 100 nm or less and a standard deviation of particle size distribution of 1.5 or less as main components, Or less and having a standard deviation of particle size distribution of 5 or less as a metal, and a step of firing a ceramic laminate obtained by laminating a plurality of the lamination units obtained by the first step And a second step of forming an internal electrode layer by sintering the metallic powder and sintering the ceramic powder of the green sheet to form a dielectric layer, wherein the internal electrode layer and the internal electrode layer in the stacking direction of the internal electrode layer and the dielectric layer , The area ratio of the particles containing ceramic as the main component is 10% or more And that is characterized.

상기 적층 세라믹 콘덴서의 제조 방법에 있어서, 상기 제2 공정에 있어서, 실온으로부터 최고 온도까지의 평균 승온 속도를 30℃/분 이상 80℃/분 이하로 해도 된다.In the above-described method of manufacturing a multilayer ceramic capacitor, the average temperature raising rate from room temperature to the maximum temperature may be set to 30 ° C / min or more and 80 ° C / min or less in the second step.

상기 적층 세라믹 콘덴서의 제조 방법에 있어서, 상기 금속 분말은, 니켈을 주 성분으로 해도 된다.In the above method of producing a multilayer ceramic capacitor, the metal powder may be nickel as a main component.

상기 적층 세라믹 콘덴서의 제조 방법에 있어서, 상기 공재는, 티타늄산바륨을 주 성분으로 해도 된다.In the above-described method for producing a multilayer ceramic capacitor, barium titanate may be used as the main component.

상기 적층 세라믹 콘덴서의 제조 방법에 있어서, 상기 그린 시트의 세라믹 분말은, 티타늄산바륨을 주 성분으로 해도 된다.In the method for producing a multilayer ceramic capacitor, the ceramic powder of the green sheet may contain barium titanate as a main component.

상기 적층 세라믹 콘덴서의 제조 방법에 있어서, 상기 면적 비율은, 내부 전극층의 단면의 SEM 화상을 사용하여 임의로 선택한 10층의 내부 전극층의 전체의 면적과, 상기 10층의 내부 전극층 중의 상기 입자의 전체의 면적으로부터 구해도 된다.In the above method of manufacturing a multilayer ceramic capacitor, the area ratio is preferably set so that the total area of 10 internal electrode layers arbitrarily selected using an SEM image of the cross section of the internal electrode layer, It may be obtained from the area.

본 발명에 따르면, 내부 전극층의 연속률 저하를 억제할 수 있는 적층 세라믹 콘덴서 및 그 제조 방법을 제공할 수 있다.According to the present invention, it is possible to provide a multilayer ceramic capacitor capable of suppressing a decrease in the continuous rate of the internal electrode layers and a method of manufacturing the same.

도 1은 적층 세라믹 콘덴서의 부분 단면 사시도이다.
도 2는 연속률을 나타내는 도면이다.
도 3의 (a)는 결정 입경이 큰 경우의 내부 전극층을 예시하는 도면이고, (b)는 결정 입경이 작은 경우의 내부 전극층을 예시하는 도면이다.
도 4는 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면이다.
도 5의 (a)는 실시예 및 비교예에 있어서의 내부 전극 형성용 도전 페이스트의 주 성분 금속의 입도 분포를 나타내는 도면이고, (b)는 실시예 및 비교예에 있어서의 내부 전극 형성용 도전 페이스트의 공재의 입도 분포를 나타내는 도면이다.
도 6의 (a) 및 (b)는 유전체층과 내부 전극층의 적층 방향에 있어서의 단면의 SEM 사진을 묘화한 도면이고, (c)는 세라믹을 주 성분으로 하는 입자의 면적 비율을 나타내는 도면이다.
도 7은 실시예 및 비교예의 결과를 나타내는 도면이다.
도 8은 유전율의 평가 결과를 나타내는 그래프이다.1 is a partial cross-sectional perspective view of a multilayer ceramic capacitor.
2 is a diagram showing the continuity rate.
Fig. 3 (a) is a diagram illustrating an internal electrode layer when a crystal grain size is large, and Fig. 3 (b) is a diagram illustrating an internal electrode layer when a crystal grain size is small.
Fig. 4 is a view illustrating a flow of a method of manufacturing a multilayer ceramic capacitor.
5A is a graph showing the particle size distribution of the main component metal of the conductive paste for forming an internal electrode in the examples and the comparative examples, Showing the particle size distribution of the paste in the paste.
FIGS. 6A and 6B are SEM photographs of cross sections of the dielectric layers and the internal electrode layers in the stacking direction, and FIG. 6C is a diagram showing the area ratio of the particles mainly composed of ceramic.
7 is a diagram showing the results of Examples and Comparative Examples.
8 is a graph showing the evaluation results of the dielectric constant.

이하, 도면을 참조하면서, 실시 형태에 대해 설명한다.Hereinafter, embodiments will be described with reference to the drawings.

(실시 형태)(Embodiments)

도 1은, 실시 형태에 관한 적층 세라믹 콘덴서(100)의 부분 단면 사시도이다. 도 1에서 예시한 바와 같이, 적층 세라믹 콘덴서(100)는, 직육면체 형상을 갖는 적층 칩(10)과, 적층 칩(10)의 어느 대향하는 2 단부면에 설치된 외부 전극(20a, 20b)을 구비한다. 또한, 적층 칩(10)의 당해 2 단부면 이외의 4면 중, 적층 방향의 상면 및 하면 이외의 2면을 측면이라고 칭한다. 외부 전극(20a, 20b)은, 적층 칩(10)의 적층 방향의 상면, 하면 및 2 측면으로 연장되어 있다. 단, 외부 전극(20a, 20b)은 서로 이격되어 있다.1 is a partial cross-sectional perspective view of a multilayer ceramic capacitor 100 according to an embodiment. 1, the multilayer ceramic capacitor 100 includes a multilayer chip 10 having a rectangular parallelepiped shape and external electrodes 20a and 20b provided on two opposing end faces of the multilayer chip 10 do. Among the four surfaces of the laminated chip 10 other than the two-tiered surface, two surfaces other than the top and bottom surfaces in the lamination direction are referred to as side surfaces. The external electrodes 20a and 20b extend to the top, bottom, and two sides of the stacked chip 10 in the stacking direction. However, the external electrodes 20a and 20b are spaced apart from each other.

적층 칩(10)은, 유전체로서 기능하는 세라믹 재료를 주 성분으로 하는 유전체층(11)과, 비금속 재료 등의 금속 재료를 주 성분으로 하는 내부 전극층(12)이 교대로 적층된 구성을 갖는다. 각 내부 전극층(12)의 단부 테두리는, 적층 칩(10)의 외부 전극(20a)이 설치된 단부면과, 외부 전극(20b)이 설치된 단부면에 교대로 노출되어 있다. 그것에 의해, 각 내부 전극층(12)은, 외부 전극(20a)과 외부 전극(20b)에 교대로 도통하고 있다. 그 결과, 적층 세라믹 콘덴서(100)는, 복수의 유전체층(11)이 내부 전극층(12)을 통해 적층된 구성을 갖는다. 또한, 유전체층(11)과 내부 전극층(12)의 적층체에 있어서, 적층 방향의 최외층에는 내부 전극층(12)이 배치되고, 당해 적층체의 상면 및 하면은, 커버층(13)에 의해 덮여 있다. 커버층(13)은, 세라믹 재료를 주 성분으로 한다. 예를 들어, 커버층(13)의 재료는, 유전체층(11)과 세라믹 재료의 주 성분이 동일하다.The multilayer chip 10 has a structure in which a dielectric layer 11 composed mainly of a ceramic material functioning as a dielectric and an internal electrode layer 12 composed mainly of a metallic material such as a nonmetallic material are alternately laminated. The edge of each internal electrode layer 12 is alternately exposed on the end face where the external electrode 20a of the laminated chip 10 is provided and the end face where the external electrode 20b is provided. As a result, each internal electrode layer 12 alternately conducts to the external electrode 20a and the external electrode 20b. As a result, the multilayer ceramic capacitor 100 has a configuration in which a plurality of dielectric layers 11 are laminated via the internal electrode layers 12. [ An internal electrode layer 12 is disposed on the outermost layer in the lamination direction of the laminate of the dielectric layer 11 and the internal electrode layer 12 and the upper and lower surfaces of the laminate are covered with the cover layer 13 have. The cover layer (13) has a ceramic material as its main component. For example, the material of the cover layer 13 is the same as that of the dielectric layer 11 and the ceramic material.

적층 세라믹 콘덴서(100)의 사이즈는, 예를 들어 길이 0.2㎜, 폭 0.125㎜, 높이 0.125㎜이고, 또는 길이 0.4㎜, 폭 0.2㎜, 높이 0.2㎜, 또는 길이 0.6㎜, 폭 0.3㎜, 높이 0.3㎜이고, 또는 길이 1.0㎜, 폭 0.5㎜, 높이 0.5㎜이고, 또는 길이 3.2㎜, 폭 1.6㎜, 높이 1.6㎜이고, 또는 길이 4.5㎜, 폭 3.2㎜, 높이 2.5㎜이지만, 이들 사이즈에 한정되는 것은 아니다.The multilayer ceramic capacitor 100 may have a length of 0.2 mm, a width of 0.125 mm and a height of 0.125 mm or a length of 0.4 mm, a width of 0.2 mm, a height of 0.2 mm, a length of 0.6 mm, a width of 0.3 mm, Or a length of 1.0 mm, a width of 0.5 mm and a height of 0.5 mm or a length of 3.2 mm, a width of 1.6 mm and a height of 1.6 mm or a length of 4.5 mm, a width of 3.2 mm and a height of 2.5 mm, It is not.

내부 전극층(12)은, Ni(니켈), Cu(구리), Sn(주석) 등의 비금속을 주 성분으로 한다. 내부 전극층(12)으로서, Pt(백금), Pd(팔라듐), Ag(은), Au(금) 등의 귀금속이나 이들을 포함하는 합금을 주 성분으로 하여 사용해도 된다. 내부 전극층(12)의 두께는, 예를 들어 0.5㎛ 이하이고, 0.3㎛ 이하로 하는 것이 바람직하다. 유전체층(11)은, 예를 들어 일반식 ABO3으로 나타내어지는 페로브스카이트 구조를 갖는 세라믹 재료를 주 성분으로 한다. 또한, 당해 페로브스카이트 구조는, 비화학 양론 조성의 ABO3 -α를 포함한다. 예를 들어, 당해 세라믹 재료로서, BaTiO3(티타늄산바륨), CaZrO3(지르콘산칼슘), CaTiO3(티타늄산칼슘), SrTiO3(티타늄산스트론튬), 페로브스카이트 구조를 형성하는 Ba1 -x- yCaxSryTi1 - zZrzO3(0≤x≤1, 0≤y≤1, 0≤z≤1) 등을 사용할 수 있다.The internal electrode layer 12 mainly contains a base metal such as Ni (nickel), Cu (copper), Sn (tin) or the like. As the internal electrode layer 12, a noble metal such as Pt (platinum), Pd (palladium), Ag (silver), Au (gold), or an alloy containing them may be used as a main component. The thickness of the internal electrode layer 12 is, for example, 0.5 탆 or less, preferably 0.3 탆 or less. The dielectric layer 11 has, for example, a ceramic material having a perovskite structure represented by the general formula ABO 3 as a main component. Further, the perovskite structure includes ABO 3 - ? Of nonstoichiometric composition. For example, the art as a ceramic material, BaTiO 3 (titanium barium), CaZrO 3 (zirconate, calcium), CaTiO 3 (titanium calcium), SrTiO 3 (titanate strontium), pages lobe Ba to form the sky tree structure 1- x- y Ca x Sr y Ti 1 - z Zr z O 3 (0? X ? 1, 0? Y ? 1, 0? Z ? 1)

적층 세라믹 콘덴서(100)의 소형 대용량화를 위해, 유전체층(11) 및 내부 전극층(12)의 박층화가 요구되고 있다. 그러나, 내부 전극층(12)을 박층화하려고 하면, 고연속률을 유지하는 것이 곤란해진다. 이것은, 이하의 이유 때문이다. 내부 전극층(12)을 금속 분말의 소성에 의해 얻는 경우, 소결이 진행되면 표면 에너지를 최소로 하기 위해 구상화한다. 유전체층(11)의 주 성분 세라믹보다 내부 전극층(12)의 금속 성분의 소결이 진행되기 쉽기 때문에, 유전체층(11)의 주 성분 세라믹이 소결될 때까지 온도를 올리면, 내부 전극층(12)의 금속 성분은 과소결이 되어, 구상화되려고 한다. 이 경우, 끊어지는 계기(결함)가 있으면, 당해 결함을 기점으로 내부 전극층(12)이 끊어져, 연속률이 저하된다. 유전체층(11) 및 내부 전극층(12)의 박층화가 진행되면, 연속률은 더욱 저하될 우려가 있다.In order to increase the capacity of the multilayer ceramic capacitor 100, it is required to make the dielectric layer 11 and the internal electrode layer 12 thinner. However, if the inner electrode layer 12 is made thin, it becomes difficult to maintain a high continuous ratio. This is because of the following reasons. When the internal electrode layer 12 is obtained by sintering of the metal powder, sintering is performed and spheroidized to minimize the surface energy. The sintering of the metal component of the internal electrode layer 12 tends to proceed more easily than the main component ceramic of the dielectric layer 11 and the temperature of the main component ceramic of the dielectric layer 11 is increased until the sintering of the main component ceramic, Is over-smoothed and tries to be spheroidized. In this case, if there is a breaker (defect), the internal electrode layer 12 is broken starting from the defect, and the continuity rate is lowered. As the dielectric layers 11 and the internal electrode layers 12 are made thinner, the continuity rate may be lowered further.

그래서, 세라믹을 주 성분으로 하는 공재를 내부 전극층(12)에 첨가함으로써, 내부 전극층(12)의 수축을 지연시키는 것을 생각할 수 있다. 그러나, 소결 과정에 있어서의 확산에 의해 공재가 유전체층(11)측으로 토출되면, 연속률 저하를 억제하는 것이 곤란하다. 또한, 공재가 유전체층(11)에 흡수됨으로써 유전체층(11) 중의 재료의 A/B비(페로브스카이트의 A 사이트와 B 사이트의 비율)나 조성의 차이, 유전율(ε)이 설계값과 상이한 값으로 되어, 목표 용량 값을 얻지 못할 우려가 있다.Therefore, it is conceivable to delay shrinkage of the internal electrode layer 12 by adding a ceramic material as a main component to the internal electrode layer 12. [ However, when the holes are discharged toward the dielectric layer 11 due to diffusion in the sintering process, it is difficult to suppress the decrease in the continuity rate. Further, since the dielectric material 11 is absorbed by the dielectric material 11, the A / B ratio (the ratio of the A site to the B site of the perovskite), the compositional difference, and the dielectric constant e of the material in the dielectric layer 11 are different from the designed value Value, and the target capacity value may not be obtained.

도 2는, 연속률을 나타내는 도면이다. 도 2에서 예시한 바와 같이, 어느 내부 전극층(12)에 있어서의 길이 L0의 관찰 영역에 있어서, 그 금속 부분의 길이 L1, L2, ···, Ln을 측정하여 합계하고, 금속 부분의 비율인 ΣLn/L0을 그 층의 연속률로 정의할 수 있다.2 is a diagram showing the continuity rate. As illustrated in FIG. 2, the lengths L1, L2, ..., Ln of the metal portions are measured and totaled in the observation region of the length L0 in a certain internal electrode layer 12, Ln / L0 can be defined as the continuous rate of the layer.

그래서, 본 실시 형태에 있어서는, 내부 전극층(12)의 결정 입경을 작게 한다. 도 3의 (a)는, 결정 입경이 큰 경우의 내부 전극층(12)을 예시하는 도면이다. 도 3의 (b)는, 결정 입경이 작은 경우의 내부 전극층(12)을 예시하는 도면이다. 도 3의 (a) 및 도 3의 (b)에서 예시한 바와 같이, 결정립(14)이 작아지면, 내부 전극층(12)에 공재가 잔존하기 쉬워진다. 예를 들어, 결정립(14)이 작아짐에 따라 결정 입계(16)의 수가 많아지고, 당해 결정 입계(16)에 공재가 잔존함으로써, 내부 전극층(12) 전체에 있어서의 세라믹을 주 성분으로 하는 입자(15)가 많이 존재한다고 생각된다. 구체적으로는, 유전체층(11)과 내부 전극층(12)의 적층 방향에 있어서의 내부 전극층(12)의 단면에 있어서, 입자(15)가 존재하는 면적 비율을 10％ 이상으로 한다. 예를 들어, 당해 단면은, 유전체층(11)과 내부 전극층(12)의 적층 방향과, 외부 전극(20a)과 외부 전극(20b)의 대향 방향이 이루는 평면에서의 단면이다. 이 구성에서는, 공재의 잔존량이 많아진다. 그것에 의해, 소결 시에 있어서의 내부 전극층(12)의 금속 성분의 과소결이 억제되어, 내부 전극층(12)의 끊어짐이 억제된다. 그 결과, 내부 전극층(12)의 연속률 저하를 억제할 수 있다. 또한, 유전체층(11)으로의 공재의 확산이 억제되고, 유전체층(11) 중의 재료의 A/B비나 조성의 차이, 유전율(ε)의 저하가 억제되어, 원하는 유전 특성을 확보할 수 있다. 그 결과, 바이어스 특성의 악화가 억제되어, 고용량이 얻어진다. 또한, 상기 면적 비율은, 12％ 이상으로 하는 것이 바람직하고, 14％ 이상으로 하는 것이 보다 바람직하다. 또한, 상기한 면적 비율은, 내부 전극층(12)의 단면 SEM 화상 등을 사용하여, 예를 들어 임의로 선택한 10층의 내부 전극층(12)의 전체의 면적과, 당해 10층의 내부 전극층(12) 중의 세라믹을 주 성분으로 하는 입자(15)의 전체의 면적으로부터 구할 수 있다. 제조 오차 등에 기인하여, 서로 다른 2층의 내부 전극층(12)에서 당해 면적 비율에 변동이 발생할 우려는 있지만, 임의로 선택한 10층의 내부 전극층(12)을 사용하여 당해 면적 비율을 산출함으로써, 변동을 억제할 수 있다. 이러한 면적은, 화상 해석 소프트웨어를 사용하여 산출해도 된다.Thus, in the present embodiment, the crystal grain size of the internal electrode layers 12 is reduced. 3 (a) is a diagram illustrating the internal electrode layer 12 when the crystal grain size is large. 3 (b) is a diagram illustrating the internal electrode layer 12 when the crystal grain size is small. As shown in Figs. 3A and 3B, if the crystal grains 14 are small, the internal electrode layer 12 is likely to have a void left thereon. For example, as the crystal grains 14 become smaller, the number of crystal grain boundaries 16 increases, and the particles remain in the crystal grain boundaries 16, so that particles containing ceramic as a main component in the entire internal electrode layers 12 (15). Specifically, the area ratio of the particles 15 in the cross section of the internal electrode layers 12 in the stacking direction of the dielectric layer 11 and the internal electrode layers 12 is set to 10% or more. For example, this cross-section is a cross section in the plane formed by the lamination direction of the dielectric layer 11 and the internal electrode layer 12 and the opposing direction of the external electrode 20a and the external electrode 20b. In this configuration, the remaining amount of the blank increases. As a result, over-sintering of the metal component of the internal electrode layer 12 during sintering is suppressed, and breakage of the internal electrode layer 12 is suppressed. As a result, the decrease in the continuous rate of the internal electrode layers 12 can be suppressed. Further, diffusion of the diffusion into the dielectric layer 11 is suppressed, the A / B ratio of the material in the dielectric layer 11, the difference in composition and the reduction of the dielectric constant epsilon are suppressed, and desired dielectric characteristics can be secured. As a result, deterioration of the bias characteristic is suppressed, and a high capacity is obtained. The area ratio is preferably 12% or more, and more preferably 14% or more. The above-mentioned area ratio can be determined by using, for example, a cross-sectional SEM image of the internal electrode layer 12, for example, the total area of 10 arbitrarily selected internal electrode layers 12, Can be determined from the total area of the particles 15 mainly composed of ceramics. There is a possibility that the ratio of the area in the two internal electrode layers 12 which are different from each other may fluctuate due to manufacturing errors or the like. However, by calculating the area ratio using 10 arbitrarily selected internal electrode layers 12, . This area may be calculated using image analysis software.

또한, 공재가 유전체층(11)으로 확산되지 않고 내부 전극층(12)에 충분히 존재하는 경우, 내부 전극층(12) 내에서 공재가 모이게 된다. 보다 구체적으로는, 내부 전극층(12)의 중앙부 부근의 공재가 주위의 공재를 모아 입성장해 간다고 생각된다. 그 결과, 내부 전극층(12)의 두께 방향의 중앙 부분에 잔존하게 된다. 이 경우, 내부 전극층(12)의 두께 방향에 있어서, 상하 5％씩에 입자(15)가 존재하지 않게 된다. 따라서, 내부 전극층(12)의 두께 방향에 있어서, 상하 5％씩의 영역에 입자(15)가 존재하지 않는 것이 바람직하다.Further, when the work is not sufficiently diffused into the dielectric layer 11 and is sufficiently present in the internal electrode layer 12, the work is gathered in the internal electrode layer 12. More specifically, it is considered that the voids in the vicinity of the central portion of the internal electrode layers 12 are gathered around the surrounding voids. As a result, it remains in the central portion in the thickness direction of the internal electrode layer 12. In this case, the particles 15 do not exist in the upper and lower 5% increments in the thickness direction of the internal electrode layers 12. Therefore, it is preferable that the particles 15 do not exist in the upper and lower 5% regions in the thickness direction of the internal electrode layers 12.

계속해서, 적층 세라믹 콘덴서(100)의 제조 방법에 대해 설명한다. 도 4는, 적층 세라믹 콘덴서(100)의 제조 방법의 플로우를 예시하는 도면이다.Next, a method of manufacturing the multilayer ceramic capacitor 100 will be described. Fig. 4 is a view showing a flow of the manufacturing method of the multilayer ceramic capacitor 100. Fig.

(원료 분말 제작 공정)(Raw material powder production process)

먼저, 도 4에서 예시한 바와 같이, 유전체층(11)을 형성하기 위한 유전체 재료를 준비한다. 유전체층(11)에 포함되는 A 사이트 원소 및 B 사이트 원소는, 통상은 ABO3의 입자의 소결체의 형태로 유전체층(11)에 포함된다. 예를 들어, BaTiO3은, 페로브스카이트 구조를 갖는 정방정 화합물이며, 높은 유전율을 나타낸다. 이 BaTiO3은, 일반적으로, 이산화티타늄 등의 티타늄 원료와 탄산바륨 등의 바륨 원료를 반응시켜 티타늄산바륨을 합성함으로써 얻을 수 있다. 유전체층(11)을 구성하는 세라믹의 합성 방법으로서는, 종래 다양한 방법이 알려져 있고, 예를 들어 고상법, 졸-겔법, 수열법 등이 알려져 있다. 본 실시 형태에 있어서는, 이들 모두 채용할 수 있다.First, as illustrated in Fig. 4, a dielectric material for forming the dielectric layer 11 is prepared. The A-site element and the B-site element contained in the dielectric layer 11 are usually included in the dielectric layer 11 in the form of a sintered body of particles of ABO 3 . For example, BaTiO 3 is a tetragonal compound having a perovskite structure and exhibits a high dielectric constant. This BaTiO 3 can be generally obtained by reacting a titanium raw material such as titanium dioxide with a barium raw material such as barium carbonate to synthesize barium titanate. As a method for synthesizing ceramics constituting the dielectric layer 11, various conventional methods are known, and for example, a solid phase method, a sol-gel method, a hydrothermal method, and the like are known. In the present embodiment, both of them can be employed.

얻어진 세라믹 분말에, 목적에 따라서 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, Mn(망간), V(바나듐), Cr(크롬), 희토류 원소(Y(이트륨), Dy(디스프로슘), Tm(툴륨), Ho(홀뮴), Tb(테르븀), Yb(이테르븀), Sm(사마륨), Eu(유로퓸), Gd(가돌리늄), 및 Er(에르븀))의 산화물, 및 Co(코발트), Ni(니켈), Li(리튬), B(붕소), Na(나트륨), K(칼륨) 및 Si(실리콘)의 산화물 혹은 유리를 들 수 있다.To the obtained ceramic powder, a predetermined additive compound is added according to the purpose. Examples of the additive compound include Mn (manganese), V (vanadium), Cr (chromium), rare earth elements (Y (yttrium), Dy (dysprosium), Tm (thulium), Ho (holmium) ), Oxides of Sm (samarium), Eu (europium), Gd (gadolinium) and Er (erbium)) and oxides of Co (cobalt), Ni (nickel), Li (lithium), B (boron) ), K (potassium) and Si (silicon) oxide or glass.

본 실시 형태에 있어서는, 바람직하게는, 먼저 유전체층(11)을 구성하는 세라믹의 입자에 첨가 화합물을 포함하는 화합물을 혼합하여 820 내지 1150℃에서 하소를 행한다. 계속해서, 얻어진 세라믹 입자를 첨가 화합물과 함께 습식 혼합하고, 건조 및 분쇄하여 세라믹 분말을 조제한다. 예를 들어, 세라믹 분말의 평균 입경은, 유전체층(11)의 박층화의 관점에서, 바람직하게는 50 내지 300㎚이다. 예를 들어, 상기한 바와 같이 하여 얻어진 세라믹 분말에 대해, 필요에 따라서 분쇄 처리하여 입경을 조절하거나, 혹은 분급 처리와 조합함으로써 입경을 조정해도 된다.In the present embodiment, preferably, ceramic particles constituting the dielectric layer 11 are first mixed with a compound containing an additive compound, and calcination is performed at 820 to 1150 캜. Subsequently, the obtained ceramic particles are wet-mixed together with the additive compound, dried and pulverized to prepare a ceramic powder. For example, the average particle diameter of the ceramic powder is preferably 50 to 300 nm from the viewpoint of thinning of the dielectric layer 11. For example, the ceramic powder obtained as described above may be ground to adjust the particle size, or may be adjusted by combining with the classification process.

(적층 공정)(Lamination step)

다음으로, 얻어진 유전체 재료에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 프탈산디옥틸(DOP) 등의 가소제를 첨가하여 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터 블레이드법에 의해, 기재 상에 예를 들어 두께 0.8㎛ 이하의 띠 형상의 유전체 그린 시트를 도포 시공하여 건조시킨다.Next, a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol, toluene, and a plasticizer such as dioctyl phthalate (DOP) are added to the obtained dielectric material and wet mixed. Using the obtained slurry, for example, a strip-shaped dielectric green sheet having a thickness of 0.8 탆 or less, for example, is applied and dried on a substrate by a die coater method or a doctor blade method, for example.

다음으로, 유전체 그린 시트의 표면에, 유기 바인더를 포함하는 내부 전극 형성용 금속 도전 페이스트를 스크린 인쇄, 그라비아 인쇄 등에 의해 인쇄함으로써, 극성이 상이한 한 쌍의 외부 전극에 교대로 인출되는 내부 전극층 패턴을 배치한다. 금속 도전 페이스트의 금속 재료에는, 예를 들어 평균 입경이 100㎚ 이하인 것을 사용한다. 또한, 입경의 표준 편차는, 15 이하로 한다. 이에 의해, 샤프한 입도 분포가 얻어진다. 평균 입경은, 100㎚ 이하인 것이 바람직하고, 70㎚ 이하인 것이 보다 바람직하다. 입경의 표준 편차는, 15 이하인 것이 바람직하고, 12 이하인 것이 보다 바람직하다. 또한, 누적 입도 분포의 기울기는, 8 이상인 것이 바람직하다. 또한, 누적 입도 분포의 기울기는, 누적 입도 분포를 대수 플롯하여 D20과 D80 사이의 기울기(=1/(logD80－logD20))로 정의할 수 있다.Next, a metal conductive paste for forming an internal electrode including an organic binder is printed on the surface of the dielectric green sheet by screen printing, gravure printing, or the like to form an internal electrode pattern which is alternately drawn out to a pair of external electrodes having different polarities . The metal material of the metal conductive paste is, for example, one having an average particle diameter of 100 nm or less. The standard deviation of the particle diameter is set to 15 or less. Thereby, a sharp particle size distribution is obtained. The average particle diameter is preferably 100 nm or less, more preferably 70 nm or less. The standard deviation of the particle size is preferably 15 or less, more preferably 12 or less. The slope of the cumulative particle size distribution is preferably 8 or more. The slope of the cumulative particle size distribution can be defined as a slope (= 1 / (logD80-logD20)) between D20 and D80 by plotting the cumulative particle size distribution logarithmically.

또한, 금속 도전 페이스트에는, 공재로서 세라믹 입자를 첨가한다. 세라믹 입자의 주 성분 세라믹은, 특별히 한정하는 것은 아니지만, 유전체층(11)의 주 성분 세라믹과 동일한 것이 바람직하다. 예를 들어, 티타늄산바륨을 균일하게 분산시켜도 된다. 공재에는, 예를 들어 평균 입경이 10㎚ 이하인 것을 사용한다. 또한, 입경의 표준 편차는, 5 이하로 한다. 이에 의해, 샤프한 입도 분포가 얻어진다. 평균 입경은, 15㎚ 이하인 것이 바람직하고, 10㎚ 이하인 것이 보다 바람직하다. 입경의 표준 편차는, 5 이하인 것이 바람직하고, 3 이하인 것이 보다 바람직하다. 또한, 누적 입도 분포의 기울기는, 7 이상인 것이 바람직하다. 또한, 누적 입도 분포의 기울기는, 누적 입도 분포를 대수 플롯하여 D20과 D80 사이의 기울기(=1/(logD80-logD20))로 정의할 수 있다.To the metal conductive paste, ceramic particles are added as a sphere. The main component ceramic of the ceramic particles is not particularly limited, but is preferably the same as the main component ceramic of the dielectric layer 11. For example, barium titanate may be uniformly dispersed. As the material, for example, those having an average particle diameter of 10 nm or less are used. The standard deviation of the particle diameter is set to 5 or less. Thereby, a sharp particle size distribution is obtained. The average particle diameter is preferably 15 nm or less, more preferably 10 nm or less. The standard deviation of the particle diameter is preferably 5 or less, more preferably 3 or less. The slope of the cumulative particle size distribution is preferably 7 or more. The slope of the cumulative particle size distribution can be defined as a slope (= 1 / (logD80-logD20)) between D20 and D80 by plotting the cumulative particle size distribution logarithmically.

그 후, 내부 전극층 패턴이 인쇄된 유전체 그린 시트를 소정의 크기로 펀칭하여, 펀칭된 유전체 그린 시트를, 기재를 박리한 상태에서, 내부 전극층(12)과 유전체층(11)이 엇갈리도록, 또한 내부 전극층(12)이 유전체층(11)의 길이 방향 양단부면에 단부 테두리가 교대로 노출되어 극성이 상이한 한 쌍의 외부 전극(20a, 20b)에 교대로 인출되도록 소정 층수(예를 들어, 100 내지 500층)만큼 적층한다. 적층한 유전체 그린 시트의 상하에 커버층(13)이 되는 커버 시트를 압착시켜, 소정 칩 치수(예를 들어, 1.0㎜×0.5㎜)로 커트하고, 그 후에 외부 전극(20a, 20b)의 하지층이 되는 금속 도전 페이스트를, 커트한 적층체의 양단부면에 침지법 등에 의해 도포하여 건조시킨다. 이에 의해, 적층 세라믹 콘덴서(100)의 성형체가 얻어진다.Thereafter, the dielectric green sheet on which the internal electrode layer pattern is printed is punched to a predetermined size, and the punched dielectric green sheet is patterned so that the internal electrode layer 12 and the dielectric layer 11 are staggered, The electrode layer 12 is formed in a predetermined number of layers (for example, from 100 to 500 nm) so as to be alternately drawn out to the pair of external electrodes 20a and 20b having different polarities by alternately exposing the end edges on both longitudinal end surfaces of the dielectric layer 11 Layer). The cover sheet to be the cover layer 13 is pressed on the top and bottom of the laminated dielectric green sheets and cut to a predetermined chip size (for example, 1.0 mm x 0.5 mm), and then the outer electrodes 20a, The metal conductive paste to be a layer is applied to both end faces of the cut laminate by dipping or the like, followed by drying. Thus, a molded product of the multilayer ceramic capacitor 100 is obtained.

(소성 공정)(Firing step)

이와 같이 하여 얻어진 성형체를, 250 내지 500℃의 N2 분위기 중에서 탈바인더 처리한 후에, 산소 분압 10-5 내지 10-8atm의 환원 분위기 중에서 1100 내지 1300℃에서 10분 내지 2시간 소성함으로써, 각 화합물이 소결하여 입성장한다. 이와 같이 하여, 적층 세라믹 콘덴서(100)가 얻어진다. 또한, 소성 조건을 조정함으로써, 내부 전극층(12)에 잔존하는 공재의 잔존량을 조정할 수 있다. 구체적으로는, 소성 공정에 있어서 승온 속도를 크게 함으로써, 공재가 금속 도전 페이스트로부터 토출되기 전에 주 성분 금속이 소결되기 때문에, 공재가 내부 전극층(12)에 잔존하기 쉬워진다. 예를 들어, 내부 전극층(12)에 있어서의 공재의 잔존량을 많게 하는 관점에서, 소성 공정에 있어서 실온으로부터 최고 온도까지의 평균 승온 속도는, 30℃/분 이상으로 하는 것이 바람직하고, 45℃/분 이상으로 하는 것이 보다 바람직하다. 또한, 평균 승온 속도가 지나치게 크면, 성형체에 잔류하는 유기 성분의 배출이 충분히 행해지지 않고, 소성 공정 중에 크랙이 발생하는 등의 문제가 발생할 우려가 있다. 혹은, 성형체의 소결에 내외차가 발생함으로써 치밀화가 불충분해져, 정전 용량이 저하되는 등의 문제가 발생할 우려가 있다. 그래서, 평균 승온 속도를, 80℃/분 이하로 하는 것이 바람직하고, 65℃/분 이하로 하는 것이 보다 바람직하다.The formed body thus obtained is subjected to binder removal treatment in an N 2 atmosphere at 250 to 500 ° C and then calcined at 1100 to 1300 ° C for 10 minutes to 2 hours in a reducing atmosphere having an oxygen partial pressure of 10 -5 to 10 -8 atm, The compound is sintered and grown. Thus, the multilayer ceramic capacitor 100 is obtained. Further, by adjusting the firing conditions, the remaining amount of the remaining material in the internal electrode layer 12 can be adjusted. Specifically, by increasing the heating rate in the sintering step, the main component metal is sintered before the sintered body is discharged from the metal conductive paste, so that the sintered body is likely to remain in the internal electrode layer 12. For example, from the viewpoint of increasing the amount of the remaining material in the internal electrode layer 12, the average heating rate from the room temperature to the maximum temperature in the sintering step is preferably 30 ° C / min or more, more preferably 45 ° C / Min or more. In addition, if the average temperature raising rate is too high, the organic components remaining in the molded body may not be sufficiently discharged, and cracks may occur during the firing process. Otherwise, internal and external differences may occur in the sintering of the formed body, resulting in insufficient densification and a problem of lowering the electrostatic capacity. Therefore, the average heating rate is preferably 80 ° C / min or less, and more preferably 65 ° C / min or less.

(재산화 처리 공정)(Re-oxidation treatment process)

그 후, N2 가스 분위기 중에서 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다.Then, the re-oxidation treatment may be performed at 600 ° C to 1000 ° C in an N 2 gas atmosphere.

(도금 처리 공정)(Plating processing step)

그 후, 도금 처리에 의해, 외부 전극(20a, 20b)의 하지층에, Cu, Ni, Sn 등의 금속 코팅을 행한다.Thereafter, metal plating such as Cu, Ni, or Sn is performed on the ground layer of the external electrodes 20a and 20b by a plating process.

본 실시 형태에 관한 적층 세라믹 콘덴서의 제조 방법에 의하면, 내부 전극층(12)을 구성하는 주 성분 금속 및 공재로서 입도 분포가 샤프한 소직경 재료를 사용함으로써 고분산의 금속 도전 페이스트가 제작된다. 또한, 부분적으로 큰 재료가 혼입되는 것이 억제된다. 이러한 금속 도전 페이스트를 사용함으로써, 소결 과정에 있어서 유전체층(11)으로의 공재의 확산이 억제되어, 공재가 내부 전극층(12) 내에 잔존하게 된다. 구체적으로는, 유전체층(11)과 내부 전극층(12)의 적층 방향에 있어서의 내부 전극층(12)의 단면에 있어서, 세라믹을 주 성분으로 하는 입자(15)가 존재하는 면적 비율을 10％ 이상으로 한다.According to the method for producing a multilayer ceramic capacitor according to the present embodiment, a highly dispersed metal conductive paste is produced by using a small diameter material having sharp particle size distribution as a main component metal and a common material constituting the internal electrode layers 12. Also, the incorporation of the partially large material is suppressed. By using such a metal conductive paste, the diffusion of the sinter to the dielectric layer 11 is suppressed in the sintering process, and the sinter remained in the internal electrode layer 12. More specifically, the area ratio of the particles 15 containing ceramic as the main component is 10% or more in the cross section of the internal electrode layer 12 in the stacking direction of the dielectric layer 11 and the internal electrode layer 12 do.

내부 전극층(12) 내에 공재가 잔존하면, 소결 시에 있어서의 내부 전극층(12)의 금속 성분의 과소결이 억제되어, 내부 전극층(12)의 끊어짐이 억제된다. 그 결과, 내부 전극층(12)의 연속률 저하를 억제할 수 있다. 또한, 유전체층(11)으로의 공재의 확산이 억제되고, 유전체층(11)의 유전율(ε)의 저하가 억제되어, 원하는 유전 특성을 확보할 수 있다. 또한, 상기 면적 비율은, 12％ 이상으로 하는 것이 바람직하고, 14％ 이상으로 하는 것이 보다 바람직하다. 또한, 내부 전극층(12)의 두께 방향에 있어서, 상하 5％씩의 영역에 세라믹을 주 성분으로 하는 입자(15)가 존재하지 않는 것이 바람직하다.If voids remain in the internal electrode layer 12, over-sintering of the metal component of the internal electrode layer 12 during sintering is suppressed, and breakage of the internal electrode layers 12 is suppressed. As a result, the decrease in the continuous rate of the internal electrode layers 12 can be suppressed. In addition, the diffusion of the diffusion into the dielectric layer 11 is suppressed, the lowering of the dielectric constant epsilon of the dielectric layer 11 is suppressed, and desired dielectric characteristics can be ensured. The area ratio is preferably 12% or more, and more preferably 14% or more. In addition, it is preferable that particles 15 containing ceramic as a main component are not present in the upper and lower 5% regions in the thickness direction of the internal electrode layers 12. [

[실시예][Example]

이하, 실시 형태에 관한 적층 세라믹 콘덴서를 제작하고, 특성에 대해 조사하였다.Hereinafter, a multilayer ceramic capacitor according to the embodiment was fabricated and examined for characteristics.

(실시예 1 내지 5)(Examples 1 to 5)

평균 입경이 100㎚(비표면적 10㎡/g)인 티타늄산바륨 분말에 필요한 첨가물을 첨가하고, 볼 밀에 의해 충분히 습식 혼합 분쇄하여 유전체 재료를 얻었다. 유전체 재료에 유기 바인더 및 용제를 첨가하여 닥터 블레이드법으로 유전체 그린 시트를 제작하였다. 유전체 그린 시트의 도포 시공 두께를 0.8㎛로 하고, 유기 바인더로서 폴리비닐부티랄(PVB) 등을 사용하고, 용제로서 에탄올, 톨루엔산 등을 첨가하였다. 그 밖에, 가소제 등을 첨가하였다.An additive necessary for the barium titanate powder having an average particle diameter of 100 nm (specific surface area of 10 m 2 / g) was added, and the mixture was sufficiently wet-mixed and pulverized by a ball mill to obtain a dielectric material. An organic binder and a solvent were added to the dielectric material, and a dielectric green sheet was prepared by a doctor blade method. Polyvinyl butyral (PVB) or the like was used as an organic binder, and ethanol, toluene acid, or the like was added as a solvent. In addition, a plasticizer or the like was added.

다음으로, 내부 전극층(12)의 주 성분 금속(Ni)의 분말(Ni 고형분으로 50wt％)과, 공재(티타늄산바륨)를 10부와, 바인더(에틸셀룰로오스)를 5부와, 용제와, 필요에 따라서 기타 보조제를 포함하고 있는 내부 전극 형성용 도전 페이스트를 유성 볼 밀에 의해 제작하였다. 표 1에 나타내는 바와 같이, 주 성분 금속의 분말에는, 평균 입경이 70㎚(비표면적 10㎡/g), 입경의 표준 편차가 12, 누적 입도 분포의 기울기가 8인 것을 사용하였다. 공재에는, 평균 입경이 8.6㎚(비표면적 110㎡/g), 입경의 표준 편차가 2.7, 누적 입도 분포의 기울기가 7인 것을 사용하였다.Next, 10 parts of a main component metal (Ni) powder (50 wt% in terms of Ni solid content) of the internal electrode layer 12, 10 parts of a barium titanate (barium titanate), 5 parts of a binder (ethylcellulose) A conductive paste for forming an internal electrode containing other auxiliaries as required was prepared by a planetary ball mill. As shown in Table 1, the powder of the main component metal had an average particle diameter of 70 nm (specific surface area of 10 m 2 / g), a standard deviation of particle diameter of 12, and a slope of cumulative particle size distribution of 8. The sample used had an average particle diameter of 8.6 nm (specific surface area of 110 m 2 / g), a standard deviation of particle diameter of 2.7, and a slope of cumulative particle size distribution of 7.

Figure pat00001
Figure pat00001

유전체 시트에 내부 전극 형성용 도전 페이스트를 스크린 인쇄하였다. 내부 전극 형성용 도전 페이스트를 인쇄한 시트를 250매 겹치고, 그 상하에 커버 시트를 각각 적층하였다. 그 후, 열압착에 의해 세라믹 적층체를 얻어, 소정의 형상으로 절단하였다.A conductive paste for forming an internal electrode was screen-printed on the dielectric sheet. 250 sheets of printed conductive paste for internal electrode formation were stacked, and a cover sheet was laminated on both the top and bottom. Thereafter, a ceramic laminate was obtained by thermocompression bonding and cut into a predetermined shape.

얻어진 세라믹 적층체를 N2 분위기 중에서 탈바인더한 후에, 세라믹 적층체의 양단부면으로부터 각 측면에 걸쳐, Ni를 주 성분으로 하는 금속 필러, 공재, 바인더, 용제 등을 포함하는 금속 페이스트를 도포하고, 건조시켰다. 그 후, 환원 분위기 중에서 1100℃ 내지 1300℃에서 10분 내지 2시간, 금속 페이스트를 세라믹 적층체와 동시에 소성하여 소결체를 얻었다. 실온으로부터 최고 온도까지의 평균 승온 속도는, 실시예 1에서는 30℃/분으로 하고, 실시예 2에서는 45℃/분으로 하고, 실시예 3에서는 55℃/분으로 하고, 실시예 4에서는 65℃/분으로 하고, 실시예 5에서는 80℃/분으로 하였다.After the obtained ceramic laminated body is debinded in an N 2 atmosphere, a metal paste containing a metal filler, a common material, a binder, a solvent and the like containing Ni as a main component is applied from both end faces to the respective side faces of the ceramic laminate, Lt; / RTI > Thereafter, the metal paste was fired simultaneously with the ceramic laminate at 1100 ° C to 1300 ° C for 10 minutes to 2 hours in a reducing atmosphere to obtain a sintered body. The average heating rate from the room temperature to the maximum temperature was set to 30 占 폚 / min in Example 1, 45 占 폚 / min in Example 2, 55 占 폚 / min in Example 3, 65 占 폚 / Min, and 80 [deg.] C / min in Example 5, respectively.

얻어진 소결체의 형상 치수는, 길이 0.6㎜, 폭 0.3㎜, 높이 0.3㎜였다. 소결체를 N2 분위기하에서, 800℃의 조건에서 재산화 처리를 행한 후, 도금 처리하여 하지층의 표면에 Cu 도금층, Ni 도금층 및 Sn 도금층을 형성하여, 적층 세라믹 콘덴서(100)를 얻었다.The shape dimensions of the obtained sintered body were 0.6 mm in length, 0.3 mm in width and 0.3 mm in height. The sintered body was subjected to a re-oxidation treatment under an N 2 atmosphere at a temperature of 800 ° C and then subjected to a plating treatment to form a Cu plating layer, a Ni plating layer and a Sn plating layer on the surface of the ground layer to obtain a multilayer ceramic capacitor 100.

(비교예 1 내지 3)(Comparative Examples 1 to 3)

비교예 1 내지 3에 있어서는, 표 1에 나타낸 바와 같이, 내부 전극 형성용 도전 페이스트의 주 성분 금속(Ni)의 분말에, 평균 입경이 120㎚, 입경의 표준 편차가 33, 누적 입도 분포의 기울기가 6인 것을 사용하였다. 공재에는, 평균 입경이 29㎚, 입경의 표준 편차가 8.7, 누적 입도 분포의 기울기가 5인 것을 사용하였다. 실온으로부터 최고 온도까지의 평균 승온 속도는, 비교예 1에서는 45℃/분으로 하고, 비교예 2에서는 55℃/분으로 하고, 비교예 3에서는 65℃/분으로 하였다. 그 밖의 조건은, 실시예와 마찬가지로 하였다.In Comparative Examples 1 to 3, as shown in Table 1, the powder of the main component metal (Ni) of the conductive paste for forming an internal electrode had an average particle diameter of 120 nm, a standard deviation of particle diameter of 33, Was used. In the blank, an average particle diameter of 29 nm, a standard deviation of particle diameter of 8.7, and a slope of cumulative particle size distribution of 5 were used. The average heating rate from the room temperature to the maximum temperature was set at 45 캜 / min in Comparative Example 1, 55 캜 / min in Comparative Example 2, and 65 캜 / min in Comparative Example 3. The other conditions were the same as those of the examples.

도 5의 (a)는, 실시예 1 내지 5 및 비교예 1 내지 3에 있어서의 내부 전극 형성용 도전 페이스트의 주 성분 금속의 입도 분포를 나타내는 도면이다. 도 5의 (a)에 나타낸 바와 같이, 실시예 1 내지 5에 있어서는, 평균 입경이 작고, 입도 분포가 샤프한 금속 분말을 사용하고 있음을 알 수 있다. 또한, 비교예 1 내지 3에 있어서는, 평균 입경이 크고, 입도 분포가 브로드한 금속 분말을 사용하고 있음을 알 수 있다. 도 5의 (b)는, 실시예 1 내지 5 및 비교예 1 내지 3에 있어서의 내부 전극 형성용 도전 페이스트의 공재의 입도 분포를 나타내는 도면이다. 도 5의 (b)에 나타낸 바와 같이, 실시예 1 내지 5에 있어서는, 평균 입경이 작고, 입도 분포가 샤프한 공재를 사용하고 있음을 알 수 있다. 또한, 비교예 1 내지 3에 있어서는, 평균 입경이 크고, 입도 분포가 브로드한 공재를 사용하고 있음을 알 수 있다.Fig. 5 (a) is a graph showing the particle size distribution of the main component metals of the conductive paste for internal electrode formation in Examples 1 to 5 and Comparative Examples 1 to 3. Fig. As shown in Fig. 5 (a), it can be seen that in Examples 1 to 5, a metal powder having a small average particle size and a sharp particle size distribution is used. It is also understood that, in Comparative Examples 1 to 3, a metal powder having a large average particle size and a broad particle size distribution is used. 5 (b) is a diagram showing the particle size distribution of the conductive paste for internal electrode formation in Examples 1 to 5 and Comparative Examples 1 to 3. As shown in Fig. 5 (b), it can be seen that in Examples 1 to 5, a blank having a small average particle size and a sharp particle size distribution is used. It is also understood that in Comparative Examples 1 to 3, a blank having a large average particle size and a broad particle size distribution is used.

(분석)(analysis)

도 6의 (a) 및 도 6의 (b)는, 폭 방향 중앙부에서의, 유전체층(11)과 내부 전극층(12)의 적층 방향에 있어서의 단면의 SEM(주사형 전자 현미경) 사진을 묘화한 도면이다. 도 6의 (a)는 실시예 3의 SEM 사진이고, 도 6의 (b)는 비교예 2의 SEM 사진이다. 도 6의 (a) 및 도 6의 (b)의 결과로부터, 유전체층(11)과 내부 전극층(12)의 적층 방향에 있어서의 내부 전극층(12)의 단면에 있어서, 세라믹을 주 성분으로 하는 입자(15)가 존재하는 면적 비율을 계측하였다. 구체적으로는, SEM 화상으로부터 입자(15)의 개수를 카운트하여, 각각의 입자 직경을 계측하고, 내부 전극층(12)의 총 면적(입자(15)를 포함함)에 대한 입자(15)의 면적을 산출함으로써, 면적 비율을 산출하였다. SEM 사진의 시야는 12.6㎛×8.35㎛로 하였다. 도 6의 (c) 및 도 7에 나타낸 바와 같이, 실시예 1에서는 면적 비율이 12.0이고, 실시예 2에서는 14.5이고, 실시예 3에서는 16.2이고, 실시예 4에서는 17.3이고, 실시예 5에서는 18.0이었다. 비교예 1에서는 7.0이고, 비교예 2에서는 8.7이고, 비교예 3에서는 9.0이었다.6 (a) and 6 (b) are graphs depicting SEM (scanning electron microscope) photographs of cross sections in the lamination direction of the dielectric layer 11 and the internal electrode layers 12 at the center in the width direction FIG. 6 (a) is a SEM photograph of Example 3, and Fig. 6 (b) is a SEM photograph of Comparative Example 2. Fig. 6A and 6B show that in the cross section of the internal electrode layers 12 in the stacking direction of the dielectric layer 11 and the internal electrode layers 12, And the area ratio of the area 15 is measured. Specifically, the number of particles 15 is counted from the SEM image, and the particle diameters of the particles 15 are measured to calculate the area of the particles 15 with respect to the total area of the internal electrode layers 12 (including the particles 15) And the area ratio was calculated. The field of view of the SEM photograph was 12.6 mu m x 8.35 mu m. As shown in FIG. 6C and FIG. 7, the area ratio in Example 1 was 12.0, that in Example 2 was 14.5, in Example 3 was 16.2, in Example 4 was 17.3, and in Example 5 was 18.0 . 7.0 in Comparative Example 1, 8.7 in Comparative Example 2, and 9.0 in Comparative Example 3.

또한, 얻어진 SEM 사진을 사용하여, 도 2에서 설명한 연속률을 측정하였다. 실시예 1 내지 5에 있어서는 연속률이 100％로 되었다. 비교예 1 내지 3에서는 연속률이 94 내지 96％로 되었다. 연속률에 대해서는, 수 매의 SEM 사진에 찍혀 있는 전체 내부 전극층의 연속률을 측정함으로써 평균값을 구하였다.Using the obtained SEM photograph, the continuity rate described in Fig. 2 was measured. In Examples 1 to 5, the continuous rate was 100%. In Comparative Examples 1 to 3, the continuous ratio was 94 to 96%. As to the continuous rate, the average value was obtained by measuring the continuous rate of the entire internal electrode layers printed on several SEM photographs.

다음으로, 실시예 1 내지 5 및 비교예 1 내지 3에 관한 적층 세라믹 콘덴서의 샘플에 대해 유전율의 평가를 행하였다. 구체적으로는, 정전 용량을 휴렛 팩커드사의 LCR 미터 4284A를 사용하여 측정하였다. 이 측정값과, 샘플이 되는 적층 콘덴서의 내부 전극의 교차 면적, 유전체 세라믹층 두께 및 적층 매수로부터, 외관 유전율을 계산하였다. 샘플 수는 100개로 하였다.Next, samples of multilayer ceramic capacitors according to Examples 1 to 5 and Comparative Examples 1 to 3 were evaluated for dielectric constant. Specifically, the electrostatic capacity was measured using an LCR meter 4284A manufactured by Hewlett-Packard Company. The apparent dielectric constant was calculated from this measured value, the crossing area of the internal electrode of the multilayer capacitor to be a sample, the dielectric ceramic layer thickness and the number of laminated layers. The number of samples was 100 pieces.

실시예 1 내지 5 및 비교예 1 내지 3에 대해 각각 100개의 샘플에 대해, 유전율의 평가를 행하였다. 도 8은, 유전율의 평가 결과를 나타내는 그래프이다. 도 8의 종축은, 각 샘플의 유전율을 나타내고 있다. 또한, 도 8에서는, 실시예 3에 관한 샘플의 유전율의 평균을 100％로 하여 규격화한 유전율을 나타내고 있다.The permittivity was evaluated for 100 samples for each of Examples 1 to 5 and Comparative Examples 1 to 3. 8 is a graph showing the evaluation results of the dielectric constant. The vertical axis in Fig. 8 shows the permittivity of each sample. 8 shows a dielectric constant obtained by normalizing the average dielectric constant of the sample according to Example 3 to 100%.

도 8의 결과로부터, 실시예 1 내지 5에 있어서는, 비교예 1 내지 3에 대해 동일한 승온 속도에서의 유전율이 20％ 이상 향상되었음을 알 수 있다. 이것은, 내부 전극 형성용 금속 도전 페이스트의 금속 재료로서 입도 분포가 샤프한 소직경 재료를 사용함으로써 소결 과정에 있어서 공재가 내부 전극층(12) 내에 잔존하여 유전체층(11)으로의 확산이 억제되어, 유전체층(11) 중의 재료의 A/B비나 조성의 차이 등이 억제되었기 때문이라고 생각된다.From the results shown in Fig. 8, it can be seen that, in Examples 1 to 5, the dielectric constant at the same heating rate was improved by 20% or more for Comparative Examples 1 to 3. This is because the use of a small diameter material having sharp particle size distribution as a metal material of the metal conductive paste for forming an internal electrode allows the sintering process to leave a void in the internal electrode layer 12 and suppress diffusion into the dielectric layer 11, 11 and the A / B ratio of the material and the difference in the composition were suppressed.

이상, 본 발명의 실시예에 대해 상세하게 설명하였지만, 본 발명은 이러한 특정한 실시예에 한정되는 것은 아니며, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형·변경이 가능하다.Although the embodiments of the present invention have been described in detail, the present invention is not limited to these specific embodiments, and various modifications and variations are possible within the scope of the present invention described in the claims.

10 : 적층 칩
11 : 유전체층
12 : 내부 전극층
13 : 커버층
20a, 20b : 외부 전극
100 : 적층 세라믹 콘덴서10: Laminated chip
11: dielectric layer
12: internal electrode layer
13: Cover layer
20a, 20b: external electrodes
100: Multilayer Ceramic Capacitor

Claims (11)

세라믹을 주 성분으로 하는 유전체층과, 금속을 주 성분으로 하는 내부 전극층이 교대로 적층된 적층 구조를 구비하고,
상기 내부 전극층에, 세라믹을 주 성분으로 하는 입자가 존재하고,
상기 유전체층과 상기 내부 전극층의 적층 방향에 있어서의 상기 내부 전극층의 단면에 있어서, 상기 입자가 존재하는 면적 비율이 10％ 이상인 것을 특징으로 하는, 적층 세라믹 콘덴서.A laminate structure in which a dielectric layer mainly composed of ceramic and an internal electrode layer mainly composed of metal are alternately laminated,
Wherein the internal electrode layer contains particles mainly composed of ceramic,
Wherein an area ratio of the particles in the cross section of the internal electrode layer in the stacking direction of the dielectric layer and the internal electrode layer is 10% or more. 제1항에 있어서,
상기 내부 전극층의 주 성분 금속은, 니켈인 것을 특징으로 하는, 적층 세라믹 콘덴서.The method according to claim 1,
Wherein the main component metal of the internal electrode layer is nickel. 제1항에 있어서,
상기 입자의 주 성분 세라믹은, 티타늄산바륨인 것을 특징으로 하는, 적층 세라믹 콘덴서.The method according to claim 1,
Wherein the main component ceramic of said particles is barium titanate. 제1항에 있어서,
상기 유전체층의 주 성분 세라믹은, 티타늄산바륨인 것을 특징으로 하는, 적층 세라믹 콘덴서.The method according to claim 1,
Wherein the main component ceramic of the dielectric layer is barium titanate. 제1항에 있어서,
상기 면적 비율은, 내부 전극층의 단면의 SEM 화상을 사용하여 임의로 선택한 10층의 내부 전극층의 전체의 면적과, 상기 10층의 내부 전극층 중의 상기 입자의 전체 면적으로부터 구해지는 것을 특징으로 하는, 적층 세라믹 콘덴서.The method according to claim 1,
Wherein the area ratio is obtained from the total area of 10 internal electrode layers arbitrarily selected using an SEM image of the cross section of the internal electrode layer and the total area of the particles in the 10 internal electrode layers. Condenser. 세라믹 분말을 포함하는 그린 시트 상에, 평균 입경이 100㎚ 이하이고 입도 분포의 표준 편차가 1.5 이하인 금속 분말을 주 성분으로 하고, 평균 입경이 10㎚ 이하이고 입도 분포의 표준 편차가 5 이하인 세라믹 분말을 공재로서 포함하는 금속 도전 페이스트의 패턴을 배치하는 제1 공정과,
상기 제1 공정에 의해 얻어진 적층 단위를 복수 적층하여 얻어진 세라믹 적층체를 소성함으로써, 상기 금속 분말의 소결에 의해 내부 전극층을 형성하고, 상기 그린 시트의 세라믹 분말의 소결에 의해 유전체층을 형성하는 제2 공정을 포함하고,
상기 내부 전극층과 상기 유전체층의 적층 방향에 있어서의 상기 내부 전극층의 단면에 있어서, 세라믹을 주 성분으로 하는 입자가 존재하는 면적 비율이 10％ 이상으로 하는 것을 특징으로 하는, 적층 세라믹 콘덴서의 제조 방법.A ceramic powder having an average particle diameter of 10 nm or less and a standard deviation of particle size distribution of 5 or less on a green sheet containing ceramic powder and having a mean particle size of 100 nm or less and a standard deviation of particle size distribution of 1.5 or less as a main component, A first step of arranging a pattern of a metal conductive paste containing as a raw material,
Forming an internal electrode layer by sintering the metal powder by sintering the ceramic laminate obtained by laminating a plurality of the lamination units obtained in the first step and forming a dielectric layer by sintering the ceramic powder of the green sheet; Process,
Wherein a ratio of an area in which particles containing ceramic as a main component exists is 10% or more in an end surface of the internal electrode layer in the stacking direction of the internal electrode layer and the dielectric layer. 제6항에 있어서,
상기 제2 공정에 있어서, 실온으로부터 최고 온도까지의 평균 승온 속도를 30℃/분 이상 80℃/분 이하로 하는 것을 특징으로 하는, 적층 세라믹 콘덴서의 제조 방법.The method according to claim 6,
Wherein the average rate of temperature rise from room temperature to the maximum temperature is set to 30 占 폚 / min or more and 80 占 폚 / min or less in said second step. 제6항에 있어서,
상기 금속 분말은, 니켈을 주 성분으로 하는 것을 특징으로 하는, 적층 세라믹 콘덴서의 제조 방법.The method according to claim 6,
Wherein the metal powder comprises nickel as a main component. 제6항에 있어서,
상기 공재는, 티타늄산바륨을 주 성분으로 하는 것을 특징으로 하는, 적층 세라믹 콘덴서의 제조 방법.The method according to claim 6,
The method of manufacturing a multilayer ceramic capacitor according to claim 1 or 2, wherein the ceramic material comprises barium titanate as a main component. 제6항에 있어서,
상기 그린 시트의 세라믹 분말은, 티타늄산바륨을 주 성분으로 하는 것을 특징으로 하는, 적층 세라믹 콘덴서의 제조 방법.The method according to claim 6,
Wherein the ceramic powder of the green sheet comprises barium titanate as a main component. 제6항에 있어서,
상기 면적 비율은, 내부 전극층의 단면의 SEM 화상을 사용하여 임의로 선택한 10층의 내부 전극층의 전체의 면적과, 상기 10층의 내부 전극층 중의 상기 입자의 전체의 면적으로부터 구해지는 것을 특징으로 하는, 적층 세라믹 콘덴서의 제조 방법.The method according to claim 6,
Wherein the area ratio is obtained from the total area of 10 internal electrode layers arbitrarily selected using an SEM image of the cross section of the internal electrode layer and the total area of the particles in the 10 internal electrode layers. A method of manufacturing a ceramic capacitor.
KR1020180029200A 2017-05-16 2018-03-13 Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor KR102491421B1 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2017-097510 2017-05-16
JP2017097510 2017-05-16
JP2018006930A JP7169069B2 (en) 2017-05-16 2018-01-19 Multilayer ceramic capacitor and manufacturing method thereof
JPJP-P-2018-006930 2018-01-19

Publications (2)

Publication Number Publication Date
KR20180125876A true KR20180125876A (en) 2018-11-26
KR102491421B1 KR102491421B1 (en) 2023-01-26

Family

ID=64571005

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180029200A KR102491421B1 (en) 2017-05-16 2018-03-13 Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor

Country Status (2)

Country Link
JP (1) JP7169069B2 (en)
KR (1) KR102491421B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7186014B2 (en) * 2017-08-10 2022-12-08 太陽誘電株式会社 Multilayer ceramic capacitor and manufacturing method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311985A (en) * 2003-03-27 2004-11-04 Tdk Corp Laminated chip capacitor and method of manufacturing the same
JP2004323866A (en) * 2003-04-21 2004-11-18 Murata Mfg Co Ltd Method for manufacturing nickel powder, and nickel powder
KR20130024530A (en) * 2011-08-31 2013-03-08 삼성전기주식회사 Ceramic electronic component and method for manufacturing the same
JP2014082435A (en) 2012-10-12 2014-05-08 Samsung Electro-Mechanics Co Ltd Multi-layered ceramic electronic component and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4861946B2 (en) * 2007-09-26 2012-01-25 株式会社ノリタケカンパニーリミテド Manufacturing method of film conductor by high-speed firing
JP5151877B2 (en) * 2008-09-30 2013-02-27 Ｔｄｋ株式会社 Conductive paste and method for manufacturing electronic component
JP6114014B2 (en) * 2012-11-28 2017-04-12 Ｄｏｗａエレクトロニクス株式会社 Nickel nanoparticles, production method thereof, and nickel paste
WO2016139967A1 (en) * 2015-03-04 2016-09-09 新日鉄住金化学株式会社 Nickel particles and method for producing same, and electrically conductive paste
JP6841036B2 (en) * 2016-12-28 2021-03-10 Tdk株式会社 Multilayer ceramic electronic components
JP6986360B2 (en) * 2017-04-05 2021-12-22 太陽誘電株式会社 Multilayer ceramic capacitors and their manufacturing methods
JP6986361B2 (en) * 2017-04-05 2021-12-22 太陽誘電株式会社 Multilayer ceramic capacitors and their manufacturing methods
JP6996867B2 (en) * 2017-05-16 2022-01-17 太陽誘電株式会社 Multilayer ceramic capacitors and their manufacturing methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311985A (en) * 2003-03-27 2004-11-04 Tdk Corp Laminated chip capacitor and method of manufacturing the same
JP2004323866A (en) * 2003-04-21 2004-11-18 Murata Mfg Co Ltd Method for manufacturing nickel powder, and nickel powder
KR20130024530A (en) * 2011-08-31 2013-03-08 삼성전기주식회사 Ceramic electronic component and method for manufacturing the same
JP2014082435A (en) 2012-10-12 2014-05-08 Samsung Electro-Mechanics Co Ltd Multi-layered ceramic electronic component and method of manufacturing the same

Also Published As

Publication number Publication date
JP2018195799A (en) 2018-12-06
JP7169069B2 (en) 2022-11-10
KR102491421B1 (en) 2023-01-26

Similar Documents

Publication Publication Date Title
CN108735508B (en) Multilayer ceramic capacitor and method for manufacturing the same
KR102587765B1 (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
CN109326442B (en) Multilayer ceramic capacitor and method for manufacturing the same
KR102412983B1 (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
KR102520018B1 (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
KR102417726B1 (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
JP6986360B2 (en) Multilayer ceramic capacitors and their manufacturing methods
KR101835391B1 (en) Multilayer ceramic capacitor
JP7131955B2 (en) Multilayer ceramic capacitor and manufacturing method thereof
KR20190009707A (en) Multilayer ceramic capacitor and manufacturing method thereof
JP6823976B2 (en) Multilayer ceramic capacitors and their manufacturing methods
US10483038B2 (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
JP7186014B2 (en) Multilayer ceramic capacitor and manufacturing method thereof
JP2023060234A (en) Multilayer ceramic capacitor
JP2022188286A (en) Multilayer ceramic capacitor and manufacturing method of them
KR102491421B1 (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
JP2022088409A (en) Ceramic capacitor
CN113327768A (en) Ceramic electronic component and method for manufacturing the same
WO2022270270A1 (en) Laminated ceramic capacitor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant