JP2004311961A

JP2004311961A - 半導体装置

Info

Publication number: JP2004311961A
Application number: JP2004045711A
Authority: JP
Inventors: Yukihiko Maeda; 就彦前田; Naoki Kobayashi; 小林　　直樹
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2003-03-26
Filing date: 2004-02-23
Publication date: 2004-11-04
Anticipated expiration: 2024-02-23
Also published as: JP4479886B2

Abstract

【課題】ＧaＮ系ＨＦＥＴにおいて、高利得が得られる１０ｎｍ未満の膜厚のゲート絶縁膜を用いて、安定なドレイン電流と、十分なゲートリーク電流の低減効果とを実現することができる半導体装置を提供する。
【解決手段】窒化物半導体を用いたＨＦＥＴ構造１０の表面に設けられたＳi₃Ｎ₄膜４１Ａと、Ｓi₃Ｎ₄膜４１Ａに形成されたＡl₂Ｏ₃膜４１Ｂと、Ａl₂Ｏ₃膜４１Ｂに形成されたゲート電極４２とを備えた。この構造によって、高利得が得られる１０ｎｍ未満の膜厚のゲート絶縁膜を用いて、安定なドレイン電流と、十分なゲートリーク電流の低減効果とが実現される。この結果、薄層の絶縁ゲート４０を用いた高利得・大電流の絶縁ゲートＨＦＥＴを実現することができる。
【選択図】図１

Description

本発明は、高温・高出力・高耐圧の半導体装置に関する。

高温・高出力・高耐圧の半導体装置として、窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor）がある。このヘテロ構造電界効果トランジスタ（以下、ＨＦＥＴという）の１つであるＧaＮ系ＨＦＥＴは、超高周波化合物半導体電界効果トランジスタであり、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望である（非特許文献１）。そして、ＧaＮ系ＨＦＥＴは、実用化に向けて盛んに研究が行われている。

ＧaＮ系ＨＦＥＴとして絶縁ゲートＨＦＥＴが用いられている。この絶縁ゲートＨＦＥＴでは、ゲート電極下の基板表面上に、ＳiＯ₂やＳiＮなどの絶縁膜が形成された絶縁ゲートが用いられている。絶縁ゲートＨＦＥＴは、ゲート耐圧が増大して電流密度が増え、また、消費電力が減少し、ノイズの増大の原因となるゲートリーク電流が低減するので、非常に魅力的である。
N. Maeda, T. Saitoh,K. Tsubaki, T. Nishida and N. Kobayashi; JapaneseJournal of Applied Physics 38 (1999) L987.

前記の絶縁ゲートＨＦＥＴには、一般に、次の２つの問題点がある。
（Ｉ）絶縁膜と基板表面との間に界面準位が存在すると、ドレイン電流の不安定性（交流動作における電流低減）が発生する。このため、このような効果の少ない適切な絶縁膜を選択する必要がある。
（II）高い利得を得るためには、絶縁性の高い（禁制帯幅の大きい）適切な絶縁膜を用いて、絶縁膜厚を低減することが望ましい。

しかし、現在、高利得が得られる１０ｎｍ未満の薄層絶縁膜を用いた良好な特性を示す絶縁ゲートＨＦＥＴ、つまり、ドレイン電流の不安定性を伴わず、かつ、ゲートリーク電流の十分な低減効果を得ることができる絶縁ゲートＨＦＥＴが開発されていない。そこで、薄層絶縁ゲートを用いた高利得・大電流の絶縁ゲートＨＦＥＴの開発が望まれていた。

本発明は、前記の課題を解決し、ＧaＮ系ＨＦＥＴにおいて、高利得が得られる１０ｎｍ未満の膜厚のゲート絶縁膜を用いて、安定なドレイン電流と、十分なゲートリーク電流の低減効果とを実現することができる半導体装置を提供することにある。

前記の課題を解決するために、請求項１の発明は、窒化物半導体を用いたＨＦＥＴ構造の表面に設けられたＳi₃Ｎ₄膜と、前記Ｓi₃Ｎ₄膜に形成されたＡl₂Ｏ₃膜と、前記Ａl₂Ｏ₃膜に形成されたゲート電極とを備えたことを特徴とする半導体装置である。
請求項２の発明は、請求項１記載の半導体装置において、前記Ｓi₃Ｎ₄膜の膜厚が０.２８〜３ｎｍであることを特徴とする。
請求項３の発明は、請求項１または２に記載の半導体装置において、前記Ａl₂Ｏ₃膜の膜厚が２〜７ｎｍであることを特徴とする。
請求項４の発明は、請求項２または３に記載の半導体装置において、前記Ｓi₃Ｎ₄膜の膜厚は、成膜条件が原子層レベルで制御されて形成されていることを特徴とする。

本発明によれば、ゲート電極下の基板表面上つまりＨＦＥＴ構造の表面上に、膜厚０.２８〜３ｎｍのＳi₃Ｎ₄膜と、膜厚が２〜７ｎｍのＡl₂Ｏ₃膜とを、この順に積層した２層絶縁膜を用いて、絶縁ゲートＨＦＥＴを構成する。

本発明によれば、ＧaＮ系ＨＦＥＴにおいて、高利得が得られる１０ｎｍ未満の膜厚のゲート絶縁膜を用いて、安定なドレイン電流と、十分なゲートリーク電流の低減効果とが実現される。この結果、薄層絶縁ゲートを用いた高利得・大電流の絶縁ゲートＨＦＥＴを実現することができる。

つぎに、本発明の実施形態について、図面を参照して詳しく説明する。図１は、本発明の実施形態による半導体装置の一例を示す構成図である。図１の半導体装置は、絶縁ゲートＨＦＥＴであり、この絶縁ゲートＨＦＥＴは、ＧaＮ系ＨＦＥＴ構造１０、ソース電極２０、ドレイン電極３０、および絶縁ゲート４０で構成されている。ＧaＮ系ＨＦＥＴ構造１０は、ＳiＣ基板１１、ＡlＧaＮバッファー層１２、ＧaＮ層１３、およびＡlＧaＮ層１４で構成され、絶縁ゲート４０は、２層絶縁膜４１とゲート電極４２とで構成されている。さらに、２層絶縁膜４１は、Ｓi₃Ｎ₄膜４１ＡとＡl₂Ｏ₃膜４１Ｂとで構成されている。

本実施形態では、次の構造の２層絶縁膜４１を用いる。この２層絶縁膜４１は、界面準位の少ない良好な絶縁膜／ＧaＮ系半導体界面を形成することが可能なＳi₃Ｎ₄膜４１Ａと、Ｓi₃Ｎ₄膜４１Ａより大きな禁制帯幅を持つＡl₂Ｏ₃膜４１Ｂとを、この順で積層した構造である。この２層絶縁膜４１によって、良好な界面形成によるドレイン電流の安定化と、高い絶縁性を用いたことによる絶縁膜厚の低減との両立が可能となる。そして、薄層の絶縁ゲート４０を用いた高利得・大電流の絶縁ゲートＨＦＥＴが実現される。

本実施形態について具体的に述べる。本実施形態による絶縁ゲートＨＦＥＴでは、ＳiＣ基板１１にＡlＧaＮバッファー層１２が形成されている。ＳiＣ基板１１の代わりに、サファイア基板（Sapphire基板）を用いてもよい。ＡlＧaＮバッファー層１２のＡl組成が０.１〜１.０である。ＡlＧaＮバッファー層１２にはＧaＮ層１３が形成され、さらに、ＧaＮ層１３にはＡlＧaＮ層１４が形成されている。ＡlＧaＮ層１４のＡl組成が０.１〜１.０である。そして、ＳiＣ基板１１、ＡlＧaＮバッファー層１２、ＧaＮ層１３、およびＡlＧaＮ層１４が、ＧaＮ系ＨＦＥＴ構造１０を形成する。ＡlＧaＮ層１４の表面には、ソース電極２０、ドレイン電極３０、および絶縁ゲート４０が形成されている。本実施形態では、有機金属気相成長法、あるいは分子線エピタキシー法という結晶成長法を用いて、ＧaＮ系ＨＦＥＴ構造１０を作製する。この後、素子作製プロセスによって、電極金属の取り付け等を行い、絶縁ゲートＨＦＥＴを作製する。

本実施形態では、絶縁ゲート４０が次のように形成されている。つまり、窒化物基板表面であるＧaＮ系ＨＦＥＴ構造１０の表面に、膜厚０.２８〜３ｎｍのＳi₃Ｎ₄膜４１Ａを積層することにより、界面準位の少ない良好な絶縁膜／半導体界面を形成することができた。このことは、ドレイン電流の不安定性（交流動作における電流減少）が生じないことによって確認された。素子の利得の点からは、Ｓi₃Ｎ₄膜４１Ａの膜厚が薄いほうが望ましい。

しかし、Ｓi₃Ｎ₄膜４１Ａの膜厚が０.２８ｎｍ未満になると、図２（ａ）に示すように、ドレイン電流の不安定性、つまり、交流動作時の電流減少が生じた。ドレイン電流の安定化は、Ｓi₃Ｎ₄膜４１Ａの膜厚を増やすことで得られた。Ｓi₃Ｎ₄膜４１Ａの臨界膜厚は、ＧaＮ系ＨＦＥＴ構造１０である基板表面のＧaＮ系半導体材料に依存し、０.２８〜３ｎｍの範囲であった。０.２８ｎｍ以上では、図２（ｂ）に示すように、ドレイン電流の動作に相違が見られなかった。つまり、ドレイン電流の不安定性はない。

ここで、Ｓi₃Ｎ₄膜４１Ａの膜厚について説明する。一般に、途切れのない連続的なＳi_３Ｎ_４膜が通常形成可能な、膜厚１ｎｍ以上のＳi_３Ｎ_４膜を用いることにより、ドレイン電流の不安定性という問題を解決することができる。一方、膜厚が１ｎｍ未満になると、連続的なＳi_３Ｎ_４膜が形成できないため、このような膜を用いた場合には、問題が解決しなかった。そこで、本実施形態では、膜厚が原子層レベルで制御された、途切れのない連続的な極薄Ｓi_３Ｎ_４膜を用いる。これによって、界面準位の安定化が得られるＳi_３Ｎ_４膜厚の下限を極め、Ｓi_３Ｎ_４膜厚のさらなる低減を行うことができる。

つまり、本実施形態では、通常形成可能な膜厚１〜３ｎｍのＳi_３Ｎ_４膜の代わりに、膜厚が原子層レベルで制御された、０.５〜６原子層のＳi_３Ｎ_４膜（膜厚０.２８〜３ｎｍに相当）が用いられている。

Ｓi_３Ｎ_４膜の主要な配向方向であるｃ軸方向の、Ｓi_３Ｎ_４膜の格子定数は、０.５６ｎｍである。したがって、１原子層のＳi_３Ｎ_４膜の厚さは、０.５６ｎｍである。ここで、Ｓi_３Ｎ_４膜の１原子層は、４層の原子面から構成されているため、１／４原子層（０.２５原子層＝０.１４ｎｍ）が厚さの最小単位となる。そこで、膜厚が原子層レベルで制御された、０.２５〜６原子層のＳi_３Ｎ_４膜（膜厚０.１４〜３ｎｍに相当）に関して、次の結果を得た。ここで、膜厚の原子層レベルでの制御は、スパッタ法、ＣＶＤ（Chemical Vapour Deposition）法等において成膜条件を制御することにより得られた。

窒化物基板表面上に、膜厚が原子層制御された、０.５〜６原子層のＳi_３Ｎ_４膜（膜厚０.２８〜３ｎｍに相当）を積層することにより、界面準位の少ない良好な絶縁膜／半導体界面を形成することができた。このことは、ドレイン電流の不安定性（交流動作における電流減少）が生じないことによって確認された。膜厚が０.５原子層未満（０あるいは０.２５原子層）になると、ドレイン電流の不安定性が生じた。図２では、これらの状況を模式的に示している。

このように、膜厚０.２８〜３ｎｍのＳi₃Ｎ₄膜４１Ａによって、ドレイン電流の安定化が可能であり、この膜厚を用いることが素子の利得上も有利である。つまり、ドレイン電流の安定化と、絶縁膜厚の低減との両立が可能となり、薄膜絶縁ゲートを用いた高利得・大電流絶縁ゲートＨＦＥＴが実現される。ドレイン電流の安定化という効果は、Ｓi_３Ｎ_４の膜厚０.２８〜３ｎｍで得られるが、より好ましくは０.５〜１ｎｍであり、０.５ｎｍが最適である。

つぎに、絶縁膜によるゲートリーク電流の低減効果について説明する。膜厚３ｎｍのＳi₃Ｎ₄膜だけを絶縁ゲート膜として用いた場合、絶縁効果は小さく、ゲート電圧を正に印加した際のゲートリーク電流の低減は１桁未満であった。したがって、２桁以上の十分なゲートリーク電流の低減効果を得るためには、Ｓi₃Ｎ₄膜上に、さらに絶縁膜を積層する必要がある。絶縁膜の積層の際、絶縁性のより高い、つまり、禁制帯幅のより大きい絶縁膜を用いることが、膜厚をできるだけ薄くする上で有利である。

Ａl₂Ｏ₃膜４１Ｂは、禁制帯幅が約７ｅＶであり、禁制帯幅が５ｅＶのＳi₃Ｎ₄膜４１Ａよりも絶縁性が高い。したがって、Ａl₂Ｏ₃膜４１Ｂを用いることによって、より薄い膜厚で所定のゲートリーク電流の低減効果を得ることができる。実際、膜厚３ｎｍのＳi₃Ｎ₄膜４１Ａ上に、膜厚２ｎｍのＡl₂Ｏ₃膜４１Ｂを積層した、総膜厚が５ｎｍの２層絶縁膜４１を用いると、図３の曲線ａで示すように、２桁以上のゲートリーク電流の低減効果を得ることが可能であった。一方、図３の曲線ｂで示すように、層厚５ｎｍの単層のＳi₃Ｎ₄膜を用いた場合の、ゲートリーク電流の低減効果は２桁におよばず、前記の２層絶縁膜４１の効果が確認された。

一般に、正のゲート電圧印加時にゲートリーク電流の増大が顕著であり、これを低減することが有効である。正のゲート電圧印加時のゲートリーク電流の低減が２桁以上であれば、絶縁ゲートＨＦＥＴの、正ゲート電圧印加時のゲート電流を、通常ゲートＨＦＥＴの負ゲート電圧印加時のゲート電流よりも小さくすることが可能であり、ゲートリーク電流の低減効果が顕著であるということができる。

ところで、Ａl₂Ｏ₃膜４１Ｂの厚さが２ｎｍ以上であれば、ゲートリーク電流の低減効果がある。つまり、Ａl₂Ｏ₃膜４１Ｂの膜厚が厚い程、大きな低減効果があり、薄いとその効果が小さくなる。しかし、Ａl₂Ｏ₃膜４１Ｂの厚さが厚い程、トランジスタの利得が小さくなる。一方、２層絶縁膜４１の層膜厚を１０ｎｍ未満とすることによって、大きなトランジスタ利得が得られる。したがって、Ａl₂Ｏ₃膜４１Ｂの膜厚は、十分なゲートリーク電流の低減効果がある範囲内で薄くする必要がある。

ＧaＮ系ＨＦＥＴ構造１０の表面に、膜厚５ｎｍの単層のＡl₂Ｏ₃を積層した場合、ドレイン電流の低減効果が起きる。このため、ゲート絶縁膜としてＡl₂Ｏ₃を単層で用いることは適切ではないことが確認された。また、本発明では、Ａl₂Ｏ₃膜４１Ｂの最大膜厚は、膜厚３ｎｍのＳi₃Ｎ₄膜４１Ａ上に積層した場合に、３桁のゲートリークの低減効果が認められる最小膜厚である７ｎｍとする。

したがって、Ａl₂Ｏ₃膜４１Ｂの膜厚は、十分なゲートリーク電流の低減効果がある範囲内で薄くする必要があるので、その範囲は２〜７ｎｍである。

正のゲート電圧印加時のゲートリーク電流の低減が３桁以上であれば、絶縁ゲートＨＦＥＴの正のゲート電圧印加時のゲートリーク電流を、通常ゲートＨＦＥＴのゲート電圧無印加時のゲートリーク電流とほぼ同程度に小さくすることが可能である。

先に述べたように、膜厚３ｎｍのＳi₃Ｎ₄膜４１Ａ上に、膜厚が５ｎｍのＡl₂Ｏ₃膜４１Ｂを積層すると、総膜厚が８ｎｍとなり、高利得が得られる１０ｎｍ未満の膜厚である。つまり、２層絶縁膜４１を用いて、絶縁ゲートＨＦＥＴを形成することにより、高利得・大電流動作を実現することができる。

このように、界面準位の少ない良好な絶縁膜／ＧaＮ系半導体界面を形成することが可能なＳi₃Ｎ₄膜４１Ａと、より大きな禁制帯幅を持つＡl₂Ｏ₃膜４１Ｂとを、この順で積層した２層絶縁膜４１を用いることによって、良好な界面形成によるドレイン電流の安定化と、高い絶縁性を用いた絶縁膜厚の低減との両立が可能である。この結果、薄層絶縁ゲートを用いた高利得・大電流の絶縁ゲートＨＦＥＴを実現することができる。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても、本発明に含まれる。たとえば、本実施形態では、膜厚０.２８〜３ｎｍのＳi₃Ｎ₄膜４１Ａと、膜厚が２〜７ｎｍのＡl₂Ｏ₃膜４１Ｂとを、ゲート電極４２下の基板表面上に積層した２層絶縁膜４１を用いた。このとき、この基板のＧaＮ系ＨＦＥＴ、つまり、ＧaＮ系ＨＦＥＴ構造１０がどのような層構造の場合でも、この２層絶縁膜４１を持つ絶縁ゲートＨＦＥＴは、本発明の範囲内である。

本実施例では、２層絶縁膜４１のＳi₃Ｎ₄膜４１ＡとＡl₂Ｏ₃膜４１Ｂとを次のようにして構成した。つまり、０.５原子層（膜厚０.２８ｎｍ）のＳi_３Ｎ_４膜上に、膜厚２ｎｍのＡl_２Ｏ_３膜を積層した２層絶縁膜を用いた。これによって、２桁以上のゲートリーク電流低減効果を得ることが可能であった。図４に、この様子を模式的に示す。

本発明の実施形態による半導体装置の構成を示す構成図である。ドレイン電流・ドレイン電圧の特性を示すグラフである。実施形態によるゲートリーク電流・ゲート電圧の特性を示すグラフである。実施例によるゲートリーク電流・ゲート電圧の特性を示すグラフである。

符号の説明

１０ＧaＮ系ＨＦＥＴ構造
１１ＳiＣ基板
１２ＡlＧaＮバッファー層
１３ＧaＮ層
１４ＡlＧaＮ層
２０ソース電極
３０ドレイン電極
４０絶縁ゲート
４１２層絶縁膜
４２ゲート電極
４１２層絶縁膜
４１ＡＳi₃Ｎ₄膜
４１ＢＡl₂Ｏ₃膜

Claims

窒化物半導体を用いたＨＦＥＴ構造（１０）の表面に設けられたＳi₃Ｎ₄膜（４１Ａ）と、
前記Ｓi₃Ｎ₄膜（４１Ａ）に形成されたＡl₂Ｏ₃膜（４１Ｂ）と、
前記Ａl₂Ｏ₃膜（４１Ｂ）に形成されたゲート電極（４２）と、
を備えたことを特徴とする半導体装置。
前記Ｓi₃Ｎ₄膜（４１Ａ）の膜厚が０.２８〜３ｎｍであることを特徴とする請求項１記載の半導体装置。
前記Ａl₂Ｏ₃膜（４１Ｂ）の膜厚が２〜７ｎｍであることを特徴とする請求項１または２に記載の半導体装置。
前記Ｓi₃Ｎ₄膜（４１Ａ）の膜厚は、成膜条件が原子層レベルで制御されて形成されていることを特徴とする請求項２または３に記載の半導体装置。