JP2004304515A - ヒステリシス付コンパレータ - Google Patents
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Abstract
【解決手段】差動増幅器を構成するトランジスタQ6,Q9の入力側トランジスタQ9のベースに第1のトランジスタQ10のエミッタを接続し、基準側トランジスタQ6のベースに第2のトランジスタQ5のエミッタを接続し、第1のトランジスタQ9のベースを入力端子とし、第2のトランジスタQ5のベースにリファレンス電圧Vrefを入力し、差動増幅器の入力側トランジスタQ9のコレクタ電圧を出力トランジスタQ11を介して取り出すコンパレータにおいて、第2のトランジスタQ5のエミッタに第1の電流供給用トランジスタQ22と第2の電流供給用トランジスタQ21を接続し、出力トランジスタQ11の出力電圧により第2の電流供給用トランジスタQ21をオンオフスイッチングするNMOSトランジスタM1を設けたヒステリシス付コンパレータ。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、ヒステリシス付コンパレータに関する。
【0002】
【従来の技術】
入力信号に含まれるノイズなどでコンパレータが誤動作するのを防止するために、ヒステリシス付コンパレータが用いられている。
【0003】
例えば特許文献1には、図4(特許文献1の図5)及び図5(特許文献1の図2)に示すようなヒステリシス付コンパレータが記載されている。
【0004】
図4において、リファレンス電圧Vrefは定電流源IA1で作られる定電流Iと抵抗R1の抵抗値によって決まる。コンパレータの入力端子INに供給される入力が閾値未満の電圧から閾値以上の電圧に上昇すると、トランジスタQ10がオフし、トランジスタQ9がオフし、トランジスタQ11もオフする。そうすると出力端子OUTがハイレベルとなり、NMOSトランジスタM1がオンする。NMOSトランジスタM1がオンすることにより、直流的に見てベース接地であるNPNトランジスタQ4がオンし、抵抗R4の抵抗値で決まる電流I1が流れる。電流はトランジスタQ2とQ3で構成されるカレントミラー回路でミラーされ、電流I1と同等の電流I2がトランジスタQ3のコレクタに流れる。通常のコンパレータの場合、PNPトランジスタQ5とQ10のエミッタ電流は同じ電流I3となるが、この場合、トランジスタQ5のエミッタ電流がI2+I3となるため、電流I2の分だけΔVBEの電位差(オフセット)がトランジスタQ6とQ9のベース電位間に発生する。
【0005】
逆にコンパレータの入力端子INに供給される入力が閾値以上の電圧から閾値未満の電圧に下降すると、トランジスタQ10がオンし、トランジスタQ9もオン、トランジスタQ11もオンとなる。そうすると出力端子OUTがローレベルとなり、NMOSトランジスタM1がオフする。NMOSトランジスタM1がオフすることにより、NPNトランジスタQ4がオフし、電流I1もI2も発生しない。したがって、トランジスタQ5とQ10のエミッタ電流は同じ電流I3となり、コンパレータとしては、オフセットのない動作となる。
【0006】
このように、入力端子INに入力される電圧が閾値に対して上昇する場合と下降する場合のコンパレータの動作は、オフセット電圧ΔVBE分のヒステリシスを有することになる。
【0007】
ところが、図4に示す回路では、トランジスタQ4のVBEの温度依存性により電流I1,I2の温度依存性が発生し、ヒステリシスを決定するオフセット電圧ΔVBEの温度依存性が大きくなるという問題があった。さらに抵抗R4の抵抗値のばらつきによる電流I1,I2の誤差が発生し、オフセット電圧ΔVBEのばらつきが発生するという問題がある。
【0008】
図5に示す従来例は、図4の従来回路に、温度補償機能を備えたスイッチ制御回路を追加したものである。このスイッチ制御回路は、NMOSトランジスタM1と、抵抗R5,R6と、PNPトランジスタQ12,Q13とで構成され、NMOSトランジスタM2でスイッチを構成したものである。この回路の動作について説明する。
【0009】
コンパレータの入力端子INに供給される電圧が閾値未満の電圧から閾値以上の電圧に上昇すると、図4の回路と同様にトランジスタQ11がオフすることでNMOSトランジスタM1がオンする。これにより、抵抗R5とトランジスタQ13のVBEで決まる定電流I4が流れ、トランジスタQ13とともにカレントミラー回路を構成するトランジスタQ12にも定電流I4と同じ電流I5が流れる。この電流I5が抵抗R6に流れることによりMOSトランジスタM2がオンになり、トランジスタQ2のコレクタ電流I2は、抵抗R3を経由しないでトランジスタQ1と抵抗R2に流れる。したがって、トランジスタQ5のベース電位Vref1=Vrefとなる。
【0010】
一方、コンパレータの入力端子INに供給される電圧が閾値以上の電圧から閾値未満の電圧に下降すると、図4の回路と同様にトランジスタQ11がオンすることでNMOSトランジスタM1がオフする。これにより、コレクタ電流I4は0となる。そうすると、トランジスタQ13とともにカレントミラー回路を構成するトランジスタQ12のコレクタ電流も0となるため、MOSトランジスタM2がオフとなり、トランジスタQ2のコレクタ電流I2は、抵抗R3を経由してトランジスタQ1に流れる。したがって、トランジスタQ5のベース電位Vref1=Vref+ΔV(ΔV=I2*R3)となる。
【0011】
このように、入力端子INに入力される電圧が閾値に対して上昇する場合と下降する場合のコンパレータの動作は、オフセットΔV分のヒステリシスを有することになる。
【0012】
【特許文献1】
特開2002−314385号公報(第2頁、第4頁、図2、図5)
【0013】
【発明が解決しようとする課題】
前記図5のヒステリシス付コンパレータの構成によれば、ヒステリシス特性を規定するオフセット電圧ΔVにトランジスタのVBE成分が含まれないため、温度依存性は解消されるが、抵抗R3のばらつきによりΔVがばらつく。また、トランジスタQ2と共にカレントミラー回路を構成するトランジスタQ3のコレクタ側のトランジスタQ4のエミッタ抵抗R4がばらつくとI2が変化することで、ΔVがばらつく。さらに、ヒステリシスを持たせるための回路素子数が多いなどの問題点がある。
【0014】
本発明は、誤差やばらつきが少なく、回路素子数も簡素化できるヒステリシス付コンパレータを提供することを目的とする。
【0015】
【課題を解決するための手段】
本発明のヒステリシス付コンパレータにおいては、差動増幅器の基準側トランジスタに接続されるトランジスタのエミッタ電流の大きさを、入力側トランジスタに入力される入力信号が閾値電圧を上昇するときと閾値電圧を下降するときとで変化させ、ヒステリシス特性を得るものである。
【0016】
この発明によれば、誤差やばらつきが少なく、回路素子数も簡素化できるヒステリシス付コンパレータが得られる。
【0017】
【発明の実施の形態】
本発明の請求項1に記載の発明は、差動増幅器を構成する1対のトランジスタの入力側トランジスタのベースにインピーダンス変換用の第1のトランジスタのエミッタを接続し、前記1対のトランジスタの基準側トランジスタのベースに第2のトランジスタのエミッタを接続し、前記第1のトランジスタのベースを入力端子とし、前記第2のトランジスタのベースにリファレンス電圧を入力し、前記差動増幅器を構成する1対のトランジスタの入力側トランジスタのコレクタ電圧を出力トランジスタを介して取り出すコンパレータにおいて、前記第2のトランジスタのエミッタに第1の電流供給用トランジスタと第2の電流供給用トランジスタを接続し、前記出力トランジスタの出力電圧により前記第2の電流供給用トランジスタをオンオフするスイッチング素子を設けたことを特徴とするものである。
【0018】
この請求項1に係るヒステリシス付コンパレータにおいては、第1のトランジスタのベースに供給された入力信号が閾値未満から閾値以上に上昇したときは出力トランジスタから出力される電圧でスイッチング素子がオンになり、第2の電流供給用トランジスタからの電流がオフとなって、第2のトランジスタに流れる電流が第1の電流供給用トランジスタからのみとなる。第1のトランジスタのベースに供給された入力信号が閾値以上から閾値未満に下降したときは出力トランジスタから出力される電圧でスイッチング素子がオフになり、第2の電流供給用トランジスタからの電流と第1の電流供給用トランジスタからの電流がともに第2のトランジスタに流れる。この入力電圧の上昇時と下降時の第2のトランジスタのエミッタ電流の相違により、差動増幅器の基準側トランジスタのベース電位にオフセット電圧が生じ、ヒステリシス特性が得られるという作用を有する。
【0019】
請求項2に記載の発明は、前記第1の電流供給用トランジスタと第2の電流供給用トランジスタとは、同じベース電位で駆動されることを特徴とする請求項1記載のヒステリシス付コンパレータとしたものであり、同一形状、同一サイズのトランジスタのベースを共通にしてカレントミラー回路を構成することで、第1および第2の電流供給用トランジスタのコレクタ電流の相対誤差を1%以下にすることができ、オフセット電圧のばらつきが非常に小さくなるという作用を有する。
【0020】
請求項3に記載の発明は、差動増幅器を構成する1対のトランジスタの入力側トランジスタのベースにインピーダンス変換用の第1のトランジスタのエミッタを接続し、前記1対のトランジスタの基準側トランジスタのベースに第2のトランジスタのエミッタを接続し、前記第1のトランジスタのベースを入力端子とし、前記第2のトランジスタのベースにリファレンス電圧を入力し、前記差動増幅器を構成する1対のトランジスタの入力側トランジスタのコレクタ電圧を出力トランジスタを介して取り出すコンパレータにおいて、前記基準側トランジスタのコレクタに1対のカレントミラー回路の一方のトランジスタを接続し、前記第2のトランジスタのエミッタに第1の電流供給用トランジスタと第2の電流供給用トランジスタを接続し、前記カレントミラー回路の他方のトランジスタのコレクタ電流で前記第2の電流供給用トランジスタの出力電流が流れる経路を制御するようにしたことを特徴とするヒステリシス付コンパレータである。
【0021】
この請求項3に係るヒステリシス付コンパレータにおいては、入力電圧の上昇時に差動増幅器を構成する入力側トランジスタがオンして基準側トランジスタに電流が流れないときは、カレントミラー回路にも電流が流れないため、第2の電流供給用トランジスタのコレクタ電流は第1の電流供給用トランジスタのコレクタ電流と共に、第2のトランジスタのエミッタ電流となる。入力電圧の下降時に入力側トランジスタがオフして基準側トランジスタがオンしたときは、1対のカレントミラー回路の他方のトランジスタに電流が流れ、第2の電流供給用トランジスタのコレクタへ流れ込む。第1の電流供給用トランジスタのコレクタ電流のみが第2のトランジスタのエミッタ電流となる。この入力電圧の上昇時と下降時の第2のトランジスタのエミッタ電流の相違により、差動増幅器の基準側トランジスタのベース電位にオフセット電圧が生じ、ヒステリシス特性が得られるという作用を有する。
【0022】
請求項4に記載の発明は、前記第1の電流供給用トランジスタと第2の電流供給用トランジスタとは、同じベース電位で駆動されることを特徴とする請求項4記載のヒステリシス付コンパレータとしたものであり、同一形状、同一サイズのトランジスタのベースを共通にしてカレントミラー回路を構成することで、第1、第2の電流供給用トランジスタのコレクタ電流の相対誤差を1%以下にすることができ、オフセット電圧のばらつきが非常に小さくなるという作用を有する。
【0023】
以下、本発明の実施の形態について、図1から図3を用いて説明する。
【0024】
(実施の形態1)
図1は本発明の実施の形態1を示す回路図であり、図1においてヒステリシス付コンパレータは、コンパレータを構成するPNPトランジスタQ6,Q9と、同コンパレータのトランジスタの負荷を形成するNPNトランジスタQ7,Q8と、トランジスタQ6,Q9のベースに接続されるエミッタフォロワ用トランジスタQ5,Q10と、出力トランジスタQ11と、オフセット電圧切換用NMOSトランジスタM1と、カレントミラー回路を構成するモノリシックトランジスタQ21〜Q25と、逆流阻止用ダイオードD7とから構成されている。
【0025】
図1において、トランジスタQ5のベースに与えられるリファレンス電圧Vrefは、定電流源IA1で作られる定電流と抵抗R1の抵抗値によって決まる。
【0026】
いま、入力端子INに供給される入力電圧が閾値未満の電圧から閾値以上の電圧に上昇すると、トランジスタQ10がオフし、トランジスタQ9がオフし、トランジスタQ11がオフする。そうすると、トランジスタQ11のコレクタがハイレベルになり、NMOSトランジスタM1がオンする。NMOSトランジスタM1がオンするとトランジスタQ21から電流I4が流れ、ダイオードD7は逆バイアスとなるのでトランジスタQ21からの電流はトランジスタQ5には流れない。トランジスタQ22のコレクタ電流IA2がトランジスタQ5に流れるため、トランジスタQ6のベース電位Vref2=Vref+VBEとなる。ここで、VBE=Vt*ln(IA2/Is)(Vtは熱起電力、IA2はコレクタ電流、Isは逆方向飽和電流)。
【0027】
一方、入力端子INに供給される入力電圧が閾値以上の電圧から閾値未満の電圧に下降すると、トランジスタQ10がオンし、トランジスタQ9がオンし、トランジスタQ11がオンする。そうすると、トランジスタQ11のコレクタがローレベルになり、NMOSトランジスタM1がオフする。NMOSトランジスタM1がオフするとトランジスタQ21からの電流IA2’はダイオードD7を通してトランジスタQ5に流れる。トランジスタQ5には、トランジスタQ22のコレクタ電流IA2も流れるため、トランジスタQ6のベース電位Vref2=Vref+VBE’となる。ここで、VBE’=Vt*ln{(IA2’+IA2)/Is}。
【0028】
以上より、電圧上昇時と下降時のヒステリシス特性のオフセット電圧はΔV=VBE’−VBE=Vt*ln{(IA2’+IA2)/IA2}となる。
【0029】
IA2’とIA2を同じカレントミラー回路から取り出すことで、IA2’=IA2のときはΔV=Vt*ln2(≒18mV)に、IA2’=2*IA2のときはΔV=Vt*ln3(≒29mV)となる。
【0030】
この実施の形態1における入力電圧VINと出力電圧VOUTおよびオフセット電圧ΔVの関係を図3に示す。
【0031】
図1の回路構成においては、コンパレータ部に抵抗を用いていないので、抵抗のばらつきがオフセット電圧ΔVには影響しないため精度が非常によい。
【0032】
ちなみに、Vt=k・T/q(kはボルツマン定数、Tは絶対温度、qは電子の電荷)であり、オフセット電圧ΔVには温度依存性がある。例えば、ΔV=Vt*ln2の回路で−20℃のとき、ΔV≒15mV、27℃のときΔV≒21mVである。電子回路中の熱雑音は、√Tに比例する。耐熱雑音特性として、ΔVの温度依存性は都合がよい。
【0033】
(実施の形態2)
図2は本発明の実施の形態2を示す回路図であり、図2においてヒステリシス付コンパレータは、コンパレータを構成するNPNトランジスタQ6,Q9と、トランジスタQ6のコレクタに接続されたカレントミラー回路を形成するPNPトランジスタQ7,Q8と、トランジスタQ6,Q9のベースに接続されるエミッタフォロワ用トランジスタQ5,Q10と、トランジスタQ9のコレクタにベースが接続された位相反転用トランジスタQ12と、出力トランジスタQ11と、カレントミラー回路を構成するトランジスタQ31〜Q34と、ダイオードD4〜D6で構成されたオフセット電圧切換回路とから構成されている。
【0034】
図2において、トランジスタQ5のベースに与えられるリファレンス電圧Vrefは、定電流源IA1で作られる定電流によるダイオードD1〜D3の順方向電圧(=3*VF)によって決まる。
【0035】
いま、入力端子INに供給される入力電圧が閾値以上の電圧から閾値未満の電圧に下降すると、トランジスタQ10がオフし、トランジスタQ9がオフし、トランジスタQ12がオフし、トランジスタQ11がオフする。トランジスタQ9がオフすると、差動増幅器を構成しているトランジスタQ6はオンとなり、カレントミラー回路のトランジスタQ7からコレクタ電流(=IA3)が流れる。カレントミラー回路の他方のトランジスタQ8には、本例では2*IA3のコレクタ電流が流れる。その電流は、トランジスタQ32のコレクタ電流より大きく、ダイオードD5,D6とトランジスタQ32に分流し、トランジスタQ32のコレクタ電位が2*VFまで上昇するため、ダイオードD4は逆バイアスとなって、トランジスタQ32のコレクタ電流は全てトランジスタQ8より流れる。トランジスタQ5のエミッタ電流はトランジスタQ31のコレクタ電流のみとなる。トランジスタQ5のエミッタ電位(トランジスタQ6のベース電位)は、Vref2=Vref−VBEである。ここで、VBE=Vt*ln(IA2/Is)(Vtは熱起電力、IA2はコレクタ電流、Isは逆方向飽和電流)。
【0036】
一方、入力端子INに供給される入力電圧が閾値未満の電圧から閾値以上の電圧に上昇すると、トランジスタQ10がオンし、トランジスタQ9がオンし、トランジスタQ12,Q11がオンする。トランジスタQ9がオンすると、トランジスタQ6がオフとなり、カレントミラー回路を構成するトランジスタQ7,Q8には電流が流れなくなり、トランジスタQ32のコレクタ電位が下降するため、ダイオードD4は順バイアスとなって、トランジスタQ32のコレクタ電流は、ダイオードD4を経由してトランジスタQ5のエミッタより流れる。そうすると、トランジスタQ5のエミッタ電流はIA2+IA2’に増加し、トランジスタQ5のエミッタ電位(トランジスタQ6のベース電位)は、Vref2=Vref−VBE’となる。ここで、VBE’=Vt*ln{(IA2’+IA2)/Is}。
【0037】
以上より、電圧上昇時と下降時のヒステリシス特性のオフセット電圧はΔV=VBE’−VBE=Vt*ln{(IA2’+IA2)/IA2}となる。
【0038】
IA2’とIA2を同じカレントミラー回路から取り出すことで、IA2’=IA2のときはΔV=Vt*ln2(≒18mV)に、IA2’=2*IA2のときはΔV=Vt*ln3(≒29mV)となる。
【0039】
この実施の形態2における入力電圧VINと出力電圧VOUTおよびオフセット電圧ΔVの関係も、図3に示した特性と同様となる。
【0040】
実施の形態2においても、実施の形態1と同様にオフセット電圧Δの精度は非常によい。また温度依存性についても同様である。
【0041】
なお、以上の実施の形態1および2において、トランジスタのPNPとNPNを逆にし、電源ラインも正負を逆にした回路構成としても、同様に実施可能である。
【0042】
【発明の効果】
以上のように、本発明によれば、入力電圧の上昇時と下降時の第2のトランジスタのエミッタ電流の相違により、差動増幅器の基準側トランジスタのベース電位にオフセット電圧が生じ、このオフセット電圧は抵抗値のばらつきが影響しないため、誤差やばらつきが少なく、回路素子数も簡素化できるヒステリシス付コンパレータが得られるという効果を奏する。
【0043】
また、第1の電流供給用トランジスタと第2の電流供給用トランジスタとを、同じベース電位で駆動する構成とすることにより、同一形状、同一サイズのトランジスタのベースを共通にしてカレントミラー回路を構成することで、第1、第2の電流供給用トランジスタのコレクタ電流の相対誤差を1%以下にすることができ、オフセット電圧のばらつきが非常に小さくなるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施の形態1を示す回路図
【図2】本発明の実施の形態2を示す回路図
【図3】本発明の実施の形態1の動作を示すタイムチャート
【図4】従来のヒステリシス付コンパレータの第1例を示す回路図
【図5】従来のヒステリシス付コンパレータの第2例を示す回路図
【符号の説明】
Q5〜Q12,Q21〜Q25,Q31〜Q34 トランジスタ
D1〜D7 ダイオード
M1 NMOSトランジスタ
R1,R11,R12 抵抗
Vref リファレンス電圧
IN 入力端子
OUT 出力端子
Claims (4)
- 差動増幅器を構成する1対のトランジスタの入力側トランジスタのベースにインピーダンス変換用の第1のトランジスタのエミッタを接続し、前記1対のトランジスタの基準側トランジスタのベースに第2のトランジスタのエミッタを接続し、前記第1のトランジスタのベースを入力端子とし、前記第2のトランジスタのベースにリファレンス電圧を入力し、前記差動増幅器を構成する1対のトランジスタの入力側トランジスタのコレクタ電圧を出力トランジスタを介して取り出すコンパレータにおいて、
前記第2のトランジスタのエミッタに第1の電流供給用トランジスタと第2の電流供給用トランジスタを接続し、前記出力トランジスタの出力電圧により前記第2の電流供給用トランジスタをオンオフするスイッチング素子を設けたことを特徴とするヒステリシス付コンパレータ。 - 前記第1の電流供給用トランジスタと第2の電流供給用トランジスタとは、同じベース電位で駆動されることを特徴とする請求項1記載のヒステリシス付コンパレータ。
- 差動増幅器を構成する1対のトランジスタの入力側トランジスタのベースにインピーダンス変換用の第1のトランジスタのエミッタを接続し、前記1対のトランジスタの基準側トランジスタのベースに第2のトランジスタのエミッタを接続し、前記第1のトランジスタのベースを入力端子とし、前記第2のトランジスタのベースにリファレンス電圧を入力し、前記差動増幅器を構成する1対のトランジスタの入力側トランジスタのコレクタ電圧を出力トランジスタを介して取り出すコンパレータにおいて、
前記基準側トランジスタのコレクタに1対のカレントミラー回路の一方のトランジスタを接続し、前記第2のトランジスタのエミッタに第1の電流供給用トランジスタと第2の電流供給用トランジスタを接続し、前記カレントミラー回路の他方のトランジスタのコレクタ電流で前記第2の電流供給用トランジスタの出力電流が流れる経路を制御するようにしたことを特徴とするヒステリシス付コンパレータ。 - 前記第1の電流供給用トランジスタと第2の電流供給用トランジスタとは、同じベース電位で駆動されることを特徴とする請求項3記載のヒステリシス付コンパレータ。
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