JP2004302041A - 階調表現方法、階調表現回路およびそれを用いた画像表示装置 - Google Patents
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Abstract
【課題】印加電圧値の切り替えを高速に行う必要がなく、且つ少ない種類の印加電圧値で階調を表現することができる、階調表現方法、階調表現回路およびそれを用いた画像表示装置を提供する。
【解決手段】第１電極と第２電極とが交差する場所に、互いに異なる印加振幅値Ｖａ，Ｖｂを有する複数の電圧パルスＰＡ，ＰＢを所定の印加時間幅ずつ印加することにより、画素を発光させる。電圧パルスＰＡ，ＰＢの印加時間幅は、単位となる最小印加時間幅ｔａ，ｔｂの整数倍で表される。電圧パルスＰＢの最小印加時間幅ｔｂの発光量は、電圧パルスＰＢとは異なる印加振幅値Ｖａを有する電圧パルスＰＡの最大印加時間幅Ｍ・ｔａとして電圧パルスＰＡの最小印加時間幅ｔａの発光量の整数倍で表される。
【選択図】 図１
【解決手段】第１電極と第２電極とが交差する場所に、互いに異なる印加振幅値Ｖａ，Ｖｂを有する複数の電圧パルスＰＡ，ＰＢを所定の印加時間幅ずつ印加することにより、画素を発光させる。電圧パルスＰＡ，ＰＢの印加時間幅は、単位となる最小印加時間幅ｔａ，ｔｂの整数倍で表される。電圧パルスＰＢの最小印加時間幅ｔｂの発光量は、電圧パルスＰＢとは異なる印加振幅値Ｖａを有する電圧パルスＰＡの最大印加時間幅Ｍ・ｔａとして電圧パルスＰＡの最小印加時間幅ｔａの発光量の整数倍で表される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は画像表示に関し、特に階調表現に関する。
【０００２】
【従来の技術】
従来の画像表示装置における階調表現は、出力振幅制御と出力時間幅制御とを組み合わせたものである。しかし、素子特性の変化が著しい領域すなわち印加電圧の変化に対する発光量の変化が大きい領域では、出力振幅制御は困難となる。そこで、素子特性の変化が著しい領域では出力時間幅制御を行い、素子特性の変化が緩やかな領域では出力振幅制御を行うというように、切り替えて制御を行っている（例えば、特許文献１）。
【０００３】
【特許文献１】
特開２００１−１０９４２１号公報（［００１５］〜［００１９］）
【０００４】
【発明が解決しようとする課題】
従来の階調表現は、上記のような制御を行っていたため、印加電圧値の切り替えを高速に行う必要があるという問題点があった。
【０００５】
また印加電圧値の種類が多いため、電源回路の規模が大きくなり切り替え回路が複雑になるという問題点があった。
【０００６】
本発明は以上の問題点を解決するためになされたものであり、印加電圧値の切り替えを高速に行う必要がなく、且つ少ない種類の印加電圧値で階調を表現することができる、階調表現方法、階調表現回路およびそれを用いた画像表示装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明に係る階調表現方法は、第１電極と、該第１電極と隔絶し且つ直交した第２電極との間に、互いに異なる印加振幅値を有する複数の電圧パルスを所定の印加時間幅ずつ印加することにより前記第１電極と前記第２電極とが交差する場所において所望の階調で画素を発光させる階調表現方法であって、前記印加時間幅は、前記電圧パルスそれぞれに対して、単位となる最小印加時間幅の整倍数で表され、前記電圧パルスのうち第１の電圧パルスの最小印加時間幅の発光量が、前記第１の電圧パルスとは異なる印加振幅値の第２の電圧パルスの最小印加時間幅の整数倍の印加時間幅の発光量と等しく、かつ、前記第１の電圧パルスの最小印加時間幅の発光量に等しい発光量となる前記第２の電圧パルスの印加時間幅を前記第２の電圧パルスの最大印加時間幅として、前記第２の電圧パルスの印加時間幅を最大印加時間幅以下とする。
【０００８】
請求項５に記載の発明に係る階調表現回路は、第１電極と、該第１電極と隔絶し且つ直交した第２電極との間に、互いに異なる印加振幅値を有する複数の電圧パルスを所定の印加時間幅ずつ印加することにより前記第１電極と前記第２電極とが交差する場所において所望の階調で画素を発光させる階調表現回路であって、前記印加時間幅は、前記電圧パルスそれぞれに対して、単位となる最小印加時間幅の整数倍で表され、前記電圧パルスのうち第１の電圧パルスの最小印加時間幅の発光量が、前記第１の電圧パルスとは異なる印加振幅値の第２の電圧パルスの最小印加時間幅の整数倍の印加時間幅の発光量と等しく、かつ、前記第１の電圧パルスの最小印加時間幅の発光量に等しい発光量となる前記第２の電圧パルスの印加時間幅を前記第２の電圧パルスの最大印加時間幅として、前記第２の電圧パルスの印加時間幅を最大印加時間幅以下とする。
【０００９】
【発明の実施の形態】
＜実施の形態１＞
本発明は、図１０に示すような第１電極ＥＲＲａ〜ｃと第２電極ＥＲＣａ〜ｄとが交差する場所において所望の階調で画素を発光させる発光素子に関するものである。
【００１０】
図１は、本発明の実施の形態１に係る階調表現方法を示す図である。図１においては、印加電圧値Ｖａを有する電圧パルスＰＡと印加電圧値Ｖｂを有する電圧パルスＰＢとの２種類の電圧パルスが示されている。電圧パルスＰＡの印加時間幅は、単位となる最小印加時間幅ｔａを用いて、ｍ・ｔａと表すこととする（但しｍは整数で、ｍ≧０）。また電圧パルスＰＢの印加時間幅は、単位となる最小印加時間幅ｔｂを用いて、ｎ・ｔｂと表すこととする（但しｎは整数で、ｎ≧０）。最小印加時間幅ｔａ，ｔｂは、階調表現方法を実施する回路の構成や発光素子の特性、あるいはシステムのクロックの周波数により決定される。
【００１１】
ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ：電界放出型画像表示装置）や有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の発光素子の画素の素子特性においては、印加電圧値Ｖと印加電圧値Ｖにおける単位時間あたりの発光量ｌとは比例しない。本実施の形態では図３に示すように、印加電圧値Ｖａを印加した時の単位時間あたりの発光素子の画素の発光量ｌａと、印加電圧値Ｖｂを印加した時の単位時間あたりの発光素子の画素の発光量ｌｂとを用いて（但し、Ｖａ＜Ｖｂ）、印加電圧値Ｖが高くなるほど、印加電圧値Ｖにおける単位時間あたりの発光量ｌの変化が大きくなる場合を例にとり説明する。
【００１２】
発光素子の画素に、印加電圧値Ｖａを有する電圧パルスＰＡを印加時間幅ｍ・ｔａだけ印加し、印加電圧値Ｖｂを有する電圧パルスＰＢを印加時間幅ｎ・ｔｂだけ印加した場合の発光量Ｌは、式（１）のように表される。
【００１３】
Ｌ＝ｌａ・ｍ・ｔａ＋ｌｂ・ｎ・ｔｂ・・・式（１）
今、下記の式（２）が成立したとすると（但しＭは整数で、Ｍ≧０）、式（１）は式（３）のように書き換えることができる。
【００１４】
ｌｂ・ｔｂ＝Ｍ・ｌａ・ｔａ・・・式（２）
Ｌ＝ｌａ・ｔａ・（ｍ＋Ｍ・ｎ）・・・式（３）
式（２）は、電圧パルスＰＡによる発光量Ｍ・ｌａ・ｔａが、電圧パルスＰＢによる発光量ｌｂ・ｔｂに等しいことを示している。印加時間幅ｔｂの電圧パルスＰＢと、印加時間幅Ｍ・ｔａの電圧パルスＰＡとを図２の斜線部にそれぞれ示す。ここで、これらの電圧パルスの斜線部分は互いに等しい発光量を有している。なお、電圧パルスＰＡの印加時間幅ｍ・ｔａはＭ・ｔａ以下で可変であり、電圧パルスＰＢの印加時間幅ｎ・ｔｂについてもＮ・ｔｂ以下で可変であるＮ（但しＮは整数で、Ｎ≧０）が存在する。そして、最大時間幅Ｔ＝Ｍ・ｔａ＋Ｎ・ｔｂは、画像のフレーム周波数、画像の走査周波数、画素数、表示階調数、駆動回路の動作速度、制御回路の映像信号処理速度、製品としての仕様等により決定される。ただし、図２では、説明を分かりやすくするために、ｔ＝Ｍ・ｔａ＋ｎ・ｔｂの場合について記載している。
【００１５】
式（２）が成立する場合としては、Ｍの値を決めた後に式（２）を成立させるＶａとＶｂの関係を決める場合と、ＶａとＶｂの関係を決めた後に式（２）を成立させるＭの値を決める場合との２通りの場合がある。前述したように、最小印加時間幅ｔａ，ｔｂは、階調表現方法を実施する回路の構成や発光素子の特性、あるいはシステムのクロックの周波数により決定される。従って、決定された最小印加時間幅ｔａ，ｔｂと、図３に示される印加電圧値Ｖと単位時間あたりの発光量との関係を用いることにより、式（２）を満たすＶａ，Ｖｂを決定することができる。
【００１６】
また式（３）は、ｍとｎとを変化させることにより、電圧パルスＰＡと電圧パルスＰＢとによる発光量Ｌを、電圧パルスＰＡによる発光量ｌａ・ｔａ単位で階調表現ができることを示している。例えば、Ｍ＝１０とし、所望の階調の発光量を２７ｌａ・ｔａとすると、ｍ＝２，ｎ＝７とすることにより、電圧パルスＰＡと電圧パルスＰＢとで、階調を表現できる。即ち、電圧パルスＰＢで表現できる２０ｌａ・ｔａを電圧パルスＰＢで表現し、電圧パルスＰＢでは表現できない７ｌａ・ｔａを、電圧パルスＰＡで表現するのである。このようにして、電圧パルスＰＡと電圧パルスＰＢとの２種類の電圧パルスを用いて、発光量ｌａ・ｔａ単位で階調表現を行うことができる。
【００１７】
次に図４を用いて、図１に示すような電圧パルスを印加するための階調表現回路について説明する。
【００１８】
発光素子に電圧パルスを印加する期間を規定するための信号Ａは、入力端１から入力された後に、バッファ１０とレベルシフト回路１３とに入力される。バッファ１０は、信号の直流成分を除去するためのコンデンサ１１を介して、Ｐ型ＦＥＴ１２のゲートに信号Ａと同じ波形の信号を出力する。レベルシフト回路１３は、信号Ａと波形が同じで直流成分の異なった信号をレベルシフト回路１４とインバータ１５とに出力する。レベルシフト回路１４は、入力される信号と波形が同じで直流成分の異なった信号をインバータ１６に出力する。この直流成分の変化は、Ｐ型ＦＥＴ１２，１８およびＮ型ＦＥＴ１７の動作点（動作電位）の変化に入力される信号を対応させるためである。インバータ１５は、入力される信号を反転してＮ型ＦＥＴ１７のゲートに出力する。インバータ１６は、入力される信号を反転してＰ型ＦＥＴ１８のゲートに出力する。Ｐ型ＦＥＴ１２のソースとＮ型ＦＥＴ１７のソースとは共に電位Ｖ０に接続される。後述するように、発光素子が発光していない期間には、第１電極ＥＲＲと第２電極ＥＲＣとは、電位Ｖ０に接続される。Ｐ型ＦＥＴ１８のソースは電位Ｖｂに接続される。Ｎ型ＦＥＴ１７のドレインとＰ型ＦＥＴ１８のドレインとは互いに接続され、さらに発光素子の第１電極ＥＲＲに接続される。
【００１９】
また、発光素子に低電位パルスを印加するための信号Ｓ０は、入力端２から入力された後に、バッファ２０とレベルシフト回路２２とに入力される。バッファ２０は、入力された信号をＮ型ＦＥＴ２３のゲートに出力する。レベルシフト回路２２は、信号Ｓ０と波形が同じで直流成分の異なった信号をバッファ２１に出力する。この直流成分の変化は、Ｎ型ＦＥＴ２３およびＰ型ＦＥＴ２４の動作点の変化に入力される信号を対応させるためである。バッファ２１は、入力された信号を、Ｐ型ＦＥＴ２４のゲートに出力する。Ｎ型ＦＥＴ２３のソースは基準電位（ＧＮＤ）に接続される。Ｎ型ＦＥＴ２３のドレインとＰ型ＦＥＴ２４のドレインとは互いに接続され、さらに発光素子の第２電極ＥＲＣに接続される。
【００２０】
また、発光素子に他の低電位パルスを印加するための信号Ｓ１は、入力端３から入力された後に、インバータ３０に入力される。インバータ３０は、信号の直流成分を除去するためのコンデンサ３１を介して、Ｐ型ＦＥＴ３２のゲートに信号Ｓ１を反転した波形を出力する。Ｐ型ＦＥＴ３２のソースは、（Ｖｂ−Ｖａ＋Ｖｄ）の電位を有する電源に接続され、Ｐ型ＦＥＴ３２のドレインはダイオード３３のアノードに接続される。ダイオード３３は電圧降下Ｖｄを有し、Ｐ型ＦＥＴ１２が導通状態になったときに、Ｐ型ダイオード３２のドレインが電位Ｖ０に接続されることを防ぐはたらきをする。Ｐ型ＦＥＴ２４のソースはＰ型ＦＥＴ１２のドレインとダイオード３３のカソードとに接続される。
【００２１】
ここで、以下の説明のために、バッファ１０と、コンデンサ１１と、Ｐ型ＦＥＴ１２，１８と、レベルシフト回路１３，１４と、インバータ１５，１６と、Ｎ型ＦＥＴ１７とから構成される部分を、第１電極駆動部４とする。第１電極駆動部４から第１電極ＥＲＲへは、信号Ｇが出力される。
【００２２】
また、バッファ２０，２１と、レベルシフト回路２２と、Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ２４とから構成される部分を、第２電極駆動部５とする。第２電極駆動部５から第２電極ＥＲＣへは、信号Ｃが出力される。
【００２３】
また、インバータ３０と、コンデンサ３１と、Ｐ型ＦＥＴ３２と、ダイオード３３とから構成される部分を、電圧供給部６とする。
【００２４】
次に、図４に示した回路の動作を、図５を用いて説明する。図５（１）〜（３）は、入力端１〜３から入力される信号Ａ，Ｓ０，Ｓ１をそれぞれ示す。図５（１）〜（３）に示すように、発光素子は、信号Ａ，Ｓ０，Ｓ１それぞれの波形の相互関係から、期間Ｐ０〜Ｐ２の３つの期間で制御される。期間Ｐ０においては、信号Ａ，Ｓ０，Ｓ１は全てＬレベルである。期間Ｐ１においては、信号Ａ，Ｓ０がＨレベルで、信号Ｓ１がＬレベルである。期間Ｐ２においては、信号Ａ，Ｓ１がＨレベルで、信号Ｓ０がＬレベルである。
【００２５】
期間Ｐ０においては、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｐ型ＦＥＴ２４とが導通状態となり、Ｐ型ＦＥＴ１８と、Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ３２とが遮断状態となる。従って、図５（４）に示すように、信号Ｇ，Ｃには共に電位Ｖ０が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差は０となり、発光素子は発光しない。
【００２６】
また期間Ｐ１においては、Ｐ型ＦＥＴ１８と、Ｎ型ＦＥＴ２３とが導通状態となり、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｐ型ＦＥＴ２４と、Ｐ型ＦＥＴ３２とが遮断状態となる。従って、図５（４）に示すように、信号Ｇ，Ｃにはそれぞれ電位Ｖｂ，基準電位（ＧＮＤ）が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差はＶｂとなる。
【００２７】
また期間Ｐ２においては、Ｐ型ＦＥＴ１８と、Ｐ型ＦＥＴ２４と、Ｐ型ＦＥＴ３２とが導通状態となり、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｎ型ＦＥＴ２３とが遮断状態となる。従って、図５（４）に示すように、信号Ｇには電位Ｖｂが出力され、信号Ｃには電位（Ｖｂ−Ｖａ＋Ｖｄ）−Ｖｄ即ち（Ｖｂ−Ｖａ）が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差はＶａとなる。
【００２８】
以上の動作において、図４に示す回路に信号Ａ，Ｓ０，Ｓ１を入力する期間を調整することにより、図５の期間Ｐ１，Ｐ２をそれぞれ時間幅ｎ・ｔｂ，ｍ・ｔａにすることができる。
【００２９】
図１においては、発光素子の印加電圧値を切り替えるところは３ヶ所、即ち、０からＶｂに変化するところと、ＶｂからＶａに変化するところと、Ｖａから０に変化するところだけであるので、印加電圧の切り替えを高速に行う必要がない。また発光素子の印加電圧値としては、ＶａとＶｂとの２種類のみで階調表現を行っている。
【００３０】
次に、図５に示すように印加電圧値Ｖａ，Ｖｂに加えて印加電圧値Ｖｃ（但し、Ｖａ＜Ｖｂ＜Ｖｃ）を用いた場合について、図６を用いて説明する。
【００３１】
印加電圧値Ｖａ，Ｖｂは、上述のとおり式（２）を満たすものとする。また印加電圧値Ｖｃの印加時間幅は、最小印加時間幅ｔｃを単位として、ｐ・ｔｃ（但しｐは整数で、ｐ≧０）と表されることとし、印加電圧値Ｖｃを印加した時の単位時間あたりの発光素子の画素の発光量をｌｃとすると、複数の電圧パルスによる発光量は、式（４）のように表される。
【００３２】
Ｌ＝ｌａ・ｍ・ｔａ＋ｌｂ・ｎ・ｔｂ＋ｌｃ・ｐ・ｔｃ・・・式（４）
ここで、印加電圧値Ｖｂの最大印加時間幅をＮ・ｔｂとする（但しＮは整数で、Ｎ≧０）。このとき、式（２）に加えて以下の式（５）が成立したとすると、式（４）は式（６）のように書き換えることができる。
【００３３】
ｌｃ・ｔｃ＝Ｎ・ｌｂ・ｔｂ・・・式（５）
Ｌ＝ｌａ・ｔａ・（ｍ＋Ｍ・ｎ＋Ｍ・Ｎ・ｐ）・・・式（６）
式（５）は、印加電圧値Ｖｃによる発光量ｌｃ・ｔｃが、印加電圧値Ｖｂによる発光量Ｎ・ｌｂ・ｔｂに等しいことを示している。また式（６）は、ｍとｎとｐとを変化させることにより、複数の電圧パルスによる発光量Ｌを印加電圧値Ｖａによる発光量ｌａ・ｔａ単位で階調表現ができることを示している。
【００３４】
上記の説明から、印加電圧値の種類は２，３種類に限らずさらに多い場合であっても、同様に、複数の電圧パルスによる発光量Ｌを印加電圧値Ｖａによる発光量ｌａ・ｔａ単位で階調表現ができることは容易に類推される。
【００３５】
次に図７を用いて、図６に示すような電圧パルスを印加するための回路について説明する。ここで、第１電極駆動部４および第２電極駆動部５については、図４に示したものと同様であるので、説明を省略する。
【００３６】
発光素子に印加される電圧値を切り替えるための信号Ｓ１は、入力端３から入力された後に、インバータ３０に入力される。インバータ３０は、信号の直流成分を除去するためのコンデンサ３１を介して、Ｐ型ＦＥＴ３２のゲートに信号Ｓ１を反転した波形を出力する。Ｐ型ＦＥＴ３２のソースは、（Ｖｃ−Ｖｂ＋Ｖｄ）の電位を有する電源に接続され、Ｐ型ＦＥＴ３２のドレインはダイオード３３のアノードに接続される。
【００３７】
また、発光素子に印加される電圧を切り替えるための信号Ｓ２は、入力端７から入力された後に、インバータ３４に入力される。インバータ３４は、信号の直流成分を除去するためのコンデンサ３５を介して、Ｐ型ＦＥＴ３６のゲートに信号Ｓ２を反転した波形を出力する。Ｐ型ＦＥＴ３６のソースは、（Ｖｃ−Ｖａ＋Ｖｄ）の電位を有する電源に接続され、Ｐ型ＦＥＴ３６のドレインはダイオード３７のアノードに接続される。ダイオード３７は電圧降下Ｖｄを有し、Ｐ型ＦＥＴ１２が導通状態になったときに、Ｐ型ダイオード３６のドレインが電位Ｖ０に接続されることを防ぐはたらきをする。ダイオード３３，３７のカソードはＰ型ＦＥＴ２４のソースとＰ型ＦＥＴ１２のドレインとに接続される。
【００３８】
ここで、以下の説明のために、電圧供給部６に、インバータ３４と、コンデンサ３５と、Ｐ型ＦＥＴ３６と、ダイオード３７とを加えた部分を、電圧供給部８とする。
【００３９】
次に、図７に示した回路の動作を、図６を用いて説明する。図６（１）〜（４）は、入力端１〜３，７から入力される信号Ａ，Ｓ０，Ｓ１，Ｓ２をそれぞれ示す。図６（１）〜（４）に示すように、発光素子は、信号Ａ，Ｓ０，Ｓ１，Ｓ２それぞれの波形の相互関係から、期間Ｐ０〜Ｐ３の４つの期間で制御される。期間Ｐ０においては、信号Ａ，Ｓ０，Ｓ１，Ｓ２は全てＬレベルである。期間Ｐ１においては、信号Ａ，Ｓ０がＨレベルで、信号Ｓ１，Ｓ２がＬレベルである。期間Ｐ２においては、信号Ａ，Ｓ１がＨレベルで、信号Ｓ０，Ｓ２がＬレベルである。期間Ｐ３においては、信号Ａ，Ｓ２がＨレベルで、信号Ｓ０，Ｓ１がＬレベルである。
【００４０】
期間Ｐ０においては、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｐ型ＦＥＴ２４とが導通状態となり、Ｐ型ＦＥＴ１８と、Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ３２，３６とが遮断状態となる。従って、図６（５）に示すように、信号Ｇ，Ｃには共に電位Ｖ０が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差は０となり、発光素子は発光しない。
【００４１】
また期間Ｐ１においては、Ｐ型ＦＥＴ１８と、Ｎ型ＦＥＴ２３とが導通状態となり、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｐ型ＦＥＴ２４と、Ｐ型ＦＥＴ３２と、Ｐ型ＦＥＴ３６とが遮断状態となる。従って、図６（５）に示すように、信号Ｇ，Ｃにはそれぞれ電位Ｖｃ，基準電位（ＧＮＤ）が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差はＶｃとなる。
【００４２】
また期間Ｐ２においては、Ｐ型ＦＥＴ１８と、Ｐ型ＦＥＴ２４と、Ｐ型ＦＥＴ３２とが導通状態となり、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ３６とが遮断状態となる。従って、図６（５）に示すように、信号Ｇには電位Ｖｃが出力され、信号Ｃには電位（Ｖｃ−Ｖｂ＋Ｖｄ）−Ｖｄ即ち（Ｖｃ−Ｖｂ）が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差はＶｂとなる。
【００４３】
また期間Ｐ３においては、Ｐ型ＦＥＴ１８と、Ｐ型ＦＥＴ２４と、Ｐ型ＦＥＴ３６とが導通状態となり、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ３２とが遮断状態となる。従って、図６（５）に示すように、信号Ｇには電位Ｖｃが出力され、信号Ｃには電位（Ｖｃ−Ｖａ＋Ｖｄ）−Ｖｄ即ち（Ｖｃ−Ｖａ）が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差はＶａとなる。
【００４４】
以上の動作において、図７に示す回路に信号Ａ，Ｓ０，Ｓ１，Ｓ２を入力する期間を調整することにより、図６の期間Ｐ１〜Ｐ３をそれぞれ時間幅ｐ・ｔｃ，ｎ・ｔｂ，ｍ・ｔａにすることができる。
【００４５】
このように、本実施の形態に係る階調表現回路並びに階調表現方法においては、印加電圧の切り替えを高速に行う必要がなく、且つ少ない種類の印加電圧値で階調を表現することができる。
【００４６】
＜実施の形態２＞
実施の形態１において、最小印加時間幅ｔａ，ｔｂが互いに異なる値をとる場合には、最小印加時間幅ｔａ，ｔｂの間の最小公倍数を周期とするクロックが必要となる。
【００４７】
図８は、実施の形態２に係る階調表現回路並びに階調表現方法における、印加電圧値と印加時間幅との関係を示したグラフである。本実施例においては、最小印加時間幅ｔａ，ｔｂが同じ値をとる。従ってクロックとしては、この最小印加時間幅もしくはその整数倍を周期とするクロックであればよい。
【００４８】
このように、本実施の形態に係る階調表現回路並びに階調表現方法においては、クロックの周期が最小印加時間幅もしくはその整数倍を周期とするクロックであればよいので、階調表現回路の規模を小さくすることができ製造コストを削減することができる。
【００４９】
また印加電圧値の種類は、２種類に限らずさらに多い場合であっても、同様の効果を有することは容易に類推される。
【００５０】
＜実施の形態３＞
実施の形態１において、Ｍが、以下の式（７）を満たすとき、式（３）は、以下の式（８）のように書き改めることができる。
【００５１】
Ｍ＝２ｉ（ｉは自然数）・・・式（７）
Ｌ＝ｌａ・ｔａ・（ｍ＋２ｉ・ｎ）・・・式（８）
ここで例えば、ｉを４とし、ｍを０から１５までの整数、ｎを０から１５までの整数とすれば、Ｌが２５６階調すなわち８ｂｉｔの階調表現を行うことが可能となる。これは、８ｂｉｔの画像信号の下位４ｂｉｔをデコードしてｍの値とし上位４ｂｉｔをデコードしてｎの値とする簡単な回路だけで、入力画像信号の階調を発光素子の画素に再現できることを示している。
【００５２】
図９は、実施の形態３に係る階調表現回路並びに階調表現方法における、印加電圧値と印加時間幅との関係を示したグラフである。図９における太線で囲まれた複数の電圧パルスは、画素信号が例えば３８（１６進数）である場合のものである。
【００５３】
このように、本実施の形態に係る階調表現回路並びに階調表現方法においては、Ｍが２のべき乗倍であるので、簡単な回路だけで、入力画像信号の階調を発光素子の画素に再現できるという効果を有する。
【００５４】
またｉが４以外の自然数であったり、印加電圧値の種類が２種類に限らずさらに多い場合であっても、同様の効果を有することは容易に類推される。
【００５５】
＜実施の形態４＞
実施の形態４においては、実施の形態１〜３に係る階調表現回路を、画像表示装置用の２次元の発光素子に用いた場合について説明する。図１０に示される発光素子は、簡単のため、第１電極ＥＲＲａ〜ｃの３本と、第２電極ＥＲＣａ〜ｄの４本とで構成されているものを例にとる。
【００５６】
図１０に示される発光素子を、印加電圧値Ｖａ，Ｖｂの２種類を用いて階調表現する場合について説明する。図１１は、第１電極ＥＲＲａ〜ｃと、第２電極ＥＲＣａ〜ｄと、第１電極駆動部４ａ〜ｃと、第２電極駆動部５ａ〜ｄと、電圧供給部６ａ〜ｄとの接続を示したものである。
【００５７】
第１電極駆動部４ａ〜ｃは図４の第１電極駆動部４と同じ構成をとり、入力端１ａ〜ｃと第１電極ＥＲＲａ〜ｃとにそれぞれ接続されている。例えば第１電極駆動部４に対応する第１電極駆動部４ａは、入力端１に対応する入力端１ａから信号Ａに対応する信号Ａａが入力され、第１電極ＥＲＲに対応する第１電極ＥＲＲａに信号Ｇａを出力する。第１電極駆動部４ｂ〜ｄについても同様である。
【００５８】
また第２電極駆動部５ａ〜ｄは、図４の第２電極駆動部５と同じ構成をとり、入力端２ａ〜ｃと第２電極ＥＲＣａ〜ｄとにそれぞれ接続されている。例えば第２電極駆動部５に対応する第２電極駆動部５ａは、入力端２に対応する入力端２ａから信号Ｓ０に対応する信号Ｓ０ａが入力され、第２電極ＥＲＣに対応する第２電極ＥＲＣａに信号Ｃａを出力する。第２電極駆動部５ｂ〜ｄについても同様である。
【００５９】
また電圧供給部６ａ〜ｄは、図４の電圧供給部６と同じ構成をとり、入力端３ａ〜ｄにそれぞれ接続されている。例えば電圧供給部６に対応する電圧供給部６ａは、入力端３に対応する入力端３ａから信号Ｓ１に対応する信号Ｓ１ａが入力される。電圧供給部６ｂ〜ｄについても同様である。
【００６０】
また図１１の、第１電極駆動部４ａ〜ｃと第２電極駆動部５ａ〜ｄと電圧供給部６ａ〜ｄとにおいては、図４の、Ｐ型ＦＥＴ１２のドレインとダイオード３３のカソードとＰ型ＦＥＴ２４のソースとにそれぞれ相当する部分が接続され同じ電位となるように構成されている。
【００６１】
次に、図１１に示した発光素子の動作を、図１２を用いて説明する。図１２（１）〜（３）は、入力端１ａ〜ｃ，２ａ〜ｃ，３ａ〜ｃから入力される信号Ａａ〜ｃ，Ｓ０ａ〜ｄ，Ｓ１ａ〜ｄをそれぞれ示す。また図１２（４）は、第１電極ＥＲＲａ〜ｃに入力される信号Ｇａ〜ｃを示す。図１２（５）〜（８）は、第２電極ＥＲＣａ〜ｄに入力される信号Ｃａ〜ｄを示す。図１１において電位Ｖ０は、第１電極ＥＲＲａ〜ｃのいずれかと第２電極ＥＲＣａ〜ｄのいずれかとの間に電圧（Ｖｂ−Ｖ０）を印加しても、発光素子が発光しない電位であるとする。
【００６２】
まず、信号ＡａをＨレベル、信号Ａｂ，ＡｃをＬレベルにする。このとき信号Ｓ０ａ〜ｄ，Ｓ１ａ〜ｄを用いて、図１１の第１電極ＥＲＲａと第２電極ＥＲＣａ〜ｄとの間の画素の階調表現を、実施の形態１と同様の手順で行う。このとき図１２（２），（３）に示すように、第２電極ＥＲＣａ〜ｄへの電圧パルスの印加は同時に行われる。
【００６３】
次に、信号ＡｂをＨレベル、信号Ａａ，ＡｃをＬレベルにする。このとき信号Ｓ０ａ〜ｄ，Ｓ１ａ〜ｄを用いて、図１１の第１電極ＥＲＲｂと第２電極ＥＲＣａ〜ｄとの間の画素の階調表現を、実施の形態１と同様の手順で行う。このとき図１２（２），（３）に示すように、第２電極ＥＲＣａ〜ｄへの電圧パルスの印加は同時に行われる。
【００６４】
次に、信号ＡｃをＨレベル、信号Ａａ，ＡｂをＬレベルにする。このとき信号Ｓ０ａ〜ｄ，Ｓ１ａ〜ｄを用いて、図１１の第１電極ＥＲＲｃと第２電極ＥＲＣａ〜ｄとの間の画素の階調表現を、実施の形態１と同様の手順で行う。このとき図１２（２），（３）に示すように、第２電極ＥＲＣａ〜ｄへの電圧パルスの印加は同時に行われる。
【００６５】
上記の手順により、第１電極ＥＲＲａ〜ｃの階調表現を１サイクル分行うことができる。ここで、図１０の発光素子の画素に用いられる蛍光体の残光時間を、第１電極ＥＲＲａ〜ｃの階調表現の１サイクル分の周期と同じかそれよりも長く設定しておくことにより、発光素子は２次元画像を表示することができる。
【００６６】
このように、本実施の形態に係る画像表示装置においては、実施の形態１〜３に係る階調表現回路を、画像表示用の２次元の発光素子に用いている。従って、印加電圧値の切り替えを高速に行う必要がなく、且つ少ない種類の印加電圧値で階調を表現することが可能な画像表示装置を提供することができる。
【００６７】
また上記の説明では、第１電極が３本で第２電極が４本の場合の説明を行ったが、これに限らず、第１電極および第２電極の本数がさらに多い発光素子においても、同様に２次元画像を表示できることは容易に類推される。
【００６８】
＜実施の形態５＞
実施の形態１〜４においては、以下に説明するように、信号Ｃに印加される電位の変化は、小さいことが望ましい。従って、電圧パルスＰＡと電圧パルスＰＢとは、間隔を空けずに連続して入力されることが望ましい。
【００６９】
図１３（１）には、電圧パルスＰＡ，ＰＢが連続して入力される場合を示す。また図１３（２）には、電圧パルスＰＡ，ＰＢが連続せずに間隔を空けて入力される場合を示す。
【００７０】
図５，６，１２においては、第１電極ＥＲＲや第２電極ＥＲＣの抵抗値や、両電極間の容量成分が無視できる理想的な場合を図示している。しかし実際には抵抗値や容量成分があるため、図５のような電圧パルスが印加された場合には、図１３（１）のようにパルスの立ち上がり及び立ち下がりにおいて波形が変形し、変形部分４１〜４３が発光量の誤差となる。電圧パルスが連続しない場合には、実際の波形は図１３（２）のようになり、変形部分５１〜５３の面積の和は、変形部分４１〜４３の面積の和より大きくなる。従って、電圧パルスＰＡと電圧パルスＰＢとの間隔を空けずに連続して入力することにより、信号Ｃに印加される電位の変化を小さくすることができ、発光量の誤差を小さくすることができる。また、間隔を空けない分だけ複数の電圧パルスの時間幅も小さくすることができるので、輝度が高く階調数が多い良質な階調表現を行うことができる。
【００７１】
このように、本実施の形態に係る階調表現回路並びに階調表現方法においては、異なる印加電圧値を有する電圧パルスが連続して入力されるので、発光量の誤差を小さくすることができ、また、輝度が高く階調数が多い良質な階調表現を行うことができる。
【００７２】
なお、本発明は上記の実施例において詳細に説明されたが、これらの実施例により限定的に解釈されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【００７３】
加えて、本発明は図３に示すような素子特性を有する発光素子のみに限定されるものではなく、印加電圧値が高くなるほど、印加電圧値における単位時間あたりの発光量の変化が小さくなる場合にも適用される。
【００７４】
【発明の効果】
以上、説明したように、請求項１に記載の発明に係る階調表現方法及び請求項５に記載の発明に係る階調表現回路においては、印加電圧値の切り替えを高速に行う必要がなく、且つ少ない種類の印加電圧値で階調を表現することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る階調表現方法を示す図である。
【図２】実施の形態１に係る階調表現方法を示す図である。
【図３】発光素子の画素における印加電圧値と発光量との関係を示す図である。
【図４】実施の形態１に係る階調表現回路を示す回路図である。
【図５】実施の形態１に係る階調表現方法を示すタイミングチャートである。
【図６】実施の形態１に係る階調表現方法を示すタイミングチャートである。
【図７】実施の形態１に係る階調表現回路を示す回路図である。
【図８】実施の形態２に係る階調表現方法を示すタイミングチャートである。
【図９】実施の形態３に係る階調表現方法を示すタイミングチャートである。
【図１０】実施の形態４に係る発光素子を示す構成図である。
【図１１】実施の形態４に係る発光素子を示す構成図である。
【図１２】実施の形態４に係る階調表現方法を示すタイミングチャートである。
【図１３】実施の形態５に係る階調表現方法を示すタイミングチャートである。
【符号の説明】
１，１ａ〜ｃ，２，２ａ〜ｃ，３，３ａ〜ｃ，７ 入力端、４，４ａ〜ｃ 第１電極駆動部、５，５ａ〜ｄ 第２電極駆動部、６，６ａ〜ｄ，８ 電圧供給部、１０，２０，２１ バッファ、１１，３１，３５ コンデンサ、１２，１８，２４，３２，３６ Ｐ型ＦＥＴ、１３，１４，２２ レベルシフト回路、１５，１６，３０ インバータ、１７，２３ Ｎ型ＦＥＴ、３３，３７ ダイオード、４１〜４３，５１〜５４ 変形部分、ＥＲＲ，ＥＲＲａ〜ｃ 第１電極、ＥＲＣ，ＥＲＣａ〜ｄ 第２電極、Ａ，Ｓ０，Ｓ０ａ〜ｄ，Ｓ１，Ｓ１ａ〜ｄ，Ｓ２，Ｇ，Ｃ 信号、Ｐ０〜Ｐ３ 期間、ＰＡ，ＰＢ 電圧パルス。
【発明の属する技術分野】
本発明は画像表示に関し、特に階調表現に関する。
【０００２】
【従来の技術】
従来の画像表示装置における階調表現は、出力振幅制御と出力時間幅制御とを組み合わせたものである。しかし、素子特性の変化が著しい領域すなわち印加電圧の変化に対する発光量の変化が大きい領域では、出力振幅制御は困難となる。そこで、素子特性の変化が著しい領域では出力時間幅制御を行い、素子特性の変化が緩やかな領域では出力振幅制御を行うというように、切り替えて制御を行っている（例えば、特許文献１）。
【０００３】
【特許文献１】
特開２００１−１０９４２１号公報（［００１５］〜［００１９］）
【０００４】
【発明が解決しようとする課題】
従来の階調表現は、上記のような制御を行っていたため、印加電圧値の切り替えを高速に行う必要があるという問題点があった。
【０００５】
また印加電圧値の種類が多いため、電源回路の規模が大きくなり切り替え回路が複雑になるという問題点があった。
【０００６】
本発明は以上の問題点を解決するためになされたものであり、印加電圧値の切り替えを高速に行う必要がなく、且つ少ない種類の印加電圧値で階調を表現することができる、階調表現方法、階調表現回路およびそれを用いた画像表示装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明に係る階調表現方法は、第１電極と、該第１電極と隔絶し且つ直交した第２電極との間に、互いに異なる印加振幅値を有する複数の電圧パルスを所定の印加時間幅ずつ印加することにより前記第１電極と前記第２電極とが交差する場所において所望の階調で画素を発光させる階調表現方法であって、前記印加時間幅は、前記電圧パルスそれぞれに対して、単位となる最小印加時間幅の整倍数で表され、前記電圧パルスのうち第１の電圧パルスの最小印加時間幅の発光量が、前記第１の電圧パルスとは異なる印加振幅値の第２の電圧パルスの最小印加時間幅の整数倍の印加時間幅の発光量と等しく、かつ、前記第１の電圧パルスの最小印加時間幅の発光量に等しい発光量となる前記第２の電圧パルスの印加時間幅を前記第２の電圧パルスの最大印加時間幅として、前記第２の電圧パルスの印加時間幅を最大印加時間幅以下とする。
【０００８】
請求項５に記載の発明に係る階調表現回路は、第１電極と、該第１電極と隔絶し且つ直交した第２電極との間に、互いに異なる印加振幅値を有する複数の電圧パルスを所定の印加時間幅ずつ印加することにより前記第１電極と前記第２電極とが交差する場所において所望の階調で画素を発光させる階調表現回路であって、前記印加時間幅は、前記電圧パルスそれぞれに対して、単位となる最小印加時間幅の整数倍で表され、前記電圧パルスのうち第１の電圧パルスの最小印加時間幅の発光量が、前記第１の電圧パルスとは異なる印加振幅値の第２の電圧パルスの最小印加時間幅の整数倍の印加時間幅の発光量と等しく、かつ、前記第１の電圧パルスの最小印加時間幅の発光量に等しい発光量となる前記第２の電圧パルスの印加時間幅を前記第２の電圧パルスの最大印加時間幅として、前記第２の電圧パルスの印加時間幅を最大印加時間幅以下とする。
【０００９】
【発明の実施の形態】
＜実施の形態１＞
本発明は、図１０に示すような第１電極ＥＲＲａ〜ｃと第２電極ＥＲＣａ〜ｄとが交差する場所において所望の階調で画素を発光させる発光素子に関するものである。
【００１０】
図１は、本発明の実施の形態１に係る階調表現方法を示す図である。図１においては、印加電圧値Ｖａを有する電圧パルスＰＡと印加電圧値Ｖｂを有する電圧パルスＰＢとの２種類の電圧パルスが示されている。電圧パルスＰＡの印加時間幅は、単位となる最小印加時間幅ｔａを用いて、ｍ・ｔａと表すこととする（但しｍは整数で、ｍ≧０）。また電圧パルスＰＢの印加時間幅は、単位となる最小印加時間幅ｔｂを用いて、ｎ・ｔｂと表すこととする（但しｎは整数で、ｎ≧０）。最小印加時間幅ｔａ，ｔｂは、階調表現方法を実施する回路の構成や発光素子の特性、あるいはシステムのクロックの周波数により決定される。
【００１１】
ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ：電界放出型画像表示装置）や有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の発光素子の画素の素子特性においては、印加電圧値Ｖと印加電圧値Ｖにおける単位時間あたりの発光量ｌとは比例しない。本実施の形態では図３に示すように、印加電圧値Ｖａを印加した時の単位時間あたりの発光素子の画素の発光量ｌａと、印加電圧値Ｖｂを印加した時の単位時間あたりの発光素子の画素の発光量ｌｂとを用いて（但し、Ｖａ＜Ｖｂ）、印加電圧値Ｖが高くなるほど、印加電圧値Ｖにおける単位時間あたりの発光量ｌの変化が大きくなる場合を例にとり説明する。
【００１２】
発光素子の画素に、印加電圧値Ｖａを有する電圧パルスＰＡを印加時間幅ｍ・ｔａだけ印加し、印加電圧値Ｖｂを有する電圧パルスＰＢを印加時間幅ｎ・ｔｂだけ印加した場合の発光量Ｌは、式（１）のように表される。
【００１３】
Ｌ＝ｌａ・ｍ・ｔａ＋ｌｂ・ｎ・ｔｂ・・・式（１）
今、下記の式（２）が成立したとすると（但しＭは整数で、Ｍ≧０）、式（１）は式（３）のように書き換えることができる。
【００１４】
ｌｂ・ｔｂ＝Ｍ・ｌａ・ｔａ・・・式（２）
Ｌ＝ｌａ・ｔａ・（ｍ＋Ｍ・ｎ）・・・式（３）
式（２）は、電圧パルスＰＡによる発光量Ｍ・ｌａ・ｔａが、電圧パルスＰＢによる発光量ｌｂ・ｔｂに等しいことを示している。印加時間幅ｔｂの電圧パルスＰＢと、印加時間幅Ｍ・ｔａの電圧パルスＰＡとを図２の斜線部にそれぞれ示す。ここで、これらの電圧パルスの斜線部分は互いに等しい発光量を有している。なお、電圧パルスＰＡの印加時間幅ｍ・ｔａはＭ・ｔａ以下で可変であり、電圧パルスＰＢの印加時間幅ｎ・ｔｂについてもＮ・ｔｂ以下で可変であるＮ（但しＮは整数で、Ｎ≧０）が存在する。そして、最大時間幅Ｔ＝Ｍ・ｔａ＋Ｎ・ｔｂは、画像のフレーム周波数、画像の走査周波数、画素数、表示階調数、駆動回路の動作速度、制御回路の映像信号処理速度、製品としての仕様等により決定される。ただし、図２では、説明を分かりやすくするために、ｔ＝Ｍ・ｔａ＋ｎ・ｔｂの場合について記載している。
【００１５】
式（２）が成立する場合としては、Ｍの値を決めた後に式（２）を成立させるＶａとＶｂの関係を決める場合と、ＶａとＶｂの関係を決めた後に式（２）を成立させるＭの値を決める場合との２通りの場合がある。前述したように、最小印加時間幅ｔａ，ｔｂは、階調表現方法を実施する回路の構成や発光素子の特性、あるいはシステムのクロックの周波数により決定される。従って、決定された最小印加時間幅ｔａ，ｔｂと、図３に示される印加電圧値Ｖと単位時間あたりの発光量との関係を用いることにより、式（２）を満たすＶａ，Ｖｂを決定することができる。
【００１６】
また式（３）は、ｍとｎとを変化させることにより、電圧パルスＰＡと電圧パルスＰＢとによる発光量Ｌを、電圧パルスＰＡによる発光量ｌａ・ｔａ単位で階調表現ができることを示している。例えば、Ｍ＝１０とし、所望の階調の発光量を２７ｌａ・ｔａとすると、ｍ＝２，ｎ＝７とすることにより、電圧パルスＰＡと電圧パルスＰＢとで、階調を表現できる。即ち、電圧パルスＰＢで表現できる２０ｌａ・ｔａを電圧パルスＰＢで表現し、電圧パルスＰＢでは表現できない７ｌａ・ｔａを、電圧パルスＰＡで表現するのである。このようにして、電圧パルスＰＡと電圧パルスＰＢとの２種類の電圧パルスを用いて、発光量ｌａ・ｔａ単位で階調表現を行うことができる。
【００１７】
次に図４を用いて、図１に示すような電圧パルスを印加するための階調表現回路について説明する。
【００１８】
発光素子に電圧パルスを印加する期間を規定するための信号Ａは、入力端１から入力された後に、バッファ１０とレベルシフト回路１３とに入力される。バッファ１０は、信号の直流成分を除去するためのコンデンサ１１を介して、Ｐ型ＦＥＴ１２のゲートに信号Ａと同じ波形の信号を出力する。レベルシフト回路１３は、信号Ａと波形が同じで直流成分の異なった信号をレベルシフト回路１４とインバータ１５とに出力する。レベルシフト回路１４は、入力される信号と波形が同じで直流成分の異なった信号をインバータ１６に出力する。この直流成分の変化は、Ｐ型ＦＥＴ１２，１８およびＮ型ＦＥＴ１７の動作点（動作電位）の変化に入力される信号を対応させるためである。インバータ１５は、入力される信号を反転してＮ型ＦＥＴ１７のゲートに出力する。インバータ１６は、入力される信号を反転してＰ型ＦＥＴ１８のゲートに出力する。Ｐ型ＦＥＴ１２のソースとＮ型ＦＥＴ１７のソースとは共に電位Ｖ０に接続される。後述するように、発光素子が発光していない期間には、第１電極ＥＲＲと第２電極ＥＲＣとは、電位Ｖ０に接続される。Ｐ型ＦＥＴ１８のソースは電位Ｖｂに接続される。Ｎ型ＦＥＴ１７のドレインとＰ型ＦＥＴ１８のドレインとは互いに接続され、さらに発光素子の第１電極ＥＲＲに接続される。
【００１９】
また、発光素子に低電位パルスを印加するための信号Ｓ０は、入力端２から入力された後に、バッファ２０とレベルシフト回路２２とに入力される。バッファ２０は、入力された信号をＮ型ＦＥＴ２３のゲートに出力する。レベルシフト回路２２は、信号Ｓ０と波形が同じで直流成分の異なった信号をバッファ２１に出力する。この直流成分の変化は、Ｎ型ＦＥＴ２３およびＰ型ＦＥＴ２４の動作点の変化に入力される信号を対応させるためである。バッファ２１は、入力された信号を、Ｐ型ＦＥＴ２４のゲートに出力する。Ｎ型ＦＥＴ２３のソースは基準電位（ＧＮＤ）に接続される。Ｎ型ＦＥＴ２３のドレインとＰ型ＦＥＴ２４のドレインとは互いに接続され、さらに発光素子の第２電極ＥＲＣに接続される。
【００２０】
また、発光素子に他の低電位パルスを印加するための信号Ｓ１は、入力端３から入力された後に、インバータ３０に入力される。インバータ３０は、信号の直流成分を除去するためのコンデンサ３１を介して、Ｐ型ＦＥＴ３２のゲートに信号Ｓ１を反転した波形を出力する。Ｐ型ＦＥＴ３２のソースは、（Ｖｂ−Ｖａ＋Ｖｄ）の電位を有する電源に接続され、Ｐ型ＦＥＴ３２のドレインはダイオード３３のアノードに接続される。ダイオード３３は電圧降下Ｖｄを有し、Ｐ型ＦＥＴ１２が導通状態になったときに、Ｐ型ダイオード３２のドレインが電位Ｖ０に接続されることを防ぐはたらきをする。Ｐ型ＦＥＴ２４のソースはＰ型ＦＥＴ１２のドレインとダイオード３３のカソードとに接続される。
【００２１】
ここで、以下の説明のために、バッファ１０と、コンデンサ１１と、Ｐ型ＦＥＴ１２，１８と、レベルシフト回路１３，１４と、インバータ１５，１６と、Ｎ型ＦＥＴ１７とから構成される部分を、第１電極駆動部４とする。第１電極駆動部４から第１電極ＥＲＲへは、信号Ｇが出力される。
【００２２】
また、バッファ２０，２１と、レベルシフト回路２２と、Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ２４とから構成される部分を、第２電極駆動部５とする。第２電極駆動部５から第２電極ＥＲＣへは、信号Ｃが出力される。
【００２３】
また、インバータ３０と、コンデンサ３１と、Ｐ型ＦＥＴ３２と、ダイオード３３とから構成される部分を、電圧供給部６とする。
【００２４】
次に、図４に示した回路の動作を、図５を用いて説明する。図５（１）〜（３）は、入力端１〜３から入力される信号Ａ，Ｓ０，Ｓ１をそれぞれ示す。図５（１）〜（３）に示すように、発光素子は、信号Ａ，Ｓ０，Ｓ１それぞれの波形の相互関係から、期間Ｐ０〜Ｐ２の３つの期間で制御される。期間Ｐ０においては、信号Ａ，Ｓ０，Ｓ１は全てＬレベルである。期間Ｐ１においては、信号Ａ，Ｓ０がＨレベルで、信号Ｓ１がＬレベルである。期間Ｐ２においては、信号Ａ，Ｓ１がＨレベルで、信号Ｓ０がＬレベルである。
【００２５】
期間Ｐ０においては、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｐ型ＦＥＴ２４とが導通状態となり、Ｐ型ＦＥＴ１８と、Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ３２とが遮断状態となる。従って、図５（４）に示すように、信号Ｇ，Ｃには共に電位Ｖ０が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差は０となり、発光素子は発光しない。
【００２６】
また期間Ｐ１においては、Ｐ型ＦＥＴ１８と、Ｎ型ＦＥＴ２３とが導通状態となり、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｐ型ＦＥＴ２４と、Ｐ型ＦＥＴ３２とが遮断状態となる。従って、図５（４）に示すように、信号Ｇ，Ｃにはそれぞれ電位Ｖｂ，基準電位（ＧＮＤ）が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差はＶｂとなる。
【００２７】
また期間Ｐ２においては、Ｐ型ＦＥＴ１８と、Ｐ型ＦＥＴ２４と、Ｐ型ＦＥＴ３２とが導通状態となり、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｎ型ＦＥＴ２３とが遮断状態となる。従って、図５（４）に示すように、信号Ｇには電位Ｖｂが出力され、信号Ｃには電位（Ｖｂ−Ｖａ＋Ｖｄ）−Ｖｄ即ち（Ｖｂ−Ｖａ）が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差はＶａとなる。
【００２８】
以上の動作において、図４に示す回路に信号Ａ，Ｓ０，Ｓ１を入力する期間を調整することにより、図５の期間Ｐ１，Ｐ２をそれぞれ時間幅ｎ・ｔｂ，ｍ・ｔａにすることができる。
【００２９】
図１においては、発光素子の印加電圧値を切り替えるところは３ヶ所、即ち、０からＶｂに変化するところと、ＶｂからＶａに変化するところと、Ｖａから０に変化するところだけであるので、印加電圧の切り替えを高速に行う必要がない。また発光素子の印加電圧値としては、ＶａとＶｂとの２種類のみで階調表現を行っている。
【００３０】
次に、図５に示すように印加電圧値Ｖａ，Ｖｂに加えて印加電圧値Ｖｃ（但し、Ｖａ＜Ｖｂ＜Ｖｃ）を用いた場合について、図６を用いて説明する。
【００３１】
印加電圧値Ｖａ，Ｖｂは、上述のとおり式（２）を満たすものとする。また印加電圧値Ｖｃの印加時間幅は、最小印加時間幅ｔｃを単位として、ｐ・ｔｃ（但しｐは整数で、ｐ≧０）と表されることとし、印加電圧値Ｖｃを印加した時の単位時間あたりの発光素子の画素の発光量をｌｃとすると、複数の電圧パルスによる発光量は、式（４）のように表される。
【００３２】
Ｌ＝ｌａ・ｍ・ｔａ＋ｌｂ・ｎ・ｔｂ＋ｌｃ・ｐ・ｔｃ・・・式（４）
ここで、印加電圧値Ｖｂの最大印加時間幅をＮ・ｔｂとする（但しＮは整数で、Ｎ≧０）。このとき、式（２）に加えて以下の式（５）が成立したとすると、式（４）は式（６）のように書き換えることができる。
【００３３】
ｌｃ・ｔｃ＝Ｎ・ｌｂ・ｔｂ・・・式（５）
Ｌ＝ｌａ・ｔａ・（ｍ＋Ｍ・ｎ＋Ｍ・Ｎ・ｐ）・・・式（６）
式（５）は、印加電圧値Ｖｃによる発光量ｌｃ・ｔｃが、印加電圧値Ｖｂによる発光量Ｎ・ｌｂ・ｔｂに等しいことを示している。また式（６）は、ｍとｎとｐとを変化させることにより、複数の電圧パルスによる発光量Ｌを印加電圧値Ｖａによる発光量ｌａ・ｔａ単位で階調表現ができることを示している。
【００３４】
上記の説明から、印加電圧値の種類は２，３種類に限らずさらに多い場合であっても、同様に、複数の電圧パルスによる発光量Ｌを印加電圧値Ｖａによる発光量ｌａ・ｔａ単位で階調表現ができることは容易に類推される。
【００３５】
次に図７を用いて、図６に示すような電圧パルスを印加するための回路について説明する。ここで、第１電極駆動部４および第２電極駆動部５については、図４に示したものと同様であるので、説明を省略する。
【００３６】
発光素子に印加される電圧値を切り替えるための信号Ｓ１は、入力端３から入力された後に、インバータ３０に入力される。インバータ３０は、信号の直流成分を除去するためのコンデンサ３１を介して、Ｐ型ＦＥＴ３２のゲートに信号Ｓ１を反転した波形を出力する。Ｐ型ＦＥＴ３２のソースは、（Ｖｃ−Ｖｂ＋Ｖｄ）の電位を有する電源に接続され、Ｐ型ＦＥＴ３２のドレインはダイオード３３のアノードに接続される。
【００３７】
また、発光素子に印加される電圧を切り替えるための信号Ｓ２は、入力端７から入力された後に、インバータ３４に入力される。インバータ３４は、信号の直流成分を除去するためのコンデンサ３５を介して、Ｐ型ＦＥＴ３６のゲートに信号Ｓ２を反転した波形を出力する。Ｐ型ＦＥＴ３６のソースは、（Ｖｃ−Ｖａ＋Ｖｄ）の電位を有する電源に接続され、Ｐ型ＦＥＴ３６のドレインはダイオード３７のアノードに接続される。ダイオード３７は電圧降下Ｖｄを有し、Ｐ型ＦＥＴ１２が導通状態になったときに、Ｐ型ダイオード３６のドレインが電位Ｖ０に接続されることを防ぐはたらきをする。ダイオード３３，３７のカソードはＰ型ＦＥＴ２４のソースとＰ型ＦＥＴ１２のドレインとに接続される。
【００３８】
ここで、以下の説明のために、電圧供給部６に、インバータ３４と、コンデンサ３５と、Ｐ型ＦＥＴ３６と、ダイオード３７とを加えた部分を、電圧供給部８とする。
【００３９】
次に、図７に示した回路の動作を、図６を用いて説明する。図６（１）〜（４）は、入力端１〜３，７から入力される信号Ａ，Ｓ０，Ｓ１，Ｓ２をそれぞれ示す。図６（１）〜（４）に示すように、発光素子は、信号Ａ，Ｓ０，Ｓ１，Ｓ２それぞれの波形の相互関係から、期間Ｐ０〜Ｐ３の４つの期間で制御される。期間Ｐ０においては、信号Ａ，Ｓ０，Ｓ１，Ｓ２は全てＬレベルである。期間Ｐ１においては、信号Ａ，Ｓ０がＨレベルで、信号Ｓ１，Ｓ２がＬレベルである。期間Ｐ２においては、信号Ａ，Ｓ１がＨレベルで、信号Ｓ０，Ｓ２がＬレベルである。期間Ｐ３においては、信号Ａ，Ｓ２がＨレベルで、信号Ｓ０，Ｓ１がＬレベルである。
【００４０】
期間Ｐ０においては、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｐ型ＦＥＴ２４とが導通状態となり、Ｐ型ＦＥＴ１８と、Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ３２，３６とが遮断状態となる。従って、図６（５）に示すように、信号Ｇ，Ｃには共に電位Ｖ０が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差は０となり、発光素子は発光しない。
【００４１】
また期間Ｐ１においては、Ｐ型ＦＥＴ１８と、Ｎ型ＦＥＴ２３とが導通状態となり、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｐ型ＦＥＴ２４と、Ｐ型ＦＥＴ３２と、Ｐ型ＦＥＴ３６とが遮断状態となる。従って、図６（５）に示すように、信号Ｇ，Ｃにはそれぞれ電位Ｖｃ，基準電位（ＧＮＤ）が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差はＶｃとなる。
【００４２】
また期間Ｐ２においては、Ｐ型ＦＥＴ１８と、Ｐ型ＦＥＴ２４と、Ｐ型ＦＥＴ３２とが導通状態となり、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ３６とが遮断状態となる。従って、図６（５）に示すように、信号Ｇには電位Ｖｃが出力され、信号Ｃには電位（Ｖｃ−Ｖｂ＋Ｖｄ）−Ｖｄ即ち（Ｖｃ−Ｖｂ）が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差はＶｂとなる。
【００４３】
また期間Ｐ３においては、Ｐ型ＦＥＴ１８と、Ｐ型ＦＥＴ２４と、Ｐ型ＦＥＴ３６とが導通状態となり、Ｐ型ＦＥＴ１２と、Ｎ型ＦＥＴ１７と、Ｎ型ＦＥＴ２３と、Ｐ型ＦＥＴ３２とが遮断状態となる。従って、図６（５）に示すように、信号Ｇには電位Ｖｃが出力され、信号Ｃには電位（Ｖｃ−Ｖａ＋Ｖｄ）−Ｖｄ即ち（Ｖｃ−Ｖａ）が出力されるので、第１電極ＥＲＲと第２電極ＥＲＣとの電位差はＶａとなる。
【００４４】
以上の動作において、図７に示す回路に信号Ａ，Ｓ０，Ｓ１，Ｓ２を入力する期間を調整することにより、図６の期間Ｐ１〜Ｐ３をそれぞれ時間幅ｐ・ｔｃ，ｎ・ｔｂ，ｍ・ｔａにすることができる。
【００４５】
このように、本実施の形態に係る階調表現回路並びに階調表現方法においては、印加電圧の切り替えを高速に行う必要がなく、且つ少ない種類の印加電圧値で階調を表現することができる。
【００４６】
＜実施の形態２＞
実施の形態１において、最小印加時間幅ｔａ，ｔｂが互いに異なる値をとる場合には、最小印加時間幅ｔａ，ｔｂの間の最小公倍数を周期とするクロックが必要となる。
【００４７】
図８は、実施の形態２に係る階調表現回路並びに階調表現方法における、印加電圧値と印加時間幅との関係を示したグラフである。本実施例においては、最小印加時間幅ｔａ，ｔｂが同じ値をとる。従ってクロックとしては、この最小印加時間幅もしくはその整数倍を周期とするクロックであればよい。
【００４８】
このように、本実施の形態に係る階調表現回路並びに階調表現方法においては、クロックの周期が最小印加時間幅もしくはその整数倍を周期とするクロックであればよいので、階調表現回路の規模を小さくすることができ製造コストを削減することができる。
【００４９】
また印加電圧値の種類は、２種類に限らずさらに多い場合であっても、同様の効果を有することは容易に類推される。
【００５０】
＜実施の形態３＞
実施の形態１において、Ｍが、以下の式（７）を満たすとき、式（３）は、以下の式（８）のように書き改めることができる。
【００５１】
Ｍ＝２ｉ（ｉは自然数）・・・式（７）
Ｌ＝ｌａ・ｔａ・（ｍ＋２ｉ・ｎ）・・・式（８）
ここで例えば、ｉを４とし、ｍを０から１５までの整数、ｎを０から１５までの整数とすれば、Ｌが２５６階調すなわち８ｂｉｔの階調表現を行うことが可能となる。これは、８ｂｉｔの画像信号の下位４ｂｉｔをデコードしてｍの値とし上位４ｂｉｔをデコードしてｎの値とする簡単な回路だけで、入力画像信号の階調を発光素子の画素に再現できることを示している。
【００５２】
図９は、実施の形態３に係る階調表現回路並びに階調表現方法における、印加電圧値と印加時間幅との関係を示したグラフである。図９における太線で囲まれた複数の電圧パルスは、画素信号が例えば３８（１６進数）である場合のものである。
【００５３】
このように、本実施の形態に係る階調表現回路並びに階調表現方法においては、Ｍが２のべき乗倍であるので、簡単な回路だけで、入力画像信号の階調を発光素子の画素に再現できるという効果を有する。
【００５４】
またｉが４以外の自然数であったり、印加電圧値の種類が２種類に限らずさらに多い場合であっても、同様の効果を有することは容易に類推される。
【００５５】
＜実施の形態４＞
実施の形態４においては、実施の形態１〜３に係る階調表現回路を、画像表示装置用の２次元の発光素子に用いた場合について説明する。図１０に示される発光素子は、簡単のため、第１電極ＥＲＲａ〜ｃの３本と、第２電極ＥＲＣａ〜ｄの４本とで構成されているものを例にとる。
【００５６】
図１０に示される発光素子を、印加電圧値Ｖａ，Ｖｂの２種類を用いて階調表現する場合について説明する。図１１は、第１電極ＥＲＲａ〜ｃと、第２電極ＥＲＣａ〜ｄと、第１電極駆動部４ａ〜ｃと、第２電極駆動部５ａ〜ｄと、電圧供給部６ａ〜ｄとの接続を示したものである。
【００５７】
第１電極駆動部４ａ〜ｃは図４の第１電極駆動部４と同じ構成をとり、入力端１ａ〜ｃと第１電極ＥＲＲａ〜ｃとにそれぞれ接続されている。例えば第１電極駆動部４に対応する第１電極駆動部４ａは、入力端１に対応する入力端１ａから信号Ａに対応する信号Ａａが入力され、第１電極ＥＲＲに対応する第１電極ＥＲＲａに信号Ｇａを出力する。第１電極駆動部４ｂ〜ｄについても同様である。
【００５８】
また第２電極駆動部５ａ〜ｄは、図４の第２電極駆動部５と同じ構成をとり、入力端２ａ〜ｃと第２電極ＥＲＣａ〜ｄとにそれぞれ接続されている。例えば第２電極駆動部５に対応する第２電極駆動部５ａは、入力端２に対応する入力端２ａから信号Ｓ０に対応する信号Ｓ０ａが入力され、第２電極ＥＲＣに対応する第２電極ＥＲＣａに信号Ｃａを出力する。第２電極駆動部５ｂ〜ｄについても同様である。
【００５９】
また電圧供給部６ａ〜ｄは、図４の電圧供給部６と同じ構成をとり、入力端３ａ〜ｄにそれぞれ接続されている。例えば電圧供給部６に対応する電圧供給部６ａは、入力端３に対応する入力端３ａから信号Ｓ１に対応する信号Ｓ１ａが入力される。電圧供給部６ｂ〜ｄについても同様である。
【００６０】
また図１１の、第１電極駆動部４ａ〜ｃと第２電極駆動部５ａ〜ｄと電圧供給部６ａ〜ｄとにおいては、図４の、Ｐ型ＦＥＴ１２のドレインとダイオード３３のカソードとＰ型ＦＥＴ２４のソースとにそれぞれ相当する部分が接続され同じ電位となるように構成されている。
【００６１】
次に、図１１に示した発光素子の動作を、図１２を用いて説明する。図１２（１）〜（３）は、入力端１ａ〜ｃ，２ａ〜ｃ，３ａ〜ｃから入力される信号Ａａ〜ｃ，Ｓ０ａ〜ｄ，Ｓ１ａ〜ｄをそれぞれ示す。また図１２（４）は、第１電極ＥＲＲａ〜ｃに入力される信号Ｇａ〜ｃを示す。図１２（５）〜（８）は、第２電極ＥＲＣａ〜ｄに入力される信号Ｃａ〜ｄを示す。図１１において電位Ｖ０は、第１電極ＥＲＲａ〜ｃのいずれかと第２電極ＥＲＣａ〜ｄのいずれかとの間に電圧（Ｖｂ−Ｖ０）を印加しても、発光素子が発光しない電位であるとする。
【００６２】
まず、信号ＡａをＨレベル、信号Ａｂ，ＡｃをＬレベルにする。このとき信号Ｓ０ａ〜ｄ，Ｓ１ａ〜ｄを用いて、図１１の第１電極ＥＲＲａと第２電極ＥＲＣａ〜ｄとの間の画素の階調表現を、実施の形態１と同様の手順で行う。このとき図１２（２），（３）に示すように、第２電極ＥＲＣａ〜ｄへの電圧パルスの印加は同時に行われる。
【００６３】
次に、信号ＡｂをＨレベル、信号Ａａ，ＡｃをＬレベルにする。このとき信号Ｓ０ａ〜ｄ，Ｓ１ａ〜ｄを用いて、図１１の第１電極ＥＲＲｂと第２電極ＥＲＣａ〜ｄとの間の画素の階調表現を、実施の形態１と同様の手順で行う。このとき図１２（２），（３）に示すように、第２電極ＥＲＣａ〜ｄへの電圧パルスの印加は同時に行われる。
【００６４】
次に、信号ＡｃをＨレベル、信号Ａａ，ＡｂをＬレベルにする。このとき信号Ｓ０ａ〜ｄ，Ｓ１ａ〜ｄを用いて、図１１の第１電極ＥＲＲｃと第２電極ＥＲＣａ〜ｄとの間の画素の階調表現を、実施の形態１と同様の手順で行う。このとき図１２（２），（３）に示すように、第２電極ＥＲＣａ〜ｄへの電圧パルスの印加は同時に行われる。
【００６５】
上記の手順により、第１電極ＥＲＲａ〜ｃの階調表現を１サイクル分行うことができる。ここで、図１０の発光素子の画素に用いられる蛍光体の残光時間を、第１電極ＥＲＲａ〜ｃの階調表現の１サイクル分の周期と同じかそれよりも長く設定しておくことにより、発光素子は２次元画像を表示することができる。
【００６６】
このように、本実施の形態に係る画像表示装置においては、実施の形態１〜３に係る階調表現回路を、画像表示用の２次元の発光素子に用いている。従って、印加電圧値の切り替えを高速に行う必要がなく、且つ少ない種類の印加電圧値で階調を表現することが可能な画像表示装置を提供することができる。
【００６７】
また上記の説明では、第１電極が３本で第２電極が４本の場合の説明を行ったが、これに限らず、第１電極および第２電極の本数がさらに多い発光素子においても、同様に２次元画像を表示できることは容易に類推される。
【００６８】
＜実施の形態５＞
実施の形態１〜４においては、以下に説明するように、信号Ｃに印加される電位の変化は、小さいことが望ましい。従って、電圧パルスＰＡと電圧パルスＰＢとは、間隔を空けずに連続して入力されることが望ましい。
【００６９】
図１３（１）には、電圧パルスＰＡ，ＰＢが連続して入力される場合を示す。また図１３（２）には、電圧パルスＰＡ，ＰＢが連続せずに間隔を空けて入力される場合を示す。
【００７０】
図５，６，１２においては、第１電極ＥＲＲや第２電極ＥＲＣの抵抗値や、両電極間の容量成分が無視できる理想的な場合を図示している。しかし実際には抵抗値や容量成分があるため、図５のような電圧パルスが印加された場合には、図１３（１）のようにパルスの立ち上がり及び立ち下がりにおいて波形が変形し、変形部分４１〜４３が発光量の誤差となる。電圧パルスが連続しない場合には、実際の波形は図１３（２）のようになり、変形部分５１〜５３の面積の和は、変形部分４１〜４３の面積の和より大きくなる。従って、電圧パルスＰＡと電圧パルスＰＢとの間隔を空けずに連続して入力することにより、信号Ｃに印加される電位の変化を小さくすることができ、発光量の誤差を小さくすることができる。また、間隔を空けない分だけ複数の電圧パルスの時間幅も小さくすることができるので、輝度が高く階調数が多い良質な階調表現を行うことができる。
【００７１】
このように、本実施の形態に係る階調表現回路並びに階調表現方法においては、異なる印加電圧値を有する電圧パルスが連続して入力されるので、発光量の誤差を小さくすることができ、また、輝度が高く階調数が多い良質な階調表現を行うことができる。
【００７２】
なお、本発明は上記の実施例において詳細に説明されたが、これらの実施例により限定的に解釈されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【００７３】
加えて、本発明は図３に示すような素子特性を有する発光素子のみに限定されるものではなく、印加電圧値が高くなるほど、印加電圧値における単位時間あたりの発光量の変化が小さくなる場合にも適用される。
【００７４】
【発明の効果】
以上、説明したように、請求項１に記載の発明に係る階調表現方法及び請求項５に記載の発明に係る階調表現回路においては、印加電圧値の切り替えを高速に行う必要がなく、且つ少ない種類の印加電圧値で階調を表現することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る階調表現方法を示す図である。
【図２】実施の形態１に係る階調表現方法を示す図である。
【図３】発光素子の画素における印加電圧値と発光量との関係を示す図である。
【図４】実施の形態１に係る階調表現回路を示す回路図である。
【図５】実施の形態１に係る階調表現方法を示すタイミングチャートである。
【図６】実施の形態１に係る階調表現方法を示すタイミングチャートである。
【図７】実施の形態１に係る階調表現回路を示す回路図である。
【図８】実施の形態２に係る階調表現方法を示すタイミングチャートである。
【図９】実施の形態３に係る階調表現方法を示すタイミングチャートである。
【図１０】実施の形態４に係る発光素子を示す構成図である。
【図１１】実施の形態４に係る発光素子を示す構成図である。
【図１２】実施の形態４に係る階調表現方法を示すタイミングチャートである。
【図１３】実施の形態５に係る階調表現方法を示すタイミングチャートである。
【符号の説明】
１，１ａ〜ｃ，２，２ａ〜ｃ，３，３ａ〜ｃ，７ 入力端、４，４ａ〜ｃ 第１電極駆動部、５，５ａ〜ｄ 第２電極駆動部、６，６ａ〜ｄ，８ 電圧供給部、１０，２０，２１ バッファ、１１，３１，３５ コンデンサ、１２，１８，２４，３２，３６ Ｐ型ＦＥＴ、１３，１４，２２ レベルシフト回路、１５，１６，３０ インバータ、１７，２３ Ｎ型ＦＥＴ、３３，３７ ダイオード、４１〜４３，５１〜５４ 変形部分、ＥＲＲ，ＥＲＲａ〜ｃ 第１電極、ＥＲＣ，ＥＲＣａ〜ｄ 第２電極、Ａ，Ｓ０，Ｓ０ａ〜ｄ，Ｓ１，Ｓ１ａ〜ｄ，Ｓ２，Ｇ，Ｃ 信号、Ｐ０〜Ｐ３ 期間、ＰＡ，ＰＢ 電圧パルス。
Claims (10)
- 第１電極と、該第１電極と隔絶し且つ直交した第２電極との間に、互いに異なる印加振幅値を有する複数の電圧パルスを所定の印加時間幅ずつ印加することにより前記第１電極と前記第２電極とが交差する場所において所望の階調で画素を発光させる階調表現方法であって、
前記印加時間幅は、前記電圧パルスそれぞれに対して、単位となる最小印加時間幅の整倍数で表され、
前記電圧パルスのうち第１の電圧パルスの最小印加時間幅の発光量が、前記第１の電圧パルスとは異なる印加振幅値の第２の電圧パルスの最小印加時間幅の整数倍の印加時間幅の発光量と等しく、
かつ、前記第１の電圧パルスの最小印加時間幅の発光量に等しい発光量となる前記第２の電圧パルスの印加時間幅を前記第２の電圧パルスの最大印加時間幅として、前記第２の電圧パルスの印加時間幅を最大印加時間幅以下とする
階調表現方法。 - 請求項１に記載の階調表現方法であって、
複数の前記電圧パルスに含まれる全ての電圧パルスにおいて、前記最小印加時間幅は同一値をとる
階調表現方法。 - 請求項１又は請求項２に記載の階調表現方法であって、
それぞれの前記電圧パルスの前記最大印加時間幅は、前記最小印加時間幅の２のべき乗倍である
階調表現方法。 - 請求項１乃至請求項３のいずれかに記載の階調表現方法であって、
複数の前記電圧パルスに含まれる各電圧パルスは連続して印加される
階調表現方法。 - 第１電極と、該第１電極と隔絶し且つ直交した第２電極との間に、互いに異なる印加振幅値を有する複数の電圧パルスを所定の印加時間幅ずつ印加することにより前記第１電極と前記第２電極とが交差する場所において所望の階調で画素を発光させる階調表現回路であって、
前記印加時間幅は、前記電圧パルスそれぞれに対して、単位となる最小印加時間幅の整数倍で表され、
前記電圧パルスのうち第１の電圧パルスの最小印加時間幅の発光量が、前記第１の電圧パルスとは異なる印加振幅値の第２の電圧パルスの最小印加時間幅の整数倍の印加時間幅の発光量と等しく、
かつ、前記第１の電圧パルスの最小印加時間幅の発光量に等しい発光量となる前記第２の電圧パルスの印加時間幅を前記第２の電圧パルスの最大印加時間幅として、前記第２の電圧パルスの印加時間幅を最大印加時間幅以下とする
階調表現回路。 - 請求項５に記載の階調表現回路であって、
前記電圧パルスは前記第１電極に印加される複数の高電位パルスと前記第２電極に印加される低電位パルスとの差分であり、
前記高電位パルスを前記第１電極に印加するための第１電極駆動部と、複数の前記低電位パルスを前記第２電極に印加するための第２電極駆動部と、前記第２電極駆動部に印加される複数の前記低電位パルスを切り替えるための電圧供給部とを備え、
複数の前記低電位パルスの各時間幅の和が前記複数の電圧パルスの総印加時間幅に等しい
階調表現回路。 - 請求項５又は請求項６に記載の階調表現回路であって、
複数の前記電圧パルスに含まれる全ての電圧パルスにおいて、前記最小印加時間幅は同一値をとる
階調表現回路。 - 請求項５乃至請求項７のいずれかに記載の階調表現回路であって、
それぞれの前記電圧パルスの前記最大印加時間幅は、前記最小時間幅の２のべき乗倍である
階調表現回路。 - 請求項５乃至請求項８のいずれかに記載の階調表現回路であって、
複数の前記電圧パルスに含まれる各電圧パルスは連続して印加される
階調表現回路。 - 請求項５乃至請求項９のいずれかに記載の階調表現回路を備える画像表示装置であって、
複数の前記第１電極と、
複数の前記第２電極と
を備える
画像表示装置。
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