JP2004297831A - 一般的なターボコードトレリスの終端方法およびシステム - Google Patents

Abstract

【課題】ターボエンコーダが情報ビットの送信のときに広範囲のターボコード速度内で動作するとき使用されることのできる一般的なターボコードトレリス終端のための方法および装置を提供すること。
【解決手段】ステップは、２以上の構成要素ターボエンコーダで情報ビットを符号化した後、２以上の各構成要素のエンコーダ内のシフトレジスタの内容から別々に２以上の各構成要素エンコーダからテール入力ビットを獲得するステップを含んでおり、さらに方法は、１／Ｒテール出力ビットが各複数のトレリス分岐に対して送信されるように１以上のテール出力ビットをパンクチュア処理するステップを含んでおり、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である。さらに別の変形では、テール出力ビットのパンクチュア処理ステップはさらに、テール出力ビットが情報ビット送信中に使用される２以上の構成要素エンコーダのうちの１つの出力分岐から送信される場合のみ、トレリス終端中にテール出力ビットを送信するステップを含んでいる。
【選択図】図１

Description

本発明は、ターボコードの構成要素エンコーダの両者を終端し、情報ビット伝送中の各トレリス段およびトレリス終端段に対して送信されるビット数が確実に同数になるようにするためにトレリス終端段で適用可能なパンクチュア処理パターンを展開する方法に関する。

順方向および逆方向リンクのターボ符号化および復号化プロセス、特にコード分割多元アクセス（ＣＤＭＡ）通信チャンネルプロセスは、米国特許第09/246,338号明細書（“SETS OF RATE-COMPATIBLE UNIVERSAL TURBO CODES NEARLY OPTIMIZED OVER VARIOUS RATES AND INTERLEAVER DELAYS”、1999年２月11日）と、米国特許第09/235,582号明細書（FORWARD ERROR CORRECTION SCHEME FOR DATA CHANNELS USING UNIVERSAL TURBO CODE、1999年１月22日）に徹底して開示されている。

畳み込み符号化方式では、テールビットは、エンコーダの全てのシフトレジスタを消去してゼロにするために情報ビット後に挿入される。フィードフォワードエンコーダでは、テールビットはゼロに等しい。フィードバックエンコーダでは、テールビットの値はシフトレジスタの現在値の内容に基づいている。

ターボエンコーダは２以上の反復（フィードバック）畳み込みエンコーダの並列の連結から構成されている。ターボインターリーバにより各構成要素エンコーダは異なる順序で情報ビットを処理するので、同一のテールビットにより全ての構成要素エンコーダを終了させることはできない。

第３の発生ＣＤＭＡシステムのように異なるコード速度を有する１組のターボコードに使用されるのに通常十分であるトレリス終端方法が望ましい。望ましい一般的な方法には、パンクチュア処理（データの抜き取り：puncturing）テールビットシーケンスの方法も含まれている。

本発明は、ターボエンコーダが情報ビットの送信のときに広範囲のターボコード速度内で動作するとき使用されることのできる一般的なターボコードトレリス終端のための方法および装置を提供することによって、前述の、およびその他の必要性を解決する。

最も一般的な形態では、本発明はターボエンコーダの２以上の構成要素エンコーダを終端する方法を特徴とする。この方法は、２以上の各構成要素エンコーダでテール入力ビットを生成するステップを含んでおり、２以上の構成要素エンコーダにより情報ビットを符号化した後、２以上の構成要素エンコーダのそれぞれの内部のシフトレジスタの内容から別々に２以上の各構成要素エンコーダからテール入力ビットを出力し、１／Ｒテール出力ビットが複数のトレリス段のそれぞれのために送信されるように１以上のテール出力ビットをパンクチュア処理するステップを含んでおり、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である。

さらに別の変形では、１以上のテール出力ビットをパンクチュア処理するステップはさらに、テールビット出力が情報ビット送信中に使用される２以上の構成要素エンコーダのうちの１つの出力分岐から送信される場合のみ、トレリス終端中にテール出力ビットを送信するステップを含んでいる。

本発明の前述およびその他の特性、特徴、利点は添付図面を伴って示された以下のより特別な説明から明白になるであろう。対応する参照符号は図面の幾つかの考察を通して対応する構成要素を示している。
本発明を実施する現在考慮されている最良のモードについての以下の説明は発明を限定するためのものではなく、単に本発明の一般的原理を説明する目的で記載されたものである。本発明の技術的範囲は特許請求の範囲の記載を参照して決定されるべきである。

図１を参照すると、例示的なターボコードエンコーダが示されており、ターボコードトレリス終端設計の１実施形態は、別のエンコーダ10' （第２のエンコーダ）をディスエーブルしながら、１つのエンコーダ10（第１のエンコーダ）を終端し、また異なる時間にエンコーダ10（第１のエンコーダ）をディスエーブルしながら別のエンコーダ10' （第２のエンコーダ）を終端する。

図１のターボコードエンコーダのエンコーダ（第１、第２のエンコーダ）10、10' は並列な結合で構成された構成要素エンコーダである。構成要素エンコーダはモジュール加算器17、20、26、28、30、24、25と、エンコード方式に基づいて例えばテール出力ビットＸ（ｔ）、Ｙ₀ （ｔ）、Ｙ₁ （ｔ）を含む出力ビットを生成するためにノード（ノード32等）を通って結合されているシフトレジスタ18、21、22を使用することが技術でよく知られている。図１はこのような構成要素エンコーダの並列結合のような単なる１例であり、ここではインターリーブ装置（インターリーバ）16はＸ（ｔ）の入力部と第２のエンコーダ10' との間で使用され、付加的に、パンクチュア装置36が使用され、切換え可能に各エンコーダ（第１、第２のエンコーダ）10、10' のそれぞれのエンコーダ出力に結合される。ここで説明するように、テール入力ビットは図１のビットＸとＸ' を意味し、テール出力ビットはビットＸ、Ｘ' 、Ｙ₀ 、Ｙ₀ ' 、Ｙ₁ またはＹ₁ ' を意味する。別のターボエンコーダでは、２つ以上の構成要素エンコーダが存在してもよい。各構成要素エンコーダは図１よりも少数または多数のシフトレジスタを使用してもよい。

図１では、メッセージビットＸ（ｔ）が符号化された後、スイッチ12は３つの連続的なテール入力ビットの発生、この例では（第１のシフトレジスタ18と第２のシフトレジスタ21と第３のシフトレジスタ22とここでは呼ばれている）３つの各シフトレジスタ18、21、22の内容から発生されることを可能にするためフィードバック位置に移動される。通常、構成要素エンコーダを終端するためのテール入力ビットＸ（ｔ）、Ｘ' （ｔ）の数はそのエンコーダのシフトレジスタ数に等しい。

各クロックサイクルの最後に、新しいテール入力ビットＸ（ｔ）、Ｘ' （ｔ）は３つのシフトレジスタ18、21、22の各それぞれのシフトレジスタをゼロにするために発生される。
本発明の１実施形態では、エンコーダ10、10' は３つのクロックサイクル内で同時に終端され、それぞれ固有のテール入力ビットＸ（ｔ）、Ｘ' （ｔ）を有する。代わりに、第１のエンコーダ10は最初に終端され、第２のエンコーダ10' はディスエーブルされ、それに続いて、第２のエンコーダ10' が終端され、第１のエンコーダ10がディスエーブルされる。

異なるときに終端するエンコーダ10、10' の変形では、エンコーダ10、10' は連続的なクロックサイクルで終端されることができ、ここで６つの連続的なクロックサイクルテール入力ビットＸ（ｔ）、Ｘ' （ｔ）はエンコーダ10、10' の両者を連続的に終端する。

図１から見られるように、第２のエンコーダ10' を終端するための第２のテール入力ビットシーケンス34' はスイッチ12' と回路14' を通って第２のエンコーダ10' へフィードバックされる。テール入力ビットＸ（ｔ）、Ｘ' （ｔ）はターボインターリーバ16によりインターリーブされない。同様に、第１のエンコーダ10を終端するためのテール入力ビットシーケンス34は、別のスイッチ12と別の回路14を通って第１のエンコーダ10にフィードバックされる。

本発明の実施形態についてのパンクチュア処理方式を実行する前のシフトレジスタ18、21、22を消去してゼロにすることは、ビットシーケンスＸ（ｔ）、Ｘ' （ｔ）を開始および終了することにより行われ、エンコーダ10、10' のそれぞれ１つに結合されているシフトレジスタ18、21、22または18' 、21’、22’の数ｎに等しいテール入力ビットＸ（ｔ）、Ｘ' （ｔ）の数ｎを有する。

情報およびコード化されたビットについては、テール出力ビットＸ、Ｙ₀ 、Ｙ₁ 、Ｘ' 、Ｙ₀' 、Ｙ₁ ' もまたパンクチュア装置36によりパンクチュア処理される。
表１はパンクチュア処理するビットと送信するビットを識別する指示シーケンス（例えば“111 000 ”）を含む関連するテール出力ビットパンクチュア処理パターンを示している。“１”または“０”から構成された指示シーケンスはエンコーダ速度にしたがって選択される。この表示では、“１”はテール出力ビットが送信されるべきであることを示し、“０”はテール出力がパンクチュア処理されるべきであることを示している。表１のあるエントリは“反復”とラベルで示され、これは送信されるビットが２度送信されることを意味している。

テール入力ビットＸ、Ｘ' を含むテール入力ビットシーケンス34、34' は、エンコーダ10、10' が情報ビットをスイッチ12、12'（図１）によって符号化した後に生成され、スイッチ12、12' の可動接点は上の位置にある。第１のｎ／Ｒテール出力ビットＸ₁ 、Ｙ₀ 、Ｙ₁ は、第１のエンコーダ10を可動接点が下の位置にあるスイッチ12によってｎ回クロックすることによって発生され、第２のエンコーダ10' はクロックされない。その結果、以下の表１にしたがってテール出力ビットＸ₁ 、Ｙ₀ 、Ｙ₁ 、Ｘ' 、Ｙ₀ ' 、Ｙ₁ ' がパンクチュア処理または反復される。ここで、ｎは１つの構成要素エンコーダのシフトレジスタ18、21、22または18' 、21' 、22' の数であり（図１ではｎ＝３）、Ｒは使用されるターボコード速度である。最後のｎ／Ｒテール出力ビットＸ' 、Ｙ₀ ' 、Ｙ₁ ' は、第２のエンコーダ10' をそのスイッチ12' によってｎ回クロックすることによって発生され、一方、第１のエンコーダ10はクロックされない。その結果、表１にしたがってテール出力ビットがパンクチュア処理または反復される。これらの最終的な出力ビットはＸ' 、Ｙ₀ ' 、Ｙ₁ ' により示されている。

速度１／２ターボコードに対しては、各第１のｎテール入力ビット（ここではまた“開始するテール入力ビットシーケンスＸ（ｔ）”とも呼ばれる）に対するテール出力ビットはＸＹ₀ であり、各最後のｎテールビット期間（ここでは“終了するテールビットシーケンスＸ'(ｔ) ”と呼ばれる）のテール出力ビットはＸ' Ｙ₀ ' である。速度１／３ターボコードに対しては、各第１のｎテール入力ビットのテール出力ビットはＸＸＹ₀ Ｙ₁ であり、各最後のｎテールビットに対してテール出力ビットはＸ' Ｘ' Ｙ₀ ' である。速度１／４ターボコードに対しては、各第１のｎテール入力ビットに対するテール出力ビットはＸＸＹ₀ Ｙ₁ と、各最後のｎテール入力ビット期間のテール出力ビットはＸ' Ｘ' Ｙ₀ ' Ｙ₁ ' である。

テール入力ビットはインターリーバ16によりインターリーブされない。これらは情報ビットの符号化後に加算される。
表１：テール出力ビットのパンクチュア処理パターン
速度 １／２ １／３ １／４
Ｘ（ｔ） 111 000 111 000 111 000
反復 反復
Ｙ₀ （ｔ） 111 000 111 000 111 000
Ｙ₁ （ｔ） 000 000 000 000 111 000
Ｘ' （ｔ） 000 111 000 111 000 111
反復 反復
Ｙ₀ '（ｔ） 000 111 000 111 000 111
Ｙ₁ '（ｔ） 000 000 000 000 000 111
テール出力ビットのパンクチュア処理パターンを設計するために表１を使用するとき、行指示の“反復”は速度１／３または速度１／４ターボコードに対しては、送信されるとき、ビットＸとＸ' は２度送信されることを意味している。

速度１／２ターボコードでは、パンクチュア処理表は最初に上部から下部へ読取られ、その後、左から右へ読取られる。速度１／３ターボコードと速度１／４ターボコードでは、パンクチュア処理表は最初に上部から下部へ読出され、Ｘ（ｔ）とＸ'(ｔ) を反復し、その後、左から右へ読出される。

表１のパンクチュア処理パターンは、以下のことが満たされるように選択される。
（１）トレリス終端中に送信されたテール出力ビットの数は各トレリス分岐では１／Ｒであり、ここでＲは情報ビット送信中に使用されるターボコード速度である。この状況は、情報ビット送信と同一のターボコード速度がトレリス終端に対して使用されることを確実にする利点がある。
（２）情報ビット送信中に使用されたエンコーダ10、10' の出力分岐だけがトレリス終端に対して使用される。例えば、速度１／２と速度１／３ターボコーダでは、Ｘ（ｔ）、Ｘ'(ｔ) 、Ｙ₀ （ｔ）、Ｙ' ₀ （ｔ）だけが情報ビット送信中に送信され、Ｙ₁ （ｔ）とＹ' ₁ （ｔ）は常にパンクチュア処理される。それ故、Ｘ（ｔ）、Ｘ'(ｔ) 、Ｙ₀ （ｔ）、Ｙ' ₀ （ｔ）だけがトレリス終端段中に同様に送信される。それ故、製造業者が速度１／２およびエンコーダを実行しようと思っているだけであるならば、このような製造業者は分岐Ｘ、Ｙ₀ またはＸ' 、Ｙ₀ ' からのビットの送信を実行しさえすればよい。
（３）条件（１）と（２）を満たすため、トレリス終端中に幾つかのテール出力ビットの反復を必要とする。即ち、ターボコード速度を同一に維持し情報ビット送信において使用される出力分岐を使用するだけにするために、各エンコーダ10、10’の１以上のテールビットを反復し、それによってターボコード速度を同一に維持することが必要である。

表１により示されている好ましい実施形態では、Ｘ（ｔ）とＸ' （ｔ）はターボコード速度１／３および速度１／４の両方で反復されるように選択される。表１はまたエンコーダ10、10' が同時または非同時に終端されるか否かにかかわりなく使用されてもよい。

本発明の技術的範囲内に維持するため代わりの実施形態が考えられ、反復される別のテール出力ビット、例えばＹ₀ （ｔ）とＹ₀ ' （ｔ）に対応するようなテール出力ビットが選択される。
代わりに、１／４よりも低いコード速度が使用される場合、１つのエンコーダ10、10' に１以上のテール出力ビットを反復することが必要であり、この場合、Ｘ（ｔ）とＹ₀ （ｔ）の反復、またはＸ（ｔ）の２度の反復または任意の組合わせのようにＸ（ｔ）に加えた付加的なテールビットが反復されてもよい。

ここで説明した本発明を特別の実施形態とアプリケーションにより説明したが、種々の変化および変形が特許請求の範囲から逸脱することなく当業者により行われることができる。

本発明の１実施形態にしたがって使用するための第２のエンコーダを入力されるインターリーブされたビットを有するターボエンコーダのブロック図。

Claims (44)

1. ターボコードを使用するターボエンコーダの２以上の構成要素エンコーダを終端する方法において、
   ２以上の構成要素エンコーダによって情報ビットを符号化した後、２以上の各構成要素エンコーダ内のシフトレジスタの内容から別々に各構成要素エンコーダについて、２以上の各構成要素エンコーダからテール入力ビットを出力することにより、２以上の構成要素エンコーダのそれぞれにおいてテール入力ビットを生成し、
   ２以上の構成要素エンコーダのトレリス終端中に２以上の構成要素エンコーダの出力分岐からテール出力ビットを送信することを含み、
   ターボエンコーダがＲをターボコード速度として速度１／Ｒターボエンコーダとして使用されるとき、送信ステップが、
   トレリス終端中に２以上の構成要素エンコーダの第1のエンコーダの複数の出力分岐からテール出力ビットを送信し、
   トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの複数の出力分岐からテール出力ビットを送信することを含む方法。
2. 送信ステップがさらに、
   トレリス終端中に２以上の構成要素エンコーダの第1のエンコーダの複数の出力分岐の少なくとも１つから少なくとも１つのテール出力ビットを再度送信し、
   トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの複数の出力分岐の少なくとも１つから少なくとも１つのテール出力ビットを再度送信することを含む請求項1記載の方法。
3. Ｒが１／２のとき、送信ステップが、
   トレリス終端中に２以上の構成要素エンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ₀（ｔ）出力分岐からテール出力ビットを送信し、
   トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの第３のＸ'(ｔ) 出力分岐と第４のＹ₀'(ｔ) 出力分岐からテール出力ビットを送信することを含んでいる請求項１記載の方法。
4. 生成するステップは２以上の各構成要素エンコーダで同時に実行され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダから生成されるテール入力ビットと同じクロックサイクルで生成される請求項３記載の方法。
5. 生成するステップは２以上の各構成要素エンコーダにおいて連続的に実行され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダからのテール入力ビットとは異なるクロックサイクルで生成される請求項３記載の方法。
6. １／Ｒテール出力ビットが各構成要素エンコーダから送信されるように１以上のテール出力ビットをパンクチュア処理することをさらに含み、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である請求項３記載の方法。
7. Ｒが１／３であるとき、送信ステップは、
   トレリス終端中に２以上の構成要素エンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ₀（ｔ）出力分岐からテール出力ビットを送信し、
   トレリス終端中に２以上の構成要素エンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
   トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの第３のＸ'(ｔ) 出力分岐と第４のＹ₀'(ｔ) 出力分岐からテール出力ビットを送信し、
   トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの第３のＸ'（ｔ）出力分岐からテール出力ビットを再度送信することを含む請求項１記載の方法。
8. 生成するステップは２以上の各構成要素エンコーダで同時に実行され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダから生成されるテール入力ビットと同じクロックサイクルで生成される請求項７記載の方法。
9. 生成するステップは２以上の各構成要素エンコーダにおいて連続的に実行され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダからのテール入力ビットとは異なるクロックサイクルで生成される請求項７記載の方法。
10. １／Ｒテール出力ビットが各構成要素エンコーダから送信されるように１以上のテール出力ビットをパンクチュア処理することをさらに含み、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である請求項７記載の方法。
11. Ｒが１／４であるとき、送信ステップは、
    トレリス終端中に２以上の構成要素エンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ₀（ｔ）出力分岐と第３のＹ₁（ｔ）出力分岐からテール出力ビットを送信し、
    トレリス終端中に２以上の構成要素エンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
    トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの第４のＸ'(ｔ) 出力分岐と第５のＹ₀'(ｔ) 出力分岐と第６のＹ₁'(ｔ) 出力分岐からテール出力ビットを送信し、
    トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの第４のＸ'(ｔ) 出力分岐からテール出力ビットを再度送信するステップを含んでいる請求項１記載の方法。
12. 生成するステップは２以上の各構成要素エンコーダで同時に実行され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダから生成されるテール入力ビットと同じクロックサイクルで生成される請求項１１記載の方法。
13. 生成するステップは２以上の各構成要素エンコーダにおいて連続的に実行され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダからのテール入力ビットとは異なるクロックサイクルで生成される請求項１１記載の方法。
14. １／Ｒテール出力ビットが複数のトレリス分岐の各々について送信されるように１以上のテール出力ビットをパンクチュア処理することをさらに含み、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である請求項１１記載の方法。
15. ターボエンコーダの２以上の構成要素エンコーダを終端するシステムにおいて、
    ２以上の構成要素エンコーダによって情報ビットを符号化した後、２以上の各構成要素エンコーダ内のシフトレジスタの内容から別々に各構成要素エンコーダについて、２以上の各構成要素エンコーダからテール入力ビットを出力することにより、２以上の構成要素エンコーダのそれぞれにおいてテール入力ビットを生成する生成手段と、
    ２以上の構成要素エンコーダのトレリス終端中に２以上の構成要素エンコーダの出力分岐からテール出力ビットを送信する送信手段とを含み、
    ターボエンコーダがＲをターボコード速度として速度１／Ｒターボエンコーダとして使用されるとき、送信手段が、
    トレリス終端中に２以上の構成要素エンコーダの第1のエンコーダの複数の出力分岐からテール出力ビットを送信し、
    トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの複数の出力分岐からテール出力ビットを送信するシステム。
16. 送信手段が、
    トレリス終端中に２以上の構成要素エンコーダの第1のエンコーダの複数の出力分岐の少なくとも１つから少なくとも１つのテール出力ビットを再度送信し、
    トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの複数の出力分岐の少なくとも１つから少なくとも１つのテール出力ビットを再度送信する請求項1５記載のシステム。
17. Ｒが１／２のとき、送信手段が、
    トレリス終端中に２以上の構成要素エンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ₀（ｔ）出力分岐からテール出力ビットを送信し、
    トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの第３のＸ'(ｔ) 出力分岐と第４のＹ₀'(ｔ) 出力分岐からテール出力ビットを送信する請求項１５記載のシステム。
18. 生成手段は２以上の各構成要素エンコーダで同時にテール入力ビットを生成するように適用され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダから生成されるテール入力ビットと同じクロックサイクルで生成される請求項１７記載のシステム。
19. 生成手段は２以上の各構成要素エンコーダにおいて連続的にテール入力ビットを生成するように適用され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダからのテール入力ビットとは異なるクロックサイクルで生成される請求項１７記載のシステム。
20. １／Ｒテール出力ビットが各構成要素エンコーダから送信されるように１以上のテール出力ビットをパンクチュア処理するパンクチュア処理装置をさらに含み、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である請求項１７記載のシステム。
21. Ｒが１／３であるとき、送信手段は、
    トレリス終端中に２以上の構成要素エンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ₀（ｔ）出力分岐からテール出力ビットを送信し、
    トレリス終端中に２以上の構成要素エンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
    トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの第３のＸ'(ｔ) 出力分岐と第４のＹ₀'(ｔ) 出力分岐からテール出力ビットを送信し、
    トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの第３のＸ'（ｔ）出力分岐からテール出力ビットを再度送信する請求項１５記載のシステム。
22. 生成手段は２以上の各構成要素エンコーダで同時にテール入力ビットを生成するように適用され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダから生成されるテール入力ビットと同じクロックサイクルで生成される請求項２１記載のシステム。
23. 生成手段は２以上の各構成要素エンコーダにおいて連続的にテール入力ビットを生成するように適用され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダからのテール入力ビットとは異なるクロックサイクルで生成される請求項２１記載のシステム。
24. １／Ｒテール出力ビットが各構成要素エンコーダから送信されるように１以上のテール出力ビットをパンクチュア処理するパンクチュア処理装置をさらに含み、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である請求項２１記載のシステム。
25. Ｒが１／４であるとき、送信手段は、
    トレリス終端中に２以上の構成要素エンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐と第２のＹ₀（ｔ）出力分岐と第３のＹ₁（ｔ）出力分岐からテール出力ビットを送信し、
    トレリス終端中に２以上の構成要素エンコーダの第１のエンコーダの第１のＸ（ｔ）出力分岐からテール出力ビットを再度送信し、
    トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの第４のＸ'(ｔ) 出力分岐と第５のＹ₀'(ｔ) 出力分岐と第６のＹ₁'(ｔ) 出力分岐からテール出力ビットを送信し、
    トレリス終端中に２以上の構成要素エンコーダの第２のエンコーダの第４のＸ'(ｔ) 出力分岐からテール出力ビットを再度送信する請求項１５記載のシステム。
26. 生成手段は２以上の各構成要素エンコーダで同時にテール入力ビットを生成するように適用され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダから生成されるテール入力ビットと同じクロックサイクルで生成される請求項２５記載のシステム。
27. 生成手段は２以上の各構成要素エンコーダにおいて連続的にテール入力ビットを生成するように適用され、第１の構成要素エンコーダからのテール入力ビットは第２の構成要素エンコーダからのテール入力ビットとは異なるクロックサイクルで生成される請求項２５記載のシステム。
28. １／Ｒテール出力ビットが各構成要素エンコーダから送信されるように１以上のテール出力ビットをパンクチュア処理するパンクチュア処理装置をさらに含み、Ｒは情報ビット送信中にターボエンコーダにより使用されるターボコード速度である請求項２５記載のシステム。
29. ターボコードを使用するターボエンコーダの２以上の構成要素エンコーダを終端する方法において、
    ２以上の構成要素エンコーダによって情報ビットを符号化した後、２以上の構成要素エンコーダの少なくとも１つからテール入力ビットを出力し、
    ターボコード速度Ｒと関連されたテール出力ビットを生成し、テール出力ビットの第1の組は、第２の構成要素エンコーダがクロックされない間に下方位置でスイッチにより予定の複数回第1の構成要素エンコーダをクロックすることにより生成され、テール出力ビットの第２の組は、第１の構成要素エンコーダがクロックされない間に下方位置でスイッチにより予定の複数回第２の構成要素エンコーダをクロックすることにより生成される方法。
30. テール出力ビットは、Ｒが１／３または１／４に等しいとき、各構成要素エンコーダからの少なくとも２出力ビットを含む請求項２９記載の方法。
31. 生成するステップは６／Ｒテール出力ビットを生成することを含み、６／Ｒテール出力ビットの第1の組は、第２の構成要素エンコーダがクロックされない間に下方位置でスイッチにより予定の複数回第1の構成要素エンコーダをクロックすることにより生成され、６／Ｒテール出力ビットの第２の組は、第１の構成要素エンコーダがクロックされない間に下方位置でスイッチにより予定の複数回第２の構成要素エンコーダをクロックすることにより生成される請求項２９記載の方法。
32. 生成するステップは、１／Ｒテール出力ビットが各構成要素エンコーダから送信されるように１以上のテール出力ビットをパンクチュア処理することを含む請求項３１記載の方法。
33. 生成するステップが以下のように１以上のテール出力ビットをパンクチュア処理することを含む請求項３１記載の方法：
    

    

    ここに“０”はビットがパンクチュア処理され、“１”はビットが送信されることを意味する。
34. 第1の組と第２の組がそれぞれ３／Ｒテール出力ビットである請求項３１記載の方法。
35. 予定の複数回が３回に等しい請求項２９記載の方法。
36. 予定の複数回が３回に等しい請求項３１記載の方法。
37. 転送エラー訂正可能なデータを提供し、ベース電話システムで通信データに作動可能なシステムにおいて、装置が
    データを予定の長さを有するデータブロックに細分化するプロセッサと、
    プロセッサを有するデータ通信においてデータブロックを処理するためのターボエンコーダとを含み、
    ターボエンコーダが２以上の構成要素エンコーダを含み、データブロックを終端するために、２以上の構成要素エンコーダの少なくとも１つからテール入力ビットが２以上の構成要素エンコーダによって情報ビットを符号化した後に使用され、ターボコード速度Ｒと関連されたテール出力ビットを生成し、テール出力ビットの第1の組は、第２の構成要素エンコーダがクロックされない間に下方位置でスイッチにより予定の複数回第1の構成要素エンコーダをクロックすることにより生成され、テール出力ビットの第２の組は、第１の構成要素エンコーダがクロックされない間に下方位置でスイッチにより予定の複数回第２の構成要素エンコーダをクロックすることにより生成されるシステム。
38. テール出力ビットは、Ｒが１／３または１／４に等しいとき、各構成要素エンコーダからの少なくとも２出力ビットを含む請求項３７記載のシステム。
39. ターボエンコーダは６／Ｒテール出力ビットを生成し、６／Ｒテール出力ビットの第1の組は、第２の構成要素エンコーダがクロックされない間に下方位置でスイッチにより予定の複数回第1の構成要素エンコーダをクロックすることにより生成され、６／Ｒテール出力ビットの第２の組は、第１の構成要素エンコーダがクロックされない間に下方位置でスイッチにより予定の複数回第２の構成要素エンコーダをクロックすることにより生成される請求項３７記載のシステム。
40. ターボエンコーダは、１／Ｒテール出力ビットが各構成要素エンコーダから送信されるように１以上のテール出力ビットをパンクチュア処理するパンクチュア処理装置をさらに含む請求項３９記載のシステム。
41. パンクチュア処理装置が以下のように１以上のテール出力ビットをパンクチュア処理する請求項４０記載のシステム：
    

    

    ここに“０”はビットがパンクチュア処理され、“１”はビットが送信されることを意味する。
42. 第1の組と第２の組がそれぞれ３／Ｒテール出力ビットである請求項３９記載のシステム。
43. 予定の複数回が３回に等しい請求項３７記載のシステム。
44. 予定の複数回が３回に等しい請求項３９記載のシステム。

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