JP2004297006A - 炭化けい素半導体装置 - Google Patents
炭化けい素半導体装置 Download PDFInfo
- Publication number
- JP2004297006A JP2004297006A JP2003090790A JP2003090790A JP2004297006A JP 2004297006 A JP2004297006 A JP 2004297006A JP 2003090790 A JP2003090790 A JP 2003090790A JP 2003090790 A JP2003090790 A JP 2003090790A JP 2004297006 A JP2004297006 A JP 2004297006A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- type
- electrode
- sic
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】簡易な工程において、順電圧が小さく、逆電流が少なく、高速性がよしかも製造簡易なＳｉＣの半導体装置を提供するものである。
【解決手段】ＳｉＣからなる第１導電型の第１の半導体層１と、第１の半導体層１の主面上に形成された第１の半導体層１より低濃度の不純物を有するＳｉＣからなる第１導電型の第２の半導体層２とからなる半導体基板において、第２の半導体層２の表面上にＳｉからなる第１導電型の第３の半導体層３を形成し、第３の半導体層３の表面より、前記第２の半導体層２に至る複数の溝９を形成し、第３の半導体層３の表面と前記溝内に露出する前記第２の半導体層２の表面にショットキー障壁またはオーミックとなる電極７を形成したことを特徴とする半導体装置である。本発明により簡易な工程により、順電圧が小さく、逆電流が少なく、高速性がよい製造簡易なＳｉＣの半導体装置を提供できる。
【選択図】 図１
【解決手段】ＳｉＣからなる第１導電型の第１の半導体層１と、第１の半導体層１の主面上に形成された第１の半導体層１より低濃度の不純物を有するＳｉＣからなる第１導電型の第２の半導体層２とからなる半導体基板において、第２の半導体層２の表面上にＳｉからなる第１導電型の第３の半導体層３を形成し、第３の半導体層３の表面より、前記第２の半導体層２に至る複数の溝９を形成し、第３の半導体層３の表面と前記溝内に露出する前記第２の半導体層２の表面にショットキー障壁またはオーミックとなる電極７を形成したことを特徴とする半導体装置である。本発明により簡易な工程により、順電圧が小さく、逆電流が少なく、高速性がよい製造簡易なＳｉＣの半導体装置を提供できる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、炭化けい素半導体装置に関し、低い順電圧であり、且つ、少ない逆電流の特性を得るものである。
【０００２】
【従来の技術】
整流動作をする半導体装置の損失を少なくするためにショットキー半導体装置が用いられることが多い。しかしながら、損失を更に少なくしようとして、順電圧を低くすると逆電流が増加し、また、逆電流を小さくしようとすれば、順電圧が大きくなってしまう。順電圧と逆電流は相反する関係にあり、損失改善には限界がある。ショットキー半導体装置に限らず、ｐｎ接合半導体装置においても同様な傾向にある。
【０００３】
このため、順電流の通路を第３の別端子により制御する静電誘導型トランジスタ（ＳＩＴ）などを用いることもあるが、第３の端子（ゲート端子あるいはベース端子）を駆動するのに複雑な回路が必要となる。このため、工夫をこらし２端子で動作させる静電誘導型の半導体装置などが開発されている。これら従来の例の半導体装置においては、製造容易なけい素（以下「Ｓｉ」と称する）を利用することが多い。
【０００４】
炭化けい素（以下「ＳｉＣ」と称する）は広いバンドギャップ、高い最大電界強度を持つため、Ｓｉと比べてシリーズ抵抗分を小さくできる特色を持つ。このため、ＳｉＣは大電力、高耐圧の電力用デバイスへの応用が展開されている。しかしながら、Ｓｉ半導体で開発されたこれらの構造、製造工程を、製造工程の難しいＳｉＣに応用できない場合が多い。
【０００５】
図３は従来の半導体装置の原理動作を説明するための図である。本構造は静電誘導型トランジスタ（ＳＩＴ）の基本構造である。ｎ型の第２の半導体層２を挟んで、下側にｎ＋型の第１の半導体層１、上側にｎ＋型の第１の半導体領域４で構成されている。ｎ＋型の第１の半導体層１はドレイン電極１２、上側のｎ＋型の第１の半導体領域４はソース電極１１に接続されており、ソース電極１１とドレイン電極１２の間に電圧をかけることによって電流を流す。ソース電極１１とドレイン電極１２間には、ショットキー接合や、ｐｎ接合が存在しないため非常に小さい順電圧しか発生しない。
【０００６】
ｎ＋型の第１の半導体領域４とソース電極１１の両脇にはｐ＋型の第２の半導体領域６があり、このｐ＋型の第２の半導体領域６はゲート電極１０につながっている。ゲート電極１０に逆電圧をかけてｐ＋型の第２の半導体領域６とｎ型の第２の半導体層２で形成されるｐｎ接合から空乏層を発生させ、左右のｐ＋型の第２の半導体領域６の間をこの空乏層で満たし、主電流を遮断する。従って、理想的な低い順電圧と高い逆電圧並びに逆電流が得られことになる。
【０００７】
損失の少ない静電誘導型トランジスタ（ＳＩＴ）であっても、３端子では、先の述べたように使いにくい。このため、ソース電極１１とゲート電極１０を接続し、２端子で動作させる工夫が必要になる。
【０００８】
静電誘導型トランジスタ（ＳＩＴ）を利用した従来の半導体装置の第１の例 を説明する。図４は従来の半導体装置の第１の例を説明するための図である。ｎ＋型の第１の半導体層１の表面にｎ型の第２の半導体層２が形成されている。第２の半導体層２表面から第２の半導体層２の内部に至る溝９が形成されており、溝と、溝に挟まれたｎ型の第２の半導体層２の凸部が形成されている。
【０００９】
前記凸部の上面には第３の電極５が形成されている。また溝９表面には第１の電極７が接続されており第１の電極７と第３の電極５は接続されている。従って、この接続された第１の電極７はアノード電極となり、第１半導体層１に接する第２の電極８はカソード電極となる（特許文献１、非特許文献１参照。）。
【００１０】
第１の電極７とｎ型の第２の半導体層が形成するショットキー障壁は、第３の電極５とｎ型の第２の半導体層２とが形成するショットキー障壁より高くしている。第１の電極７とｎ型の第２の半導体層２が形成するショットキー障壁は図３におけるｎ＋型の第１の半導体領域４の接合に相当し、図３におけるソースの役目をする。第３の電極５とｎ型の第２の半導体層２とが形成するショットキー障壁は図３におけるｐ＋型の第２の半導体領域６とｎ型の第２の半導体層２の接合、ゲート接合に相当しゲートの役目をする（特許文献２参照。）。
【００１１】
従って、第１の電極７に正電圧をかけ第２の電極８を負電圧にした場合は順電流が第１の電極７から、第２の電極８に流れる。第１の電極７とｎ型の第２の半導体層が形成するショットキー障壁は、第３の電極５とｎ型の第２の半導体層２とが形成するショットキー障壁より高くしている。このため、第１の電極７によるショットキー障壁にはほとんど電流が流れない。
【００１２】
第２の電極８に正電圧をかけ第１の電極７を負電圧にした場合、第１の電極７とｎ型の第２の半導体層２が形成するショットキー障壁が逆バイアスされ、第１の電極７に挟まれるｎ型の第２の半導体層２の間に空乏層が十分広がれば、この半導体装置は逆阻止能力を持つことになる。
【００１３】
第１の電極７とｎ型の第２の半導体層２が形成するショットキー障壁は、第３の電極５とｎ型の第２の半導体層２とが形成するショットキー障壁より高くしているので、逆バイアス時において、第３の電極５とｎ型の第２の半導体層２とが形成するショットキー障壁から大きな逆電流が流れる前に、第１の電極７とｎ型の第２の半導体層２とが形成するショットキー障壁から生じる空乏層が第１の電極７に挟まれるｎ型の第２の半導体層２の間に十分広がり、電流通路を遮断する。
【００１４】
即ち、図４は２メタルを用いて、損失の少ない静電誘導型トランジスタ（ＳＩＴ）構造の半導体装置を、２端子で動作させる工夫をしたものである。しかしながら、第３の電極と第２の半導体層２とが形成するショットキー障壁があるので順電圧が十分下がらない。
【００１５】
静電誘導型トランジスタ（ＳＩＴ）を利用した従来の半導体装置の第２の例 を説明する。図５は従来の半導体装置の第２の例を説明するための図である。
【００１６】
４Ｈ−ＳｉＣのｎ＋型の第１の半導体層１の表面に４Ｈ−ＳｉＣのｎ型の第２の半導体層２が形成されている。ｎ型の第２の半導体層２表面に３Ｃ−ＳｉＣのｎ型の第３の半導体層３が形成されている。３Ｃ−ＳｉＣのｎ型の第３の半導体層３の表面から４Ｈ−ＳｉＣのｎ型の第２の半導体層２に至る溝９が形成されている。
【００１７】
図４との違いは、第３の電極５のかわりに、３Ｃ−ＳｉＣのｎ型の第３の半導体層３が形成されていることにある。３Ｃ−ＳｉＣ半導体ののバンドギャップは４Ｈ−ＳｉＣ半導体のバンドギャップより小さい。従って、第１の電極７と３Ｃ−ＳｉＣのｎ型の第３の半導体層３により形成されるショットキー障壁は第１の電極７と４Ｈ−ＳｉＣのｎ型の第２の半導体層２により形成されるショットキー障壁より小さい。従って、本実施例の動作原理は、既に述べた図４の動作説明と同じになる（特許文献３参照。）。
【００１８】
これら、従来の第１の例、第２の例においては、第１の電極７と第２の電極８即ち、アノード・カソード間にショットキー障壁が存在するため、順電圧が十分下がらない。また、ＳｉＣでは、ショットキー接合をオーミック接合にしたくても良好なオーミックが取れない等の欠点がある（特許文献３参照。）。また、ＳｉＣ結晶の成長は困難で、あるＳｉＣ結晶の上に違うタイプのＳｉＣを成長させることは更に困難であり、ＳｉＣで前述の第２の例を製造するのは難しい。
【００１９】
【特許文献１】
特開昭５８−６０５７７号公報（第６頁、第１１図）
【特許文献２】
米国特許６，３６２，４９５号公報（第１図）
【特許文献３】
特開昭２０００−４９３６３号公報（第６頁、第１１図）
【特許文献４】
特願２００２−２７４２０６（第１図）
【非特許文献１】
Ａｚｕｍａ Ｓｈｉｍｉｚｕ ｅｔ ａｌ．， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．４５， Ｎｏ．２， ｐｐ．５６３−５６５（１９９８）
【００２０】
【発明が解決しようとする課題】
本発明は上記問題を解決しようとするものであり、ＳｉＣにおいて順電圧が小さく、逆電流が少なく、高速性がよく、しかも製造簡易な半導体装置を提供するものである。
【００２１】
【課題を解決するための手段】
上記問題を解決するため、バンドギャップの小さな３Ｃ−ＳｉＣなどを堆積させる代わりに、製造容易なＳｉを成長させること、また、主電流の流れる通路に存在するショットキー接合の代わりにＳｉ材料を用いた製造容易なオーミック接合を利用した手段を提供する。
請求項１記載の発明は、炭化けい素からなる第１導電型の第１の半導体層と、前記第１の半導体層の主面上に形成された前記第１の半導体層よりも低濃度の不純物を有する炭化けい素からなる第１導電型の第２の半導体層とからなる半導体基板において、前記第２の半導体層表面上にけい素からなる第１導電型の第３の半導体層が形成されており、前記第３の半導体層の表面より、前記第２の半導体層に至る複数の溝が形成されており、前記第３の半導体層の表面と前記溝内に露出する前記第２の半導体層の表面にショットキー障壁となる電極を形成したことを特徴とする半導体装置である。
請求項２記載の発明は前記第３の半導体層の表面を含む前記第３の半導体層の少なくとも一部がけい素からなる第１導電型の高濃度の不純物を有する第１の半導体領域で形成されていることを特徴とする半導体装置である。
【００２２】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。図１は本発明の第１の実施例の構造を説明するための図である。本実施例においてはＳｉＣ半導体材料を用いた。
【００２３】
本発明の構造はＳｉＣのｎ＋型の第１の半導体層１にＳｉＣのｎ型の第２の半導体層２をエピタキシャル法により成長させたＳｉＣ半導体基板を用いる。ＳｉＣのｎ＋型の第１の半導体層１は比抵抗が０．０１Ω−ｃｍで厚さが３００μｍである。ＳｉＣのｎ型の第２の半導体層２は濃度１×１０１６ａｔｏｍ／ｃｍ３で厚さ１０μｍの低不純物のエピタキシャル層である。
【００２４】
第２の電極層８とオーミック接触がとれるように、ＳｉＣのｎ＋型の第１の半導体層１の裏面にも燐を加速電圧３０〜１５０ＫｅＶで１×１０１４ａｔｏｍ／ｃｍ２台のドーズ量で多段イオン注入する。各表面濃度は１×１０１９ａｔｏｍ／ｃｍ３以上とし、接合深さ０．５μｍ程度となる。
【００２５】
この後、不純物を活性化するために、アルゴン雰囲気中で１７００℃以上の温度で、１０分間の熱処理を行う。
【００２６】
次にこのＳｉＣの基板を９５０℃に加熱処理し、モノシランの熱分解により、ＳｉＣのｎ型の第２の半導体層２の表面にＳｉのｎ型半導体層３を堆積する。このＳｉのｎ型半導体層３の濃度は１×１０１６ａｔｏｍ／ｃｍ３、厚さ２．０μｍである。
【００２７】
形成されたＳｉのｎ型の半導体層３の表面からＳｉＣのｎ型の第２の半導体層２に至るまで、塩素系エッチングガスを用いた気相エッチング法により、３〜５μｍエッチングすることにより、溝９を掘る。溝は櫛状である。溝の間隔は３μｍ以下が望ましい。
【００２８】
ＳｉＣのｎ＋型の第１の半導体層１の裏面と、溝９の表面とＳｉのｎ型半導体層３の表面に、蒸着法を用いて、ニッケルとＳｉを１：２の厚さに堆積し、第１の電極層７と第２の電極層８を形成する。
【００２９】
蒸着した電極材料とＳｉＣのｎ型の第２の半導体層２とＳｉのｎ型の第３の半導体層３が良好なショットキー障壁を形成するように、またＳｉＣのｎ＋型の第１の半導体層１とのオーミック性をよくするために真空中、８００℃〜１２００℃で熱処理する。
【００３０】
ＳｉのバンドギャップはＳｉＣに比べて狭い。従って、電極金属とＳｉ間で形成されるショットキーの障壁高さは電極金属とＳｉＣ間で形成されるショットキーの障壁高さに比べて低い。
【００３１】
従って、第１の電極７とＳｉＣのｎ型の第２の半導体層２が形成するショットキー障壁は、第１の電極７とＳｉとｎ型の第３の半導体層３とが形成するショットキー障壁より高くなっている。
【００３２】
第１の電極７に正電圧をかけ第２の電極８を負電圧にした場合は順電流が第１の電極７から、第２の電極８に流れる。第１の電極７とＳｉＣのｎ型の第２の半導体層２が形成するショットキー障壁は、第１の電極７とＳｉのｎ型の第３の半導体層３が形成するショットキー障壁より高いため、第１の電極７とＳｉＣのｎ型の第２の半導体層２が形成するショットキー障壁には、ほとんど順方向の電流は流れない。
【００３３】
第２の電極８に正電圧をかけ第１の電極７を負電圧にした場合、第１の電極７とＳｉＣのｎ型の第２の半導体層２が形成するショットキー障壁が逆バイアスされ、第１の電極７に挟まれるＳｉＣのｎ型の第２の半導体層２の間に空乏層が十分広がれば、この半導体装置は逆阻止能力を持つことになる。
【００３４】
第１の電極７とＳｉＣのｎ型の第２の半導体層２が形成するショットキー障壁は、第１の電極７とＳｉのｎ型の第３の半導体層３とが形成するショットキー障壁より高くしているので、逆バイアス印加時において、第１の電極７とＳｉのｎ型の第３の半導体層３とが形成するショットキー障壁から大きな逆電流が流れる前に、第１の電極７とＳｉＣのｎ型の第２の半導体層２とが形成するショットキー障壁から生じる空乏層が第１の電極７に挟まれるＳｉＣのｎ型の第２の半導体層２の間に十分広がり、電流通路を遮断する。
【００３５】
従って、通常のショットキー障壁を用いたショットキーダイオードに比較し、低いショットキー障壁を用いても良好な遮断特性を得られる。これらの動作は多数キャリアを用いたものであるため、少数キャリアの注入も押さえられ、高周波特性もよい。順電圧と逆電流の相反する関係が改善できる。
【００３６】
更に、本発明の第２の実施例を図面に基づいて説明する。図２は本発明の第２の実施例の構造を説明するための図である。
【００３７】
本発明の構造は第１の実施例と比較し、Ｓｉのｎ型の第３の半導体層３の上に更にＳｉのｎ＋型の第１の半導体層４が形成されている工程から異なる。
【００３８】
ＳｉＣの基板を９５０℃に加熱処理し、モノシランの熱分解により、Ｓｉのｎ型の第３の半導体層３の表面にＳｉのｎ＋型の第１の半導体領域４を堆積する。このＳｉ層の不純物濃度は１×１０１９ａｔｏｍ／ｃｍ３、厚さ０．５μｍである。
【００３９】
Ｓｉのｎ＋型の第１の半導体領域４の表面からＳｉのｎ型の第３の半導体層３を通りＳｉＣのｎ型の第２の半導体層２に至るまで、塩素系エッチングガスを用いた気相エッチング法により、３．５〜５．５μｍエッチングすることにより、溝９を掘る。溝は櫛状である。溝の間隔は３μｍ以下が望ましい。
【００４０】
ＳｉＣのｎ＋型の第１の半導体層１の裏面と、溝９の表面に露出しているＳｉＣのｎ型の第２の半導体層２とＳｉのｎ型の第３の半導体層３並びにｎ＋型の第１の半導体領域４の表面（表）に、蒸着法を用いて、ニッケルとＳｉを１：２の厚さに堆積し、第１の電極層７と第２の電極層８を形成する。
【００４１】
蒸着した電極材料とＳｉＣのｎ型の第２の半導体層２が良好なショットキー障壁を形成するように、また、Ｓｉのｎ＋型の第１の半導体領域４、とのオーミック性をよくするためにまたＳｉＣのｎ＋型の第１の半導体層１とのオーミック性をよくするために真空中、８００℃〜１２００℃で熱処理する。
【００４２】
半導体装置の動作や特性は先の実施例と同様に説明できる。本実施例では、主電流の通路にショットキー障壁やｐｎ接合がないため、順電圧が小さく、逆電流の少ない理想的な特性が得られる。多数キャリア動作を用いるので、少数キャリアの注入がなく、高周波特性がよい。
【００４３】
本発明の実施例において、ＳｉＣにＳｉを堆積した例を述べたが、Ｇｅであってもかまわない。また、第２の実施例においてＳｉのｎ＋型の第１の半導体領域４はＳｉのｎ型の第３の半導体領域３の表面全体に堆積する例を示したが、一部であってもよいし、Ｓｉのｎ型の第３半導体層３がｎ＋型の高濃度層であってもよい。従って、第２の実施例の上記説明の工程では、Ｓｉのｎ型の第３半導体層３を省略することもできる。
【００４４】
第１の電極７について、第１と２の実施例ではショットキー障壁を作る電極材料について、ニッケルとＳｉによるシリサイドを用いたが、高濃度のｎ型のＳｉＣに対してオーミック性がよく、低濃度のｎ型のＳｉＣに対してショットキー障壁を作れれば、他のシリサイドでも、金属などであっても本発明の範囲に入る。
【００４５】
【発明の効果】
本発明によれば、簡易な工程において、順電圧が小さく、逆電流が少なく、高速性がよい製造簡易なＳｉＣの半導体装置を提供するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構造を説明するための図である。
【図２】本発明の第２の実施例の構造を説明するための図である。
【図３】従来の半導体装置の原理動作を説明するための図である。
【図４】従来の半導体装置の第１の例を説明するための図である。
【図５】従来の半導体装置の第２の例を説明するための図である。
【符号の説明】
１ ｎ＋型の第１の半導体層
２ ｎ型の第２の半導体層
３ ｎ型の第３の半導体層
４ ｎ＋型の第１の半導体領域
５ 第３の電極
６ ｐ＋型の第２の半導体領域
７ 第１の電極層
８ 第２の電極層
９ 溝
１０ ゲート電極
１１ ソース電極
１２ ドレイン電極
【発明の属する技術分野】
本発明は、炭化けい素半導体装置に関し、低い順電圧であり、且つ、少ない逆電流の特性を得るものである。
【０００２】
【従来の技術】
整流動作をする半導体装置の損失を少なくするためにショットキー半導体装置が用いられることが多い。しかしながら、損失を更に少なくしようとして、順電圧を低くすると逆電流が増加し、また、逆電流を小さくしようとすれば、順電圧が大きくなってしまう。順電圧と逆電流は相反する関係にあり、損失改善には限界がある。ショットキー半導体装置に限らず、ｐｎ接合半導体装置においても同様な傾向にある。
【０００３】
このため、順電流の通路を第３の別端子により制御する静電誘導型トランジスタ（ＳＩＴ）などを用いることもあるが、第３の端子（ゲート端子あるいはベース端子）を駆動するのに複雑な回路が必要となる。このため、工夫をこらし２端子で動作させる静電誘導型の半導体装置などが開発されている。これら従来の例の半導体装置においては、製造容易なけい素（以下「Ｓｉ」と称する）を利用することが多い。
【０００４】
炭化けい素（以下「ＳｉＣ」と称する）は広いバンドギャップ、高い最大電界強度を持つため、Ｓｉと比べてシリーズ抵抗分を小さくできる特色を持つ。このため、ＳｉＣは大電力、高耐圧の電力用デバイスへの応用が展開されている。しかしながら、Ｓｉ半導体で開発されたこれらの構造、製造工程を、製造工程の難しいＳｉＣに応用できない場合が多い。
【０００５】
図３は従来の半導体装置の原理動作を説明するための図である。本構造は静電誘導型トランジスタ（ＳＩＴ）の基本構造である。ｎ型の第２の半導体層２を挟んで、下側にｎ＋型の第１の半導体層１、上側にｎ＋型の第１の半導体領域４で構成されている。ｎ＋型の第１の半導体層１はドレイン電極１２、上側のｎ＋型の第１の半導体領域４はソース電極１１に接続されており、ソース電極１１とドレイン電極１２の間に電圧をかけることによって電流を流す。ソース電極１１とドレイン電極１２間には、ショットキー接合や、ｐｎ接合が存在しないため非常に小さい順電圧しか発生しない。
【０００６】
ｎ＋型の第１の半導体領域４とソース電極１１の両脇にはｐ＋型の第２の半導体領域６があり、このｐ＋型の第２の半導体領域６はゲート電極１０につながっている。ゲート電極１０に逆電圧をかけてｐ＋型の第２の半導体領域６とｎ型の第２の半導体層２で形成されるｐｎ接合から空乏層を発生させ、左右のｐ＋型の第２の半導体領域６の間をこの空乏層で満たし、主電流を遮断する。従って、理想的な低い順電圧と高い逆電圧並びに逆電流が得られことになる。
【０００７】
損失の少ない静電誘導型トランジスタ（ＳＩＴ）であっても、３端子では、先の述べたように使いにくい。このため、ソース電極１１とゲート電極１０を接続し、２端子で動作させる工夫が必要になる。
【０００８】
静電誘導型トランジスタ（ＳＩＴ）を利用した従来の半導体装置の第１の例 を説明する。図４は従来の半導体装置の第１の例を説明するための図である。ｎ＋型の第１の半導体層１の表面にｎ型の第２の半導体層２が形成されている。第２の半導体層２表面から第２の半導体層２の内部に至る溝９が形成されており、溝と、溝に挟まれたｎ型の第２の半導体層２の凸部が形成されている。
【０００９】
前記凸部の上面には第３の電極５が形成されている。また溝９表面には第１の電極７が接続されており第１の電極７と第３の電極５は接続されている。従って、この接続された第１の電極７はアノード電極となり、第１半導体層１に接する第２の電極８はカソード電極となる（特許文献１、非特許文献１参照。）。
【００１０】
第１の電極７とｎ型の第２の半導体層が形成するショットキー障壁は、第３の電極５とｎ型の第２の半導体層２とが形成するショットキー障壁より高くしている。第１の電極７とｎ型の第２の半導体層２が形成するショットキー障壁は図３におけるｎ＋型の第１の半導体領域４の接合に相当し、図３におけるソースの役目をする。第３の電極５とｎ型の第２の半導体層２とが形成するショットキー障壁は図３におけるｐ＋型の第２の半導体領域６とｎ型の第２の半導体層２の接合、ゲート接合に相当しゲートの役目をする（特許文献２参照。）。
【００１１】
従って、第１の電極７に正電圧をかけ第２の電極８を負電圧にした場合は順電流が第１の電極７から、第２の電極８に流れる。第１の電極７とｎ型の第２の半導体層が形成するショットキー障壁は、第３の電極５とｎ型の第２の半導体層２とが形成するショットキー障壁より高くしている。このため、第１の電極７によるショットキー障壁にはほとんど電流が流れない。
【００１２】
第２の電極８に正電圧をかけ第１の電極７を負電圧にした場合、第１の電極７とｎ型の第２の半導体層２が形成するショットキー障壁が逆バイアスされ、第１の電極７に挟まれるｎ型の第２の半導体層２の間に空乏層が十分広がれば、この半導体装置は逆阻止能力を持つことになる。
【００１３】
第１の電極７とｎ型の第２の半導体層２が形成するショットキー障壁は、第３の電極５とｎ型の第２の半導体層２とが形成するショットキー障壁より高くしているので、逆バイアス時において、第３の電極５とｎ型の第２の半導体層２とが形成するショットキー障壁から大きな逆電流が流れる前に、第１の電極７とｎ型の第２の半導体層２とが形成するショットキー障壁から生じる空乏層が第１の電極７に挟まれるｎ型の第２の半導体層２の間に十分広がり、電流通路を遮断する。
【００１４】
即ち、図４は２メタルを用いて、損失の少ない静電誘導型トランジスタ（ＳＩＴ）構造の半導体装置を、２端子で動作させる工夫をしたものである。しかしながら、第３の電極と第２の半導体層２とが形成するショットキー障壁があるので順電圧が十分下がらない。
【００１５】
静電誘導型トランジスタ（ＳＩＴ）を利用した従来の半導体装置の第２の例 を説明する。図５は従来の半導体装置の第２の例を説明するための図である。
【００１６】
４Ｈ−ＳｉＣのｎ＋型の第１の半導体層１の表面に４Ｈ−ＳｉＣのｎ型の第２の半導体層２が形成されている。ｎ型の第２の半導体層２表面に３Ｃ−ＳｉＣのｎ型の第３の半導体層３が形成されている。３Ｃ−ＳｉＣのｎ型の第３の半導体層３の表面から４Ｈ−ＳｉＣのｎ型の第２の半導体層２に至る溝９が形成されている。
【００１７】
図４との違いは、第３の電極５のかわりに、３Ｃ−ＳｉＣのｎ型の第３の半導体層３が形成されていることにある。３Ｃ−ＳｉＣ半導体ののバンドギャップは４Ｈ−ＳｉＣ半導体のバンドギャップより小さい。従って、第１の電極７と３Ｃ−ＳｉＣのｎ型の第３の半導体層３により形成されるショットキー障壁は第１の電極７と４Ｈ−ＳｉＣのｎ型の第２の半導体層２により形成されるショットキー障壁より小さい。従って、本実施例の動作原理は、既に述べた図４の動作説明と同じになる（特許文献３参照。）。
【００１８】
これら、従来の第１の例、第２の例においては、第１の電極７と第２の電極８即ち、アノード・カソード間にショットキー障壁が存在するため、順電圧が十分下がらない。また、ＳｉＣでは、ショットキー接合をオーミック接合にしたくても良好なオーミックが取れない等の欠点がある（特許文献３参照。）。また、ＳｉＣ結晶の成長は困難で、あるＳｉＣ結晶の上に違うタイプのＳｉＣを成長させることは更に困難であり、ＳｉＣで前述の第２の例を製造するのは難しい。
【００１９】
【特許文献１】
特開昭５８−６０５７７号公報（第６頁、第１１図）
【特許文献２】
米国特許６，３６２，４９５号公報（第１図）
【特許文献３】
特開昭２０００−４９３６３号公報（第６頁、第１１図）
【特許文献４】
特願２００２−２７４２０６（第１図）
【非特許文献１】
Ａｚｕｍａ Ｓｈｉｍｉｚｕ ｅｔ ａｌ．， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．４５， Ｎｏ．２， ｐｐ．５６３−５６５（１９９８）
【００２０】
【発明が解決しようとする課題】
本発明は上記問題を解決しようとするものであり、ＳｉＣにおいて順電圧が小さく、逆電流が少なく、高速性がよく、しかも製造簡易な半導体装置を提供するものである。
【００２１】
【課題を解決するための手段】
上記問題を解決するため、バンドギャップの小さな３Ｃ−ＳｉＣなどを堆積させる代わりに、製造容易なＳｉを成長させること、また、主電流の流れる通路に存在するショットキー接合の代わりにＳｉ材料を用いた製造容易なオーミック接合を利用した手段を提供する。
請求項１記載の発明は、炭化けい素からなる第１導電型の第１の半導体層と、前記第１の半導体層の主面上に形成された前記第１の半導体層よりも低濃度の不純物を有する炭化けい素からなる第１導電型の第２の半導体層とからなる半導体基板において、前記第２の半導体層表面上にけい素からなる第１導電型の第３の半導体層が形成されており、前記第３の半導体層の表面より、前記第２の半導体層に至る複数の溝が形成されており、前記第３の半導体層の表面と前記溝内に露出する前記第２の半導体層の表面にショットキー障壁となる電極を形成したことを特徴とする半導体装置である。
請求項２記載の発明は前記第３の半導体層の表面を含む前記第３の半導体層の少なくとも一部がけい素からなる第１導電型の高濃度の不純物を有する第１の半導体領域で形成されていることを特徴とする半導体装置である。
【００２２】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。図１は本発明の第１の実施例の構造を説明するための図である。本実施例においてはＳｉＣ半導体材料を用いた。
【００２３】
本発明の構造はＳｉＣのｎ＋型の第１の半導体層１にＳｉＣのｎ型の第２の半導体層２をエピタキシャル法により成長させたＳｉＣ半導体基板を用いる。ＳｉＣのｎ＋型の第１の半導体層１は比抵抗が０．０１Ω−ｃｍで厚さが３００μｍである。ＳｉＣのｎ型の第２の半導体層２は濃度１×１０１６ａｔｏｍ／ｃｍ３で厚さ１０μｍの低不純物のエピタキシャル層である。
【００２４】
第２の電極層８とオーミック接触がとれるように、ＳｉＣのｎ＋型の第１の半導体層１の裏面にも燐を加速電圧３０〜１５０ＫｅＶで１×１０１４ａｔｏｍ／ｃｍ２台のドーズ量で多段イオン注入する。各表面濃度は１×１０１９ａｔｏｍ／ｃｍ３以上とし、接合深さ０．５μｍ程度となる。
【００２５】
この後、不純物を活性化するために、アルゴン雰囲気中で１７００℃以上の温度で、１０分間の熱処理を行う。
【００２６】
次にこのＳｉＣの基板を９５０℃に加熱処理し、モノシランの熱分解により、ＳｉＣのｎ型の第２の半導体層２の表面にＳｉのｎ型半導体層３を堆積する。このＳｉのｎ型半導体層３の濃度は１×１０１６ａｔｏｍ／ｃｍ３、厚さ２．０μｍである。
【００２７】
形成されたＳｉのｎ型の半導体層３の表面からＳｉＣのｎ型の第２の半導体層２に至るまで、塩素系エッチングガスを用いた気相エッチング法により、３〜５μｍエッチングすることにより、溝９を掘る。溝は櫛状である。溝の間隔は３μｍ以下が望ましい。
【００２８】
ＳｉＣのｎ＋型の第１の半導体層１の裏面と、溝９の表面とＳｉのｎ型半導体層３の表面に、蒸着法を用いて、ニッケルとＳｉを１：２の厚さに堆積し、第１の電極層７と第２の電極層８を形成する。
【００２９】
蒸着した電極材料とＳｉＣのｎ型の第２の半導体層２とＳｉのｎ型の第３の半導体層３が良好なショットキー障壁を形成するように、またＳｉＣのｎ＋型の第１の半導体層１とのオーミック性をよくするために真空中、８００℃〜１２００℃で熱処理する。
【００３０】
ＳｉのバンドギャップはＳｉＣに比べて狭い。従って、電極金属とＳｉ間で形成されるショットキーの障壁高さは電極金属とＳｉＣ間で形成されるショットキーの障壁高さに比べて低い。
【００３１】
従って、第１の電極７とＳｉＣのｎ型の第２の半導体層２が形成するショットキー障壁は、第１の電極７とＳｉとｎ型の第３の半導体層３とが形成するショットキー障壁より高くなっている。
【００３２】
第１の電極７に正電圧をかけ第２の電極８を負電圧にした場合は順電流が第１の電極７から、第２の電極８に流れる。第１の電極７とＳｉＣのｎ型の第２の半導体層２が形成するショットキー障壁は、第１の電極７とＳｉのｎ型の第３の半導体層３が形成するショットキー障壁より高いため、第１の電極７とＳｉＣのｎ型の第２の半導体層２が形成するショットキー障壁には、ほとんど順方向の電流は流れない。
【００３３】
第２の電極８に正電圧をかけ第１の電極７を負電圧にした場合、第１の電極７とＳｉＣのｎ型の第２の半導体層２が形成するショットキー障壁が逆バイアスされ、第１の電極７に挟まれるＳｉＣのｎ型の第２の半導体層２の間に空乏層が十分広がれば、この半導体装置は逆阻止能力を持つことになる。
【００３４】
第１の電極７とＳｉＣのｎ型の第２の半導体層２が形成するショットキー障壁は、第１の電極７とＳｉのｎ型の第３の半導体層３とが形成するショットキー障壁より高くしているので、逆バイアス印加時において、第１の電極７とＳｉのｎ型の第３の半導体層３とが形成するショットキー障壁から大きな逆電流が流れる前に、第１の電極７とＳｉＣのｎ型の第２の半導体層２とが形成するショットキー障壁から生じる空乏層が第１の電極７に挟まれるＳｉＣのｎ型の第２の半導体層２の間に十分広がり、電流通路を遮断する。
【００３５】
従って、通常のショットキー障壁を用いたショットキーダイオードに比較し、低いショットキー障壁を用いても良好な遮断特性を得られる。これらの動作は多数キャリアを用いたものであるため、少数キャリアの注入も押さえられ、高周波特性もよい。順電圧と逆電流の相反する関係が改善できる。
【００３６】
更に、本発明の第２の実施例を図面に基づいて説明する。図２は本発明の第２の実施例の構造を説明するための図である。
【００３７】
本発明の構造は第１の実施例と比較し、Ｓｉのｎ型の第３の半導体層３の上に更にＳｉのｎ＋型の第１の半導体層４が形成されている工程から異なる。
【００３８】
ＳｉＣの基板を９５０℃に加熱処理し、モノシランの熱分解により、Ｓｉのｎ型の第３の半導体層３の表面にＳｉのｎ＋型の第１の半導体領域４を堆積する。このＳｉ層の不純物濃度は１×１０１９ａｔｏｍ／ｃｍ３、厚さ０．５μｍである。
【００３９】
Ｓｉのｎ＋型の第１の半導体領域４の表面からＳｉのｎ型の第３の半導体層３を通りＳｉＣのｎ型の第２の半導体層２に至るまで、塩素系エッチングガスを用いた気相エッチング法により、３．５〜５．５μｍエッチングすることにより、溝９を掘る。溝は櫛状である。溝の間隔は３μｍ以下が望ましい。
【００４０】
ＳｉＣのｎ＋型の第１の半導体層１の裏面と、溝９の表面に露出しているＳｉＣのｎ型の第２の半導体層２とＳｉのｎ型の第３の半導体層３並びにｎ＋型の第１の半導体領域４の表面（表）に、蒸着法を用いて、ニッケルとＳｉを１：２の厚さに堆積し、第１の電極層７と第２の電極層８を形成する。
【００４１】
蒸着した電極材料とＳｉＣのｎ型の第２の半導体層２が良好なショットキー障壁を形成するように、また、Ｓｉのｎ＋型の第１の半導体領域４、とのオーミック性をよくするためにまたＳｉＣのｎ＋型の第１の半導体層１とのオーミック性をよくするために真空中、８００℃〜１２００℃で熱処理する。
【００４２】
半導体装置の動作や特性は先の実施例と同様に説明できる。本実施例では、主電流の通路にショットキー障壁やｐｎ接合がないため、順電圧が小さく、逆電流の少ない理想的な特性が得られる。多数キャリア動作を用いるので、少数キャリアの注入がなく、高周波特性がよい。
【００４３】
本発明の実施例において、ＳｉＣにＳｉを堆積した例を述べたが、Ｇｅであってもかまわない。また、第２の実施例においてＳｉのｎ＋型の第１の半導体領域４はＳｉのｎ型の第３の半導体領域３の表面全体に堆積する例を示したが、一部であってもよいし、Ｓｉのｎ型の第３半導体層３がｎ＋型の高濃度層であってもよい。従って、第２の実施例の上記説明の工程では、Ｓｉのｎ型の第３半導体層３を省略することもできる。
【００４４】
第１の電極７について、第１と２の実施例ではショットキー障壁を作る電極材料について、ニッケルとＳｉによるシリサイドを用いたが、高濃度のｎ型のＳｉＣに対してオーミック性がよく、低濃度のｎ型のＳｉＣに対してショットキー障壁を作れれば、他のシリサイドでも、金属などであっても本発明の範囲に入る。
【００４５】
【発明の効果】
本発明によれば、簡易な工程において、順電圧が小さく、逆電流が少なく、高速性がよい製造簡易なＳｉＣの半導体装置を提供するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構造を説明するための図である。
【図２】本発明の第２の実施例の構造を説明するための図である。
【図３】従来の半導体装置の原理動作を説明するための図である。
【図４】従来の半導体装置の第１の例を説明するための図である。
【図５】従来の半導体装置の第２の例を説明するための図である。
【符号の説明】
１ ｎ＋型の第１の半導体層
２ ｎ型の第２の半導体層
３ ｎ型の第３の半導体層
４ ｎ＋型の第１の半導体領域
５ 第３の電極
６ ｐ＋型の第２の半導体領域
７ 第１の電極層
８ 第２の電極層
９ 溝
１０ ゲート電極
１１ ソース電極
１２ ドレイン電極
Claims (2)
- 炭化けい素からなる第１導電型の第１の半導体層と、前記第１の半導体層の主面上に形成された前記第１の半導体層よりも低濃度の不純物を有する炭化けい素からなる第１導電型の第２の半導体層とからなる半導体基板において、前記第２の半導体層の表面上にけい素からなる第１導電型の第３の半導体層が形成されており、前記第３の半導体層の表面より、前記第２の半導体層に至る複数の溝が形成されており、前記第３の半導体層の表面と前記溝内に露出する前記第２の半導体層の表面にショットキー障壁となる電極を形成したことを特徴とする半導体装置。
- 前記第３の半導体層の表面を含む前記第３の半導体層の少なくとも一部がけい素からなる第１導電型の高濃度の不純物を有する第１の半導体領域で形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003090790A JP2004297006A (ja) | 2003-03-28 | 2003-03-28 | 炭化けい素半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003090790A JP2004297006A (ja) | 2003-03-28 | 2003-03-28 | 炭化けい素半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004297006A true JP2004297006A (ja) | 2004-10-21 |
Family
ID=33404325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003090790A Pending JP2004297006A (ja) | 2003-03-28 | 2003-03-28 | 炭化けい素半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004297006A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103392A (ja) * | 2006-10-17 | 2008-05-01 | Nissan Motor Co Ltd | 半導体装置および半導体装置の製造方法 |
-
2003
- 2003-03-28 JP JP2003090790A patent/JP2004297006A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103392A (ja) * | 2006-10-17 | 2008-05-01 | Nissan Motor Co Ltd | 半導体装置および半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5044117B2 (ja) | 炭化珪素バイポーラ型半導体装置 | |
| JP4282972B2 (ja) | 高耐圧ダイオード | |
| CN109841616B (zh) | 碳化硅半导体装置及碳化硅半导体装置的制造方法 | |
| JP6855700B2 (ja) | 半導体装置およびその製造方法 | |
| JP6222771B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP2004247545A (ja) | 半導体装置及びその製造方法 | |
| JP2002508888A (ja) | パワー半導体構成素子及びその作製方法 | |
| JP6641488B2 (ja) | 半導体装置 | |
| JP2008205467A (ja) | 低減されたオン抵抗を有するダイオード、および関連する製造方法 | |
| JP5106604B2 (ja) | 半導体装置およびその製造方法 | |
| JP2018022852A (ja) | 半導体装置およびその製造方法 | |
| JP5646569B2 (ja) | 半導体装置 | |
| JP5802492B2 (ja) | 半導体素子及びその製造方法 | |
| US20110012129A1 (en) | High-Gain Wide Bandgap Darlington Transistors and Related Methods of Fabrication | |
| JP5636752B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0982663A (ja) | 炭化珪素半導体装置の製造方法 | |
| JP5621198B2 (ja) | 半導体装置 | |
| JP2019029501A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2018082056A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2005135972A (ja) | 半導体装置の製造方法 | |
| JP2000049363A (ja) | ショットキーダイオード及びその製造方法 | |
| JP3963151B2 (ja) | 炭化珪素半導体装置 | |
| JP2013120776A (ja) | 炭化珪素半導体装置の製造方法 | |
| JP3635956B2 (ja) | 炭化けい素ショットキーバリアダイオードの製造方法 | |
| JPWO2010024240A1 (ja) | バイポーラ型炭化珪素半導体装置およびその製造方法 |