JP2004289150A - 最適回路化パターンを有するチップ・キャリヤ - Google Patents

最適回路化パターンを有するチップ・キャリヤ Download PDF

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Abstract

【課題】第１および第２の回路パターンのある回路化基板を有する、最適化された回路パターンのチップ・キャリヤのような電子パッケージを提供すること。
【解決手段】回路化基板は角の表面領域を含む。第２の回路パターンは、回路化基板の角の表面領域で第１の回路パターンに電気的に接続され、さらに、チップ・キャリヤが撓んでいる時に第１の回路パターンの割れを実質的に抑制するようなやり方で位置付けされる。
【選択図】図３

Description

本発明は、一般的に、半導体チップをプリント回路基板に相互に接続する可撓性チップ・キャリヤに関し、特に、そのようなキャリヤで使用するための回路化基板に関する。
チップ・キャリヤのような回路化基板は、多くの用途のために開発されており、また開発され続けている。電子パッケージ中で半導体チップをプリント回路基板に相互に接続する有機チップ・キャリヤのような回路化基板は、回路化基板がプリント回路基板と接続して適切に機能するようにするために、回路化基板からより大きな領域に電気信号を再分配するための表面再分配層を有することができる。この再分配層に半田マスクを配置することができる。
半導体チップの入力／出力（Ｉ／Ｏ）数が周辺リード・デバイス（lead device）の能力を超えて増加するとき、および半導体チップとプリント回路基板の両方の小型化の必要性が増すときに、二次元配列相互接続は、チップ・キャリヤとプリント回路基板の間に多数の接続を行うための好ましい方法である。チップ・キャリヤおよびプリント回路基板を含んだ回路化有機基板に関して、これらの基板を構成する材料はある程度の可撓性を有することが知られている。すべての可撓性材料には、その材料が壊れて機能しなくなるまでに許容することができる機械的応力の大きさに制限がある。この尺度は、延性として一般に知られている。プリント回路基板への電子パッケージおよびそのアセンブリの組み立て中に、チップ・キャリヤおよびプリント回路基板の撓みすなわち曲げの原因となるものが多数存在する。原因には、組み立て中の手処理、工具用固定具へのプリント回路基板の位置付け、プリント回路基板への他の部品の組み立て、ケーブルおよびハードウェアのプリント回路基板への組み立て、および電気的試験を行うための加圧プローブの使用がある。さらに、半導体チップ、チップ・キャリヤ、およびプリント回路基板の熱膨張係数（ＣＴＥ）が互いに実質的に異なっている場合、電子パッケージの動作中の温度変化によって、複数の有機構造の撓みすなわち曲げが異なる量で起こることがある。その結果として、チップ・キャリヤとプリント回路基板の間の産業標準ボール・グリッド・アレイ（ＢＧＡ）相互接続は、大きな応力を受ける可能性がある。この大きな応力はチップ・キャリヤに伝わることがあり、場合によっては、延性の限界を超える大きな歪みをチップ・キャリヤ材料に与え、チップ・キャリヤの損傷を起こすことがある。チップ・キャリヤの表面または内部の誘電体および回路の故障（割れ（crack）または層間剥離）、または製造中および現場動作中の大きな応力で半導体チップの完全性がなくなること（チップ割れ）によってさえも、製造時の重大な歩留り低下の問題、および熱サイクルの現場動作時の信頼性の問題が明らかになる可能性がある。これらの問題で、設計の自由度は相当に制限される。例えば、半導体チップの大きさが制限される可能性があり、または、配線のサイズ、形および間隔を、この応力を減らすために産業標準外に、または産業標準を超えて特化しなければならないかもしれない。これらの制限で、電子パッケージの電気的性能の利点が制限されか、または電子パッケージに相当なコストが追加される可能性があり、あるいはその両方の可能性がある。
特定の歩留りおよび信頼性の問題は、チップ・キャリヤとプリント回路基板を電気的に結びつける表面再分配層、および再分配層に位置付けされる半田マスク層の問題である。これらの層は、ＢＧＡ半田ボール相互接続を通してプリント回路から伝えられる、電子パッケージの取扱いまたは熱サイクルの応力を受けやすい可能性がある。再分配層および半田マスク層がこの応力に順応することができない場合には、これらの層は、割れのような劣化を受けやすく、この劣化によって、電子パッケージの故障が生じることがある。これらの層に伝えられる大きな応力は、ＢＧＡ相互接続パッドの縁に生じ、チップ・キャリヤの角または角近くにあるＢＧＡ半田ボール相互接続の列の下のＢＧＡ相互接続パッドの縁で最も大きい。より少ない程度でこれらの層に伝えられた大きな応力は、チップ・キャリヤの角でない縁部または縁部の近くにあるＢＧＡ半田ボール相互接続の列の下のＢＧＡ相互接続パッドの縁に生じることがある。先に述べた撓みによる半田マスクおよび再分配層の割れは、一般に、最も大きな応力の領域で始まる。プリント回路基板の撓み量を制限するかまたは減らすこの問題の解決策は、実際的でなく、非常に制限的である。
図１は、従来技術のチップ・キャリヤ１０の一部の非常に拡大された底面図である。図２は、従来技術のチップ・キャリヤ１０の一部の非常に拡大された、図１の線１Ｂ−１Ｂに沿った正面図である。チップ・キャリヤ１０は、第１の表面１４および第１の表面の第１の回路パターン１６を有する回路化基板１２を含む。第１の回路パターン１６は、再分配層と呼ぶこともできる。絶縁層１８は、回路化基板１２の第１の表面１４および第１の回路パターン１６の上にある。絶縁層１８は、上面２０を含む。第２の回路パターン２２は、導電性開口部２４で第１の回路パターン１６に電気的に接続され、かつ第１の回路パターン１６の一部だけを覆うように第１の絶縁層１８の上面２０に存在している。電気要素２６、例えば半田ボールは、第２の回路パターン２２上にあり、かつ第２の回路パターンと電気的に接触している。想像で示すプリント基板２８の一部が、電気要素２６に電気的に結合されている。先に述べたように、プリント回路基板２８の撓みすなわち曲げは、電気要素２６に伝えられる応力をもたらすことがある。大きな応力は、第２の回路パターン２２の縁ｐ１で生じる。電気要素２６が半田ボール相互接続の配列（図示しない）のうちの１つである場合、最も大きな応力は、半田ボール相互接続の配列の角の領域にある第２の回路パターン２２の縁ｐ１で生じ、また、より小さな程度で、角でない縁領域にある第２の回路パターン２２の縁ｐ１で生じる。これらの大きな応力のために、絶縁層１８に割れｐ３が発生することがある。そのとき、応力は第１の回路パターン１６に集中し、最終的に第１の回路パターンに割れｐ４をもたらし、電気的な開路を起こすことがある。チップ・キャリヤおよびチップ・キャリヤを一部に持つ電子パッケージの歩留りおよび信頼性はマイナスの影響を受けることがある。
したがって、組み立て、取扱いまたは動作によってチップ・キャリヤの撓みが生じている時に第１の回路パターンの割れを実質的に抑制するか防ぐ可撓性チップ・キャリヤを持つことが望ましい。この種のチップ・キャリヤによって、歩留りが改善され、現場動作寿命が増す。
したがって、本発明の目的は、パッケージ技術のやり方を高めることである。
本発明の他の目的は、チップ・キャリヤの回路化基板上に改善された回路パターン設計を備える可撓性チップ・キャリヤを提供することである。
本発明のさらに他の目的は、回路化基板の表面に位置付けされた回路パターンの割れを実質的に抑制するか防止するようなやり方で製造される回路化基板を含み、高い歩留りを有し、さらに多くの現在製品よりも比較的低コストで製造することができる可撓性チップ・キャリヤを提供することである。
本発明のさらにまた他の目的は、電子パッケージの動作中における回路パターンの割れを実質的に抑制するか防止し、動作現場寿命の相当な改善をもたらす可撓性チップ・キャリヤを提供することである。
本発明の１つの態様に従って、角の表面領域と、角の表面領域上の導体と、基板の角の表面領域および導体上の絶縁層とを有する回路化基板を備える可撓性チップ・キャリヤが提供される。半田パッドが導体と向かい合って絶縁層の表面上にあり、この半田パッドは、絶縁層の開口を通して導体に電気的に接続され、さらに、チップ・キャリヤが曲がった場合、導体の割れが抑制されるように導体の上に実質的に重なっている。
本発明の上述の目的、利点および特徴は、添付の図面に示されるような現在好ましい実施例についての以下の詳細な説明に基づいていっそう容易に明らかになるであろう。
本発明の一実施例を示す例えばチップ・キャリヤである電子パッケージ１１０の一部を図３に示す。図３は、電子パッケージ１１０の一部の図４の線２Ｂ−２Ｂに沿った非常に拡大された正面図を示す。図４は、図３に示す電子パッケージ１１０の一部の底面図を示す。図３を参照すると、電子パッケージ１１０は、第１の表面１１４および表面領域１１５を含む回路化基板１１２を含む。表面領域１１５は、回路化基板１１２の角または角でない縁部にある。角の表面領域および角でない表面の縁領域は、以下でより詳細に説明する。第１の表面１１４は、第１の回路パターン１１６をその上に有する。絶縁層１１８は、回路基板１１２の表面領域１１５の上および第１の回路パターン１１６の少なくとも一部の上にある。絶縁層１１８は上面１２０を含む。第２の回路パターン１２２は、導電性開口部１２４で第１の回路パターン１１６に電気的に接続され、かつ電子パッケージ１１０の動作中に第１の回路パターン１１６の割れを実質的に抑制しまたは防止するように、そのようなやり方で、第１の絶縁層１１８の上面１２０の上に存在する。絶縁層１１８は、貼り合わされるか、塗布するか、または他の方法で付けることができる半田マスクまたは任意の誘電体層であることができる。本発明で使用することができる市販の半田マスクの例は、ＰＳＲ−４０００（ＰＳＲ−４０００は、Taiyo America Inc.、267 Antler Drive、Nevadaの登録商標である）、または日本の旭化成株式会社で製造されているアリル化ポリフェニレン・エーテル（ＡＰＰＥ）のＰＣ５１０３である。電子パッケージ１１０の動作は、バーンイン（burn-in）、現場での使用、および／または組み立て中の取扱いおよび電気的試験を行うための加圧プローブの使用を含みこれらに限定されない電子パッケージの製造中に起こり得る取扱い作業によって定義することができる。第１の回路パターン１１６は、所定の形状を有する少なくとも１つの導体を含むことができる。図４では、第１の回路パターン１１６の導体は、ドッグボーン（dogbone）状導体１１７として示され、開口部１２４の底の壁１３０を回路化基板１１２の導電性スルーホール（図示しない）の端部１３２と電気的に接続するのに有用である。ドッグボーン状導体１１７は、電子パッケージ１１０に向けて、または電子パッケージ１１０から信号または電力を再分配し、それで再分配層と呼ばれる。回路基板１１２の機能に依存して、再分配層の他の形状を使用することができる。
図３において、回路基板１１２は、チップ・キャリヤとして示され、フリップ・チップ１３８の導電性半田ボール１３６（両方とも想像で示されている）と電気的に接続するように構成されたチップ接続部１３４（想像で示す）を含む。第２の回路パターン１２２は、少なくとも１つの導電性部材１４０例えば環状パッドを含み、この導電性部材１４０は、ドッグボーン状導体１１７を完全に覆うようにこの導体の上に配置されている。この少なくとも１つの導電性部材１４０は、複数のＢＧＡパッドの１つであることが可能であり、このＢＧＡパッドの中の選ばれたパッドが、その上に位置付けされた半田ボール１２６のような電気要素を含む。導電性部材１４０は、プリント回路基板１２８（想像で示す）に結合された半田ボール１２６に電気的に接続されている。本発明で、半田柱のような他の電気要素を使用することができる。
先に説明したように、プリント回路基板１２８が撓んでいる間に伝えられ、さらに半田ボール１２６および環状パッド１４０に伝えられる大きな応力は、環状パッドの導電性部材の縁ｐ’１に集中する。所望の場合には、パッドは他の形であることができる。１つのそのような形は楕円形である。重要なことには、環状パッド１４０はドッグボーン状導体１１７を完全に覆うので、縁ｐ’１に集中した応力は、第１の絶縁層１１８に伝えられ、縁ｐ’１の下の近くの部分ｐ’２の回路化基板１１２の第１の表面１１４で分散される。重要なことには、ドッグボーン状導体のどの部分も高応力の縁ｐ’１の真下にないので、回路化基板１１２の第１の表面１１４に伝えられた応力がドッグボーン状導体１１７に割れを入れる可能性はほとんどない。この設計では、ドッグボーン状導体の上に位置付けされた回路化基板１１２の環状パッド１４０でドッグボーン状導体を保護することで、応力が関係したドッグボーン状導体の割れを効果的に抑制し防止する。一般的に、硬い面は層１４０の下の次の層であり、局部的な割れによる破損を非常に受け難い。
図５は、電子パッケージ１１０の一部の非常に拡大された底面平面図を示す。電子パッケージ１１０の角の表面領域１４１は、少なくとも線１４２、１４４、１４６、および１４８と交差する複数の環状パッド１４０を含む。角の表面領域１４１のドッグボーン状導体１１７を完全に覆っている複数の環状パッド１４０が示されている。各線１４２〜１４８と交差する導体は、列部分として定義する。例えば、導体１４０Ａは線１４２と交差し、それで第１の列部分１４２として定義する。線１４８と交差する導体は、第４の列部分１４８として定義する。角の表面領域は、第１の列部分１４２から始まって第７の列部分１５０までの７つの列部分のすべての環状パッド１４０を含むことがある。電子パッケージ１１０は、少なくとも４つの角の表面領域を含む。電子パッケージ１１０は、少なくとも１つの角でない表面の縁領域１５６を含むことができる。領域１５６は、縁の列部分１５８〜１６４と交差する複数の環状パッド１４０を含む。例えば、導体１４０Ｂは、線１５８と交差し、それで第１の縁の列部分１５８として定義する。線１６４と交差する導体は、第４の縁の列部分として定義する。角でない表面の縁領域は、第１の縁の列部分１５８から始まって第４の縁の列部分１６４までの少なくとも４つの縁の列部分にあるすべての環状パッド１４０を含むことがある。先に述べたように、プリント回路基板１２８が稼働中で撓んでいる時に伝えられる最大応力は、電子パッケージ１１０の角領域の環状パッド１４０の縁に生じ、電子パッケージ１１０の角でない縁領域ではより小さな程度で生じる。重要なことには、電子パッケージ１１０の角領域１４１の列部分１４２から１５０までの７つの列部分すべて、および電子パッケージ１１０の角でない表面の縁領域１５６の４つの縁の列部分１５８〜１６４すべては、ドッグボーン状導体１１７を完全に覆う環状パッド１４０だけを含む。電子パッケージ１１０は、４つの角の表面領域１４１および角でない表面の縁領域１５６の近傍に、所定の形状例えばドッグボーンの形を有する第１の回路パターン１１６の他の導体１６６を少なくとも１つ含む。第２の回路パターン１２２の少なくとも１つの他の導体部材１６８は、他の導体１６６を一部だけ覆うようにこの他の導体の上に配置された所定の形状、例えば環状形を含む。角の表面領域１４１または角でない表面の縁領域１５６の外に位置付けされた電子パッケージ１１０の部分は、要求される電気配線に依存して、第１の導電性パターンの導体１１７または１６６の任意の組合せを含むことが可能であり、導体１１７または１６６は第２の導電性パターンの導電性部材１４０または１６８それぞれで完全に覆われるかまたは部分的に覆われている。この混合設計が可能になるのは、角の表面領域１４１および角でない表面の縁領域１５６から離れて位置付けされた第２の導体１６８の縁ｐ’３にかかる応力が、回路化基板の角領域または角でない縁領域に位置付けされることに関連する追加の応力が合成されないために、たとえ大きいとしても、曲がっているときに導体１６８に割れを入れるほどには大きくないからである。
図示しさらに説明したことは、現在、本発明の好ましい実施例と考えられるものであり、当業者には明らかなことであろうが、添付の請求の範囲で定義されるような本発明の範囲から逸脱することなしに、様々な変形および修正を作ることができる。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）角の表面領域を有する回路化基板と、
前記角の表面領域上の導体と、
前記基板の前記角の表面領域および前記導体上の絶縁層と、
前記導体に向かい合っている前記絶縁層の表面上の半田パッドとを備える可撓性チップ・キャリヤであって、前記半田パッドが、前記絶縁層の開口を通して前記導体に電気的に接続され、さらに、前記チップ・キャリヤが曲げられた場合前記導体の割れが抑制されるように、実質的に前記導体の上に重なっている可撓性チップ・キャリヤ。
（２）前記回路化基板が、４つの角の表面領域を含む、上記（１）に記載の可撓性チップ・キャリヤ。
（３）前記半田パッドが、所定の形状を有し、前記導体を実質的に完全に覆うように前記導体の上に配置されている、上記（２）に記載の可撓性チップ・キャリヤ。
（４）前記導体が、少なくとも４つの同軸列部分に配列された複数の前記導体の１つを含む、上記（３）に記載の可撓性チップ・キャリヤ。
（５）前記複数の導体のうちの選ばれたものが、ドッグボーンの形を含む、上記（４）に記載の可撓性チップ・キャリヤ。
（６）前記半田パッドが、少なくとも４つの同軸列部分に配列された複数の前記半田パッドのうちの１つを含む、上記（５）に記載の可撓性チップ・キャリヤ。
（７）前記複数の前記半田パッドの各々が、実質的に環状の形を含む、上記（６）に記載の可撓性チップ・キャリヤ。
（８）前記半田パッドが、ボール・グリッド・アレイのパッドを含む、上記（３）に記載の可撓性チップ・キャリヤ。
（９）所定の形状を有する少なくとも１つの他の導体が、前記４つの角の表面領域のうちの少なくとも１つに近接して位置付けされ、前記半田パッドが、前記少なくとも１つの他の導体をただ部分的にだけ覆うように、前記少なくとも１つの他の導体の上に配置された所定の形状を有する少なくとも１つの他の半田パッドを含む、上記（３）に記載の可撓性チップ・キャリヤ。
（１０）前記絶縁層が、半田マスクを含む、上記（１）に記載の可撓性チップ・キャリヤ。
（１１）前記半田パッドが、その上に位置付けされた電気要素を含む、上記（１）に記載の可撓性チップ・キャリヤ。
（１２）前記電気要素が、半田ボールを含む、上記（１１）に記載の可撓性チップ・キャリヤ。
（１３）前記半田ボールが、回路化基板に電気的に接続されている、上記（１２）に記載の可撓性チップ・キャリヤ。
（１４）前記角の表面領域が、角でない表面の縁領域である、上記（２）に記載の可撓性チップ・キャリヤ。
（１５）前記半田パッドが、所定の形状を有し、さらに、前記導体を実質的に完全に覆うように前記導体の上に配置されている、上記（１４）に記載の可撓性チップ・キャリヤ。
（１６）前記導体が、少なくとも４つの同軸列部分に配列された複数の前記導体のうちの１つを含む、上記（１５）に記載の可撓性チップ・キャリヤ。
（１７）前記複数の導体のうちの選ばれたものが、ドッグボーンの形を含む、上記（１６）に記載の可撓性チップ・キャリヤ。
（１８）前記半田パッドが、少なくとも４つの同軸列部分に配列された複数の前記半田パッドのうちの１つを含む、上記（１７）に記載の可撓性チップ・キャリヤ。
（１９）前記複数の前記半田パッドの各々が、実質的に環状の形を含む、上記（１８）に記載の可撓性チップ・キャリヤ。
（２０）前記半田パッドが、ボール・グリッド・アレイ（ＢＧＡ）のパッドを含む、上記（１５）に記載の可撓性チップ・キャリヤ。
（２１）所定の形状を有する少なくとも１つの他の導体が、前記４つの角でない縁の表面領域のうちの少なくとも１つに近接して位置付けされ、前記半田パッドが、前記少なくとも１つの他の導体をただ部分的にだけ覆うように前記少なくとも１つの他の導体の上に配置された所定の形状を有する少なくとも１つの他の半田パッドを含む、上記（１５）に記載の可撓性チップ・キャリヤ。
（２２）前記絶縁層が、半田マスクを含む、上記（１４）に記載の可撓性チップ・キャリヤ。
（２３）前記半田パッドが、その上に位置付けされた電気要素を含む、上記（１４）に記載の可撓性チップ・キャリヤ。
（２４）前記電気要素が、半田ボールを含む、上記（２３）に記載の可撓性チップ・キャリヤ。
（２５）前記半田ボールが、回路化基板に電気的に接続されている、上記（２４）に記載の可撓性チップ・キャリヤ。
従来技術のチップ・キャリヤの一部を示す非常に拡大された底面図である。 図１の従来技術のチップ・キャリヤの一部を示す非常に拡大された図１の線１Ｂ−１Ｂに沿った正面図である。 本発明のチップ・キャリヤの一部の一実施例を示す非常に拡大された図４の線２Ｂ−２Ｂに沿った正面図である。 図３のチップ・キャリヤの一部を示す非常に拡大された底面図である。 本発明のチップ・キャリヤの角の表面領域および角でない表面の縁領域、およびこの角の表面領域および角でない表面の縁領域に近接した表面領域を示す非常に拡大された底面図である。
符号の説明
１１０ 電子パッケージ
１１２ 回路化基板（チップ・キャリヤ）
１１５ 回路化基板の表面領域
１１６ 第１の回路パターン
１１７ ドッグボーン状導体
１１８ 絶縁層
１２２ 第２の回路パターン
１２４ 開口
１２６ 半田ボール
１２８ プリント回路基板
１４０ 環状パッド（導電性部材）
１４１ 回路化基板の角の表面領域
１５６ 回路化基板の角でない表面の縁領域
１４２、１４４、１４６、１４８ 列部分
１５８、１６０、１６２、１６４ 縁の列部分

Claims (25)

  1. 角の表面領域を有する回路化基板と、
    前記角の表面領域上の導体と、
    前記基板の前記角の表面領域および前記導体上の絶縁層と、
    前記導体に向かい合っている前記絶縁層の表面上の半田パッドとを備える可撓性チップ・キャリヤであって、前記半田パッドが、前記絶縁層の開口を通して前記導体に電気的に接続され、さらに、前記チップ・キャリヤが曲げられた場合前記導体の割れが抑制されるように、実質的に前記導体の上に重なっている可撓性チップ・キャリヤ。
  2. 前記回路化基板が、４つの角の表面領域を含む、請求項１に記載の可撓性チップ・キャリヤ。
  3. 前記半田パッドが、所定の形状を有し、前記導体を実質的に完全に覆うように前記導体の上に配置されている、請求項２に記載の可撓性チップ・キャリヤ。
  4. 前記導体が、少なくとも４つの同軸列部分に配列された複数の前記導体の１つを含む、請求項３に記載の可撓性チップ・キャリヤ。
  5. 前記複数の導体のうちの選ばれたものが、ドッグボーンの形を含む、請求項４に記載の可撓性チップ・キャリヤ。
  6. 前記半田パッドが、少なくとも４つの同軸列部分に配列された複数の前記半田パッドのうちの１つを含む、請求項５に記載の可撓性チップ・キャリヤ。
  7. 前記複数の前記半田パッドの各々が、実質的に環状の形を含む、請求項６に記載の可撓性チップ・キャリヤ。
  8. 前記半田パッドが、ボール・グリッド・アレイのパッドを含む、請求項３に記載の可撓性チップ・キャリヤ。
  9. 所定の形状を有する少なくとも１つの他の導体が、前記４つの角の表面領域のうちの少なくとも１つに近接して位置付けされ、前記半田パッドが、前記少なくとも１つの他の導体をただ部分的にだけ覆うように、前記少なくとも１つの他の導体の上に配置された所定の形状を有する少なくとも１つの他の半田パッドを含む、請求項３に記載の可撓性チップ・キャリヤ。
  10. 前記絶縁層が、半田マスクを含む、請求項１に記載の可撓性チップ・キャリヤ。
  11. 前記半田パッドが、その上に位置付けされた電気要素を含む、請求項１に記載の可撓性チップ・キャリヤ。
  12. 前記電気要素が、半田ボールを含む、請求項１１に記載の可撓性チップ・キャリヤ。
  13. 前記半田ボールが、回路化基板に電気的に接続されている、請求項１２に記載の可撓性チップ・キャリヤ。
  14. 前記角の表面領域が、角でない表面の縁領域である、請求項２に記載の可撓性チップ・キャリヤ。
  15. 前記半田パッドが、所定の形状を有し、さらに、前記導体を実質的に完全に覆うように前記導体の上に配置されている、請求項１４に記載の可撓性チップ・キャリヤ。
  16. 前記導体が、少なくとも４つの同軸列部分に配列された複数の前記導体のうちの１つを含む、請求項１５に記載の可撓性チップ・キャリヤ。
  17. 前記複数の導体のうちの選ばれたものが、ドッグボーンの形を含む、請求項１６に記載の可撓性チップ・キャリヤ。
  18. 前記半田パッドが、少なくとも４つの同軸列部分に配列された複数の前記半田パッドのうちの１つを含む、請求項１７に記載の可撓性チップ・キャリヤ。
  19. 前記複数の前記半田パッドの各々が、実質的に環状の形を含む、請求項１８に記載の可撓性チップ・キャリヤ。
  20. 前記半田パッドが、ボール・グリッド・アレイ（ＢＧＡ）のパッドを含む、請求項１５に記載の可撓性チップ・キャリヤ。
  21. 所定の形状を有する少なくとも１つの他の導体が、前記４つの角でない縁の表面領域のうちの少なくとも１つに近接して位置付けされ、前記半田パッドが、前記少なくとも１つの他の導体をただ部分的にだけ覆うように前記少なくとも１つの他の導体の上に配置された所定の形状を有する少なくとも１つの他の半田パッドを含む、請求項１５に記載の可撓性チップ・キャリヤ。
  22. 前記絶縁層が、半田マスクを含む、請求項１４に記載の可撓性チップ・キャリヤ。
  23. 前記半田パッドが、その上に位置付けされた電気要素を含む、請求項１４に記載の可撓性チップ・キャリヤ。
  24. 前記電気要素が、半田ボールを含む、請求項２３に記載の可撓性チップ・キャリヤ。
  25. 前記半田ボールが、回路化基板に電気的に接続されている、請求項２４に記載の可撓性チップ・キャリヤ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018056537A (ja) * 2016-09-29 2018-04-05 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン‐アウト半導体パッケージ

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205649B2 (en) * 2003-06-30 2007-04-17 Intel Corporation Ball grid array copper balancing
US7157646B2 (en) * 2004-07-02 2007-01-02 Endicott Interconnect Technologies, Inc. Circuitized substrate with split conductive layer, method of making same, electrical assembly utilizing same, and information handling system utilizing same
JP4432973B2 (ja) * 2004-12-20 2010-03-17 株式会社村田製作所 積層セラミック電子部品の製造方法
US20090065936A1 (en) * 2005-03-16 2009-03-12 Jenny Wai Lian Ong Substrate, electronic component, electronic configuration and methods of producing the same
US7542800B2 (en) * 2005-04-05 2009-06-02 Cardiac Pacemakers, Inc. Method and apparatus for synchronizing neural stimulation to cardiac cycles
US7442879B2 (en) * 2005-07-11 2008-10-28 Endicott Interconect Technologies, Inc. Circuitized substrate with solder-coated microparticle paste connections, multilayered substrate assembly, electrical assembly and information handling system utilizing same and method of making said substrate
US7342183B2 (en) * 2005-07-11 2008-03-11 Endicott Interconnect Technologies, Inc. Circuitized substrate with sintered paste connections, multilayered substrate assembly, electrical assembly and information handling system utilizing same
US7334323B2 (en) * 2005-07-11 2008-02-26 Endicott Interconnect Technologies, Inc. Method of making mutilayered circuitized substrate assembly having sintered paste connections
US8063315B2 (en) 2005-10-06 2011-11-22 Endicott Interconnect Technologies, Inc. Circuitized substrate with conductive paste, electrical assembly including said circuitized substrate and method of making said substrate
US7659790B2 (en) * 2006-08-22 2010-02-09 Lecroy Corporation High speed signal transmission line having reduced thickness regions
US7378832B2 (en) * 2006-08-22 2008-05-27 Lecroy Corporation Probing high-frequency signals
JP4059522B1 (ja) * 2006-10-27 2008-03-12 株式会社旭電化研究所 電気接続構造、それに用いる第１の接続部材
US7595454B2 (en) * 2006-11-01 2009-09-29 Endicott Interconnect Technologies, Inc. Method of making a circuitized substrate with enhanced circuitry and electrical assembly utilizing said substrate
US7547577B2 (en) * 2006-11-14 2009-06-16 Endicott Interconnect Technologies, Inc. Method of making circuitized substrate with solder paste connections
JP4522435B2 (ja) * 2007-06-05 2010-08-11 富士通テン株式会社 高周波回路装置、及びレーダ装置
JP2009043844A (ja) * 2007-08-07 2009-02-26 Shinko Electric Ind Co Ltd リードピン付き配線基板およびリードピン
WO2009045932A1 (en) 2007-09-28 2009-04-09 Tri-Star Laminates, Inc. Improved systems and methods for drilling holes in printed circuit boards
US20090085207A1 (en) * 2007-09-28 2009-04-02 Texas Instruments, Inc. Ball grid array substrate package and solder pad
US7979151B2 (en) * 2007-12-06 2011-07-12 International Business Machines Corporation Run-time dispatch system for enhanced product characterization capability
US7929314B2 (en) * 2008-06-20 2011-04-19 International Business Machines Corporation Method and apparatus of changing PCB pad structure to increase solder volume and strength
TWI342608B (en) * 2008-11-14 2011-05-21 Micro Star Int Co Ltd Surface mount technology structure for bga
US20100127407A1 (en) * 2008-11-25 2010-05-27 Leblanc John Two-sided substrateless multichip module and method of manufacturing same
JP4613237B2 (ja) * 2008-12-10 2011-01-12 新光電気工業株式会社 リードピン付配線基板及びリードピン
JP5590223B2 (ja) * 2011-03-25 2014-09-17 株式会社村田製作所 セラミック多層基板
KR101933015B1 (ko) 2012-04-19 2018-12-27 삼성전자주식회사 반도체 장치의 패드 구조물, 그의 제조 방법 및 패드 구조물을 포함하는 반도체 패키지
US20130299966A1 (en) * 2012-05-10 2013-11-14 Texas Instruments Incorporated Wsp die with offset redistribution layer capture pad
KR101451502B1 (ko) * 2013-03-05 2014-10-15 삼성전기주식회사 인쇄회로기판
WO2016081868A1 (en) 2014-11-21 2016-05-26 Amphenol Corporation Mating backplane for high speed, high density electrical connector
US20170149155A1 (en) 2015-11-25 2017-05-25 Mercury Systems, Inc. Soldered interconnect for a printed circuit board having an angular radial feature
US10187972B2 (en) 2016-03-08 2019-01-22 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US10201074B2 (en) 2016-03-08 2019-02-05 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
US11057995B2 (en) 2018-06-11 2021-07-06 Amphenol Corporation Backplane footprint for high speed, high density electrical connectors
CN114128053B (zh) 2019-05-20 2024-10-11 安费诺有限公司 高密度高速电连接器
WO2021154823A1 (en) 2020-01-27 2021-08-05 Amphenol Corporation Electrical connector with high speed mounting interface
TW202147717A (zh) 2020-01-27 2021-12-16 美商安芬諾股份有限公司 具有高速安裝界面之電連接器
CN113709972A (zh) * 2021-09-27 2021-11-26 合肥移瑞通信技术有限公司 一种电路板及其制造方法、封装件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4518112A (en) * 1982-12-30 1985-05-21 International Business Machines Corporation Process for controlled braze joining of electronic packaging elements
US4970570A (en) * 1986-10-28 1990-11-13 International Business Machines Corporation Use of tapered head pin design to improve the stress distribution in the braze joint
US5097593A (en) 1988-12-16 1992-03-24 International Business Machines Corporation Method of forming a hybrid printed circuit board
US4927983A (en) 1988-12-16 1990-05-22 International Business Machines Corporation Circuit board
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
US5875102A (en) 1995-12-20 1999-02-23 Intel Corporation Eclipse via in pad structure
KR100485628B1 (ko) 1996-01-11 2005-09-14 이비덴 가부시키가이샤 프린트배선판및그의제조방법
US6091155A (en) 1996-02-23 2000-07-18 Silicon Graphics, Inc. BGA land pattern
US5764485A (en) 1996-04-19 1998-06-09 Lebaschi; Ali Multi-layer PCB blockade-via pad-connection
US5891606A (en) 1996-10-07 1999-04-06 Motorola, Inc. Method for forming a high-density circuit structure with interlayer electrical connections method for forming
JP3340350B2 (ja) * 1997-04-18 2002-11-05 富士通株式会社 薄膜多層基板及び電子装置
US5994781A (en) * 1997-05-30 1999-11-30 Tessera, Inc. Semiconductor chip package with dual layer terminal and lead structure
US6188028B1 (en) * 1997-06-09 2001-02-13 Tessera, Inc. Multilayer structure with interlocking protrusions
JP3618044B2 (ja) * 1997-12-26 2005-02-09 富士通株式会社 多層薄膜配線基板
US6046909A (en) * 1998-11-16 2000-04-04 Intel Corporation Computer card with a printed circuit board with vias providing strength to the printed circuit board
US6552425B1 (en) * 1998-12-18 2003-04-22 Intel Corporation Integrated circuit package
JP3378550B2 (ja) * 2000-02-03 2003-02-17 日本特殊陶業株式会社 リードピン付き配線基板
US6623283B1 (en) * 2000-03-08 2003-09-23 Autosplice, Inc. Connector with base having channels to facilitate surface mount solder attachment
US6660946B2 (en) * 2000-04-10 2003-12-09 Ngk Spark Plug Co., Ltd. Pin standing resin-made substrate, method of making pin standing resin-made substrate, pin and method of making pin
TW507341B (en) * 2001-11-01 2002-10-21 Siliconware Precision Industries Co Ltd Substrate capable of preventing delamination of chip and semiconductor encapsulation having such a substrate

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018056537A (ja) * 2016-09-29 2018-04-05 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン‐アウト半導体パッケージ
US10403588B2 (en) 2016-09-29 2019-09-03 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10714440B2 (en) 2016-09-29 2020-07-14 Samsung Electronics Co., Ltd. Fan-out semiconductor package

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