JP2004289061A - Semiconductor device and its manufacturing method - Google Patents

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JP2004289061A JP2003082174A JP2003082174A JP2004289061A JP 2004289061 A JP2004289061 A JP 2004289061A JP 2003082174 A JP2003082174 A JP 2003082174A JP 2003082174 A JP2003082174 A JP 2003082174A JP 2004289061 A JP2004289061 A JP 2004289061A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which has the thermal stability, while being capable of restricting a threshold voltage low when a metal film having a work function to such a degree that adhesive properties do not get worse or a film composed of a metal component is used as a gate electrode. <P>SOLUTION: In a CMIS element comprising an n-type MIS element and a p-type MIS element, in the n-type MIS element, a gate electrode 10 composed of a silicon nitride tantalic film is formed on a gate insulating film 9 composed of a hafnium aluminate film in the n-type MIS element. On the other hand, in the p-type MIS element, a threshold value adjustment film 7 composed of an aluminium oxide film is formed on the gate insulating film 9 composed of the hafnium aluminate film. A gate electrode 11 composed of the silicon nitride tantalic film is formed on the threshold value adjustment film 7. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置およびその製造技術に関し、特にMIS(Metal Insulator Semiconductor )素子のしきい値電圧を低く抑制することができる半導体装置およびその製造方法に適用して有効な技術に関する。 The present invention relates to a semiconductor device and its manufacturing technology, more particularly, MIS (Metal Insulator Semiconductor) technology effectively applied to a semiconductor device and a manufacturing method thereof can be suppressed low threshold voltage of the device.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来、CMOS(Complementary Metal Oxide Semiconductor)素子のn型MOS素子とp型MOS素子の両方において低いしきい値電圧を実現するために、互いに異なる仕事関数(ポリシリコンの場合、フェルミ準位)を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。 Conventionally, has a CMOS (Complementary Metal Oxide Semiconductor) in order to achieve a low threshold voltage in both the n-type MOS device and p-type MOS devices of the device (in the case of polysilicon, the Fermi level) different work functions from each other forming a gate electrode using a material, so-called dual gate are being created. つまり、n型MOS素子とp型MOS素子を形成しているポリシリコン膜に対して、それぞれn型不純物とp That is, the polysilicon film forming the n-type MOS device and p-type MOS devices, n-type impurity respectively p 型不純物を導入することにより、n型MOS素子のゲート電極材料の仕事関数(フェルミ準位)をシリコンの伝導帯近傍にするとともにp型MOS素子のゲート電極材料の仕事関数(フェルミ準位)をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。 By introducing the impurity, the work function of the gate electrode material of the n-type MOS devices work function of the gate electrode material for the p-type MOS device with a (Fermi level) to near the conduction band of silicon (Fermi level) in the valence band near the silicon, thereby achieving a reduction in the threshold voltage.
【0003】 [0003]
しかし、近年CMOS素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化が無視できなくなってきている。 However, recent reduction in thickness of the gate insulating film advances along with the miniaturization of CMOS devices, depletion of the gate electrode in the case of using a polysilicon film in the gate electrode has become not negligible. すなわち、微細化によって、酸化シリコン膜等よりなるゲート絶縁膜の電気的酸化シリコン等価膜厚を2nm以下程度にする必要がでてきたが、この場合、ゲート電極の空乏化によりゲート電極内に生ずる寄生容量(厚さ0.3nm程度の容量)が無視出来なくなってきているのである。 In other words, miniaturization, but the electro-oxidation silicon equivalent thickness of the gate insulating film made of silicon oxide film or the like has become necessary to lower than about 2 nm, in this case, resulting in the gate electrode by depletion of the gate electrode parasitic capacitance (with a thickness of 0.3nm approximately capacity) is the has become can not be ignored. このため、ゲート電極材料としてポリシリコン膜ではなく金属膜を使用することが検討されている(例えば、特許文献1参照)。 Therefore, the use of metal film instead of the polysilicon film has been studied as a gate electrode material (e.g., see Patent Document 1).
【0004】 [0004]
【特許文献1】 [Patent Document 1]
特開2002−118175号公報(第3頁〜第6頁、図1) JP 2002-118175 JP (page 3 - page 6, Figure 1)
【0005】 [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ゲート絶縁膜に金属膜を使用した場合、MOS素子のしきい値電圧を低くするために、ゲート電極材料である金属膜には、所定の仕事関数を有することが求められる。 If the gate insulating film using a metal film, in order to lower the threshold voltage of the MOS device, the metal film is a gate electrode material is required to have a predetermined work function. 例えば、しきい値を低く抑えるため、n型MOS素子としてはシリコンの伝導帯である4.05eV近傍の仕事関数を有する金属材料が要求される。 For example, to suppress the threshold low, the n-type MOS element metallic material having a work function of 4.05eV near a conduction band of the silicon is required. 一方、p型MOS素子としてはシリコンの価電子帯である5.17eV近傍の仕事関数を有する金属材料が要求される。 On the other hand, the p-type MOS element metallic material having a work function of 5.17eV near a valence band of silicon is required.
【0006】 [0006]
しかし、上記した4.05eV近傍の仕事関数を有する金属材料は、熱的安定性に乏しく、半導体装置の製造工程で加えられる熱処理によってゲート絶縁膜と反応してしまう問題点がある。 However, metallic material having a work function of 4.05eV vicinity described above have poor thermal stability, there is a problem that reacts with the gate insulating film by heat treatment applied in the manufacturing process of the semiconductor device.
【0007】 [0007]
また、上記した5.17eV近傍の仕事関数を有する金属材料は、逆に隣接するゲート絶縁膜と密着性が悪く剥離してしまう問題点がある。 The metal material having a work function of 5.17eV vicinity described above has a problem that the adhesion between the gate insulating film adjacent to opposite ends up peeling poor.
【0008】 [0008]
本発明の目的は、熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置を提供することにある。 An object of the present invention, while there is thermal stability, a film made of a metal film or a metal compound having a work function of the degree of adhesion is not deteriorated when used as a gate electrode, can be suppressed low threshold voltage to provide a semiconductor device.
【0009】 [0009]
また、本発明の他の目的は、熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる半導体装置の製造方法を提供することにある。 Another object of the present invention, while there is thermal stability, a film made of a metal film or a metal compound having a work function of the degree of adhesion is not deteriorated when used as the gate electrode, the threshold voltage possible low suppression is to provide a method of manufacturing a semiconductor device.
【0010】 [0010]
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【0011】 [0011]
【課題を解決するための手段】 In order to solve the problems]
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.
【0012】 [0012]
本発明は、(a)半導体基板と、(b)前記半導体基板上に形成されたゲート絶縁膜と、(c)前記ゲート絶縁膜上に形成された絶縁体よりなる膜であって、しきい値電圧を調整するしきい値調整膜と、(d)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有することを特徴とするものである。 The present invention comprises: (a) a semiconductor substrate, (b) the gate insulating film formed on a semiconductor substrate, (c) the gate insulating film layer made of an insulating material formed on the threshold and threshold adjustment film for adjusting the value voltage, is characterized in that it has a MIS device and a; (d) is formed on the threshold adjustment film, a gate electrode made of a material containing metal .
【0013】 [0013]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings. また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。 Further, the same reference numerals having the same function in all the drawings for describing the embodiments, and the repetitive description thereof will be omitted.
【0014】 [0014]
(実施の形態1) (Embodiment 1)
本実施の形態1は、CMIS(Complementary Metal Insulator Semiconductor)素子に本発明を適用したものである。 Embodiment 1 is obtained by applying the present invention to CMIS (Complementary Metal Insulator Semiconductor) element.
【0015】 [0015]
図1は、本実施の形態1であるCMIS素子を示した断面図である。 Figure 1 is a sectional view showing a CMIS device which is Embodiment 1 of the present embodiment. 図1において、本実施の形態1であるCMIS素子は、まずシリコン単結晶よりなる半導体基板1上に素子形成領域を分離するための素子分離領域2が形成されている。 In Figure 1, CMIS device which is Embodiment 1 of the present embodiment, the element isolation region 2 for separating the element formation region on a semiconductor substrate 1 made of silicon monocrystal first is formed. この素子分離領域2は、n型MIS素子を形成するn型MIS素子形成領域とp型MIS素子を形成するp型MIS素子形成領域とを分離している。 The element isolation region 2 is to separate the p-type MIS device forming region for forming the n-type MIS device forming region and the p-type MIS device forming the n-type MIS element.
【0016】 [0016]
n型MIS素子形成領域の半導体基板1内には、ボロンなどのp型不純物を導入したp型ウェル3が形成されている一方、p型MIS素子形成領域の半導体基板1内にはリンや砒素などのn型不純物を導入したn型ウェル4が形成されている。 The n-type MIS device forming region of the semiconductor substrate 1, p-type while the impurity p-type well 3 was introduced is formed, the semiconductor substrate 1 of p-type MIS device forming region phosphorus or arsenic such as boron n-type well 4 doped with n type impurity such as are formed.
【0017】 [0017]
p型ウェル3およびn型ウェル4の所定領域上には、ゲート絶縁膜9が形成されており、このゲート絶縁膜9は、例えばハフニウムアルミネート膜から形成されている。 Of the on a predetermined region p-type well 3 and n-type well 4 is formed a gate insulating film 9, the gate insulating film 9 is formed, for example, a hafnium aluminate film. このハフニウムアルミネート膜は、酸化シリコン膜より誘電率の高い、いわゆるHigh−k膜であり、その誘電率εは約16である。 The hafnium aluminate film, a high dielectric constant than silicon oxide film, a so-called High-k film, the dielectric constant ε is about 16.
【0018】 [0018]
従来、ゲート絶縁膜9としては、絶縁耐性が高い、リーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。 Conventionally, as the gate insulating film 9, the insulating resistance is high, the leakage current is small, a silicon - in view of such electrical and physical stability of the oxide silicon interface is excellent, the silicon oxide film is used . しかし、素子の微細化に伴い、ゲート絶縁膜9の膜厚として、2nm以下が要求されるようになってきている。 However, with the miniaturization of the device, thickness of the gate insulating film 9, has come to 2nm or less is required. このように薄いゲート酸化膜を使用すると、MOS素子のチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。 With such a thin gate oxide film, flows to the gate electrode of the barrier electrons flowing through the channel of the MOS device is formed by a silicon oxide film by tunneling, so-called tunnel current occurs. そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるHigh−k膜が使用されるようになってきている。 Therefore, it has become High-k film that can increase the physical film thickness by using higher dielectric constant than silicon oxide material is used. 例えば、酸化シリコン膜の誘電率は、約4であるので、上記した誘電率が約16のハフニウムアルミネート膜をゲート絶縁膜9に使用した場合、酸化シリコン膜で約1nm〜2nmにした場合と同等の容量を得るためには、ハフニウムアルミネート膜の物理的膜厚を約4nm〜8nmにすることができる。 For example, the dielectric constant of the silicon oxide film, since it is about 4, if the above-described dielectric constant using about 16 hafnium aluminate film on the gate insulating film 9, when about 1nm~2nm a silicon oxide film and to obtain the equivalent capacitance can be a physical film thickness of the hafnium aluminate film about 4Nm~8nm.
【0019】 [0019]
ゲート絶縁膜9として、ハフニウムアルミネート膜から形成されている例を示したが、これに限らず、例えばアルミナ(酸化アルミニウム)、ハフニア(酸化ハフニウム)、ジルコニア(酸化ジルコニウム)、窒化シリコン、La などの希土類酸化物などの膜から形成してもよい。 As the gate insulating film 9, an example is shown which is formed from a hafnium aluminate film, not limited to this, for example, alumina (aluminum oxide), hafnia (hafnium oxide), zirconia (zirconium oxide), silicon nitride, La 2 O 3 may be formed from a film such as rare earth oxides such as. なお、ゲート絶縁膜9としては上記したようにHigh−k膜を使用することが望ましいが、もちろん酸化シリコン膜を使用した場合であっても本発明を適用することができる。 As the gate insulating film 9 it is desirable to use a High-k film as described above, it is also possible to apply the present invention there is provided a course when using a silicon oxide film.
【0020】 [0020]
n型MIS素子形成領域のゲート絶縁膜9上には、ゲート電極10が形成されている一方、p型MIS素子形成領域のゲート絶縁膜9上には、しきい値調整膜7が形成されている。 On the gate insulating film 9 of the n-type MIS device forming region, while the gate electrode 10 is formed on the gate insulating film 9 of p-type MIS device forming region is the threshold adjustment film 7 is formed there. そして、しきい値調整膜7上にゲート電極11が形成されている。 A gate electrode 11 is formed on the threshold adjustment film 7. ゲート電極10、11は、金属を含む材料から形成されている。 The gate electrodes 10 and 11 are formed of a material containing metal. すなわち、ゲート電極10、11は、金属あるいは金属化合物から形成され、本実施の形態1では、例えばケイ窒化タンタル膜から形成されている。 That is, the gate electrodes 10 and 11 is formed from a metal or metal compound, in the first embodiment, for example, formed of tantalum silicon nitride film. このケイ窒化タンタルの仕事関数は、4.3eVであり、4.05eVと5.17eVの間にあるため、熱的安定性を備えているとともに膜の密着性もよい。 The work function of the silicon tantalum nitride is 4.3 eV, because of between 4.05eV and 5.17 eV, may be adhesion of the film with has a thermal stability.
【0021】 [0021]
しきい値調整膜7は、p型MIS素子におけるしきい値電圧(スレッショルド電圧)を低く抑制するために設けられた膜であり、例えば酸化アルミニウム膜から形成されている。 Threshold adjustment film 7 is a film provided for suppressing low threshold voltage (threshold voltage) in the p-type MIS device, for example, formed from an aluminum oxide film. この酸化アルミニウム膜の膜厚は、形成するMIS素子を微細化する観点から、例えば約0.3nm〜約2.0nmであることが望ましい。 The thickness of the aluminum oxide film, from the viewpoint of refining the MIS device forming, it is desirable for example, about 0.3nm~ about 2.0 nm. ここで、しきい値電圧とは、MIS素子のドレイン電流が流れなくなるゲート電圧をいう。 Here, the threshold voltage refers to a gate voltage does not flow the drain current of the MIS device.
【0022】 [0022]
このように、ゲート絶縁膜9とゲート電極11との間に酸化アルミニウム膜を形成することにより、p型MIS素子におけるしきい値電圧を低くすることができることを本発明者は見出した。 Thus, by forming the aluminum oxide film between the gate insulating film 9 and the gate electrode 11, the present inventors have found that it is possible to lower the threshold voltage of the p-type MIS element. 例えばp型MISの場合、従来は、ゲート絶縁膜と接する部分のゲート電極材料の仕事関数がなるべくシリコンの価電子帯の近傍になるような観点から、金属(または金属化合物)材料を選択し、MIS型素子のしきい値電圧を低く抑制していた。 For example, in the case of p-type MIS, conventionally, in view such as the work function of the gate electrode material of the portion in contact with the gate insulating film becomes possible in the vicinity of the valence band of silicon, and selecting a metal (or metal compound) material, the threshold voltage of a MIS device has been lowered suppressed. しかし、本発明は、まったく別の観点からなされたものである。 However, the present invention has been completely made from a different perspective. すなわち、ゲート絶縁膜と接する部分のゲート電極材料の仕事関数を所定の値に調整するものではなく、ゲート絶縁膜とゲート電極の間に絶縁体からなる特定の膜を形成することによって、しきい値電圧を低く抑制できることを見出したものである。 In other words, not to adjust the work function of the gate electrode material of the portion in contact with the gate insulating film to a predetermined value, by forming a specific film made of an insulator between the gate insulating film and the gate electrode, the threshold it has been found can be suppressed low value voltage.
【0023】 [0023]
なお、上記ではしきい値調整膜7が酸化アルミニウム膜から形成される例を示したが、例えば酸窒化アルミニウム膜から形成してもよい。 In the above has shown an example in which the threshold adjustment film 7 is formed from aluminum oxide film may be formed, for example from aluminum oxynitride film. すなわち、本実施の形態1は、(a)半導体基板と、(b)前記半導体基板上に形成されたゲート絶縁膜と、(c)前記ゲート絶縁膜上に形成された絶縁体よりなる膜であって、しきい値電圧を調整するしきい値調整膜と、(d)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有し、前記しきい値調整膜は酸化アルミニウム膜または酸窒化アルミニウム膜より形成されていることを特徴とするものである。 That is, the first embodiment includes (a) a semiconductor substrate, (b) the gate insulating film formed on a semiconductor substrate, a film made of an insulating material formed on the (c) the gate insulating layer there are, includes a threshold adjustment film to adjust the threshold voltage, the MIS device and a; (d) is formed on the threshold adjustment film, a gate electrode made of a material containing metal, the threshold adjustment film is characterized in that it is formed from an aluminum oxide film or an aluminum oxynitride film.
【0024】 [0024]
次に、ゲート電極10、11の両側にはサイドウォール16が形成されている。 Next, sidewalls 16 are formed on both sides of the gate electrodes 10 and 11. そして、n型MIS素子形成領域においては、このサイドウォール16の下側にリンなどのn型不純物を導入した低濃度n型不純物拡散層12、13が形成されており、この低濃度n型不純物拡散層12、13の脇には高濃度n型不純物拡散層17、18が形成されている。 Then, in the n-type MIS device forming region, the low-concentration n-type impurity diffusion layers 12 and 13 by introducing n-type impurities such as phosphorus on the lower side of the side wall 16 is formed, the low-concentration n-type impurity high concentration n-type impurity diffusion layers 17 and 18 are formed on the side of the diffusion layers 12 and 13. 以上より、低濃度n型不純物拡散層12および高濃度n型不純物拡散層17よりなるソース領域と低濃度n型不純物拡散層13および高濃度n型不純物拡散層18よりなるドレイン領域が形成されている。 As described above, the drain region made of a low-concentration n-type impurity diffusion layer 12 and the high-concentration n-type impurity diffusion layer 17 and source region made of a low-concentration n-type impurity diffusion layer 13 and the high-concentration n-type impurity diffusion layer 18 is formed there. このようにして、n型MIS素子が形成されている。 In this way, n-type MIS device is formed.
【0025】 [0025]
同様に、p型MIS素子形成領域には、低濃度p型不純物拡散層14および高濃度p型不純物拡散層19よりなるソース領域と低濃度p型不純物拡散層15および高濃度p型不純物拡散層20よりなるドレイン領域が形成されている。 Similarly, p-type in the MIS device forming region, a low concentration p-type impurity diffusion layer 14 and the heavily doped p-type source region of the impurity diffused layer 19 and a low-concentration p-type impurity diffusion layer 15 and the high-concentration p-type impurity diffusion layer drain region made of 20 is formed. このようにして、p型MIS素子が形成されている。 In this way, p-type MIS device is formed.
【0026】 [0026]
半導体基板1に形成されたn型MIS素子およびp型MIS素子上には、層間絶縁膜21が形成されており、この層間絶縁膜21には、n型MIS素子およびp型MIS素子のソース領域、ドレイン領域に貫通する貫通孔22が形成されている。 The semiconductor substrate 1 to form the n-type MIS element and on the p-type MIS element, an interlayer insulating film and 21 is formed, a source region of the interlayer insulating film 21, the n-type MIS device and p-type MIS element a through hole 22 passing through the drain region is formed.
【0027】 [0027]
貫通孔22の内壁にはチタン/窒化チタン膜23が形成されており、このチタン/窒化チタン膜23を介して貫通孔22にはタングステン膜24が埋め込まれ、プラグが形成されている。 The inner wall of the through hole 22 is formed with a titanium / titanium nitride film 23, the tungsten film 24 is embedded in the titanium / through the titanium nitride film 23 through hole 22, the plug is formed. チタン/窒化チタン膜23は、例えばタングステンの拡散を抑制する機能および下地との密着性を向上させる機能を有している。 Titanium / titanium nitride film 23, for example, has a function of improving the adhesion between functional and base suppressing diffusion of tungsten.
【0028】 [0028]
層間絶縁膜21上には、チタン/窒化チタン膜25、アルミニウム膜26、チタン/窒化チタン膜27よりなるパターニングされた配線28が形成されている。 On the interlayer insulating film 21, a titanium / titanium nitride film 25, an aluminum film 26, patterned wiring 28 made of titanium / titanium nitride film 27 is formed. なお、図示はしないが、配線28上には、層間絶縁膜を貫通するプラグを介して多層配線が形成されている。 Although not shown, on the wiring 28, the multilayer wiring via plug penetrating the interlayer insulating film is formed.
【0029】 [0029]
次に、上記した構成を有するn型MIS素子とp型MIS素子のしきい値電圧について述べる。 Next, we describe the threshold voltage of the n-type MIS element and a p-type MIS device having the configuration described above.
【0030】 [0030]
図2は、n型MIS素子とp型MIS素子のフラットバンド電圧との関係を示したグラフである。 Figure 2 is a graph showing the relationship between the flat band voltage of the n-type MIS element and a p-type MIS element. 横軸は、MIS素子のゲート絶縁膜やゲート電極などの材料構成を示したものであり、縦軸は、フラットバンド電圧をボルト(V)単位で示したものである。 The horizontal axis is for showing the material structure such as a gate insulating film and the gate electrode of the MIS device, and the vertical axis shows the flat band voltage in volts (V).
【0031】 [0031]
図2において、ゲート絶縁膜9にハフニウムアルミネート膜を使用し、ゲート電極10にケイ窒化タンタル膜を使用しただけの構成、すなわち、図1に示すn型MIS素子の構成の場合、フラットバンド電圧は、約−0.65Vであった。 2, using a hafnium aluminate film as the gate insulating film 9, the structure of the gate electrode 10 by using the silicon nitride tantalum film, i.e., in the configuration of the n-type MIS device shown in FIG. 1, the flat-band voltage It was about -0.65V.
【0032】 [0032]
ここで、フラットバンド電圧としきい値電圧とは、所定の式で示されるが、大まかにいうとフラットバンド電圧が約−0.9Vのとき、n型MIS素子のしきい値電圧が約0Vとなり、フラットバンド電圧が+方向へ上昇するに従ってしきい値電圧が上昇することになる。 Here, the flat-band voltage and the threshold voltage, is shown by the given formula, roughly speaking, when the flat band voltage of about -0.9 V, n-type threshold voltage of about 0V, the MIS device , so that the threshold voltage is increased in accordance with the flat band voltage rises to the + direction. したがって、フラットバンド電圧が約−0.65Vの場合、n型MIS素子のしきい値電圧は、約0.25Vになる。 Therefore, if the flat band voltage of about -0.65 V, the threshold voltage of the n-type MIS element is approximately 0.25 V.
【0033】 [0033]
一方、フラットバンド電圧が約0.1Vのときp型MIS素子のしきい値電圧が約0Vになり、フラットバンド電圧が−方向へ下降するに従ってしきい値電圧が上昇する。 On the other hand, the threshold voltage of the p-type MIS device when the flat band voltage of about 0.1V becomes approximately 0V, the flat band voltage - threshold voltage in accordance with descending direction is increased. したがって、p型MIS素子として、ゲート絶縁膜9にハフニウムアルミネート膜を使用し、このゲート絶縁膜9上にケイ窒化タンタル膜からなるゲート電極11を形成しただけの構成をとった場合、しきい値電圧は、約0.75Vにもなってしまう。 Therefore, when a p-type MIS device, using a hafnium aluminate film as the gate insulating film 9, taking the configuration in which only the formation of the gate electrode 11 made of silicon nitride tantalum film on the gate insulating film 9, the threshold value voltage, becomes also about 0.75V.
【0034】 [0034]
ところが、ゲート絶縁膜9にハフニウムアルミネート膜を使用し、ゲート電極11にケイ窒化タンタル膜を使用するとともにゲート絶縁膜9とゲート電極11の間に酸化アルミニウム膜よりなるしきい値調整膜7を形成した構成、すなわち図1に示すp型MIS素子の構成をとった場合、フラットバンド電圧は、約−0.65Vから約−0.32Vになった。 However, by using the hafnium aluminate film as the gate insulating film 9, the threshold adjustment film 7 made of an aluminum oxide film between the gate insulating film 9 and the gate electrode 11 while using the silicon nitride tantalum film as the gate electrode 11 formed with the structure, that is, when taking the structure of the p-type MIS device shown in FIG. 1, the flat band voltage became about -0.65V to approximately -0.32V. つまり、フラットバンド電圧を+方向に約0.33Vシフトさせることができた。 That could be about 0.33V shifted flat band voltage in the + direction. このようにフラットバンド電圧を約+0.33Vシフトできたということは、p型MIS素子のしきい値電圧を約0.33V下げることができたことを意味し、p型MIS素子のしきい値電圧は、約0.42Vになる。 It thus that was about + 0.33V shifting the flat-band voltage, means that can be lowered to about 0.33V threshold voltage of the p-type MIS device, the threshold of the p-type MIS element voltage is approximately 0.42V. ただし、この構成の場合、n型MIS素子のしきい値電圧は、約0.33V上昇することになる。 However, in this configuration, the threshold voltage of the n-type MIS element will rise to about 0.33 V.
【0035】 [0035]
したがって、図1に示すようにn型MIS素子においては、ハフニウムアルミネート膜よりなるゲート絶縁膜9上にケイ窒化タンタル膜よりなるゲート電極10を形成した構成をとる一方、p型MIS素子においては、ハフニウムアルミネート膜よりなるゲート絶縁膜9とケイ窒化タンタル膜よりなるゲート電極11の間に酸化アルミニウム膜よりなるしきい値調整膜7を形成する構成をとることで、n型MIS素子とp型MIS素子の両方のしきい値電圧を低く抑制することができる。 Thus, the n-type MIS device as shown in FIG. 1, while a configuration in which a gate electrode 10 made of silicon tantalum nitride film on the gate insulating film 9 made of the hafnium aluminate film, the p-type MIS element , with the configuration of forming the threshold adjustment film 7 made of an aluminum oxide film between the gate insulating film 9 and the gate electrode 11 made of silicon tantalum nitride film composed of hafnium aluminate film, n-type MIS element and p both the threshold voltage of the type MIS device can be suppressed low.
【0036】 [0036]
ゲート絶縁膜9とゲート電極11との間の酸化アルミニウム膜よりなるしきい値調整膜7を形成することで、フラットバンド電圧が正方向にシフトする理由は、酸化アルミニウム膜中に存在する負の固定電荷が影響していると推察される。 By forming the threshold adjustment film 7 made of an aluminum oxide film between the gate insulating film 9 and the gate electrode 11, the reason for the flat-band voltage shifts in the positive direction, a negative present in the aluminum oxide film It is presumed that fixed charge has been affected. すなわち、酸化アルミニウム膜が相対的に負の固定電荷が多い状態の膜であるため、フラットバンド電圧が正方向にシフトしたと考えられる。 That is, since the aluminum oxide film is a film of relatively negative fixed charges is large state, is considered to flat band voltage is shifted in the positive direction. したがって、相対的に負の固定電荷が多い状態の膜であれば、酸化アルミニウム膜に限らずフラットバンド電圧を正方向にシフトできると推察される。 Therefore, if the film of relatively negative fixed charges is large state, it is presumed to be shifted a flat band voltage in the positive direction is not limited to the aluminum oxide film.
【0037】 [0037]
ここで、固定電荷とは、電界などで移動せず固定された状態の電荷をいう。 Here, the fixed charge refers to a fixed state of charge does not move like in an electric field. なお、膜中の固定電荷量は、膜の作製条件によっても変化する可能性がある。 The fixed charge amount in the film can vary depending on manufacturing conditions of the membrane.
【0038】 [0038]
次に、本実施の形態1におけるCMIS素子の製造方法の一例について、図面を参照しながら説明する。 Next, an example of a method of manufacturing the CMIS device in Embodiment 1 of the present embodiment will be described with reference to the drawings.
【0039】 [0039]
まず、図3に示すように単結晶シリコンよりなる半導体基板1を用意する。 First, a semiconductor substrate 1 made of single crystal silicon, as shown in FIG. そして、半導体基板1の主面に熱酸化法などを使用して酸化シリコン膜を形成し、この酸化シリコン膜上に例えばCVD法を使用して窒化シリコン膜を形成する。 Then, using a thermal oxidation method to form a silicon oxide film on the main surface of the semiconductor substrate 1, a silicon nitride film by using the CVD method, for example, on the silicon oxide film. その後、この窒化シリコン膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングする。 Then, patterning the silicon nitride film by using photolithography and etching. パターニングは、素子分離領域2を形成する領域に窒化シリコン膜が残らないようにする。 Patterning, so as not to leave the silicon nitride film in a region where an element isolation region 2 is formed. 続いて、窒化シリコン膜の耐酸化性を利用した選択酸化法により、図4に示すような酸化シリコン膜よりなる素子分離領域2を形成する。 Subsequently, by selective oxidation method using the oxidation resistance of silicon nitride film, an element isolation region 2 made of silicon oxide film as shown in FIG. その後、パターニングした窒化シリコン膜は除去される。 Thereafter, the patterned silicon nitride film is removed.
【0040】 [0040]
次に、半導体基板1上に感光性のレジスト膜を塗布した後、露光・現像することによりレジスト膜をパターニングする。 Then, after coating a photosensitive resist film on the semiconductor substrate 1 is patterned resist film by exposure and development. パターニングは、n型MIS素子形成領域を選択的に開口するように行う。 Patterning is performed to selectively open the n-type MIS device forming region. そして、図5に示すようにイオン注入法を使用することにより、ボロンやフッ化ボロンなどのp型不純物を半導体基板1のn型MIS素子形成領域に導入してp型ウェル3を形成する。 Then, by using the ion implantation method as shown in FIG. 5, to form a p-type well 3 by introducing a p-type impurity such as boron or boron fluoride in n-type MIS device forming region of the semiconductor substrate 1. 同様に、イオン注入法を使用することにより、リンや砒素などのn型不純物を半導体基板1のp型MIS素子形成領域に導入してn型ウェル4を形成する。 Similarly, by using the ion implantation method, by introducing an n-type impurity such as phosphorus or arsenic into the p-type MIS device forming region of the semiconductor substrate 1 to form an n-type well 4.
【0041】 [0041]
続いて、図6に示すように、例えばALD(Atomic Layer Deposition)法などを使用してハフニウムアルミネート膜5を形成する。 Subsequently, as shown in FIG. 6, to form a hafnium aluminate film 5 using, for example, ALD (Atomic Layer Deposition) method. 具体的には、まず原料であるトリメチルアルミニウム(Al(CH )を約300℃に加熱した半導体基板1上に導入する。 Specifically, first trimethylaluminum (Al (CH 3) 3) as a raw material is introduced on the semiconductor substrate 1 which is heated to about 300 ° C.. そして、トリメチルアルミニウムを排気した後、水蒸気(H 0)を半導体基板1上に導入して排気する。 Then, after evacuating the trimethylaluminum is evacuated by introducing water vapor (H 2 0) on a semiconductor substrate 1. 続いて、テトラジメチルアミノハフニウム(Hf[N(CH )を約300℃に加熱した半導体基板1上に導入する。 Subsequently, tetradimethylamino hafnium (Hf [N (CH 3) 2] 4) is introduced on the semiconductor substrate 1 which is heated to about 300 ° C.. その後、水蒸気を半導体基板1上に導入して排気する。 Then, exhausted by introducing steam on the semiconductor substrate 1. このようにして、約2nm〜3nmのハフニウムアルミネート膜5を形成する。 In this manner, a hafnium aluminate film 5 of about 2 nm to 3 nm. なお、CVD法などを使用してハフニウムアルミネート膜5を形成してもよい。 It is also possible to form a hafnium aluminate film 5 using the CVD method.
【0042】 [0042]
次に、図7に示すように例えばALD法を使用して、ハフニウムアルミネート膜5上に酸化アルミニウム膜6を形成する。 Next, by using, for example, ALD method, as shown in FIG. 7, to form an aluminum oxide film 6 on the hafnium aluminate film 5. 具体的には、トリメチルアルミニウムを約300℃に加熱した半導体基板1上に導入する。 Specifically, it introduced on the semiconductor substrate 1 heated trimethylaluminum to about 300 ° C.. そして、トリメチルアルミニウムを排気した後、水蒸気を半導体基板1上に導入し、排気する。 Then, after evacuating the trimethylaluminum, water vapor is introduced on the semiconductor substrate 1 is exhausted. このようにして、約0.3nm〜約2.0nmの酸化アルミニウム膜6を形成する。 Thus, to form an aluminum oxide film 6 of about 0.3nm~ about 2.0 nm. なお、CVD法などを使用して酸化アルミニウム膜6を形成してもよい。 It is also possible to form an aluminum oxide film 6 by using the CVD method.
【0043】 [0043]
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化アルミニウム膜6をエッチングし、図8に示すしきい値調整膜7を形成する。 Subsequently, using photolithography and etching, the aluminum oxide film 6 is etched to form the threshold adjustment film 7 shown in FIG. そして、図9に示すようにCVD法などを使用して、半導体基板1上にケイ窒化タンタル膜8を形成する。 Then, by using the CVD method as shown in FIG. 9, to form a silicon nitride tantalum film 8 on the semiconductor substrate 1. その後、図10に示すようにフォトリソグラフィ技術およびエッチング技術を使用してケイ窒化タンタル膜8をパターニングし、n型MIS素子形成領域にハフニウムアルミネート膜5よりなるゲート絶縁膜9とこのゲート絶縁膜9上にケイ窒化タンタル膜8よりなるゲート電極10を形成する。 Then, by patterning the tantalum silicon nitride film 8 by using photolithography and etching as shown in FIG. 10, the gate insulating film and the gate insulating film 9 made of hafnium aluminate film 5 to the n-type MIS device forming region 9 to form a gate electrode 10 made of silicon nitride tantalum film 8 on. また、p型MIS素子形成領域にハフニウムアルミネート膜5よりなるゲート絶縁膜9、このゲート絶縁膜9上に酸化アルミニウム膜6よりなるしきい値調整膜7、このしきい値調整膜7上にケイ窒化タンタル膜8よりなるゲート電極11を形成する。 Further, p-type MIS device forming the gate insulating film 9 made of hafnium aluminate film 5 in the region, the threshold adjustment film 7 made of an aluminum oxide film 6 on the gate insulating film 9, on the threshold adjustment film 7 forming a gate electrode 11 made of silicon nitride tantalum film 8.
【0044】 [0044]
次に、半導体基板1内の領域であって、形成したゲート電極10の両脇に、イオン注入法を使用してリンなどのn型不純物を導入することにより、図11に示すような低濃度n型不純物拡散層12、13を形成する。 Next, a region of the semiconductor substrate 1, on both sides of the formed gate electrode 10, by introducing n-type impurities such as phosphorus using ion implantation, a low concentration such as shown in FIG. 11 forming an n-type impurity diffusion layers 12 and 13. 同様に、ゲート電極11の両脇に低濃度p型不純物拡散層14、15を形成する。 Similarly, to form a low-concentration p-type impurity diffused layers 14 and 15 on both sides of the gate electrode 11. この後、イオンの活性化のため、アニール処理が行われる。 Thereafter, for the activation of ion, the annealing process is performed.
【0045】 [0045]
続いて、CVD法などを使用して半導体基板1上に酸化シリコン膜を形成した後、異方性エッチングを行うことにより、図12に示すようにサイドウォール16を形成する。 Subsequently, after forming a silicon oxide film on the semiconductor substrate 1 by using the CVD method, by anisotropic etching, thereby forming sidewalls 16 as shown in FIG. 12. そして、イオン注入法を使用することにより高濃度n型不純物拡散層17、18を形成した後、再びイオン注入法を使用して高濃度p型不純物拡散層19、20を形成する。 Then, after forming a high-concentration n-type impurity diffusion layers 17 and 18 by using the ion implantation method to form a high-concentration p-type impurity diffusion layers 19 and 20 by using the ion implantation method again. この後、イオンの活性化のためアニール処理が行われる。 Thereafter, annealing for activating the ions takes place. このようにして、n型MIS素子およびp型MIS素子において、それぞれLDD(Lightly Doped Drain)型のソース領域、ドレイン領域を形成することができる。 In this manner, in the n-type MIS device and p-type MIS element, respectively LDD (Lightly Doped Drain) type source region, it is possible to form a drain region.
【0046】 [0046]
次に、図13に示すようにCVD法を使用して半導体基板1上に酸化シリコン膜よりなる層間絶縁膜21を形成した後、化学的機械的研磨法(CMP;Chemical Mechanical Polishing)を使用して、表面を平坦化する。 Next, after forming an interlayer insulating film 21 made of silicon oxide film on the semiconductor substrate 1 by using the CVD method as shown in FIG. 13, a chemical mechanical polishing method; using (CMP Chemical Mechanical Polishing) Te, to flatten the surface. その後、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜21にソース領域やドレイン領域へ貫通する貫通孔22を形成する。 Then, using photolithography and etching to form the through-hole 22 passing through the source and drain regions in the interlayer insulating film 21. 続いて、スパッタリング法を使用して半導体基板1上にチタン/窒化チタン膜23を形成した後、CVD法を使用してタングステン膜24を形成する。 Subsequently, after forming a titanium / titanium nitride film 23 on the semiconductor substrate 1 by a sputtering method to form a tungsten film 24 using the CVD method. このとき、貫通孔22の底部および内壁にはチタン/窒化チタン膜23が形成され、このチタン/窒化チタン膜23を介してタングステン膜24が貫通孔22に埋め込まれている。 At this time, the bottom and inner wall of the through hole 22 is formed of titanium / titanium nitride film 23, the tungsten film 24 is embedded in the through-hole 22 through the titanium / titanium nitride film 23. 続いて、CMP法を使用して半導体基板1を研磨し、貫通孔22内にだけチタン/窒化チタン膜23およびタングステン膜24が残るようにする。 Subsequently, by polishing the semiconductor substrate 1 by using the CMP method, just as the titanium / titanium nitride film 23 and the tungsten film 24 is left in the through hole 22.
【0047】 [0047]
次に、スパッタリング法により、チタン/窒化チタン膜25、アルミニウム膜26、チタン/窒化チタン膜27を順次、形成する。 Then, by sputtering, a titanium / titanium nitride film 25, an aluminum film 26, sequentially titanium / titanium nitride film 27 is formed. そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記した膜をパターニングし、図1に示すような配線28を形成する。 Then, by using photolithography and etching to pattern the films mentioned above, to form the wiring 28 as shown in FIG. このようにして、図1に示すCMIS素子を形成することができる。 In this way, it is possible to form a CMIS device shown in FIG.
【0048】 [0048]
本実施の形態1では、n型MIS素子のゲート電極10とp型MIS素子のゲート電極11とは同じ材料であるケイ窒化タンタルから形成したが、他の材料を使用してもよい。 In the first embodiment, the n-type MIS gate electrode 11 of the gate electrode 10 and the p-type MIS device element has been formed from silicon nitride, tantalum of the same material, may be used other materials.
【0049】 [0049]
また、n型MIS素子のゲート電極10とp型MIS素子のゲート電極11は、異なる材料から形成してもよい。 Further, the gate electrode 11 of the gate electrode 10 and the p-type MIS device of n type MIS element may be formed of different materials. 例えば、ゲート電極10に使用する材料をn型MIS素子のしきい値電圧を下げるものから形成する一方、ゲート電極11に使用する材料をp型MIS素子のしきい値電圧を下げるものから形成することができる。 For example, while forming a material used for the gate electrode 10 from those of lowering the threshold voltage of the n-type MIS element, to form a material used for the gate electrode 11 from those of lowering the threshold voltage of the p-type MIS element be able to. 例えば、n型MIS素子のゲート電極10として、窒化タンタル、窒化ハフニウム、窒化ジルコニウム、ケイ化タンタル、ケイ化ハフニウム、ケイ化ジルコニウムまたはこれらの混合物などから形成することができる。 For example, as the gate electrode 10 of the n-type MIS device can be formed of tantalum nitride, hafnium nitride, zirconium nitride, tantalum silicide, hafnium silicide, etc. silicide, zirconium, or mixtures thereof. また、p型MIS素子のゲート電極11としては、タングステン、窒化タングステン、モリブデン、窒化モリブデン、酸化イリジウム、ケイ化タングステンまたはこれらの混合物などから形成することができる。 As the gate electrode 11 of the p-type MIS device can be formed of tungsten, tungsten nitride, molybdenum, molybdenum nitride, iridium oxide, and the like tungsten silicide, or mixtures thereof. 上記したこれらの材料からなる膜は、熱的安定性を備えているとともに膜の密着性もよい。 Film made of these materials described above, may be adhesion of the film with has a thermal stability.
【0050】 [0050]
本実施の形態1では、p型MIS素子の方にだけしきい値調整膜7が形成されていたが、これに限らず、図14に示すようにn型MIS素子にもしきい値調整膜30を形成してもよい。 In the first embodiment, the threshold adjustment film 7 had been formed only toward the p-type MIS element, not limited to this, the threshold adjustment film 30 in the n-type MIS device as shown in FIG. 14 it may be formed. このしきい値調整膜30は、フラットバンド電圧が負方向にシフトする材料が選択される。 The threshold adjustment film 30 is made of a material flat band voltage shifts in the negative direction is selected. 具体的にしきい値調整膜30は、窒化シリコン膜、酸窒化シリコン膜、酸化ハフニウム膜、酸窒化ハフニウム膜、酸化ジルコニウム膜、酸窒化ジルコニウム膜などより形成される。 Specifically threshold adjustment film 30 is a silicon film, silicon oxynitride film nitride, hafnium oxide, hafnium oxynitride film, a zirconium oxide film, is formed from such a zirconium oxynitride film. これらの膜は、正の固定電荷が相対的に多い状態の膜であることが推察される。 These films, positive fixed charges are presumed to be a film of a relatively large state. ただし、これらの膜中の固定電荷量は、膜の形成条件によって変わる可能性がある。 However, fixed charge amount in these membranes may vary depending on the formation conditions of the film. なお、しきい値調整膜30の膜厚は、素子を微細化する観点から、約0.3nm〜約2.0nmであることが望ましい。 The thickness of the threshold adjustment film 30, from the viewpoint of refining the element is desirably about 0.3nm~ about 2.0 nm.
【0051】 [0051]
以上のことをまとめると、本実施の形態1の変形例は、(a)半導体基板と、(b)前記半導体基板上に形成されたゲート絶縁膜と、(c)前記ゲート絶縁膜上に形成された膜であって、しきい値電圧を調整するしきい値調整膜と、(d)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有し、前記しきい値調整膜は、相対的に正の固定電荷が多い状態の膜であることを特徴とするものである。 In summary, a modification of the first embodiment, (a) a semiconductor substrate, a gate insulating film formed in (b) the semiconductor substrate, formed on a (c) the gate insulating layer a film that is, the threshold adjustment film to adjust the threshold voltage, the MIS device and a; (d) is formed on the threshold adjustment film, a gate electrode made of a material containing metal has the threshold adjustment film is characterized in that relatively a film of positive fixed charges is large state.
【0052】 [0052]
また、具体的に述べると、本実施の形態1の変形例は、(a)半導体基板と、(b)前記半導体基板上に形成されたゲート絶縁膜と、(c)前記ゲート絶縁膜上に形成された膜であって、しきい値電圧を調整するしきい値調整膜と、(c)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有し、前記しきい値調整膜は、窒化シリコン、酸窒化シリコン、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、酸窒化ジルコニウムのいずれかより形成されていることを特徴とするものである。 Moreover, specifically by variation of the first embodiment, (a) a semiconductor substrate, (b) and the semiconductor substrate on the gate insulating film formed, on the (c) the gate insulating layer a formed film, and the threshold adjustment film to adjust the threshold voltage, (c) the formed in the threshold adjustment film, MIS device having a gate electrode made of a material containing metal has the threshold adjustment film are those wherein silicon nitride, silicon oxynitride, hafnium oxide, hafnium oxynitride, zirconium oxide, that is formed from one of zirconium oxynitride.
【0053】 [0053]
また、ゲート電極10、11の選択によっては、n型MIS素子に、しきい値調整膜30を形成する一方、p型MIS素子にしきい値調整膜7を形成しないように構成してもよい。 Further, the selection gate electrodes 10 and 11, the n-type MIS element, while forming a threshold adjustment film 30 may be configured so as not to form a threshold adjustment film 7 in the p-type MIS element.
【0054】 [0054]
さらに、図15に示すように、例えばn型MIS素子のゲート絶縁膜31とゲート絶縁膜32の間にしきい値調整膜33を形成するようにしてもよい。 Furthermore, as shown in FIG. 15, it may be formed a threshold adjustment film 33 between an n-type MIS element of the gate insulating film 31 and the gate insulating film 32. すなわち、ゲート絶縁膜が複数の膜から形成されている場合、そのいずれかの間にしきい値調整膜33を形成してもよい。 That is, when the gate insulating film is formed from a plurality of films may be formed threshold adjustment film 33 during its one. 同様に、p型MIS素子のゲート絶縁膜34とゲート絶縁膜35の間にしきい値調整膜36を形成するようにしてもよい。 Similarly, it is also possible to form the threshold adjustment film 36 between the gate of the p-type MIS element insulating film 34 and the gate insulating film 35.
【0055】 [0055]
図15においては、n型MIS素子およびp型MIS素子の両方ともゲート絶縁膜の間にしきい値調整膜が形成されている例を示したが、片方にだけしきい値調整膜を形成してもよいし、片方に形成されているしきい値調整膜がゲート絶縁膜とゲート電極との間に形成されていてもよい。 In Figure 15, an example in which the threshold adjustment film is formed between the gate insulating film both n-type MIS device and p-type MIS device, by forming a threshold adjustment film only on one side may be, the threshold adjustment film formed on one side may be formed between the gate insulating film and the gate electrode.
【0056】 [0056]
なお、しきい値調整膜がゲート絶縁膜とゲート電極との間ではなく、半導体基板とゲート絶縁膜との間に形成されてもよい。 Incidentally, instead of between the threshold adjustment film is the gate insulating film and the gate electrode may be formed between the semiconductor substrate and the gate insulating film. ただし、しきい値調整膜は、相対的に正の固定電荷または負の固定電荷が多い状態の膜であることが推察されるため、しきい値調整膜が電子の通り道であるチャネルに近づきすぎるとチャネルを通過している電子を散乱させるおそれがある。 However, the threshold adjustment film, since it is a relatively positive fixed charge or film of negative fixed charges is large state is inferred, the threshold adjustment film is too close to the channel is a path of the electron which may be scattered electrons passing through the channel and. したがって、電子を散乱させない観点からは、しきい値調整膜はなるべくチャネル形成領域から離すことが望ましい。 Therefore, from the viewpoint of not scattering electrons, the threshold adjustment film is desirably away as possible from the channel forming region. つまり、上記観点からは、ゲート絶縁膜とゲート電極の間にしきい値調整膜を形成することが望ましい。 In other words, from the above viewpoint, it is desirable to form the threshold adjustment film between the gate insulating film and the gate electrode.
【0057】 [0057]
(実施の形態2) (Embodiment 2)
本実施の形態2では、しきい値電圧を低く抑制できるp型MISFET素子の製造方法に本発明を適用したものである。 In the second embodiment, it is obtained by applying the present invention to the manufacturing method of the p-type MISFET device can be suppressed low threshold voltage.
【0058】 [0058]
本実施の形態2では、しきい値電圧を低く抑制できるp型MIS素子の製造方法の一例を、図面を参照しながら説明する。 In the second embodiment, an example of a method of manufacturing a p-type MIS device can be suppressed low threshold voltage will be described with reference to the drawings. まず、図16に示すように、単結晶シリコンよりなる半導体基板40を用意する。 First, as shown in FIG. 16, a semiconductor substrate 40 made of single crystal silicon. 次に、半導体基板40を洗浄した後、前記実施の形態1で説明したのと同様に、選択酸化法を使用して酸化シリコン膜よりなる素子分離領域41を形成する(図17)。 Next, after cleaning the semiconductor substrate 40, in a manner similar to that described in the first embodiment, an element isolation region 41 made of silicon oxide film by using a selective oxidation method (FIG. 17). この素子分離領域41の幅は、約500nmである。 The width of the element isolation region 41 is about 500 nm.
【0059】 [0059]
続いて、半導体基板40上に感光性のレジスト膜を塗布した後、露光・現像することによりパターニングする。 Subsequently, after coating a photosensitive resist film on the semiconductor substrate 40 is patterned by exposure and development. パターニングは、p型MIS素子形成領域を選択的に開口するように行う。 Patterning is performed to selectively open the p-type MIS device forming region. そして、図18に示すようにイオン注入法を使用して、リンや砒素などのn型不純物を導入することにより、n型ウェル42を形成する。 Then, using an ion implantation method as shown in FIG. 18, by introducing n-type impurities such as phosphorus or arsenic to form an n-type well 42. そして、パターニングしたレジスト膜を除去する。 Then, to remove the patterned resist film.
【0060】 [0060]
次に、半導体基板40上に再び感光性のレジスト膜を塗布する。 Then, again applying a photosensitive resist film on the semiconductor substrate 40. そして、露光・現像することによりレジスト膜をパターニングし、半導体基板40上にダミーゲート電極43を図18に示すように形成する。 Then, by patterning the resist film by exposing and developing, to form a dummy gate electrode 43 on the semiconductor substrate 40 as shown in FIG. 18. なお、ダミーゲート電極43をレジスト膜から形成するようにしたが、これに限らず絶縁膜などから形成してもよい。 Although so as to form a dummy gate electrode 43 from the resist film may be formed from an insulating film is not limited thereto.
【0061】 [0061]
続いて、半導体基板40内であって、ダミーゲート電極43の両脇に、イオン注入法を使用してボロンなどのp型不純物を導入することにより、図19に示すようなソース領域44およびドレイン領域45を形成する。 Subsequently, a semiconductor substrate 40 inside, on both sides of the dummy gate electrode 43, by introducing a p-type impurity such as boron using ion implantation, the source region 44 and the drain as shown in FIG. 19 to form a region 45. 次に、図20に示すようにダミーゲート電極43を除去して洗浄を行った後、ソース領域44およびドレイン領域45に導入したイオンの活性化を行うためのアニールを約600℃〜約1100℃で行う。 Then, after washing to remove the dummy gate electrode 43 as shown in FIG. 20, the annealing for the activation of the ions introduced into the source region 44 and drain region 45 about 600 ° C. ~ about 1100 ° C. carried out in the.
【0062】 [0062]
次に、図21に示すように熱酸化法を使用して半導体基板40上に酸化シリコン膜46を形成する。 Next, a silicon oxide film 46 on the semiconductor substrate 40 using a thermal oxidation method, as shown in FIG. 21. そして、この酸化シリコン膜46上にCVD法などを使用して窒化タンタル膜47を形成する。 Then, a tantalum nitride film 47 using a CVD method on the silicon oxide film 46.
【0063】 [0063]
続いて、フォトリソグラフィ技術および反応性イオンエッチング(RIE;Reactive Ion Etching)技術を使用して酸化シリコン膜46および窒化タンタル膜47を加工し、図22に示すようなゲート絶縁膜48およびゲート電極49を形成する。 Then, photolithography and reactive ion etching (RIE; Reactive Ion Etching) using the techniques by processing the silicon oxide film 46 and the tantalum nitride film 47, the gate insulating film 48 and the gate electrode 49 as shown in FIG. 22 to form.
【0064】 [0064]
次に、形成したゲート絶縁膜48およびゲート電極49に対して熱処理を施す。 Next, heat treatment to the gate insulating film 48 and the gate electrode 49 was formed. 熱処理をする方法としては、例えば局所的に加熱することができるレーザアニール法を使用することができる。 As a method for the heat treatment, it is possible to use a laser annealing method can be heated for example locally. また、ランプ加熱法によっても熱処理を行うことができる。 Further, the heat treatment can be performed by lamp heating method. このように、ゲート絶縁膜48およびゲート電極49に対して熱処理を施すことにより、形成するMIS素子のしきい値電圧を変化させることができることを本発明者は見出した。 Thus, by performing a heat treatment on the gate insulating film 48 and the gate electrode 49, the present inventors that it is possible to change the threshold voltage of the MIS device forming has been found.
【0065】 [0065]
図23に上記した熱処理の温度とフラットバンド電圧の関係を示す。 Figure 23 shows the relationship between the temperature and the flat band voltage of the heat treatment described above. 図23において、横軸は熱処理の温度(℃)を示しており、縦軸はフラットバンド電圧(V)を示している。 23, the horizontal axis represents the heat treatment temperature (° C.), the vertical axis represents the flat band voltage (V). 熱処理温度が約400℃のとき、フラットバンド電圧は約−0.65Vである。 When the heat treatment temperature is about 400 ° C., the flat band voltage of about -0.65 V. 前記実施の形態1で述べたように、p型MIS素子の場合、フラットバンド電圧が約0.1Vのとき、しきい値電圧が約0Vになる。 As described in the first embodiment, when the p-type MIS element, when the flat band voltage of about 0.1 V, the threshold voltage is about 0V. したがって、フラットバンド電圧が約−0.65Vのとき、しきい値電圧は約0.75Vとなる。 Therefore, when the flat band voltage of about -0.65 V, the threshold voltage is about 0.75 V.
【0066】 [0066]
ところが、熱処理の温度が上昇するにしたがって、フラットバンド電圧が上昇していることがわかる。 However, as the temperature of the heat treatment is increased, it can be seen that the flat band voltage is rising. フラットバンド電圧が上昇するということは、p型MIS素子からみた場合、しきい値電圧が低くなることを意味する。 That the flat band voltage increases, when viewed from the p-type MIS element, means that the threshold voltage decreases. したがって、温度を上げた熱処理を行うことにより、しきい値電圧を低くすることができる。 Therefore, by performing the heat treatment temperature was raised, it is possible to lower the threshold voltage.
【0067】 [0067]
具体的には、熱処理の温度が約600℃のとき、フラットバンド電圧は約0.6Vとなり、しきい値電圧は約0.7Vとなる。 Specifically, when the heat treatment temperature of about 600 ° C., the flat band voltage of about 0.6V, and the threshold voltage is about 0.7 V. そして、熱処理の温度が約800℃になるとフラットバンド電圧は急激に上がり、約−0.35Vになる。 Then, the flat band voltage when the temperature of the heat treatment is about 800 ° C. will rise rapidly, is about -0.35 V. このため、しきい値電圧は急激に低くなり約0.45Vになる。 Therefore, the threshold voltage is about 0.45V abruptly lowered. その後、熱処理の温度を約1000℃に上昇させると、フラットバンド電圧は約−0.33Vになるため、しきい値電圧は約0.43Vになる。 After that, when raising the temperature of the heat treatment at about 1000 ° C., for flat band voltage is about -0.33 V, the threshold voltage is about 0.43 V. したがって、p型MIS素子のしきい値電圧を低下させる観点からは、熱処理の温度を約800℃〜約1000℃にすることが望ましいことがわかる。 Therefore, from the viewpoint of reducing the threshold voltage of the p-type MIS element, it can be seen that it is preferable to set the temperature of the heat treatment at about 800 ° C. ~ about 1000 ° C..
【0068】 [0068]
このように本実施の形態2における半導体装置の製造方法によれば、単に熱処理を施すことによりp型MIS素子のしきい値電圧を低下させることができる。 According to the manufacturing method of the semiconductor device of the second embodiment, only it is possible to reduce the threshold voltage of the p-type MIS element by heat treatment. したがって、マスクの増加を伴った製造工程や複雑な製造工程を追加することなくp型MIS素子のしきい値電圧を低下させることができるため、製品の歩留まり向上を図ることができる。 Therefore, it is possible to lower the threshold voltage of the p-type MIS device without adding a manufacturing process and a complicated manufacturing process with increasing mask, it is possible to improve yield of a product.
【0069】 [0069]
上記した熱処理をゲート絶縁膜48およびゲート電極49に施した後、図24に示すようにCVD法などを使用して半導体基板40上に酸化シリコンよりなる層間絶縁膜50を形成する。 After heat treatment described above in the gate insulating film 48 and the gate electrode 49, an interlayer insulating film 50 made of silicon oxide on the semiconductor substrate 40 using the CVD method as shown in FIG. 24. そして、表面をCMP法によって研磨する。 Then, the surface is polished by CMP.
【0070】 [0070]
続いて、図25に示すように、層間絶縁膜50に対して、ソース領域44やドレイン領域45へ貫通する貫通孔51を形成する。 Subsequently, as shown in FIG. 25, the interlayer insulating film 50, to form a through hole 51 which penetrates to the source region 44 and drain region 45. そして、スパッタリング法を使用して半導体基板40上にチタン/窒化チタン膜52を形成した後、CVD法を使用してタングステン膜53を形成する。 Then, after forming a titanium / titanium nitride film 52 on the semiconductor substrate 40 by a sputtering method to form a tungsten film 53 using the CVD method. このとき、貫通孔51の底部および内壁にはチタン/窒化チタン膜52が形成され、このチタン/窒化チタン膜52を介してタングステン膜53が貫通孔51に埋め込まれている。 At this time, the bottom and the inner wall of the through hole 51 is formed of titanium / titanium nitride film 52, the tungsten film 53 is embedded in the through-hole 51 through the titanium / titanium nitride film 52. 続いて、CMP法を使用して半導体基板40を研磨し、貫通孔51内にだけチタン/窒化チタン膜52およびタングステン膜53が残るようにする。 Subsequently, by polishing the semiconductor substrate 40 by using the CMP method, just as the titanium / titanium nitride film 52 and the tungsten film 53 is left in the through hole 51.
【0071】 [0071]
次に、スパッタリング法により、チタン/窒化チタン膜54、アルミニウム膜55、チタン/窒化チタン膜56を順次、形成する。 Then, by sputtering, a titanium / titanium nitride film 54, an aluminum film 55, sequentially titanium / titanium nitride film 56 is formed. そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上記した膜をパターニングし、図25に示すような配線57を形成する。 Then, by using photolithography and etching to pattern the films mentioned above, to form the wiring 57 as shown in FIG. 25. このようにして、本実施の形態2における半導体装置の製造方法を使用したp型MIS素子を形成することができる。 In this way, it is possible to form a p-type MIS element using a method of manufacturing a semiconductor device according to the second embodiment.
【0072】 [0072]
本実施の形態2において形成されるp型MIS素子のゲート絶縁膜として酸化シリコン膜を使用したが、これに限らず、例えばハフニウムアルミネート膜などのいわゆるHigh−k膜であってもよい。 It was used a silicon oxide film as the gate insulating film of the p-type MIS device formed in the second embodiment is not limited thereto and may be a so-called High-k film such as hafnium aluminate film.
【0073】 [0073]
また、本実施の形態2における半導体装置の製造方法では、ゲート絶縁膜48およびゲート電極49を形成した直後に熱処理を行っているが、層間絶縁膜50を形成した後に本発明における熱処理を行ってもよい。 In the manufacturing method of the semiconductor device of the second embodiment, although heat treatment immediately after forming the gate insulating film 48 and the gate electrode 49 by performing a heat treatment in the present invention after the formation of the interlayer insulating film 50 it may be.
【0074】 [0074]
また、ゲート絶縁膜48およびゲート電極49を形成する前に本発明における熱処理を行ってもよい。 Further, the heat treatment in the present invention may be performed before forming the gate insulating film 48 and the gate electrode 49. つまり、半導体基板40上に酸化シリコン膜(絶縁膜)46および窒化タンタル膜(導体膜)47を形成した段階で本発明における熱処理を行ってもよい。 That is, a silicon oxide film on the semiconductor substrate 40 may be subjected to heat treatment in the present invention at the stage of forming the (insulating film) 46 and the tantalum nitride film (conductor film) 47. この場合、本実施の形態2における半導体装置の製造方法は、(a)半導体基板を用意する工程と、(b)前記半導体基板の所定領域上にダミーゲート電極を形成する工程と、(c)前記ダミーゲート電極をマスクにしたイオン注入により、ソース領域およびドレイン領域を形成する工程と、(d)前記ダミーゲート電極を除去する工程と、(e)前記半導体基板上に絶縁膜を形成する工程と、(f)前記絶縁膜上に導体膜を形成する工程と、(g)前記絶縁膜および前記導体膜に対して熱処理を施すことにより、しきい値電圧の調整を行う工程と、(h)前記絶縁膜および前記導体膜を加工して、前記ソース領域と前記ドレイン領域の間の領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属を含む材料よりなるゲート電極を形成す In this case, a method of manufacturing a semiconductor device of the second embodiment, a step of forming a step and, (b) a dummy gate electrode on a predetermined region of the semiconductor substrate (a) providing a semiconductor substrate, (c) by ion implantation using the dummy gate electrode as a mask, forming a step of forming a source region and a drain region, a step of (d) removing the dummy gate electrode, (e) a dielectric layer on the semiconductor substrate When the steps of forming a conductive film on the (f) said insulating film, by performing heat treatment on the (g) the insulating film and the conductive film, a step of adjusting the threshold voltage, (h ) wherein by processing the insulating film and the conductive film, wherein a gate insulating film on a region between the source region and the drain region, to form a gate electrode made of a material containing metal on the gate insulating film 工程とを備えてMIS素子を形成することを特徴とするものである。 It is characterized in that to form the MIS device and a process.
【0075】 [0075]
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Above, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it goes without saying.
【0076】 [0076]
【発明の効果】 【Effect of the invention】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。 Among the inventions disclosed by the present application will be briefly described effects obtained by typical ones are as follows.
【0077】 [0077]
熱的安定性がある一方、密着性が悪くならない程度の仕事関数を有する金属膜または金属化合物よりなる膜をゲート電極として使用した場合に、しきい値電圧を低く抑制できる。 While there is thermal stability, a film made of a metal film or a metal compound having a work function of the degree of adhesion is not deteriorated when used as a gate electrode, it can be suppressed low threshold voltage.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施の形態1である半導体装置の断面図である。 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
【図2】しきい値調整膜を形成した場合としきい値調整膜を形成しない場合のフラットバンド電圧を示したグラフである。 2 is a graph showing a flat band voltage in the case of not forming the case and the threshold adjustment film forming the threshold adjustment film.
【図3】本発明の実施の形態1である半導体装置の製造工程を示した断面図である。 3 is a cross-sectional views showing a manufacturing process of a semiconductor device according to a first embodiment of the present invention.
【図4】図3に続く半導体装置の製造工程を示した断面図である。 Is a cross-sectional views showing a manufacturing process of the semiconductor device continued from FIG. 3. FIG.
【図5】図4に続く半導体装置の製造工程を示した断面図である。 5 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG.
【図6】図5に続く半導体装置の製造工程を示した断面図である。 6 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG.
【図7】図6に続く半導体装置の製造工程を示した断面図である。 7 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG.
【図8】図7に続く半導体装置の製造工程を示した断面図である。 8 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG.
【図9】図8に続く半導体装置の製造工程を示した断面図である。 9 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG.
【図10】図9に続く半導体装置の製造工程を示した断面図である。 10 is a cross-sectional view showing a manufacturing process of the semiconductor device continued from FIG.
【図11】図10に続く半導体装置の製造工程を示した断面図である。 11 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG. 10.
【図12】図11に続く半導体装置の製造工程を示した断面図である。 12 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG. 11.
【図13】図12に続く半導体装置の製造工程を示した断面図である。 13 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG. 12.
【図14】実施の形態1の変形例における半導体装置を示した断面図である。 14 is a sectional view showing a semiconductor device according to a modification of the first embodiment.
【図15】実施の形態1の変形例における半導体装置を示した断面図である。 15 is a sectional view showing a semiconductor device according to a modification of the first embodiment.
【図16】本発明の実施の形態2である半導体装置の製造工程を示した断面図である。 16 is a sectional view showing a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
【図17】図16に続く半導体装置の製造工程を示した断面図である。 17 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG. 16.
【図18】図17に続く半導体装置の製造工程を示した断面図である。 18 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG. 17.
【図19】図18に続く半導体装置の製造工程を示した断面図である。 19 is a cross-sectional view showing a manufacturing process of the semiconductor device continued from FIG. 18.
【図20】図19に続く半導体装置の製造工程を示した断面図である。 20 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG. 19.
【図21】図20に続く半導体装置の製造工程を示した断面図である。 21 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG. 20.
【図22】図21に続く半導体装置の製造工程を示した断面図である。 22 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG. 21.
【図23】熱処理の温度とフラットバンド電圧の関係を示したグラフである。 23 is a graph showing the relationship between the temperature and the flat band voltage of the heat treatment.
【図24】図22に続く半導体装置の製造工程を示した断面図である。 24 is a cross-sectional view showing a manufacturing process of the semiconductor device continued from FIG. 22.
【図25】図24に続く半導体装置の製造工程を示した断面図である。 FIG. 25 is a sectional view showing a manufacturing process of the semiconductor device continued from FIG. 24.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 半導体基板2 素子分離領域3 p型ウェル4 n型ウェル5 ハフニウムアルミネート膜6 酸化アルミニウム膜7 しきい値調整膜8 ケイ窒化タンタル膜9 ゲート絶縁膜10 ゲート電極11 ゲート電極12 低濃度n型不純物拡散層13 低濃度n型不純物拡散層14 低濃度p型不純物拡散層15 低濃度p型不純物拡散層16 サイドウォール17 高濃度n型不純物拡散層18 高濃度n型不純物拡散層19 高濃度p型不純物拡散層20 高濃度p型不純物拡散層21 層間絶縁膜22 貫通孔23 チタン/窒化チタン膜24 タングステン膜25 チタン/窒化チタン膜26 アルミニウム膜27 チタン/窒化チタン膜28 配線30 しきい値調整膜31 ゲート絶縁膜32 ゲート絶縁膜33 しきい値調整膜34 ゲート絶縁膜35 ゲート絶縁膜36 1 semiconductor substrate 2 isolation region 3 p-type well 4 n-type well 5 hafnium aluminate film 6 aluminum oxide film 7 threshold adjustment film 8 silicon nitride tantalum film 9 gate insulating film 10 gate electrode 11 gate electrode 12 low concentration n-type impurity diffusion layer 13 low concentration n-type impurity diffusion layer 14 low concentration p-type impurity diffusion layer 15 low concentration p-type impurity diffusion layer 16 side walls 17 high concentration n-type impurity diffusion layer 18 high density n-type impurity diffusion layer 19 high density p -type impurity diffusion layer 20 high-concentration p-type impurity diffusion layer 21 interlayer insulating film 22 through hole 23 of titanium / titanium nitride film 24 tungsten film 25 of titanium / titanium nitride film 26 an aluminum film 27 of titanium / titanium nitride film 28 wirings 30 threshold adjustment film 31 gate insulating film 32 a gate insulating film 33 threshold adjustment film 34 a gate insulating film 35 a gate insulating film 36 しきい値調整膜40 半導体基板41 素子分離領域42 n型ウェル43 ダミーゲート電極44 ソース領域45 ドレイン領域46 酸化シリコン膜47 窒化タンタル膜48 ゲート絶縁膜49 ゲート電極50 層間絶縁膜51 貫通孔52 チタン/窒化チタン膜53 タングステン膜54 チタン/窒化チタン膜55 アルミニウム膜56 チタン/窒化チタン膜57 配線 Threshold adjustment film 40 semiconductor substrate 41 the isolation region 42 n-type well 43 dummy gate electrode 44 source region 45 drain region 46 the silicon oxide film 47 of tantalum nitride film 48 a gate insulating film 49 gate electrode 50 interlayer insulating film 51 through hole 52 Titanium / titanium nitride film 53 tungsten film 54 of titanium / titanium nitride film 55 an aluminum film 56 of titanium / titanium nitride film 57 wire

Claims (5)

  1. (a)半導体基板と、 (A) a semiconductor substrate,
    (b)前記半導体基板上に形成されたゲート絶縁膜と、 (B) a gate insulating film formed on the semiconductor substrate,
    (c)前記ゲート絶縁膜上に形成された絶縁体よりなる膜であって、しきい値電圧を調整するしきい値調整膜と、 (C) a said gate insulating film layer made of an insulating material formed on, and the threshold adjustment film to adjust the threshold voltage,
    (d)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有することを特徴とする半導体装置。 ; (D) is formed on the threshold adjustment film, a semiconductor device characterized in that it comprises a MIS device having a gate electrode made of a material containing metal.
  2. (a)半導体基板と、 (A) a semiconductor substrate,
    (b)前記半導体基板上に形成された膜であって、複数の膜からなるゲート絶縁膜と、 (B) the a film formed on a semiconductor substrate, a gate insulating film composed of a plurality of films,
    (c)前記ゲート絶縁膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有する半導体装置であって、 (C) is formed on the gate insulating film, a semiconductor device having a MIS device having a gate electrode made of a material containing a metal,
    前記複数の膜のいずれかの間に、前記半導体装置のしきい値電圧を調整するしきい値調整膜を備えることを特徴とする半導体装置。 Between any of the plurality of films, a semiconductor device characterized by comprising a threshold adjustment film to adjust the threshold voltage of the semiconductor device.
  3. (a)半導体基板と、 (A) a semiconductor substrate,
    (b)前記半導体基板上に形成されたゲート絶縁膜と、 (B) a gate insulating film formed on the semiconductor substrate,
    (c)前記ゲート絶縁膜上に形成された膜であって、しきい値電圧を調整するしきい値調整膜と、 (C) a film formed on the gate insulating film, and the threshold adjustment film to adjust the threshold voltage,
    (d)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有し、 ; (D) is formed on the threshold adjustment film has a MIS device having a gate electrode made of a material containing a metal,
    前記しきい値調整膜は、相対的に負の固定電荷が多い状態の膜であることを特徴とする半導体装置。 The threshold adjustment film, and wherein a relatively negative fixed charge is a membrane of more states.
  4. (a)半導体基板と、 (A) a semiconductor substrate,
    (b)前記半導体基板上に形成されたゲート絶縁膜と、 (B) a gate insulating film formed on the semiconductor substrate,
    (c)前記ゲート絶縁膜上に形成された厚さ0.3nm以上2.0nm以下の膜であって、しきい値電圧を調整するしきい値調整膜と、 (C) a said gate insulating film thickness of 0.3nm or more 2.0nm or less of the film formed on, and the threshold adjustment film to adjust the threshold voltage,
    (d)前記しきい値調整膜上に形成され、金属を含む材料よりなるゲート電極とを備えたMIS素子を有することを特徴とする半導体装置。 ; (D) is formed on the threshold adjustment film, a semiconductor device characterized in that it comprises a MIS device having a gate electrode made of a material containing metal.
  5. (a)半導体基板を用意する工程と、 (A) providing a semiconductor substrate,
    (b)前記半導体基板の所定領域上にダミーゲート電極を形成する工程と、 (B) forming a dummy gate electrode on a predetermined region of the semiconductor substrate,
    (c)前記ダミーゲート電極をマスクにしたイオン注入により、ソース領域およびドレイン領域を形成する工程と、 (C) by ion implantation using the dummy gate electrode as a mask, forming a source region and a drain region,
    (d)前記ソース領域と前記ドレイン領域の間の領域上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属を含む材料よりなるゲート電極を形成する工程と、 And (d) step of the forming the gate insulating film on a region between the source region and the drain region, a gate electrode made of a material containing a metal on the gate insulating film,
    (e)前記ゲート絶縁膜および前記ゲート電極に対して熱処理を施すことにより、しきい値電圧の調整を行う工程とを備えてMIS素子を形成することを特徴とする半導体装置の製造方法。 (E) by performing heat treatment on the gate insulating film and the gate electrode, a method of manufacturing a semiconductor device characterized by forming a MIS device and the step of adjusting the threshold voltage.
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