JP4588483B2 - Semiconductor device - Google Patents

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Description

本発明は、複数のＭＯＳトランジスタを有する半導体装置に関する。 The present invention relates to a semiconductor equipment comprising a plurality of MOS transistors.

ＭＯＳトランジスタを微細化し、ＣＭＯＳ集積回路の集積度及び性能を向上させるためには、当該ＭＯＳトランジスタのゲート絶縁膜を薄膜化する必要がある。しかし、ゲート絶縁膜の材料として、シリコン酸化膜やシリコン窒化酸化膜を使用した場合には、薄膜化に伴ってゲート電極と半導体基板との間に流れる直接トンネル電流が増大し、消費電力が大きくなるという問題が生じる。   In order to miniaturize a MOS transistor and improve the degree of integration and performance of a CMOS integrated circuit, it is necessary to reduce the gate insulating film of the MOS transistor. However, when a silicon oxide film or silicon oxynitride film is used as the material of the gate insulating film, the direct tunnel current flowing between the gate electrode and the semiconductor substrate increases as the film thickness decreases, resulting in a large power consumption. Problem arises.

そこで、非特許文献１や特許文献１，２においては、ゲート絶縁膜の材料として高誘電体膜を使用する技術が提案されており、当該技術によって、リーク電流の増加を抑制しつつ、ゲート絶縁膜の酸化膜（ＳｉＯ2）換算膜厚、つまりゲート絶縁膜の実効膜厚を低減することができる。 Therefore, in Non-Patent Document 1 and Patent Documents 1 and 2, a technique using a high dielectric film as a material of the gate insulating film is proposed. With this technique, gate insulation is suppressed while suppressing an increase in leakage current. The equivalent oxide thickness (SiO 2 ) of the film, that is, the effective thickness of the gate insulating film can be reduced.

なお、本出願人による未公開の特許出願「特願２００４−２０３７１２号」の明細書等にも、ゲート絶縁膜の材料として高誘電体膜を使用する技術が開示されている。   The specification of the unpublished patent application “Japanese Patent Application No. 2004-203712” by the present applicant also discloses a technique of using a high dielectric film as the material of the gate insulating film.

C. Hobbs et al.,“Fermi Level Pinning at the PolySi/Metal Oxide Interface”, 2003 Symposium on VLSI Technology Digest of Technical Papers, p.9C. Hobbs et al., “Fermi Level Pinning at the PolySi / Metal Oxide Interface”, 2003 Symposium on VLSI Technology Digest of Technical Papers, p.9 特開２００３−２３１００号公報JP 2003-23100 A 特開２００３−３０９１８８号公報JP 2003-309188 A

しかしながら、非特許文献１にも記載されているように、例えば、ゲート電極の材料としてポリシリコンを使用し、ゲート絶縁膜の材料としてハフニウム（Ｈｆ）やアルミニウム（Ａｌ）を含む高誘電体材料を使用した場合には、ＰＭＯＳトランジスタやＮＭＯＳトランジスタのしきい値電圧が十分に低下せず、これらのトランジスタを含む半導体装置の性能が低下することがある。   However, as described in Non-Patent Document 1, for example, polysilicon is used as a material for a gate electrode, and a high dielectric material containing hafnium (Hf) or aluminum (Al) is used as a material for a gate insulating film. When used, the threshold voltage of the PMOS transistor or NMOS transistor is not sufficiently lowered, and the performance of the semiconductor device including these transistors may be lowered.

また一般的に、ＣＭＯＳ集積回路においては、内部回路と、外部とのインターフェイスとなる入出力回路とは異なる電源電圧で動作し、入出力回路の方が内部回路よりも高い電圧が印加される。そのため、入出力回路の方が内部回路よりも厚いゲート絶縁膜が使用される。このように、ゲート絶縁膜が薄いＭＯＳトランジスタと、ゲート絶縁膜が厚いＭＯＳトランジスタとを備える半導体装置においても、ゲート絶縁膜の材料として高誘電体膜を使用した場合には、両方のＭＯＳトランジスタにおいてそれらのしきい値電圧が十分に低下せず、半導体装置の性能が低下することがある。   In general, in a CMOS integrated circuit, an internal circuit and an input / output circuit serving as an interface with the outside operate with different power supply voltages, and a higher voltage is applied to the input / output circuit than to the internal circuit. Therefore, a gate insulating film that is thicker in the input / output circuit than in the internal circuit is used. As described above, even in a semiconductor device including a MOS transistor having a thin gate insulating film and a MOS transistor having a thick gate insulating film, when a high dielectric film is used as the material of the gate insulating film, Those threshold voltages are not sufficiently lowered, and the performance of the semiconductor device may be lowered.

また、２つのＭＯＳトランジスタにおいてゲート絶縁膜の材料として異なった材料を使用する場合には、一方のＭＯＳトランジスタのゲート絶縁膜となる絶縁膜材料を形成する際に、既に形成された、他方のＭＯＳトランジスタのゲート絶縁膜となる絶縁膜材料が損傷することがあり、その結果、半導体装置の性能が低下することがある。   In addition, when different materials are used as the material of the gate insulating film in the two MOS transistors, the other MOS that has already been formed when the insulating film material that becomes the gate insulating film of one MOS transistor is formed. Insulating film material used as a gate insulating film of a transistor may be damaged, and as a result, the performance of the semiconductor device may be deteriorated.

そこで、本発明は上述の問題に鑑みて成されたものであり、半導体装置の性能を向上させることが可能な技術を提供することを目的とする。   Therefore, the present invention has been made in view of the above problems, and an object thereof is to provide a technique capable of improving the performance of a semiconductor device.

この発明の第１の半導体装置は、第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第２のＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとを備え、前記第１のＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、シリコン酸化膜及びシリコン窒化酸化膜よりも高い誘電率を有する、ゲート電極と接触する膜を含み、前記第２のＮＭＯＳトランジスタのゲート絶縁膜は、第１の膜と、当該第１の膜に積層された、ゲート電極と接触する第２の膜とを含み、前記第１のＮＭＯＳトランジスタの前記膜と、前記ＰＭＯＳトランジスタの前記膜とは異なる材料から成り、前記第１のＮＭＯＳトランジスタの前記膜と、前記第２のＮＭＯＳトランジスタの前記第２の膜とは同じ材料から成る。   A first semiconductor device according to the present invention includes a first NMOS transistor, a second NMOS transistor having a gate insulating film thicker than a gate insulating film of the first NMOS transistor, and a PMOS transistor. Each of the gate insulating films of the NMOS transistor and the PMOS transistor includes a film that has a higher dielectric constant than that of the silicon oxide film and the silicon oxynitride film and is in contact with the gate electrode. The gate insulating film of the second NMOS transistor The film includes a first film and a second film stacked on the first film and in contact with the gate electrode, and the film of the first NMOS transistor, the film of the PMOS transistor, Are made of different materials, the film of the first NMOS transistor and the second NMOS transistor Wherein the second layer of the same material.

また、この発明の第２の半導体装置は、第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第２のＰＭＯＳトランジスタとを備え、前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、シリコン酸化膜及びシリコン窒化酸化膜よりも高い誘電率を有する、ゲート電極と接触する膜を含み、前記第２のＰＭＯＳトランジスタのゲート絶縁膜は、第１の膜と、当該第１の膜に積層された、ゲート電極と接触する第２の膜とを含み、前記第１のＮＭＯＳトランジスタの前記膜と、前記第１のＰＭＯＳトランジスタの前記膜とは異なる材料から成り、前記第１のＰＭＯＳトランジスタの前記膜と、前記第２のＰＭＯＳトランジスタの前記第２の膜とは同じ材料から成る。   According to a second semiconductor device of the present invention, a first NMOS transistor, a first PMOS transistor, a second PMOS transistor having a gate insulating film thicker than a gate insulating film of the first PMOS transistor, Each gate insulating film of the first NMOS transistor and the first PMOS transistor includes a film in contact with a gate electrode having a higher dielectric constant than a silicon oxide film and a silicon nitride oxide film, The gate insulating film of the second PMOS transistor includes a first film and a second film stacked on the first film and in contact with the gate electrode, and the film of the first NMOS transistor The film of the first PMOS transistor is made of a different material, the film of the first PMOS transistor, And the second layer of the PMOS transistor of the same material.

この発明の第１の半導体装置によれば、第１のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいては、ゲート絶縁膜が含む、ゲート電極と接触する膜が異なる材料で形成されているため、第１のＮＭＯＳトランジスタの当該膜の材料と、ＰＭＯＳトランジスタの当該膜の材料とを個別に選定することができる。従って、ゲート絶縁膜におけるゲート電極に接触する部分の材料がＭＯＳトランジスタのしきい値電圧に影響を与えることから、第１のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧をそれぞれ独立して適切な値に設定することができる。その結果、本半導体装置の性能が向上する。   According to the first semiconductor device of the present invention, in the first NMOS transistor and the PMOS transistor, the film that contacts the gate electrode, including the gate insulating film, is formed of a different material. The material of the film and the material of the film of the PMOS transistor can be individually selected. Accordingly, since the material of the portion in contact with the gate electrode in the gate insulating film affects the threshold voltage of the MOS transistor, the threshold voltages of the first NMOS transistor and the PMOS transistor are each set to appropriate values. Can be set to As a result, the performance of the semiconductor device is improved.

更に、第２のＮＭＯＳトランジスタのゲート絶縁膜は、第１のＮＭＯＳトランジスタのゲート絶縁膜が含む高誘電率の膜と同じ材料から成る第２の膜を含んでいるため、当該第２のＮＭＯＳトランジスタのしきい値電圧も適切な値に設定することができるとともに、当該第２のＮＭＯＳトランジスタのゲート絶縁膜の実効膜厚を低減しつつ、製造コストを低減できる。   Further, since the gate insulating film of the second NMOS transistor includes the second film made of the same material as the high dielectric constant film included in the gate insulating film of the first NMOS transistor, the second NMOS transistor Can be set to an appropriate value, and the manufacturing cost can be reduced while reducing the effective thickness of the gate insulating film of the second NMOS transistor.

また、この発明の第２の半導体装置によれば、第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタにおいては、ゲート絶縁膜が含む、ゲート電極と接触する膜が異なる材料で形成されているため、第１のＮＭＯＳトランジスタの当該膜の材料と、第１のＰＭＯＳトランジスタの当該膜の材料とを個別に選定することができる。従って、ゲート絶縁膜におけるゲート電極に接触する部分の材料がＭＯＳトランジスタのしきい値電圧に影響を与えることから、第１のＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタのしきい値電圧をそれぞれ独立して適切な値に設定することができる。その結果、本半導体装置の性能が向上する。   Further, according to the second semiconductor device of the present invention, in the first NMOS transistor and the first PMOS transistor, the film that contacts the gate electrode, which is included in the gate insulating film, is formed of different materials. The material of the film of the first NMOS transistor and the material of the film of the first PMOS transistor can be individually selected. Accordingly, since the material of the portion in contact with the gate electrode in the gate insulating film affects the threshold voltage of the MOS transistor, the threshold voltages of the first NMOS transistor and the first PMOS transistor are independently set. It can be set to an appropriate value. As a result, the performance of the semiconductor device is improved.

更に、第２のＰＭＯＳトランジスタのゲート絶縁膜は、第１のＰＭＯＳトランジスタのゲート絶縁膜が含む高誘電率の膜と同じ材料から成る第２の膜を含んでいるため、当該第２のＰＭＯＳトランジスタのしきい値電圧も適切な値に設定することができるとともに、当該第２のＰＭＯＳトランジスタのゲート絶縁膜の実効膜厚を低減しつつ、製造コストを低減できる。   Further, since the gate insulating film of the second PMOS transistor includes the second film made of the same material as the high dielectric constant film included in the gate insulating film of the first PMOS transistor, the second PMOS transistor Can be set to an appropriate value, and the manufacturing cost can be reduced while reducing the effective thickness of the gate insulating film of the second PMOS transistor.

実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す断面図である。本実施の形態１に係る半導体装置は、ゲート絶縁膜の膜厚が比較的小さいＭＯＳトランジスタが形成されている薄膜領域と、ゲート絶縁膜の膜厚が比較的大きいＭＯＳトランジスタが形成されている厚膜領域とを備えている。例えば、薄膜領域には、集積回路における内部回路などのように、ＭＯＳトランジスタのゲート電極に比較的小さいゲート電圧が印加される回路が形成され、厚膜領域には、集積回路における入出力回路などのように、ＭＯＳトランジスタのゲート電極に比較的大きいゲート電圧が印加される回路が形成されている。 Embodiment 1 FIG.
FIG. 1 is a cross-sectional view showing the structure of a semiconductor device according to Embodiment 1 of the present invention. The semiconductor device according to the first embodiment includes a thin film region where a MOS transistor having a relatively small gate insulating film is formed and a thickness where a MOS transistor having a relatively large gate insulating film is formed. And a membrane region. For example, a circuit in which a relatively small gate voltage is applied to the gate electrode of a MOS transistor is formed in the thin film region, such as an internal circuit in an integrated circuit, and an input / output circuit in the integrated circuit is formed in the thick film region. Thus, a circuit is formed in which a relatively large gate voltage is applied to the gate electrode of the MOS transistor.

図１に示されるように、本実施の形態１に係る半導体装置は、例えばシリコン基板から成る半導体基板１を備えている。半導体基板１の上面内には、例えばシリコン酸化膜から成る素子分離絶縁膜２が形成されており、当該素子分離絶縁膜２によって複数のＭＯＳトランジスタ間は電気的に絶縁される。   As shown in FIG. 1, the semiconductor device according to the first embodiment includes a semiconductor substrate 1 made of, for example, a silicon substrate. An element isolation insulating film 2 made of, for example, a silicon oxide film is formed in the upper surface of the semiconductor substrate 1, and the plurality of MOS transistors are electrically insulated by the element isolation insulating film 2.

薄膜領域における半導体基板１の上面内には、ｐ型のウェル領域３とｎ型のウェル領域４とが形成されており、当該ウェル領域３，４にはＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１がそれぞれ形成されている。一方、厚膜領域における半導体基板１の上面内には、ｐ型のウェル領域５とｎ型のウェル領域６とが形成されており、当該ウェル領域５，６にはＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ４１がそれぞれ形成されている。   A p-type well region 3 and an n-type well region 4 are formed in the upper surface of the semiconductor substrate 1 in the thin film region, and an NMOS transistor 11 and a PMOS transistor 21 are respectively formed in the well regions 3 and 4. Has been. On the other hand, a p-type well region 5 and an n-type well region 6 are formed in the upper surface of the semiconductor substrate 1 in the thick film region, and an NMOS transistor 31 and a PMOS transistor 41 are formed in the well regions 5 and 6. Are formed respectively.

ウェル領域３の上面内には、ＮＭＯＳトランジスタ１１が有する２つのｎ型のソース・ドレイン領域１２が互いに離れて形成されており、ウェル領域４の上面内には、ＰＭＯＳトランジスタ２１が有する２つのｐ型のソース・ドレイン領域２２が互いに離れて形成されている。また、ウェル領域５の上面内には、ＮＭＯＳトランジスタ３１が有する２つのｎ型のソース・ドレイン領域３２が互いに離れて形成されており、ウェル領域６の上面内には、ＰＭＯＳトランジスタ４１が有する２つのｐ型のソース・ドレイン領域４２が互いに離れて形成されている。   Two n-type source / drain regions 12 of the NMOS transistor 11 are formed apart from each other in the upper surface of the well region 3, and two p-types of the PMOS transistor 21 are formed in the upper surface of the well region 4. The source / drain regions 22 of the mold are formed apart from each other. Two n-type source / drain regions 32 of the NMOS transistor 31 are formed apart from each other in the upper surface of the well region 5, and 2 of the PMOS transistor 41 in the upper surface of the well region 6. Two p-type source / drain regions 42 are formed apart from each other.

ソース・ドレイン領域１２間のウェル領域３上にはゲート絶縁膜１３を介してゲート電極１４が形成されており、ソース・ドレイン領域２２間のウェル領域４上にはゲート絶縁膜２３を介してゲート電極２４が形成されている。また、ソース・ドレイン領域３２間のウェル領域５上にはゲート絶縁膜３３を介してゲート電極３４が形成されており、ソース・ドレイン領域４２間のウェル領域６上にはゲート絶縁膜４３を介してゲート電極４４が形成されている。ゲート電極１４，２４，３４，４４は、例えば、ポリシリコン、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、あるいはタングステン（Ｗ）から成る。   A gate electrode 14 is formed on the well region 3 between the source / drain regions 12 via a gate insulating film 13. A gate electrode 14 is formed on the well region 4 between the source / drain regions 22 via a gate insulating film 23. An electrode 24 is formed. Further, a gate electrode 34 is formed on the well region 5 between the source / drain regions 32 via a gate insulating film 33, and on the well region 6 between the source / drain regions 42 via a gate insulating film 43. Thus, a gate electrode 44 is formed. The gate electrodes 14, 24, 34, and 44 are made of, for example, polysilicon, tantalum nitride (TaN), titanium nitride (TiN), or tungsten (W).

ゲート絶縁膜１３及びゲート電極１４の側面上にはＮＭＯＳトランジスタ１１のサイドウォール１５が形成されており、ゲート絶縁膜２３及びゲート電極２４の側面上にはＰＭＯＳトランジスタ２１のサイドウォール２５が形成されている。また、ゲート絶縁膜３３及びゲート電極３４の側面上にはＮＭＯＳトランジスタ３１のサイドウォール３５が形成されており、ゲート絶縁膜４３及びゲート電極４４の側面上にはＰＭＯＳトランジスタ４１のサイドウォール４５が形成されている。サイドウォール１５，２５，３５，４５は例えばシリコン窒化膜から成る。   A side wall 15 of the NMOS transistor 11 is formed on the side surfaces of the gate insulating film 13 and the gate electrode 14, and a side wall 25 of the PMOS transistor 21 is formed on the side surfaces of the gate insulating film 23 and the gate electrode 24. Yes. A sidewall 35 of the NMOS transistor 31 is formed on the side surfaces of the gate insulating film 33 and the gate electrode 34, and a sidewall 45 of the PMOS transistor 41 is formed on the side surfaces of the gate insulating film 43 and the gate electrode 44. Has been. The sidewalls 15, 25, 35, 45 are made of, for example, a silicon nitride film.

半導体基板１上には、素子分離絶縁膜２、ＮＭＯＳトランジスタ１１，３１及びＰＭＯＳトランジスタ２１，４１を覆って層間絶縁膜５０が形成されている。層間絶縁膜５０内にはそれを貫通して、ソース・ドレイン領域１２，２２，３２，４２にそれぞれ達する複数のコンタクトプラグ５１が形成されている。そして、層間絶縁膜５０上には、複数のコンタクトプラグ５１にそれぞれ接触する複数の配線５２が形成されている。例えば、層間絶縁膜５０はシリコン酸化膜から成り、コンタクトプラグ５１はポリシリコンから成り、配線５２はアルミニウムから成る。   On the semiconductor substrate 1, an interlayer insulating film 50 is formed so as to cover the element isolation insulating film 2, the NMOS transistors 11 and 31, and the PMOS transistors 21 and 41. A plurality of contact plugs 51 are formed in the interlayer insulating film 50 so as to penetrate the interlayer insulating film 50 and reach the source / drain regions 12, 22, 32, and 42, respectively. On the interlayer insulating film 50, a plurality of wirings 52 that are in contact with the plurality of contact plugs 51 are formed. For example, the interlayer insulating film 50 is made of a silicon oxide film, the contact plug 51 is made of polysilicon, and the wiring 52 is made of aluminum.

本実施の形態１に係る薄膜領域では、ＭＯＳトランジスタのゲート絶縁膜の構造は例えば１層構造である。ＮＭＯＳトランジスタ１１のゲート絶縁膜１３は、シリコン酸化膜及びシリコン窒化酸化膜よりも誘電率が高い膜から成り、当該膜は、例えば酸化ハフニウム（ＨｆＯ2）や、そのシリコン化合物あるいはその窒化物から成る。また、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３は、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３とは異なる、シリコン酸化膜及びシリコン窒化酸化膜よりも誘電率が高い膜から成り、当該膜は、例えば酸化アルミニウム（Ａｌ2Ｏ3）やその窒化物から成る。 In the thin film region according to the first embodiment, the structure of the gate insulating film of the MOS transistor is, for example, a single layer structure. The gate insulating film 13 of the NMOS transistor 11 is made of a film having a dielectric constant higher than that of the silicon oxide film and the silicon oxynitride film, and the film is made of, for example, hafnium oxide (HfO 2 ), its silicon compound, or its nitride. . The gate insulating film 23 of the PMOS transistor 21 is made of a film having a dielectric constant higher than that of the silicon oxide film and the silicon oxynitride film, which is different from the gate insulating film 13 of the NMOS transistor 11. Al 2 O 3 ) and nitrides thereof.

一方、本実施の形態１に係る厚膜領域では、ＭＯＳトランジスタのゲート絶縁膜の構造は例えば２層構造であり、厚膜領域におけるゲート絶縁膜は薄膜領域におけるゲート絶縁膜よりも厚く形成されている。ＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、半導体基板１上に形成された下層膜３３ａと、その上に積層され、ゲート電極３４と接触する上層膜３３ｂとから成る。下層膜３３ａは、例えばシリコン酸化膜やシリコン窒化酸化膜から成り、上層膜３３ｂは、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ材料から成る。従って、ゲート絶縁膜１３が酸化ハフニウムから成る場合には、ゲート絶縁膜３３における上層膜３３ｂも酸化ハフニウムから成る。   On the other hand, in the thick film region according to the first embodiment, the gate insulating film of the MOS transistor has a two-layer structure, for example, and the gate insulating film in the thick film region is formed thicker than the gate insulating film in the thin film region. Yes. The gate insulating film 33 of the NMOS transistor 31 includes a lower layer film 33 a formed on the semiconductor substrate 1 and an upper layer film 33 b that is stacked on the lower layer film 33 a and is in contact with the gate electrode 34. The lower layer film 33 a is made of, for example, a silicon oxide film or a silicon oxynitride film, and the upper layer film 33 b is made of the same material as the gate insulating film 13 of the NMOS transistor 11. Therefore, when the gate insulating film 13 is made of hafnium oxide, the upper layer film 33b in the gate insulating film 33 is also made of hafnium oxide.

また、ＰＭＯＳトランジスタ４１のゲート絶縁膜４３は、半導体基板１上に形成された下層膜４３ａと、その上に積層され、ゲート電極４４と接触する上層膜４３ｂとから成る。下層膜４３ａは、例えばシリコン酸化膜やシリコン窒化酸化膜から成り、上層膜４３ｂは、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ材料から成る。従って、ゲート絶縁膜２３が酸化アルミニウムから成る場合には、ゲート絶縁膜４３における上層膜４３ｂも酸化アルミニウムから成る。   The gate insulating film 43 of the PMOS transistor 41 includes a lower layer film 43 a formed on the semiconductor substrate 1 and an upper layer film 43 b that is stacked on the lower layer film 43 a and is in contact with the gate electrode 44. The lower layer film 43 a is made of, for example, a silicon oxide film or a silicon oxynitride film, and the upper layer film 43 b is made of the same material as the gate insulating film 23 of the PMOS transistor 21. Therefore, when the gate insulating film 23 is made of aluminum oxide, the upper layer film 43b in the gate insulating film 43 is also made of aluminum oxide.

次に、図１に示される半導体装置の製造方法について説明する。図２〜１０は本実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず図２に示されるように、半導体基板１の上面内に素子分離絶縁膜２を形成し、その後、ウェル領域３〜６を形成する。そして、露出している半導体基板１の上面全面に、ＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の下層膜３３ａ及びＰＭＯＳトランジスタ４１におけるゲート絶縁膜４３の下層膜４３ａとなる絶縁膜材料６３を形成する。絶縁膜材料６３は、例えばシリコン酸化膜から成り、半導体基板１の上面を熱酸化することによって形成される。なお、絶縁膜材料６３に対して窒化処理を行っても良い。   Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described. 2 to 10 are cross-sectional views showing the method of manufacturing the semiconductor device according to the first embodiment in the order of steps. First, as shown in FIG. 2, the element isolation insulating film 2 is formed in the upper surface of the semiconductor substrate 1, and then the well regions 3 to 6 are formed. Then, an insulating film material 63 that forms the lower layer film 33 a of the gate insulating film 33 in the NMOS transistor 31 and the lower layer film 43 a of the gate insulating film 43 in the PMOS transistor 41 is formed on the entire upper surface of the exposed semiconductor substrate 1. The insulating film material 63 is made of, for example, a silicon oxide film, and is formed by thermally oxidizing the upper surface of the semiconductor substrate 1. Note that nitriding treatment may be performed on the insulating film material 63.

次に図３に示されるように、厚膜領域を覆うフォトレジスト６４を半導体基板１上に形成し、当該フォトレジスト６４をマスクに用いて露出している絶縁膜材料６３に対してウェットエッチングを行う。これにより、薄膜領域における絶縁膜材料６３が除去される。そして、フォトレジスト６４を除去する。   Next, as shown in FIG. 3, a photoresist 64 covering the thick film region is formed on the semiconductor substrate 1, and wet etching is performed on the exposed insulating film material 63 using the photoresist 64 as a mask. Do. Thereby, the insulating film material 63 in the thin film region is removed. Then, the photoresist 64 is removed.

次に図４に示されるように、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３及びＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の上層膜３３ｂとなる絶縁膜材料７３を全面に形成する。絶縁膜材料７３は、例えば酸化ハフニウムや、そのシリコン化合物あるいはその窒化物から成る。   Next, as shown in FIG. 4, an insulating film material 73 to be the upper layer film 33 b of the gate insulating film 13 of the NMOS transistor 11 and the gate insulating film 33 of the NMOS transistor 31 is formed on the entire surface. The insulating film material 73 is made of, for example, hafnium oxide, a silicon compound thereof, or a nitride thereof.

次に図５に示されるように、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域と、厚膜領域においてＮＭＯＳトランジスタ３１が形成される領域とを覆うフォトレジスト７４を絶縁膜材料７３上に形成し、当該フォトレジスト７４をマスクに用いて、露出している絶縁膜材料７３に対してウェットエッチングあるいはドライエッチングを実行する。これにより、薄膜領域においてＰＭＯＳトランジスタ２１が形成される領域の絶縁膜材料７３と、厚膜領域においてＰＭＯＳトランジスタ４１が形成される領域の絶縁膜材料７３が除去される。そして、フォトレジスト７４を除去する。   Next, as shown in FIG. 5, a photoresist 74 covering the region where the NMOS transistor 11 is formed in the thin film region and the region where the NMOS transistor 31 is formed in the thick film region is formed on the insulating film material 73. Then, wet etching or dry etching is performed on the exposed insulating film material 73 using the photoresist 74 as a mask. Thus, the insulating film material 73 in the region where the PMOS transistor 21 is formed in the thin film region and the insulating film material 73 in the region where the PMOS transistor 41 is formed in the thick film region are removed. Then, the photoresist 74 is removed.

次に図６に示されるように、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３及びＰＭＯＳトランジスタ４１におけるゲート絶縁膜４３の上層膜４３ｂとなる絶縁膜材料８３を全面に形成する。絶縁膜材料８３は、例えば酸化アルミニウムやその窒化物から成る。   Next, as shown in FIG. 6, an insulating film material 83 to be the upper layer film 43 b of the gate insulating film 23 of the PMOS transistor 21 and the gate insulating film 43 of the PMOS transistor 41 is formed on the entire surface. The insulating film material 83 is made of, for example, aluminum oxide or a nitride thereof.

次に図７に示されるように、薄膜領域においてＰＭＯＳトランジスタ２１が形成される領域と、厚膜領域においてＰＭＯＳトランジスタ４１が形成される領域とを覆うフォトレジスト８４を絶縁膜材料８３上に形成し、当該フォトレジスト８４をマスクに用いて、露出している絶縁膜材料８３に対してウェットエッチングあるいはドライエッチングを実行する。これにより、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域の絶縁膜材料８３と、厚膜領域においてＮＭＯＳトランジスタ３１が形成される領域の絶縁膜材料８３が除去される。そして、フォトレジスト８４を除去する。   Next, as shown in FIG. 7, a photoresist 84 covering the region where the PMOS transistor 21 is formed in the thin film region and the region where the PMOS transistor 41 is formed in the thick film region is formed on the insulating film material 83. Then, wet etching or dry etching is performed on the exposed insulating film material 83 by using the photoresist 84 as a mask. Thereby, the insulating film material 83 in the region where the NMOS transistor 11 is formed in the thin film region and the insulating film material 83 in the region where the NMOS transistor 31 is formed in the thick film region are removed. Then, the photoresist 84 is removed.

次に図８に示されるように、ゲート電極１４，２４，３４，４４となる電極材料９４を全面に形成する。電極材料９４は、例えばポリシリコン、窒化タンタル、窒化チタン、あるいはタングステンから成る。そして、電極材料９４及び絶縁膜材料６３，７３，８３をパターンニングする。これにより、図９に示されるように、絶縁膜材料７３から成るゲート絶縁膜１３と、絶縁膜材料８３から成るゲート絶縁膜２３とが形成されるとともに、電極材料９４から成るゲート電極１４，２４が形成される。同時に、下層膜３３ａが絶縁膜材料６３から成り、上層膜３３ｂが絶縁膜材料７３から成るゲート絶縁膜３３と、下層膜４３ａが絶縁膜材料６３から成り、上層膜４３ｂが絶縁膜材料８３から成るゲート絶縁膜４３とが形成されるとともに、電極材料９４から成るゲート電極３４，４４が形成される。   Next, as shown in FIG. 8, an electrode material 94 to be the gate electrodes 14, 24, 34, 44 is formed on the entire surface. The electrode material 94 is made of, for example, polysilicon, tantalum nitride, titanium nitride, or tungsten. Then, the electrode material 94 and the insulating film materials 63, 73, and 83 are patterned. As a result, as shown in FIG. 9, the gate insulating film 13 made of the insulating film material 73 and the gate insulating film 23 made of the insulating film material 83 are formed, and the gate electrodes 14 and 24 made of the electrode material 94 are formed. Is formed. At the same time, the lower layer film 33 a is made of the insulating film material 63, the upper layer film 33 b is made of the insulating film material 73, the lower layer film 43 a is made of the insulating film material 63, and the upper layer film 43 b is made of the insulating film material 83. A gate insulating film 43 is formed, and gate electrodes 34 and 44 made of an electrode material 94 are formed.

次に、エクステンション領域を形成する必要があれば不純物のハロー注入を行う。そして、図１０に示されるように、サイドウォール１５，２５，３５，４５を形成し、その後、ソース・ドレイン領域１２，２２，３２，４２を形成する。   Next, if it is necessary to form an extension region, impurity halo implantation is performed. Then, as shown in FIG. 10, sidewalls 15, 25, 35, 45 are formed, and then source / drain regions 12, 22, 32, 42 are formed.

次に、必要があればシリサイド処理を実行し、層間絶縁膜５０、コンタクトプラグ５１及び配線５２を順次形成する。これにより、図１に示される半導体装置が完成する。   Next, if necessary, a silicide process is performed, and an interlayer insulating film 50, a contact plug 51, and a wiring 52 are sequentially formed. Thereby, the semiconductor device shown in FIG. 1 is completed.

以上のように、本実施の形態１に係る半導体装置では、薄膜領域におけるＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１においては、ゲート電極１４，２４とそれぞれ接触するゲート絶縁膜１３，２３が異なる材料で形成されているため、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３の高誘電体材料と、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３の高誘電体材料を個別に選定することができる。従って、上述の非特許文献１に記載されている内容からも理解できるようにゲート絶縁膜におけるゲート電極に接触する部分の高誘電体材料がＭＯＳトランジスタのしきい値電圧に影響を与えることから、ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１のしきい値電圧をそれぞれ独立して適切な値に設定することができる。その結果、本半導体装置の性能を向上させることができる。   As described above, in the semiconductor device according to the first embodiment, in the NMOS transistor 11 and the PMOS transistor 21 in the thin film region, the gate insulating films 13 and 23 that are in contact with the gate electrodes 14 and 24 are formed of different materials. Therefore, the high dielectric material of the gate insulating film 13 of the NMOS transistor 11 and the high dielectric material of the gate insulating film 23 of the PMOS transistor 21 can be individually selected. Therefore, as can be understood from the contents described in Non-Patent Document 1 described above, the portion of the high dielectric material in contact with the gate electrode in the gate insulating film affects the threshold voltage of the MOS transistor. The threshold voltages of the NMOS transistor 11 and the PMOS transistor 21 can be independently set to appropriate values. As a result, the performance of the semiconductor device can be improved.

例えば、ゲート電極１４，２４がポリシリコンで形成されている場合には、ゲート絶縁膜１３を酸化ハフニウムで形成し、ゲート絶縁膜２３を酸化アルミニウムで形成することによって、ＮＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１の両方のしきい値電圧を十分に低減することができ、本半導体装置の性能を向上させることができる。   For example, when the gate electrodes 14 and 24 are formed of polysilicon, the gate insulating film 13 is formed of hafnium oxide and the gate insulating film 23 is formed of aluminum oxide, whereby the NMOS transistor 11 and the PMOS transistor 21 are formed. Both threshold voltages can be sufficiently reduced, and the performance of the semiconductor device can be improved.

また、厚膜領域におけるＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ４１においても、ゲート電極３４，４４とそれぞれ接触する、ゲート絶縁膜３３の上層膜３３ｂ及びゲート絶縁膜４３の上層膜４３ｂが異なる材料で形成されているため、ＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ４１のしきい値電圧をそれぞれ独立して適切な値に設定することができる。その結果、本半導体装置の性能を向上させることができる。   Also in the NMOS transistor 31 and the PMOS transistor 41 in the thick film region, the upper layer film 33b of the gate insulating film 33 and the upper layer film 43b of the gate insulating film 43, which are in contact with the gate electrodes 34 and 44, are formed of different materials. Therefore, the threshold voltages of the NMOS transistor 31 and the PMOS transistor 41 can be set to appropriate values independently of each other. As a result, the performance of the semiconductor device can be improved.

また、厚膜領域におけるＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、薄膜領域におけるＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ高誘電率材料から成る、ゲート電極３４と接触する上層膜３３ｂを含んでいるため、当該ＮＭＯＳトランジスタ３１のしきい値電圧も適切な値に設定することができるとともに、当該ＮＭＯＳトランジスタ３１のゲート絶縁膜３３の実効膜厚を低減しつつ、製造コストを低減できる。   Further, the gate insulating film 33 of the NMOS transistor 31 in the thick film region includes the upper layer film 33b that contacts the gate electrode 34 and is made of the same high dielectric constant material as the gate insulating film 13 of the NMOS transistor 11 in the thin film region. The threshold voltage of the NMOS transistor 31 can be set to an appropriate value, and the manufacturing cost can be reduced while reducing the effective film thickness of the gate insulating film 33 of the NMOS transistor 31.

また、本実施の形態１では、厚膜領域におけるＰＭＯＳトランジスタ４１のゲート絶縁膜４３は、薄膜領域におけるＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ高誘電率材料から成る、ゲート電極４４と接触する上層膜４３ｂを含んでいるため、当該ＰＭＯＳトランジスタ４１のしきい値電圧も適切な値に設定することができるとともに、当該ＰＭＯＳトランジスタ４１のゲート絶縁膜４３の実効膜厚を低減しつつ、製造コストを低減できる。   In the first embodiment, the gate insulating film 43 of the PMOS transistor 41 in the thick film region is made of the same high dielectric constant material as the gate insulating film 23 of the PMOS transistor 21 in the thin film region, and is an upper layer in contact with the gate electrode 44. Since the film 43b is included, the threshold voltage of the PMOS transistor 41 can be set to an appropriate value, and the manufacturing cost can be reduced while reducing the effective film thickness of the gate insulating film 43 of the PMOS transistor 41. Can be reduced.

なお、ゲート絶縁膜１３，２３、ゲート絶縁膜３３の上層膜３３ｂ、及びゲート絶縁膜４３の上層膜４３ｂの材料としては、酸化ジルコニウム（ＺｒＯ2）、酸化イットリウム（Ｙ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ3）、酸化チタン（ＴｉＯ2）、もしくは酸化プラセオジム（ＰｒＯx）からなる高誘電体材料を採用することもできる。 As materials for the gate insulating films 13 and 23, the upper layer film 33b of the gate insulating film 33, and the upper layer film 43b of the gate insulating film 43, zirconium oxide (ZrO 2 ), yttrium oxide (Y 2 O 3 ), and lanthanum oxide are used. A high dielectric material made of (La 2 O 3 ), titanium oxide (TiO 2 ), or praseodymium oxide (PrO x ) can also be used.

また、図２〜１０に示される製造方法以外の方法でも本半導体装置を製造することができる。図１１〜１４は、本実施の形態１に係る半導体装置の他の製造方法を工程順に示す断面図である。まず、上述の製造方法の一部を利用して図４に示される構造までを作製する。次に図１１に示されるように、ゲート電極１１，３１となる電極材料１０４ａを全面に形成する。電極材料１０４ａは、例えばポリシリコン、窒化タンタル、窒化チタン、あるいはタングステンから成る。そして、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域と、厚膜領域においてＮＭＯＳトランジスタ３１が形成される領域とを覆うフォトレジスト１０５を電極材料１０４ａ上に形成する。   Also, the semiconductor device can be manufactured by a method other than the manufacturing method shown in FIGS. 11 to 14 are cross-sectional views showing another method of manufacturing the semiconductor device according to the first embodiment in the order of steps. First, the structure shown in FIG. 4 is manufactured by utilizing a part of the manufacturing method described above. Next, as shown in FIG. 11, an electrode material 104a to be the gate electrodes 11 and 31 is formed on the entire surface. The electrode material 104a is made of, for example, polysilicon, tantalum nitride, titanium nitride, or tungsten. Then, a photoresist 105 covering the region where the NMOS transistor 11 is formed in the thin film region and the region where the NMOS transistor 31 is formed in the thick film region is formed on the electrode material 104a.

次に、フォトレジスト１０５をマスクに用いて、露出している電極材料１０４ａ及びその下の絶縁膜材料７３に対して、ドライエッチング、ウェットエッチング、あるいはそれらの両方を実行し、フォトレジスト１０５を除去する。これにより、図１２に示されるように、薄膜領域においてＰＭＯＳトランジスタ２１が形成される領域の電極材料１０４ａ及びその下の絶縁膜材料７３と、厚膜領域においてＰＭＯＳトランジスタ４１が形成される領域の電極材料１０４ａ及びその下の絶縁膜材料７３が除去される。   Next, using the photoresist 105 as a mask, dry etching, wet etching, or both are performed on the exposed electrode material 104a and the underlying insulating film material 73 to remove the photoresist 105. To do. Thus, as shown in FIG. 12, the electrode material 104a in the region where the PMOS transistor 21 is formed in the thin film region and the insulating film material 73 therebelow, and the electrode in the region where the PMOS transistor 41 is formed in the thick film region The material 104a and the underlying insulating film material 73 are removed.

次に図１３に示されるように、図１２に示される構造の表面全面に上述の絶縁膜材料８３を形成する。そして、ゲート電極２４，４４となる電極材料１０４ｂを絶縁膜材料８上に全面に形成する。   Next, as shown in FIG. 13, the insulating film material 83 is formed on the entire surface of the structure shown in FIG. Then, an electrode material 104 b to be the gate electrodes 24 and 44 is formed on the entire surface of the insulating film material 8.

次に、図１３に示される構造を、その上方からＣＭＰ等で研磨して、当該構造の表面を平坦化する。これにより、図１４に示されるように、ＮＭＯＳトランジスタ１１，３１が形成される領域の不要な絶縁膜材料８３及び電極材料１０４ｂは除去される。その後、図９，１０を参照して説明した製造方法と同様に、電極材料１０４ａ，１０４ｂ及び絶縁膜材料６３，７３，８３をパターンニングして、ゲート絶縁膜１３，２３，３３，４３及びゲート電極１４，２４，３４，４４を形成し、サイドウォール１５，２５，３５，４５、ソース・ドレイン領域１２，２２，３２，４２、層間絶縁膜５０、コンタクトプラグ５１及び配線５２を順次形成する。   Next, the structure shown in FIG. 13 is polished from above by CMP or the like to flatten the surface of the structure. Thereby, as shown in FIG. 14, the unnecessary insulating film material 83 and electrode material 104b in the region where the NMOS transistors 11 and 31 are formed are removed. Thereafter, similarly to the manufacturing method described with reference to FIGS. 9 and 10, the electrode materials 104a and 104b and the insulating film materials 63, 73 and 83 are patterned, and the gate insulating films 13, 23, 33 and 43 and the gate are patterned. The electrodes 14, 24, 34, 44 are formed, and the sidewalls 15, 25, 35, 45, the source / drain regions 12, 22, 32, 42, the interlayer insulating film 50, the contact plug 51, and the wiring 52 are sequentially formed.

以上のような製造方法においては、絶縁膜材料８３よりも先に、絶縁膜材料７３上に電極材料１０４ａを形成しているため、絶縁膜材料８３及び電極材料１０４ｂ形成後に、それらのうちのＮＭＯＳトランジスタ１１，３１が形成される領域の不要な部分を除去する際には、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域での絶縁膜材料７３や、厚膜領域においてＮＭＯＳトランジスタ３１が形成される領域での絶縁膜材料７３は電極材料１０４ａで覆われている。   In the manufacturing method as described above, the electrode material 104a is formed on the insulating film material 73 prior to the insulating film material 83. Therefore, after the insulating film material 83 and the electrode material 104b are formed, the NMOS of them is formed. When removing unnecessary portions of the region where the transistors 11 and 31 are formed, the insulating film material 73 in the region where the NMOS transistor 11 is formed in the thin film region and the NMOS transistor 31 is formed in the thick film region. The insulating film material 73 in the region is covered with the electrode material 104a.

一方、図２〜１０に示される製造方法では、図６に示されるように、電極材料９４を形成する前に絶縁膜材料７３上に全面に絶縁膜材料８３を形成しているため、図７に示されるように、ＮＭＯＳトランジスタ１１，３１が形成される領域における不要な絶縁膜材料８３を除去する際には、当該絶縁膜材料８３の下に存在する必要な絶縁膜材料７３が損傷を受けることがある。その結果、本半導体装置の性能が劣化することがある。   On the other hand, in the manufacturing method shown in FIGS. 2 to 10, the insulating film material 83 is formed on the entire surface of the insulating film material 73 before the electrode material 94 is formed, as shown in FIG. As shown in FIG. 4, when the unnecessary insulating film material 83 in the region where the NMOS transistors 11 and 31 are formed is removed, the necessary insulating film material 73 existing under the insulating film material 83 is damaged. Sometimes. As a result, the performance of the semiconductor device may deteriorate.

図１１〜図１４に示す製造方法では、ＮＭＯＳトランジスタ１１，３１が形成される領域の不要な絶縁膜材料８３及び電極材料１０４ｂを除去する際には、当該ＮＭＯＳトランジスタ１１，３１が形成される領域での絶縁膜材料７３は電極材料１０４ａで覆われているため、当該絶縁膜材料７３が損傷を受けることを抑制できる。従って、ＮＭＯＳトランジスタ１１，３１の性能の劣化を抑制でき、その結果、本半導体装置の性能を向上することができる。   In the manufacturing method shown in FIGS. 11 to 14, when the unnecessary insulating film material 83 and electrode material 104b in the region where the NMOS transistors 11 and 31 are formed are removed, the region where the NMOS transistors 11 and 31 are formed. Since the insulating film material 73 is covered with the electrode material 104a, the insulating film material 73 can be prevented from being damaged. Therefore, the performance degradation of the NMOS transistors 11 and 31 can be suppressed, and as a result, the performance of the semiconductor device can be improved.

実施の形態２．
図１５は本発明の実施の形態２に係る半導体装置の構造を示す断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、ＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の下層膜３３ａの替わりに下層膜３３ｃを設けて、ＰＭＯＳトランジスタ４１におけるゲート絶縁膜４３の下層膜４３ａの替わりに下層膜４３ｃを設けたものである。 Embodiment 2. FIG.
FIG. 15 is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment of the present invention. The semiconductor device according to the second embodiment is the same as the semiconductor device according to the first embodiment described above, except that the lower layer film 33c is provided instead of the lower layer film 33a of the gate insulating film 33 in the NMOS transistor 31, and the gate in the PMOS transistor 41 is provided. Instead of the lower layer film 43 a of the insulating film 43, a lower layer film 43 c is provided.

本実施の形態２に係るＮＭＯＳトランジスタ３１の下層膜３３ｃは、薄膜領域のＰＭＯＳトランジスタ２１におけるゲート絶縁膜２３と同じ材料から形成されており、ＰＭＯＳトランジスタ４１の下層膜４３ｃは、薄膜領域のＮＭＯＳトランジスタ１１におけるゲート絶縁膜１３と同じ材料から形成されている。従って、本実施の形態２に係る半導体装置では、ＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ材料から成る下層膜３３ｃと、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ材料から成る上層膜３３ｂとで構成されており、ＰＭＯＳトランジスタ４１のゲート絶縁膜４３は、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ材料から成る下層膜４３ｃと、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ材料から成る上層膜４３ｂとで構成されている。その他の構造については実施の形態１に係る半導体装置と同様であるためその説明は省略する。   The lower layer film 33c of the NMOS transistor 31 according to the second embodiment is formed of the same material as the gate insulating film 23 in the PMOS transistor 21 in the thin film region, and the lower layer film 43c of the PMOS transistor 41 is the NMOS transistor in the thin film region. 11 is made of the same material as the gate insulating film 13 in FIG. Therefore, in the semiconductor device according to the second embodiment, the gate insulating film 33 of the NMOS transistor 31 includes the lower layer film 33 c made of the same material as the gate insulating film 23 of the PMOS transistor 21, and the gate insulating film 13 of the NMOS transistor 11. The gate insulating film 43 of the PMOS transistor 41 is composed of the lower layer film 43c made of the same material as the gate insulating film 13 of the NMOS transistor 11 and the gate insulating film 23 of the PMOS transistor 21. And an upper layer film 43b made of the same material. Since other structures are the same as those of the semiconductor device according to the first embodiment, description thereof is omitted.

次に、図１５に示される半導体装置の製造方法について説明する。図１６〜２４は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず図１６に示されるように、半導体基板１の上面内に素子分離絶縁膜２を形成し、その後、ウェル領域３〜６を形成する。そして、露出している半導体基板１の上面全面に、ＮＭＯＳトランジスタ１１におけるゲート絶縁膜１３及びＰＭＯＳトランジスタ４１におけるゲート絶縁膜４３の下層膜４３ｃとなる上述の絶縁膜材料７３を形成する。   Next, a method for manufacturing the semiconductor device shown in FIG. 15 will be described. 16 to 24 are cross-sectional views showing the method of manufacturing the semiconductor device according to the second embodiment in the order of steps. First, as shown in FIG. 16, the element isolation insulating film 2 is formed in the upper surface of the semiconductor substrate 1, and then the well regions 3 to 6 are formed. Then, the above-described insulating film material 73 that becomes the gate insulating film 13 in the NMOS transistor 11 and the lower layer film 43 c of the gate insulating film 43 in the PMOS transistor 41 is formed on the entire upper surface of the exposed semiconductor substrate 1.

次に図１７に示されるように、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域と、厚膜領域においてＰＭＯＳトランジスタ４１が形成される領域とを覆うフォトレジスト１１０を素子分離絶縁膜２及び絶縁膜材料７３上に形成し、当該フォトレジスト１１０をマスクに用いて、露出している絶縁膜材料７３に対してウェットエッチングあるいはドライエッチングを実行する。これにより、薄膜領域においてＰＭＯＳトランジスタ２１が形成される領域の絶縁膜材料７３と、厚膜領域においてＮＭＯＳトランジスタ３１が形成される領域の絶縁膜材料７３が除去される。そして、フォトレジスト１１０を除去する。   Next, as shown in FIG. 17, the photoresist 110 covering the region where the NMOS transistor 11 is formed in the thin film region and the region where the PMOS transistor 41 is formed in the thick film region is removed from the element isolation insulating film 2 and the insulating film. Using the photoresist 110 as a mask, wet etching or dry etching is performed on the exposed insulating film material 73 using the photoresist 110 as a mask. As a result, the insulating film material 73 in the region where the PMOS transistor 21 is formed in the thin film region and the insulating film material 73 in the region where the NMOS transistor 31 is formed in the thick film region are removed. Then, the photoresist 110 is removed.

次に図１８に示されるように、ＰＭＯＳトランジスタ２１におけるゲート絶縁膜２３、ＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の下層膜３３ｃ、及びＰＭＯＳトランジスタ４１におけるゲート絶縁膜４３の上層膜４３ｂとなる上述の絶縁膜材料８３を全面に形成する。そして図１９に示されるように、薄膜領域においてＰＭＯＳトランジスタ２１が形成される領域と厚膜領域とを覆うフォトレジスト１１１を絶縁膜材料８３上に形成し、当該フォトレジスト１１１をマスクに用いて、露出している絶縁膜材料８３に対してウェットエッチングあるいはドライエッチングを実行する。これにより、薄膜領域においてＮＭＯＳトランジスタ１１が形成される領域の絶縁膜材料８３が除去される。そして、フォトレジスト１１１を除去する。   Next, as shown in FIG. 18, the above-described insulation becomes the gate insulating film 23 in the PMOS transistor 21, the lower layer film 33c of the gate insulating film 33 in the NMOS transistor 31, and the upper layer film 43b of the gate insulating film 43 in the PMOS transistor 41. A film material 83 is formed on the entire surface. Then, as shown in FIG. 19, a photoresist 111 is formed on the insulating film material 83 to cover the region where the PMOS transistor 21 is formed and the thick film region in the thin film region, and the photoresist 111 is used as a mask. Wet etching or dry etching is performed on the exposed insulating film material 83. Thereby, the insulating film material 83 in the region where the NMOS transistor 11 is formed in the thin film region is removed. Then, the photoresist 111 is removed.

次に図２０に示されるように、ゲート電極１１，２１，４１となる電極材料１１４ａを全面に形成する。電極材料１１４ａは、例えばポリシリコン、窒化タンタル、窒化チタン、あるいはタングステンから成る。次に、薄膜領域と、厚膜領域でのＰＭＯＳトランジスタ４１が形成される領域とを覆うフォトレジスト１１２を電極材料１１４ａ上に形成し、当該フォトレジスト１１２をマスクに用いて、露出している電極材料１１４ａに対してウェットエッチングあるいはドライエッチングを実行する。そして、フォトレジスト１１２を除去する。これにより、図２１に示されるように、厚膜領域でのＮＭＯＳトランジスタ３１が形成される領域の電極材料１１４ａが除去されて、当該領域における絶縁膜材料８３が露出する。   Next, as shown in FIG. 20, an electrode material 114a to be the gate electrodes 11, 21, 41 is formed on the entire surface. The electrode material 114a is made of, for example, polysilicon, tantalum nitride, titanium nitride, or tungsten. Next, a photoresist 112 covering the thin film region and the region where the PMOS transistor 41 is formed in the thick film region is formed on the electrode material 114a, and the exposed electrode is used using the photoresist 112 as a mask. Wet etching or dry etching is performed on the material 114a. Then, the photoresist 112 is removed. As a result, as shown in FIG. 21, the electrode material 114a in the region where the NMOS transistor 31 is formed in the thick film region is removed, and the insulating film material 83 in the region is exposed.

次に図２２に示されるように、図２１の構造の表面全面に、ＮＭＯＳトランジスタ３１におけるゲート絶縁膜３３の上層膜３３ｂとなる絶縁膜材料１２３を形成する。絶縁膜材料１２３は、例えば酸化ハフニウムや、そのシリコン化合物あるいはその窒化物から成る。そして、ゲート電極３４となる電極材料１１４ｂを絶縁膜材料１２３の表面全面に形成する。   Next, as shown in FIG. 22, an insulating film material 123 to be the upper layer film 33 b of the gate insulating film 33 in the NMOS transistor 31 is formed on the entire surface of the structure of FIG. 21. The insulating film material 123 is made of, for example, hafnium oxide, a silicon compound thereof, or a nitride thereof. Then, an electrode material 114 b to be the gate electrode 34 is formed on the entire surface of the insulating film material 123.

次に、図２２に示される構造を、その上方からＣＭＰ等で研磨して、当該構造の表面を平坦化する。これにより、図２３に示されるように、薄膜領域及びＰＭＯＳトランジスタ４１が形成される領域の不要な絶縁膜材料１２３及び電極材料１１４ｂは除去される。   Next, the structure shown in FIG. 22 is polished from above by CMP or the like to flatten the surface of the structure. Thus, as shown in FIG. 23, the unnecessary insulating film material 123 and electrode material 114b in the thin film region and the region where the PMOS transistor 41 is formed are removed.

次に、図２４に示されるように、実施の形態１に係る製造方法と同様に、電極材料１１４ａ，１１４ｂ及び絶縁膜材料７３，８３，１２３をパターンニングして、ゲート絶縁膜１３，２３，３３，４３及びゲート電極１４，２４，３４，４４を形成する。その後、サイドウォール１５，２５，３５，４５、ソース・ドレイン領域１２，２２，３２，４２、層間絶縁膜５０、コンタクトプラグ５１及び配線５２を順次形成する。これにより、図１５に示される半導体装置が完成する。   Next, as shown in FIG. 24, similarly to the manufacturing method according to the first embodiment, the electrode materials 114a and 114b and the insulating film materials 73, 83, and 123 are patterned, and the gate insulating films 13, 23, 33, 43 and gate electrodes 14, 24, 34, 44 are formed. Thereafter, sidewalls 15, 25, 35, 45, source / drain regions 12, 22, 32, 42, interlayer insulating film 50, contact plug 51, and wiring 52 are sequentially formed. Thereby, the semiconductor device shown in FIG. 15 is completed.

以上のように、本実施の形態２に係る半導体装置では、厚膜領域におけるＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、シリコン酸化膜及びシリコン窒化酸化膜よりも誘電率の高い高誘電体膜の積層構造を有しているため、当該ゲート絶縁膜３３の実効膜厚を更に低減できる。その結果、ＮＭＯＳトランジスタ３１の駆動能力を向上することができ、当該ＮＭＯＳトランジスタ３１を含む回路の高速化が可能となる。   As described above, in the semiconductor device according to the second embodiment, the gate insulating film 33 of the NMOS transistor 31 in the thick film region is a stack of a high dielectric film having a dielectric constant higher than that of the silicon oxide film and the silicon nitride oxide film. Due to the structure, the effective film thickness of the gate insulating film 33 can be further reduced. As a result, the driving capability of the NMOS transistor 31 can be improved, and the speed of the circuit including the NMOS transistor 31 can be increased.

更に、ＮＭＯＳトランジスタ３１のゲート絶縁膜３３は、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ材料から成る上層膜３３ｂと、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ材料から成る下層膜３３ｃとを含んでいるため、製造コストを更に低減できる。   Further, the gate insulating film 33 of the NMOS transistor 31 includes an upper film 33 b made of the same material as the gate insulating film 13 of the NMOS transistor 11 and a lower film 33 c made of the same material as the gate insulating film 23 of the PMOS transistor 21. Therefore, the manufacturing cost can be further reduced.

また、本実施の形態２に係る半導体装置では、厚膜領域におけるＰＭＯＳトランジスタ４１のゲート絶縁膜４３は、シリコン酸化膜及びシリコン窒化酸化膜よりも誘電率の高い高誘電体膜の積層構造を有しているため、当該ゲート絶縁膜４３の実効膜厚を更に低減できる。その結果、ＰＭＯＳトランジスタ４１の駆動能力を向上することができ、当該ＰＭＯＳトランジスタ４１を含む回路の高速化が可能となる。   In the semiconductor device according to the second embodiment, the gate insulating film 43 of the PMOS transistor 41 in the thick film region has a stacked structure of a high dielectric film having a dielectric constant higher than that of the silicon oxide film and the silicon oxynitride film. Therefore, the effective film thickness of the gate insulating film 43 can be further reduced. As a result, the driving capability of the PMOS transistor 41 can be improved, and the speed of the circuit including the PMOS transistor 41 can be increased.

更に、ＰＭＯＳトランジスタ４１のゲート絶縁膜４３は、ＮＭＯＳトランジスタ１１のゲート絶縁膜１３と同じ材料から成る下層膜４３ｃと、ＰＭＯＳトランジスタ２１のゲート絶縁膜２３と同じ材料から成る上層膜４３ｂとを含んでいるため、製造コストを更に低減できる。   Further, the gate insulating film 43 of the PMOS transistor 41 includes a lower layer film 43 c made of the same material as the gate insulating film 13 of the NMOS transistor 11 and an upper layer film 43 b made of the same material as the gate insulating film 23 of the PMOS transistor 21. Therefore, the manufacturing cost can be further reduced.

本発明の実施の形態１に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。It is sectional drawing which shows the modification of the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。It is sectional drawing which shows the modification of the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。It is sectional drawing which shows the modification of the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。It is sectional drawing which shows the modification of the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. 本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process.

符号の説明Explanation of symbols

１ 半導体基板、１１，３１ ＮＭＯＳトランジスタ、２１，４１ ＰＭＯＳトランジスタ、１３，２３，３３，４３ ゲート絶縁膜、３３ａ，３３ｃ，４３ａ，４３ｃ 下層膜、３３ｂ，４３ｂ 上層膜、７３，８３ 絶縁膜材料、１０４ａ，１０４ｂ 電極材料。
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate, 11, 31 NMOS transistor, 21, 41 PMOS transistor, 13, 23, 33, 43 Gate insulating film, 33a, 33c, 43a, 43c Lower layer film, 33b, 43b Upper layer film, 73, 83 Insulating film material, 104a, 104b Electrode material.

Claims (7)

第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第２のＮＭＯＳトランジスタと、
ＰＭＯＳトランジスタと
を備え、
前記第１のＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、シリコン酸化膜及びシリコン窒化酸化膜よりも高い誘電率を有する、ゲート電極と接触する膜を含み、
前記第２のＮＭＯＳトランジスタのゲート絶縁膜は、第１の膜と、当該第１の膜に積層された、ゲート電極と接触する第２の膜とを含み、
前記第１のＮＭＯＳトランジスタの前記膜と、前記ＰＭＯＳトランジスタの前記膜とは異なる材料から成り、
前記第１のＮＭＯＳトランジスタの前記膜と、前記第２のＮＭＯＳトランジスタの前記第２の膜とは同じ材料から成る、半導体装置。 A first NMOS transistor;
A second NMOS transistor having a gate insulating film thicker than the gate insulating film of the first NMOS transistor;
A PMOS transistor,
Each gate insulating film of the first NMOS transistor and the PMOS transistor includes a film in contact with the gate electrode having a higher dielectric constant than the silicon oxide film and the silicon oxynitride film,
The gate insulating film of the second NMOS transistor includes a first film and a second film stacked on the first film and in contact with the gate electrode,
The film of the first NMOS transistor and the film of the PMOS transistor are made of different materials,
The semiconductor device, wherein the film of the first NMOS transistor and the second film of the second NMOS transistor are made of the same material. 第１のＮＭＯＳトランジスタと、
第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第２のＰＭＯＳトランジスタと
を備え、
前記第１のＮＭＯＳトランジスタ及び前記第１のＰＭＯＳトランジスタのそれぞれのゲート絶縁膜は、シリコン酸化膜及びシリコン窒化酸化膜よりも高い誘電率を有する、ゲート電極と接触する膜を含み、
前記第２のＰＭＯＳトランジスタのゲート絶縁膜は、第１の膜と、当該第１の膜に積層された、ゲート電極と接触する第２の膜とを含み、
前記第１のＮＭＯＳトランジスタの前記膜と、前記第１のＰＭＯＳトランジスタの前記膜とは異なる材料から成り、
前記第１のＰＭＯＳトランジスタの前記膜と、前記第２のＰＭＯＳトランジスタの前記第２の膜とは同じ材料から成る、半導体装置。 A first NMOS transistor;
A first PMOS transistor;
A second PMOS transistor having a gate insulating film thicker than a gate insulating film of the first PMOS transistor;
Each of the gate insulating films of the first NMOS transistor and the first PMOS transistor includes a film in contact with the gate electrode having a higher dielectric constant than the silicon oxide film and the silicon oxynitride film,
The gate insulating film of the second PMOS transistor includes a first film and a second film stacked on the first film and in contact with the gate electrode,
The film of the first NMOS transistor and the film of the first PMOS transistor are made of different materials,
The semiconductor device, wherein the film of the first PMOS transistor and the second film of the second PMOS transistor are made of the same material. 請求項２に記載の半導体装置であって、
前記第１のＮＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する第２のＮＭＯＳトランジスタを更に備え、
前記第２のＮＭＯＳトランジスタのゲート絶縁膜は、第１の膜と、当該第１の膜に積層された、ゲート電極と接触する第２の膜とを含み、
前記第１のＮＭＯＳトランジスタの前記膜と、前記第２のＮＭＯＳトランジスタの前記第２の膜とは同じ材料から成る、半導体装置。 The semiconductor device according to claim 2,
A second NMOS transistor having a gate insulating film thicker than a gate insulating film of the first NMOS transistor;
The gate insulating film of the second NMOS transistor includes a first film and a second film stacked on the first film and in contact with the gate electrode,
The semiconductor device, wherein the film of the first NMOS transistor and the second film of the second NMOS transistor are made of the same material. 請求項１に記載の半導体装置であって、
前記第２のＮＭＯＳトランジスタの前記第１の膜は、前記ＰＭＯＳトランジスタの前記膜と同じ材料から成る、半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the first film of the second NMOS transistor is made of the same material as the film of the PMOS transistor. 請求項２に記載の半導体装置であって、
前記第２のＰＭＯＳトランジスタの前記第１の膜は、前記第１のＮＭＯＳトランジスタの前記膜と同じ材料から成る、半導体装置。 The semiconductor device according to claim 2,
The semiconductor device, wherein the first film of the second PMOS transistor is made of the same material as the film of the first NMOS transistor. 請求項３に記載の半導体装置であって、
前記第２のＰＭＯＳトランジスタの前記第１の膜は、前記第１のＮＭＯＳトランジスタの前記膜と同じ材料から成り
前記第２のＮＭＯＳトランジスタの前記第１の膜は、前記第１のＰＭＯＳトランジスタの前記膜と同じ材料から成る、半導体装置。 The semiconductor device according to claim 3,
The first film of the second PMOS transistor is made of the same material as the film of the first NMOS transistor, and the first film of the second NMOS transistor is the first film of the first PMOS transistor. A semiconductor device made of the same material as the film. 請求項１乃至請求項６のいずれか一つに記載の半導体装置であって、
前記第１のＮＭＯＳトランジスタの前記膜は、酸化ハフニウム、酸化ハフニウムのシリコン化合物及び酸化ハフニウムの窒化物のうちのいずれかから成る、半導体装置。 The semiconductor equipment according to any one of claims 1 to 6,
It said membrane of said first NMOS transistor, hafnium oxide, Ru formed from any of the silicon compounds and nitrides of hafnium oxide of hafnium oxide, semiconductor equipment.
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