JP2004288835A - 半導体装置 - Google Patents
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Abstract
【課題】表面および裏面に電極を有するパワーＩＣチップを基板にベアチップ実装してなる半導体装置において、パワーＩＣチップの裏面側からの放熱性を向上させることとパワーＩＣチップの裏面側の電極へ流す電流を増大させることとの両立を図る。
【解決手段】パワーＩＣチップ２０の表面側の電極と基板１０とはワイヤ３０を介して電気的に接続され、基板１０におけるチップ２０の直下に位置する部位には導電性を有するサーマルビア１３が設けられ、チップ２０の裏面側の電極とサーマルビア１３とは、第１の導電性接着材４０を介して電気的および熱的に接続されており、基板１０の他面側におけるチップ２０の直下に位置する部位にはヒートシンク６０が設けられ、サーマルビア１３とヒートシンク６０とは、第２の導電性接着材４２を介して電気的および熱的に接続されている。
【選択図】 図１
【解決手段】パワーＩＣチップ２０の表面側の電極と基板１０とはワイヤ３０を介して電気的に接続され、基板１０におけるチップ２０の直下に位置する部位には導電性を有するサーマルビア１３が設けられ、チップ２０の裏面側の電極とサーマルビア１３とは、第１の導電性接着材４０を介して電気的および熱的に接続されており、基板１０の他面側におけるチップ２０の直下に位置する部位にはヒートシンク６０が設けられ、サーマルビア１３とヒートシンク６０とは、第２の導電性接着材４２を介して電気的および熱的に接続されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、基板の一面上に半導体チップがベアチップ実装されてなる半導体装置に関し、特に、半導体チップとして、表裏両面に電極を有し且つ大電流が流れるパワーＩＣ等を用いたものに関する。
【０００２】
【従来の技術】
従来のこの種の半導体装置の一例を図２に断面構成として示す。また、図３は図２に示す半導体装置の一部を省略した上視平面図である。
【０００３】
基板としてのセラミック配線基板１０の一面上に、半導体チップ２０、２１および抵抗やコンデンサ等の実装部品２２が搭載されており、また、セラミック配線基板１０の一面には表面配線１１、セラミック配線基板１０の内部には内部配線１２がそれぞれ形成されている。
【０００４】
このようにして、セラミック配線基板１０はこれら搭載部品２０〜２２とともにハイブリッドＩＣ基板（混成集積回路基板）を構成している。そして、セラミック配線基板１０は、リードフレームのアイランド部５０に接着材Ｊ４０を介して搭載されている。
【０００５】
また、セラミック配線基板１０の表面配線１１とリードフレームのリード部５１とがワイヤ３０を介して結線されることにより、セラミック配線基板１０とリード部５１とが電気的に接続されている。
【０００６】
また、セラミック配線基板１０を搭載するアイランド部５０の下には、セラミック配線基板１０の放熱を行うための基板用のヒートシンク６０が接着材Ｊ４０を介して取り付けられている。
【０００７】
そして、上記搭載部品２０、２１、２２を含むセラミック配線基板１０、ワイヤ３０、アイランド部５０、基板用のヒートシンク６０およびリード部５１の一部が封止樹脂７０にて封止されており、これらによって半導体装置が構成されている。ここで、基板用のヒートシンク６０の下面は封止樹脂７０から露出している。
【０００８】
さらに、図２に示すように、この半導体装置はプリント基板２００の上に搭載され、封止樹脂７０から露出しているリード部５１および基板用のヒートシンク６０の下面が、プリント基板２００の配線部２１０にはんだ２２０を介して接続されている。
【０００９】
ここで、このセラミック配線基板１０においては、半導体チップは、比較的大電力で用いられるパワートランジスタ等のパワーＩＣチップ２０と、比較的小さい電力で用いられる制御系のＩＣチップ２１とが混在しており、これらはベアチップ実装されている。
【００１０】
パワーＩＣチップ２０は、表面および裏面に電極を有するもので、その裏面側には図示しない導電性接着材を介してチップ用のヒートシンクＪ６０が設けられている。そして、このパワーＩＣチップ２０はチップ用のヒートシンクＪ６０を介してセラミック配線基板１０の一面上に搭載されている。
【００１１】
このようなパワーＩＣチップ２０においては、表面側の電極はワイヤ３０を介してセラミック配線基板１０の表面配線１１と電気的に接続されている。一方、裏面側の電極は、上記した図示しない導電性接着材およびチップ用のヒートシンクＪ６０を介してセラミック配線基板１０の表面配線１１に電気的および熱的に接続されている。
【００１２】
そして、大電力で使用されるパワーＩＣチップ２０において駆動時に生じる熱は、その下のチップ用のヒートシンクＪ６０を介して放熱されるようになっている。また、パワーＩＣチップ２０の裏面側の電極はチップ用のヒートシンクＪ６０を介して、その直下に形成された表面配線１１に電気的に接続されている。
【００１３】
ここで、図３に示すように、セラミック配線基板１０の一面において、パワーＩＣチップ２０の裏面側の電極とつながる表面配線１１は、パワーＩＣチップ２０の搭載位置からセラミック配線基板１０の周辺部に渡って広く形成する必要がある。このように、パワーＩＣチップ２０の裏面側電極用の表面配線１１のために、セラミック配線基板１０の面積が占有されることは好ましくない。
【００１４】
また、近年、コストダウン等の面から部品点数の削減が要求されるなか、パワーＩＣチップ２０の下に設けられるチップ用のヒートシンクＪ６０を無くした構成にできないかという要望がある。
【００１５】
一方、従来より、この種の半導体装置として、ＢＧＡ（ボールグリッドアレイ）としての樹脂封止型半導体装置において、基板の一面上に半導体チップを搭載し、この基板における半導体チップの直下に位置する部位にサーマルビアを設け、このサーマルビアを介して基板の他面側に設けたバンプと熱的および電気的に接続したものが提案されている（例えば、特許文献１、２、３参照）。
【００１６】
【特許文献１】
特開平１１−６７９５３号公報
【００１７】
【特許文献２】
特開平１１−１５４７２７号公報
【００１８】
【特許文献３】
特開平１１−２６０９５４号公報
【００１９】
【発明が解決しようとする課題】
しかし、上記特許文献に記載のものでは、サーマルビアによって、基板の一面上において半導体チップの裏面側電極用の表面配線を広くする必要はなくなるものの、バンプではサイズに制約があるため、半導体チップに流す最大電流に限界があり、また、放熱特性にも限界がある。
【００２０】
そこで、本発明は上記問題に鑑み、表面および裏面に電極を有する半導体チップを基板にベアチップ実装してなる半導体装置において、半導体チップの裏面側からの放熱性を向上させることと半導体チップの裏面側の電極へ流す電流を増大させることとの両立を図ることを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、表面および裏面に電極を有する半導体チップ（２０）を備え、前記半導体チップが基板（１０）の一面上に前記半導体チップの裏面側を対向させて搭載されてなる半導体装置において、前記半導体チップの表面側の電極と前記基板とはワイヤ（３０）を介して電気的に接続されており、前記基板における前記半導体チップの直下に位置する部位には、前記基板の一面から当該一面とは反対側の他面へ達する導電性を有するサーマルビア（１３）が設けられており、前記半導体チップの裏面側の電極と前記サーマルビアとは、第１の導電性接着材（４０）を介して電気的および熱的に接続されており、前記基板の他面側における前記半導体チップの直下に位置する部位には、導電性を有するヒートシンク（６０）が設けられており、前記サーマルビアと前記ヒートシンクとは、第２の導電性接着材（４２）を介して電気的および熱的に接続されていることを特徴とする。
【００２２】
それによれば、半導体チップ（２０）は、その裏面において第１の導電性接着材（４０）、サーマルビア（１３）、第２の導電性接着材（４２）を介してヒートシンク（６０）へ熱的に接続される。また、半導体チップ（２０）の裏面側の電極も、これと同じ経路でヒートシンク（６０）へ電気的に接続される。
【００２３】
ここで、ヒートシンク（６０）は、バンプに比べてサイズが大きいので、熱的な容量を大きくできるとともに、ヒートシンク（６０）をより大きな電流を流すことが可能な電極として機能させることができる。
【００２４】
よって、本発明によれば、半導体チップの裏面側からの放熱性を向上させることと、半導体チップの裏面側の電極へ流す電流を増大させることの両立を図ることができる。
【００２５】
ここで、請求項２に記載の発明のように、前記半導体チップ（２０）、前記基板（１０）および前記ヒートシンク（６０）は、封止樹脂（７０）にて包み込まれるように封止されるとともに、前記ヒートシンクの一部は前記封止樹脂から露出しているものにできる。
【００２６】
この場合、ヒートシンク（６０）の一部が封止樹脂（７０）から露出しているので、ヒートシンク（６０）の放熱性を確保できるとともに、電極として機能するヒートシンク（６０）を適切に外部と電気的に接続させることができる。
【００２７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【００２８】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図１は本発明の実施形態に係る半導体装置１００の概略断面構成を示す図であり、ここでは、半導体装置１００をプリント基板２００上に実装した状態として示す。
【００２９】
基板１０は、セラミックや樹脂等からなるものを用いることができ、本例では、基板１０として積層型のセラミック配線基板セラミック配線基板１０を採用している。
【００３０】
セラミック配線基板１０は、アルミナ等のセラミック層が複数積層されてなるものであり、これら個々のセラミック層についてその表面および内部に配線層が形成されたものを積層することにより形成されたものである。
【００３１】
そして、セラミック配線基板１０の一面（図１中の上面）には、表面配線１１が形成されており、また、セラミック配線基板１０の内部には、各セラミック層に形成されたビアホールや上記の各セラミック層の間に形成された導体層により、内部配線１２が形成されている。
【００３２】
これら表面配線１１と内部配線１２とは、適所にて電気的に接続されている。また、これら表面配線１１および内部配線１２は、例えば銅（Ｃｕ）や銀（Ａｇ）あるいはタングステン（Ｗ）やモリブデン（Ｍｏ）等の導体ペーストを用いて形成されたものである。
【００３３】
また、セラミック配線基板１０の一面上に、半導体チップ２０、２１および抵抗やコンデンサ等からなる実装部品２２が搭載されている。そして、セラミック配線基板１０はこれら搭載部品とともに回路を構成し、ハイブリッドＩＣ基板（混成集積回路基板）として構成されている。
【００３４】
ここで、セラミック配線基板１０の一面上においては、半導体チップ２０、２１は、比較的大電力で用いられるパワートランジスタ等のパワーＩＣチップ２０と、比較的小さい電力で用いられる制御系のＩＣチップ２１とが混在しており、これらはベアチップ実装されている。
【００３５】
制御系のＩＣチップ２１は、ランドとしての表面配線１１上に図示しない接着材等を介して搭載されている。このＩＣチップ２１は、その周囲に位置するパッドとしての表面配線１１に対して、ワイヤボンディングにより形成された金（Ａｕ）やアルミニウム（Ａｌ）等からなるワイヤ３０を介して結線され電気的に接続されている。
【００３６】
一方、パワーＩＣチップ２０は、表面および裏面に電極を有する半導体チップである。これら電極は図示しないが、例えばシリコン基板に成膜されたＡｌ等からなる一般的なものである。
【００３７】
このパワーＩＣチップ２０は、セラミック配線基板１０の一面上に当該チップの裏面側を対向させた状態で、ランドとしての表面配線１１上にチップ用の導電性接着材４０を介して搭載されている。
【００３８】
ここで、チップ用の導電性接着材４０は第１の導電性接着材として構成されるもので、具体的には半田を採用したり、あるいは、銀ペースト等の樹脂に金属フィラーを含有させたもの等を採用することができる。
【００３９】
また、パワーＩＣチップ２０において、表面側の電極は、制御系のＩＣチップ２１と同様に、その周囲に位置するパッドとしての表面配線１１に対してワイヤ３０を介して結線され電気的に接続されている。これにより、パワーＩＣチップ２０の表面側の電極とセラミック配線基板１０とはワイヤ３０を介して電気的に接続されている。
【００４０】
ここで、セラミック配線基板１０におけるパワーＩＣチップ２０の直下に位置する部位には、サーマルビア１３が設けられている。このサーマルビア１３は、セラミック配線基板１０の一面から当該一面とは反対側の他面（図１中の下面）へ達する導電性を有するものである。
【００４１】
具体的には、このサーマルビア１３は、セラミック配線基板１０の一面から他面へ到達する貫通穴に、例えば銀ペーストや銅ペースト等の導電性部材を充填することにより形成することができる。
【００４２】
また、サーマルビア１３は、セラミック配線基板１０の一面側においては、上記パワーＩＣチップ２０が搭載されているランドとしての表面配線１１に電気的に接続されており、一方セラミック配線基板１０の他面側においては、当該他面に形成された導体部１４に電気的に接続されている。
【００４３】
このように、各部品２０、２１、２２が実装されたセラミック配線基板１０は、リードフレームのアイランド部５０に基板用の導電性接着材４１を介して搭載されている。
【００４４】
また、セラミック配線基板１０においてパッドとして構成されている表面配線１１は、リードフレームのリード部５１に対してワイヤ３０を介して結線されている。それにより、セラミック配線基板１０とリード部５１とが電気的に接続されている。
【００４５】
また、セラミック配線基板１０を搭載するアイランド部５０の下には、セラミック配線基板１０の放熱を行うためのヒートシンク６０がヒートシンク用の導電性接着材４２を介して取り付けられている。このヒートシンク用の導電性接着材４２は第２の導電性接着材として構成されている。
【００４６】
ここで、上記リードフレームは銅、銅合金あるいは４２アロイのようなニッケル（Ｎｉ）を含む合金等の導電性材料からなり、ヒートシンク６０はモリブデンや銅等の導電性を有するとともに放熱性に優れた材料からなる。また、上記した基板用およびヒートシンク用の導電性接着材４１、４２も、上記したチップ用の導電性接着材４０と同様に、半田や銀ペースト等を採用することができる。
【００４７】
このような半導体装置１００においては、パワーＩＣチップ２０の裏面側の電極とサーマルビア１３とは、チップ用の導電性接着材４０を介して電気的および熱的に接続されている。また、サーマルビア１３とヒートシンク６０とは、基板用の導電性接着材４１、アイランド部５０およびヒートシンク用の導電性接着材４２（第２の導電性接着材）を介して電気的および熱的に接続されている。
【００４８】
そして、半導体装置１００においては、上記搭載部品２０〜２２を含むセラミック配線基板１０、ワイヤ３０、アイランド部５０、ヒートシンク６０およびリード部５１の一部（インナーリード）が封止樹脂７０にて包み込まれるように封止されている。
【００４９】
ここで、封止樹脂７０は、エポキシ系樹脂等のモールド樹脂材料からなる。また、ヒートシンク６０の下面は封止樹脂７０から露出している。こうして、半導体装置１００は、いわゆる樹脂封止型半導体装置として構成されている。
【００５０】
そして、図１では、この半導体装置１００はプリント基板２００に実装されている。つまり、半導体装置１００はプリント基板２００の上に搭載され、封止樹脂６０から露出しているリード部５１の部分（アウターリード）およびヒートシンク６０の下面が、プリント基板２００の配線部２１０にはんだ２２０を介して接続されている。
【００５１】
このような半導体装置１００の製造方法について説明する。セラミック配線基板１０は次のようにして形成される。複数枚のアルミナ等のグリーンシートを用意し、各々について上記ビアホールとなる位置に穴あけ加工を施し、形成された穴や各グリーンシートの表面に印刷法等により上記導体ペーストを配設する。その後、各グリーンシートを積層して焼成することにより、セラミック配線基板１０ができあがる。
【００５２】
次に、セラミック配線基板１０の一面上に、チップ用の導電性接着材４０を含む搭載部品２０、２１、２２のダイボンディング材を配設し、半導体チップ２０、２１およびその他の実装部品２２を搭載する。
【００５３】
そして、セラミック配線基板１０を、基板用の導電性接着材４１を介してリードフレームのアイランド部５０の上に搭載し接続するとともに、半導体チップ２０、２１と表面配線１１との間、および表面配線１１とリードフレームのリード部５１との間でワイヤボンディングを行い、ワイヤ３０を形成する。
【００５４】
また、ヒートシンク６０の上に、ヒートシンク用の導電性接着材４２を介してアイランド部５０を搭載し接続する。こうして、セラミック配線基板１０、リードフレームおよびヒートシンク６０が一体化したものを、成形型へ投入し、樹脂成形を行う。
【００５５】
こうして、封止樹脂６０によるモールドが行われ、その後、リードフレームにおける分断やフォーミング等を行うことにより半導体装置１００ができあがる。その後は、この半導体装置１００をはんだ２２０を介してプリント基板２００上に搭載し、はんだリフローを行うことにより、図１に示す実装構造となる。
【００５６】
ところで、本実施形態によれば、パワーＩＣチップ２０は、その裏面においてチップ用の導電性接着材（第１の導電性接着材）４０、サーマルビア１３、アイランド部５０、基板用の導電性接着材４１、ヒートシンク用の導電性接着材（第２の導電性接着材）４２を介してヒートシンク６０へ熱的に接続されている。また、パワーＩＣチップ２０の裏面側の電極も、これと同じ経路でヒートシンク６０へ電気的に接続されている。
【００５７】
ここで、ヒートシンク６０は、上記した従来のバンプに比べてサイズが大きいので、熱的な容量を大きくできるとともに、ヒートシンク６０をより大きな電流を流すことが可能な電極として機能させることができる。
【００５８】
よって、本実施形態によれば、パワーＩＣチップ２０の裏面側からの放熱性を向上させることと、パワーＩＣチップ２０の裏面側の電極へ流す電流を増大させることの両立を図ることができる。
【００５９】
また、本実施形態では、パワーＩＣチップ２０の直下にサーマルビア１３を設けることで、パワーＩＣチップ２０の放熱経路が縦型となっている。つまり、パワーＩＣチップ２０とヒートシンク６０とにより挟まれたセラミック配線基板１０の基板厚さ方向に放熱経路および電流経路が形成されるので、これら経路の距離すなわちパワーＩＣチップ２０とヒートシンク６０との間の距離を極力短くでき、好ましい。
【００６０】
また、本実施形態では、搭載部品２０〜２２、セラミック配線基板１０およびヒートシンク６０が、封止樹脂７０にて封止された半導体装置１００とした場合に、ヒートシンク６０の一部を封止樹脂７０から露出した構成としている。
【００６１】
この場合、ヒートシンク６０の一部が封止樹脂７０から露出しているので、ヒートシンク６０の放熱性を確保できるとともに、電極として機能するヒートシンク６０を適切に外部のプリント基板２００と電気的に接続させることができている。
【００６２】
また、本実施形態では、サーマルビア１３によって、セラミック配線基板１０の一面上においてパワーＩＣチップ２０の裏面側電極用の表面配線１１を広くする必要はなくなる。そのため、パワーＩＣチップ２０の裏面側電極用の表面配線１１のために、セラミック配線基板１０の面積が占有されることが極力防止される。
【００６３】
なお、上記半導体装置１００において、リードフレームのアイランド部５０を省略し、セラミック配線基板１０を直接ヒートシンク６０の上に搭載した形としても良い。この場合、セラミック配線基板１０とヒートシンク６０とはヒートシンク用の導電性接着材４２を介して電気的および熱的に接続され、その効果は上記と同様である。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の概略断面図である。
【図２】従来の半導体装置の一例を示す概略断面図である。
【図３】図２に示す半導体装置の上視平面図である。
【符号の説明】
１０…基板としてのセラミック配線基板、１３…サーマルビア、
２０…半導体チップとしてのパワーＩＣチップ、３０…ワイヤ、
４０…第１の導電性接着材としてのチップ用の導電性接着材、
４２…第２の導電性接着材としてのヒートシンク用の導電性接着材、
６０…ヒートシンク、７０…封止樹脂。
【発明の属する技術分野】
本発明は、基板の一面上に半導体チップがベアチップ実装されてなる半導体装置に関し、特に、半導体チップとして、表裏両面に電極を有し且つ大電流が流れるパワーＩＣ等を用いたものに関する。
【０００２】
【従来の技術】
従来のこの種の半導体装置の一例を図２に断面構成として示す。また、図３は図２に示す半導体装置の一部を省略した上視平面図である。
【０００３】
基板としてのセラミック配線基板１０の一面上に、半導体チップ２０、２１および抵抗やコンデンサ等の実装部品２２が搭載されており、また、セラミック配線基板１０の一面には表面配線１１、セラミック配線基板１０の内部には内部配線１２がそれぞれ形成されている。
【０００４】
このようにして、セラミック配線基板１０はこれら搭載部品２０〜２２とともにハイブリッドＩＣ基板（混成集積回路基板）を構成している。そして、セラミック配線基板１０は、リードフレームのアイランド部５０に接着材Ｊ４０を介して搭載されている。
【０００５】
また、セラミック配線基板１０の表面配線１１とリードフレームのリード部５１とがワイヤ３０を介して結線されることにより、セラミック配線基板１０とリード部５１とが電気的に接続されている。
【０００６】
また、セラミック配線基板１０を搭載するアイランド部５０の下には、セラミック配線基板１０の放熱を行うための基板用のヒートシンク６０が接着材Ｊ４０を介して取り付けられている。
【０００７】
そして、上記搭載部品２０、２１、２２を含むセラミック配線基板１０、ワイヤ３０、アイランド部５０、基板用のヒートシンク６０およびリード部５１の一部が封止樹脂７０にて封止されており、これらによって半導体装置が構成されている。ここで、基板用のヒートシンク６０の下面は封止樹脂７０から露出している。
【０００８】
さらに、図２に示すように、この半導体装置はプリント基板２００の上に搭載され、封止樹脂７０から露出しているリード部５１および基板用のヒートシンク６０の下面が、プリント基板２００の配線部２１０にはんだ２２０を介して接続されている。
【０００９】
ここで、このセラミック配線基板１０においては、半導体チップは、比較的大電力で用いられるパワートランジスタ等のパワーＩＣチップ２０と、比較的小さい電力で用いられる制御系のＩＣチップ２１とが混在しており、これらはベアチップ実装されている。
【００１０】
パワーＩＣチップ２０は、表面および裏面に電極を有するもので、その裏面側には図示しない導電性接着材を介してチップ用のヒートシンクＪ６０が設けられている。そして、このパワーＩＣチップ２０はチップ用のヒートシンクＪ６０を介してセラミック配線基板１０の一面上に搭載されている。
【００１１】
このようなパワーＩＣチップ２０においては、表面側の電極はワイヤ３０を介してセラミック配線基板１０の表面配線１１と電気的に接続されている。一方、裏面側の電極は、上記した図示しない導電性接着材およびチップ用のヒートシンクＪ６０を介してセラミック配線基板１０の表面配線１１に電気的および熱的に接続されている。
【００１２】
そして、大電力で使用されるパワーＩＣチップ２０において駆動時に生じる熱は、その下のチップ用のヒートシンクＪ６０を介して放熱されるようになっている。また、パワーＩＣチップ２０の裏面側の電極はチップ用のヒートシンクＪ６０を介して、その直下に形成された表面配線１１に電気的に接続されている。
【００１３】
ここで、図３に示すように、セラミック配線基板１０の一面において、パワーＩＣチップ２０の裏面側の電極とつながる表面配線１１は、パワーＩＣチップ２０の搭載位置からセラミック配線基板１０の周辺部に渡って広く形成する必要がある。このように、パワーＩＣチップ２０の裏面側電極用の表面配線１１のために、セラミック配線基板１０の面積が占有されることは好ましくない。
【００１４】
また、近年、コストダウン等の面から部品点数の削減が要求されるなか、パワーＩＣチップ２０の下に設けられるチップ用のヒートシンクＪ６０を無くした構成にできないかという要望がある。
【００１５】
一方、従来より、この種の半導体装置として、ＢＧＡ（ボールグリッドアレイ）としての樹脂封止型半導体装置において、基板の一面上に半導体チップを搭載し、この基板における半導体チップの直下に位置する部位にサーマルビアを設け、このサーマルビアを介して基板の他面側に設けたバンプと熱的および電気的に接続したものが提案されている（例えば、特許文献１、２、３参照）。
【００１６】
【特許文献１】
特開平１１−６７９５３号公報
【００１７】
【特許文献２】
特開平１１−１５４７２７号公報
【００１８】
【特許文献３】
特開平１１−２６０９５４号公報
【００１９】
【発明が解決しようとする課題】
しかし、上記特許文献に記載のものでは、サーマルビアによって、基板の一面上において半導体チップの裏面側電極用の表面配線を広くする必要はなくなるものの、バンプではサイズに制約があるため、半導体チップに流す最大電流に限界があり、また、放熱特性にも限界がある。
【００２０】
そこで、本発明は上記問題に鑑み、表面および裏面に電極を有する半導体チップを基板にベアチップ実装してなる半導体装置において、半導体チップの裏面側からの放熱性を向上させることと半導体チップの裏面側の電極へ流す電流を増大させることとの両立を図ることを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、表面および裏面に電極を有する半導体チップ（２０）を備え、前記半導体チップが基板（１０）の一面上に前記半導体チップの裏面側を対向させて搭載されてなる半導体装置において、前記半導体チップの表面側の電極と前記基板とはワイヤ（３０）を介して電気的に接続されており、前記基板における前記半導体チップの直下に位置する部位には、前記基板の一面から当該一面とは反対側の他面へ達する導電性を有するサーマルビア（１３）が設けられており、前記半導体チップの裏面側の電極と前記サーマルビアとは、第１の導電性接着材（４０）を介して電気的および熱的に接続されており、前記基板の他面側における前記半導体チップの直下に位置する部位には、導電性を有するヒートシンク（６０）が設けられており、前記サーマルビアと前記ヒートシンクとは、第２の導電性接着材（４２）を介して電気的および熱的に接続されていることを特徴とする。
【００２２】
それによれば、半導体チップ（２０）は、その裏面において第１の導電性接着材（４０）、サーマルビア（１３）、第２の導電性接着材（４２）を介してヒートシンク（６０）へ熱的に接続される。また、半導体チップ（２０）の裏面側の電極も、これと同じ経路でヒートシンク（６０）へ電気的に接続される。
【００２３】
ここで、ヒートシンク（６０）は、バンプに比べてサイズが大きいので、熱的な容量を大きくできるとともに、ヒートシンク（６０）をより大きな電流を流すことが可能な電極として機能させることができる。
【００２４】
よって、本発明によれば、半導体チップの裏面側からの放熱性を向上させることと、半導体チップの裏面側の電極へ流す電流を増大させることの両立を図ることができる。
【００２５】
ここで、請求項２に記載の発明のように、前記半導体チップ（２０）、前記基板（１０）および前記ヒートシンク（６０）は、封止樹脂（７０）にて包み込まれるように封止されるとともに、前記ヒートシンクの一部は前記封止樹脂から露出しているものにできる。
【００２６】
この場合、ヒートシンク（６０）の一部が封止樹脂（７０）から露出しているので、ヒートシンク（６０）の放熱性を確保できるとともに、電極として機能するヒートシンク（６０）を適切に外部と電気的に接続させることができる。
【００２７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【００２８】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。図１は本発明の実施形態に係る半導体装置１００の概略断面構成を示す図であり、ここでは、半導体装置１００をプリント基板２００上に実装した状態として示す。
【００２９】
基板１０は、セラミックや樹脂等からなるものを用いることができ、本例では、基板１０として積層型のセラミック配線基板セラミック配線基板１０を採用している。
【００３０】
セラミック配線基板１０は、アルミナ等のセラミック層が複数積層されてなるものであり、これら個々のセラミック層についてその表面および内部に配線層が形成されたものを積層することにより形成されたものである。
【００３１】
そして、セラミック配線基板１０の一面（図１中の上面）には、表面配線１１が形成されており、また、セラミック配線基板１０の内部には、各セラミック層に形成されたビアホールや上記の各セラミック層の間に形成された導体層により、内部配線１２が形成されている。
【００３２】
これら表面配線１１と内部配線１２とは、適所にて電気的に接続されている。また、これら表面配線１１および内部配線１２は、例えば銅（Ｃｕ）や銀（Ａｇ）あるいはタングステン（Ｗ）やモリブデン（Ｍｏ）等の導体ペーストを用いて形成されたものである。
【００３３】
また、セラミック配線基板１０の一面上に、半導体チップ２０、２１および抵抗やコンデンサ等からなる実装部品２２が搭載されている。そして、セラミック配線基板１０はこれら搭載部品とともに回路を構成し、ハイブリッドＩＣ基板（混成集積回路基板）として構成されている。
【００３４】
ここで、セラミック配線基板１０の一面上においては、半導体チップ２０、２１は、比較的大電力で用いられるパワートランジスタ等のパワーＩＣチップ２０と、比較的小さい電力で用いられる制御系のＩＣチップ２１とが混在しており、これらはベアチップ実装されている。
【００３５】
制御系のＩＣチップ２１は、ランドとしての表面配線１１上に図示しない接着材等を介して搭載されている。このＩＣチップ２１は、その周囲に位置するパッドとしての表面配線１１に対して、ワイヤボンディングにより形成された金（Ａｕ）やアルミニウム（Ａｌ）等からなるワイヤ３０を介して結線され電気的に接続されている。
【００３６】
一方、パワーＩＣチップ２０は、表面および裏面に電極を有する半導体チップである。これら電極は図示しないが、例えばシリコン基板に成膜されたＡｌ等からなる一般的なものである。
【００３７】
このパワーＩＣチップ２０は、セラミック配線基板１０の一面上に当該チップの裏面側を対向させた状態で、ランドとしての表面配線１１上にチップ用の導電性接着材４０を介して搭載されている。
【００３８】
ここで、チップ用の導電性接着材４０は第１の導電性接着材として構成されるもので、具体的には半田を採用したり、あるいは、銀ペースト等の樹脂に金属フィラーを含有させたもの等を採用することができる。
【００３９】
また、パワーＩＣチップ２０において、表面側の電極は、制御系のＩＣチップ２１と同様に、その周囲に位置するパッドとしての表面配線１１に対してワイヤ３０を介して結線され電気的に接続されている。これにより、パワーＩＣチップ２０の表面側の電極とセラミック配線基板１０とはワイヤ３０を介して電気的に接続されている。
【００４０】
ここで、セラミック配線基板１０におけるパワーＩＣチップ２０の直下に位置する部位には、サーマルビア１３が設けられている。このサーマルビア１３は、セラミック配線基板１０の一面から当該一面とは反対側の他面（図１中の下面）へ達する導電性を有するものである。
【００４１】
具体的には、このサーマルビア１３は、セラミック配線基板１０の一面から他面へ到達する貫通穴に、例えば銀ペーストや銅ペースト等の導電性部材を充填することにより形成することができる。
【００４２】
また、サーマルビア１３は、セラミック配線基板１０の一面側においては、上記パワーＩＣチップ２０が搭載されているランドとしての表面配線１１に電気的に接続されており、一方セラミック配線基板１０の他面側においては、当該他面に形成された導体部１４に電気的に接続されている。
【００４３】
このように、各部品２０、２１、２２が実装されたセラミック配線基板１０は、リードフレームのアイランド部５０に基板用の導電性接着材４１を介して搭載されている。
【００４４】
また、セラミック配線基板１０においてパッドとして構成されている表面配線１１は、リードフレームのリード部５１に対してワイヤ３０を介して結線されている。それにより、セラミック配線基板１０とリード部５１とが電気的に接続されている。
【００４５】
また、セラミック配線基板１０を搭載するアイランド部５０の下には、セラミック配線基板１０の放熱を行うためのヒートシンク６０がヒートシンク用の導電性接着材４２を介して取り付けられている。このヒートシンク用の導電性接着材４２は第２の導電性接着材として構成されている。
【００４６】
ここで、上記リードフレームは銅、銅合金あるいは４２アロイのようなニッケル（Ｎｉ）を含む合金等の導電性材料からなり、ヒートシンク６０はモリブデンや銅等の導電性を有するとともに放熱性に優れた材料からなる。また、上記した基板用およびヒートシンク用の導電性接着材４１、４２も、上記したチップ用の導電性接着材４０と同様に、半田や銀ペースト等を採用することができる。
【００４７】
このような半導体装置１００においては、パワーＩＣチップ２０の裏面側の電極とサーマルビア１３とは、チップ用の導電性接着材４０を介して電気的および熱的に接続されている。また、サーマルビア１３とヒートシンク６０とは、基板用の導電性接着材４１、アイランド部５０およびヒートシンク用の導電性接着材４２（第２の導電性接着材）を介して電気的および熱的に接続されている。
【００４８】
そして、半導体装置１００においては、上記搭載部品２０〜２２を含むセラミック配線基板１０、ワイヤ３０、アイランド部５０、ヒートシンク６０およびリード部５１の一部（インナーリード）が封止樹脂７０にて包み込まれるように封止されている。
【００４９】
ここで、封止樹脂７０は、エポキシ系樹脂等のモールド樹脂材料からなる。また、ヒートシンク６０の下面は封止樹脂７０から露出している。こうして、半導体装置１００は、いわゆる樹脂封止型半導体装置として構成されている。
【００５０】
そして、図１では、この半導体装置１００はプリント基板２００に実装されている。つまり、半導体装置１００はプリント基板２００の上に搭載され、封止樹脂６０から露出しているリード部５１の部分（アウターリード）およびヒートシンク６０の下面が、プリント基板２００の配線部２１０にはんだ２２０を介して接続されている。
【００５１】
このような半導体装置１００の製造方法について説明する。セラミック配線基板１０は次のようにして形成される。複数枚のアルミナ等のグリーンシートを用意し、各々について上記ビアホールとなる位置に穴あけ加工を施し、形成された穴や各グリーンシートの表面に印刷法等により上記導体ペーストを配設する。その後、各グリーンシートを積層して焼成することにより、セラミック配線基板１０ができあがる。
【００５２】
次に、セラミック配線基板１０の一面上に、チップ用の導電性接着材４０を含む搭載部品２０、２１、２２のダイボンディング材を配設し、半導体チップ２０、２１およびその他の実装部品２２を搭載する。
【００５３】
そして、セラミック配線基板１０を、基板用の導電性接着材４１を介してリードフレームのアイランド部５０の上に搭載し接続するとともに、半導体チップ２０、２１と表面配線１１との間、および表面配線１１とリードフレームのリード部５１との間でワイヤボンディングを行い、ワイヤ３０を形成する。
【００５４】
また、ヒートシンク６０の上に、ヒートシンク用の導電性接着材４２を介してアイランド部５０を搭載し接続する。こうして、セラミック配線基板１０、リードフレームおよびヒートシンク６０が一体化したものを、成形型へ投入し、樹脂成形を行う。
【００５５】
こうして、封止樹脂６０によるモールドが行われ、その後、リードフレームにおける分断やフォーミング等を行うことにより半導体装置１００ができあがる。その後は、この半導体装置１００をはんだ２２０を介してプリント基板２００上に搭載し、はんだリフローを行うことにより、図１に示す実装構造となる。
【００５６】
ところで、本実施形態によれば、パワーＩＣチップ２０は、その裏面においてチップ用の導電性接着材（第１の導電性接着材）４０、サーマルビア１３、アイランド部５０、基板用の導電性接着材４１、ヒートシンク用の導電性接着材（第２の導電性接着材）４２を介してヒートシンク６０へ熱的に接続されている。また、パワーＩＣチップ２０の裏面側の電極も、これと同じ経路でヒートシンク６０へ電気的に接続されている。
【００５７】
ここで、ヒートシンク６０は、上記した従来のバンプに比べてサイズが大きいので、熱的な容量を大きくできるとともに、ヒートシンク６０をより大きな電流を流すことが可能な電極として機能させることができる。
【００５８】
よって、本実施形態によれば、パワーＩＣチップ２０の裏面側からの放熱性を向上させることと、パワーＩＣチップ２０の裏面側の電極へ流す電流を増大させることの両立を図ることができる。
【００５９】
また、本実施形態では、パワーＩＣチップ２０の直下にサーマルビア１３を設けることで、パワーＩＣチップ２０の放熱経路が縦型となっている。つまり、パワーＩＣチップ２０とヒートシンク６０とにより挟まれたセラミック配線基板１０の基板厚さ方向に放熱経路および電流経路が形成されるので、これら経路の距離すなわちパワーＩＣチップ２０とヒートシンク６０との間の距離を極力短くでき、好ましい。
【００６０】
また、本実施形態では、搭載部品２０〜２２、セラミック配線基板１０およびヒートシンク６０が、封止樹脂７０にて封止された半導体装置１００とした場合に、ヒートシンク６０の一部を封止樹脂７０から露出した構成としている。
【００６１】
この場合、ヒートシンク６０の一部が封止樹脂７０から露出しているので、ヒートシンク６０の放熱性を確保できるとともに、電極として機能するヒートシンク６０を適切に外部のプリント基板２００と電気的に接続させることができている。
【００６２】
また、本実施形態では、サーマルビア１３によって、セラミック配線基板１０の一面上においてパワーＩＣチップ２０の裏面側電極用の表面配線１１を広くする必要はなくなる。そのため、パワーＩＣチップ２０の裏面側電極用の表面配線１１のために、セラミック配線基板１０の面積が占有されることが極力防止される。
【００６３】
なお、上記半導体装置１００において、リードフレームのアイランド部５０を省略し、セラミック配線基板１０を直接ヒートシンク６０の上に搭載した形としても良い。この場合、セラミック配線基板１０とヒートシンク６０とはヒートシンク用の導電性接着材４２を介して電気的および熱的に接続され、その効果は上記と同様である。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の概略断面図である。
【図２】従来の半導体装置の一例を示す概略断面図である。
【図３】図２に示す半導体装置の上視平面図である。
【符号の説明】
１０…基板としてのセラミック配線基板、１３…サーマルビア、
２０…半導体チップとしてのパワーＩＣチップ、３０…ワイヤ、
４０…第１の導電性接着材としてのチップ用の導電性接着材、
４２…第２の導電性接着材としてのヒートシンク用の導電性接着材、
６０…ヒートシンク、７０…封止樹脂。
Claims (2)
- 表面および裏面に電極を有する半導体チップ（２０）を備え、前記半導体チップが基板（１０）の一面上に前記半導体チップの裏面側を対向させて搭載されてなる半導体装置において、
前記半導体チップの表面側の電極と前記基板とはワイヤ（３０）を介して電気的に接続されており、
前記基板における前記半導体チップの直下に位置する部位には、前記基板の一面から当該一面とは反対側の他面へ達する導電性を有するサーマルビア（１３）が設けられており、
前記半導体チップの裏面側の電極と前記サーマルビアとは、第１の導電性接着材（４０）を介して電気的および熱的に接続されており、
前記基板の他面側における前記半導体チップの直下に位置する部位には、導電性を有するヒートシンク（６０）が設けられており、
前記サーマルビアと前記ヒートシンクとは、第２の導電性接着材（４２）を介して電気的および熱的に接続されていることを特徴とする半導体装置。 - 前記半導体チップ（２０）、前記基板（１０）および前記ヒートシンク（６０）は、封止樹脂（７０）にて包み込まれるように封止されるとともに、前記ヒートシンクの一部は前記封止樹脂から露出していることを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003078386A JP2004288835A (ja) | 2003-03-20 | 2003-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004288835A true JP2004288835A (ja) | 2004-10-14 |
Family
ID=33292881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003078386A Pending JP2004288835A (ja) | 2003-03-20 | 2003-03-20 | 半導体装置 |
Country Status (1)
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| JP (1) | JP2004288835A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025344A1 (ja) * | 2007-08-17 | 2009-02-26 | Nippon Steel Corporation | 出荷鋼板の材質情報提供方法及び材質情報利用方法 |
-
2003
- 2003-03-20 JP JP2003078386A patent/JP2004288835A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2009025344A1 (ja) * | 2007-08-17 | 2009-02-26 | Nippon Steel Corporation | 出荷鋼板の材質情報提供方法及び材質情報利用方法 |
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