JP2004282330A - 同期伝送システム - Google Patents

Abstract

【課題】データ転送におけるレイテンシを低減し、かつ伝送帯域を向上し得る同期伝送システムを提供する。
【解決手段】この同期伝送システムは、例えば、ＣＰＵとメモリ間を伝送路３０〜３５で接続して構成されている。ＣＰＵ側のクロック信号Ｓ１０１は、デューティ調整回路２０でデューティ比が変更されて信号Ｓ１０７となり、伝送路３０を介して伝送され、メモリ側で信号Ｓ１１１として受信される。デューティ調整回路２０は、調整信号Ｓ２００に従ってデューティ比を変更することができる。調整信号Ｓ２００は、例えば、ＣＰＵからメモリへの信号伝送時間と、メモリからＣＰＵへの信号伝送時間と、メモリにおけるデータ信号の入力から出力に至るまでの処理時間とに基づいて生成される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵメモリバスのような高速かつ低レンテンシを要求される伝送路を介して複数のノード間で信号伝送を行うための同期伝送システムに関する。
【０００２】
【従来の技術】
ＣＰＵの動作周波数は半導体技術の進歩により向上してきたが、ＣＰＵの動作周波数に比べると、ＣＰＵメモリ間の信号伝送周波数は一桁低く、ＣＰＵメモリシステム全体の性能ボトルネックとなっている。一般には伝送路の帯域を向上する方法として、シリアル伝送が知られている。これは複数の信号を並列直列変換により速度変換した後に送信し、受信側にて直列並列変換を施して元の複数の信号を得る方法である。
【０００３】
しかしＣＰＵメモリ間のデータ転送においては、帯域向上だけでなく両者間のデータ転送遅延時間、いわゆるレイテンシの低減が必要である。上述のシリアル伝送は従来方法に加えて並列直列変換、および直列並列変換に要する時間分のレイテンシが増大する問題があった。
【０００４】
図３は、従来の同期伝送システムの一例を示す図である。このシステムは、１つのＣＰＵと１つのメモリ間を伝送路３０〜３５で接続したものである。図示のように、ＣＰＵ側からクロック信号Ｓ１０１、チップセレクト（ＣＳ）信号Ｓ１０２、書き込み／読み出し（Ｒ／Ｗ）信号Ｓ１０３、アドレス信号Ｓ１０４、および書き込みデータ信号Ｓ１０５が、伝送路３０〜３４を介して伝送され、メモリ側でそれぞれ対応する信号Ｓ１１１、Ｓ１１２、Ｓ１１３、Ｓ１１４、Ｓ１１５として受信される。一方、メモリ側からは、読み出しデータ信号Ｓ１１６が伝送路３５を介して伝送され、ＣＰＵ側で信号Ｓ１０６として受信される。
【０００５】
図４は、図３のシステムにおけるタイミングチャートを示す図である。図のように、ＣＰＵから出力される信号Ｓ１０２〜Ｓ１０５は、いずれもデューティ５０％であるクロック信号Ｓ１０１の立ち上がりエッジに同期して出力される。Ｒ／Ｗ信号Ｓ１０３は、値”１”が読み出し、値”０”が書き込み指示を表す。ＣＳ信号Ｓ１０２は、値”０”が有効とする。図４中の記号ｄはＣＰＵとメモリ間の信号伝送時間を表す。以下では信号伝送時間ｄは、あるノードから他のノードへの信号伝送に要する時間を表し、ノード間に存在する伝送路や回路部品の伝播遅延時間、更にラッチ回路を通過する際に生じる同期信号の待ち時間等を全て含む。但し図４におけるｄは伝送路３０〜３５の伝播遅延時間に相当する。図４の最初の一周期は読み出し動作を表し、メモリアドレスＡ１からデータＲＤを読み出す。ここではメモリ側で受信するクロック信号Ｓ１１１の立下りエッジから、時間ｒだけ経過後に読み出しデータ信号Ｓ１１６が確定するものとする。図中の記号ｓはＣＰＵ側のデータ信号のセットアップ時間を示す。このシステムの場合、レイテンシの下限Ｌ０と動作周波数の上限Ｆ０は以下のようになる。
Ｌ０＝ｍａｘ（ｄ，２ｄ＋ｒ＋ｓ）×２＝４ｄ＋２ｒ＋２ｓ、Ｆ０＝１／Ｌ０
【０００６】
なお、入力クロック信号に基づき所望のデューティを持つクロック信号を生成するクロック生成回路および当該クロック生成回路により生成されたクロック信号で動作タイミングを制御する半導体記憶装置が特許文献１に記載されているが、この技術はメモリ内における異なる動作間の衝突を回避するためのものであり、ＣＰＵメモリバス等におけるレイテンシの問題を解決するものではない。
【特許文献１】
特開２０００−９９１９４号公報
【０００７】
【発明が解決しようとする課題】
従って本発明の目的は、データ転送におけるレイテンシを低減し、かつ伝送帯域を向上し得る同期伝送システムを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的は、第１のクロック信号の出力手段とデータ信号の入力手段および／または出力手段を備える第１のノードと、第２のクロック信号の入力手段とデータ信号の入力手段および／または出力手段を備える第２のノードとの間で伝送路を介して信号伝送を行うための同期伝送システムであって、前記第１のノードおよび／または前記第２のノードが前記第１のクロック信号および／または前記第２のクロック信号のデューティ比を調整信号に従って変更するデューティ調整回路を備えた同期伝送システムにより、達成される。
【０００９】
ここで、前記調整信号は、前記第１のノードから前記第２のノードへの信号伝送時間と、前記第２のノードから前記第１のノードへの信号伝送時間と、前記第２のノードにおけるデータ信号の入力から出力に至るまでの処理時間とに基づいて生成することができる。また、本同期伝送システムは、複数の前記第１のノードおよび／または複数の前記第２のノードを備えることができる。この場合、前記調整信号は、前記各第１のノードから前記各第２のノードへの信号伝送時間の最大値と、前記各第２のノードから前記各第１のノードへの信号伝送時間の最大値と、前記各第２のノードにおけるデータ信号の入力から出力に至るまでの処理時間の最大値とに基づいて生成することができる。
【００１０】
また、前記第１のノードはテスト信号を前記第２のノードへ送信し、前記第２のノードは前記テスト信号を前記第１のノードに返信し、前記テスト信号と前記返信されたテスト信号との時間差より前記信号伝送時間を算出することができる。前記テスト信号は、システムの電源投入直後および／または前記伝送路の未使用時間に送信することができる。
【００１１】
さらに、前記出力手段は電気信号を光信号に変換する電気光変換手段を備え、前記入力手段は光信号を電気信号に変換する光電気変換手段を備え、前記電気光変換手段と前記光電気変換手段との間を光伝送路により光学的に接続することができる。前記信号伝送時間は、前記電気光変換手段における電気光変換時間および前記光電気変換手段における光電気変換時間を含むことができる。
このように構成することにより、データ転送におけるレイテンシを低減し、かつ伝送帯域を向上することができる。
【００１２】
【発明の実施の形態】
図１は、本発明に係る同期伝送システムの一実施例を示す図である。本実施例は、１つのＣＰＵと１つのメモリ間を伝送路３０〜３５で接続した例を示しており、ＣＰＵ側に調整信号Ｓ２００によりクロック信号のデューティ比を変更可能なデューティ調整回路２０を備える。この調整信号Ｓ２００は、例えば、ＣＰＵからメモリへの信号伝送時間と、メモリからＣＰＵへの信号伝送時間と、メモリにおけるデータ信号の入力から出力に至るまでの処理時間とに基づいて生成することができる。調整信号の生成の仕方ついては後述する。
【００１３】
図１において、ＣＰＵ側のクロック信号Ｓ１０１は、デューティ調整回路２０でデューティ比が変更されて信号Ｓ１０７となり、伝送路３０を介して伝送され、メモリ側で信号Ｓ１１１として受信される。また、チップセレクト（ＣＳ）信号Ｓ１０２、書き込み／読み出し（Ｒ／Ｗ）信号Ｓ１０３、アドレス信号Ｓ１０４、および書き込みデータ信号Ｓ１０５は、伝送路３１〜３４を介して伝送され、メモリ側でそれぞれ対応する信号Ｓ１１２、Ｓ１１３、Ｓ１１４、Ｓ１１５として受信される。一方、メモリ側からは、読み出しデータ信号Ｓ１１６が伝送路３５を介して伝送され、ＣＰＵ側で信号Ｓ１０６として受信される。
【００１４】
図２は、図１の本発明に係る同期伝送システムを用いて構成されるＣＰＵメモリバスの一例を示すブロック図である。本ＣＰＵメモリバスは、１つのＣＰＵ４０と複数のメモリ４１〜４３とを備える。ＣＰＵ４０は、信号Ｓ１０７、Ｓ１０２〜Ｓ１０５を伝送路３０〜３４を介して送信し、伝送路３５を介して信号Ｓ１０６を受信する。一方、メモリ４１〜４３は、伝送路３０〜３４を介して、それぞれ信号Ｓ１１１ａ〜ｃ、Ｓ１１２ａ〜ｃ、Ｓ１１３ａ〜ｃ、Ｓ１１４ａ〜ｃ、Ｓ１１５ａ〜ｃを受信し、それぞれ信号Ｓ１１６ａ〜ｃを伝送路３５を介して伝送する。
【００１５】
図２のＣＰＵメモリバスは、１つのＣＰＵと複数のメモリとで構成されているが、複数のＣＰＵと１つのメモリ、または、複数のＣＰＵと複数のメモリとで構成することもできる。この場合、デューティ比を調整するための調整信号は、各ＣＰＵから各メモリへの信号伝送時間の最大値と、各メモリから各ＣＰＵへの信号伝送時間の最大値と、各メモリにおけるデータ信号の入力から出力に至るまでの処理時間の最大値とに基づいて生成することができる。すなわち、最も遅いものに合わせるのである。調整信号の生成の仕方ついては後述する。また、ＣＰＵ側には図示しないがデューティ調整回路が備えられている。このデューティ調整回路は、ＣＰＵ側でなくメモリ側に備えることもでき、また、ＣＰＵ側およびメモリ側の両方に備えることもできる。
【００１６】
図５は、図１のシステムにおけるタイミングチャートを示す図である。図１のシステムは、クロック信号のデューティ調整回路２０を含み構成されている。デューティ調整回路２０は調整信号Ｓ２００に従って動作し、デューティ比をｄ／（３ｄ＋ｒ＋ｓ）となるように調整した信号をクロック信号Ｓ１０７として出力する。ここで記号ｄは図４と同様にノード間の信号伝送時間を表す。図５の最初の一周期は読み出し動作を表し、メモリアドレスＡ１からデータＲＤを読み出す。ここではメモリ側で受信するクロック信号Ｓ１１１の立下りエッジから、時間ｒだけ経過後に読み出しデータ信号Ｓ１１６が確定するものとする。すなわち、時間ｒはメモリにおけるデータ信号の入力から出力に至るまでの処理時間である。また、記号ｓはＣＰＵ側のデータ信号のセットアップ時間を示す。この結果、タイミングチャートは図示のようになり、レイテンシの下限Ｌ１と動作周波数の上限Ｆ１は以下のようになる。
Ｌ１＝３ｄ＋ｒ＋ｓ、Ｆ１＝１／Ｌ１
例えばｄ＝１０ｎｓ、ｒ＝１０ｎｓ、ｓ＝５ｎｓの場合、図４で説明した従来技術ではＦ０＝１４．３ＭＨｚであるのに対し、本実施例ではＦ１＝２２．２ＭＨｚとなる。
【００１７】
図６は、本発明に用いるデューティ調整回路の一実施例を示すブロック図である。本例のデューティ調整回路２０は、デューティ設定用遅延回路６０、論理積回路６１、および位相調整用遅延回路６２を備えて構成される。図７は、図６のデューティ調整回路におけるタイミングチャートである。以下、このタイミングチャートを用いてデューティ調整回路２０の動作を説明する。まず、デューティ設定用遅延回路６０は調整信号Ｓ２００に従い、クロック信号Ｓ６００のデューティ比がｄ／（３ｄ＋ｒ＋ｓ）となるように、遅延された信号Ｓ６０１を出力する。論理積回路６１は、信号Ｓ６００と信号Ｓ６０１の論理積を信号Ｓ６０２として出力する。ここで、信号Ｓ６０２と信号Ｓ６００とでは位相がずれているため、位相調整用遅延回路６２は両信号の立上りエッジが同期するように遅延を設定し、クロック出力として信号Ｓ６０３を出力する。
【００１８】
図８は、デューティ調整回路に入力される調整信号の生成方法の一例を示すブロック図である。図示のように、第１のノードであるＣＰＵ側には、伝送路３０に対して設けられたデューティ調整回路２０と、調整起動信号を入力し調整信号を出力する第１の制御部８０と、伝送路３４、３５に対してそれぞれ設けられたマルチプレクサ（ＭＵＸ）８１およびデマルチプレクサ（ＤＭＵＸ）８２と、位相差を検出する位相差検出回路８３と、記憶装置であるＲＯＭ８４とが備えられている。また、第２のノードであるメモリ側には、伝送路３４を介して信号を入力する第１の制御部９０と、伝送路３５、３４に対してそれぞれ設けられたマルチプレクサ（ＭＵＸ）９１およびデマルチプレクサ（ＤＭＵＸ）９２とが備えられている。
【００１９】
以下、図８を参照しながらデューティ調整信号Ｓ２００の生成方法について説明する。まず、デューティ調整信号Ｓ２００の算出に必要となる信号伝送時間ｄ、メモリの読み出し時間ｒ、ＣＰＵのセットアップ時間ｓのうち、メモリの読み出し時間ｒとＣＰＵのセットアップ時間ｓはシステム固有の値であるため、予め算出し信号Ｓ８０７によりＲＯＭ８４に格納する。信号伝送時間ｄは伝送路の長さ等で変動するため、これを次のようにして算出する。第１の制御部８０は、調整起動信号Ｓ８００により起動され、信号Ｓ８０４によりマルチプレクサ８１とデマルチプレクサ８２に選択を指示し、各々信号Ｓ８０１と信号Ｓ８０２を選択する。そして、信号Ｓ８０１を伝送路３４を介して伝送し、メモリ側に設けられた第２の制御部９０に対して調整起動を指示する。第２の制御部９０は調整起動を受けて、信号Ｓ８１０によりマルチプレクサ９１とデマルチプレクサ９２に選択を指示し、いずれも信号Ｓ８１１を選択する。なお、図中、信号Ｓ８０５、Ｓ８１５は書き込みデータ信号、信号Ｓ８０６、Ｓ８１６は読み込みデータ信号である。
【００２０】
次に、第１の制御部８０は信号Ｓ８０１としてテスト信号を出力する。テスト信号はマルチプレクサ８１および伝送路３４を介してメモリ側へ伝送され、デマルチプレクサ９２、マルチプレクサ９１、および伝送路３５を介してＣＰＵ側へと戻る。位相差検出回路８３は、元のテスト信号である信号Ｓ８０１と、戻された信号Ｓ８０２の位相差（時間差）を検出し、その検出結果を信号Ｓ８０３として第１の制御部８０に出力する。信号Ｓ８０３はＣＰＵ側とメモリ側の往復に要する伝送時間に相当し、この半分の値を上記の信号伝送時間ｄとする。第１の制御部８０は、この算出された信号伝送時間ｄおよび予め算出されたメモリの読み出し時間ｒとＣＰＵのセットアップ時間ｓの値に基づいて、調整信号Ｓ２００を生成し、デューティ調整回路２０に出力する。
【００２１】
本例はＣＰＵとメモリが１対１で設けられている場合であるが、複数のＣＰＵと複数のメモリを有するシステムの場合は、この調整信号は、各ＣＰＵから各メモリへの信号伝送時間の最大値と、各メモリから各ＣＰＵへの信号伝送時間の最大値と、各メモリにおけるデータ信号の入力から出力に至るまでの処理時間の最大値とに基づいて生成することができる。また、第１の制御部８０から出力されるテスト信号は、本システムの電源投入直後および／または伝送路の未使用時間に送信することができる。特にシステムを取り巻く環境、例えば温度や湿度、または電源電圧の変動などが生じたときは、それをセンサ等によって検出し、必要に応じてテスト信号を出力し、クロック信号のデューティ比を変更することが好ましい。
【００２２】
ここで、ＣＰＵメモリバスは光伝送路で構成することができる。この場合、ＣＰＵとメモリに設けられる各出力手段は電気信号を光信号に変換する半導体レーザ等の発光素子を有する電気光変換手段を備える。一方、入力手段は光信号を電気信号に変換する発光ダイオード等の受光素子を有する光電気変換手段を備える。この電気光変換手段と光電気変換手段との間は光伝送路により光学的に接続される。この場合の信号伝送時間は、電気光変換手段における電気光変換時間および光電気変換手段における光電気変換時間を含むものである。
【００２３】
以下に関しては本実施例における一つの実現例であり、本発明を制約するものではない。
（１）各信号は正論理であっても負論理であってもよい。（２）図１、図２、図３、図８においては、読み出しデータ信号、書き込みデータ信号、アドレス信号、Ｒ／Ｗ信号、ＣＳ信号、クロック信号が全て異なる伝送路により伝送されているが、全ての信号もしくはこれらのうち一部の信号を同じ伝送路により伝送する方式でもよい。（３）図４、図５においては、メモリの読み出しがメモリの受信クロック信号Ｓ１１１の立下りエッジから開始しているが、例えばＣＳ信号、Ｒ／Ｗ信号およびアドレス信号が確定してからメモリの読み出しが開始され、読み出しデータが内部で確定後の信号Ｓ１１１の立下りエッジにて信号Ｓ１１６がラッチ出力される方式でもよい。この場合はメモリ読み出し時間をｒ’、ラッチ出力時間をｒ”とすると、デューティ比は（ｄ＋ｒ’）／（３ｄ＋ｒ’＋ｒ”＋ｓ）となるように調整を行う。このとき、従来方式でのレイテンシはＬ０’＝ｍａｘ（ｄ＋ｒ’，２ｄ＋ｒ”＋ｓ）×２、本発明でのレイテンシはＬ１’＝３ｄ＋ｒ’＋ｒ”＋ｓとなり、改善がなされる。
【００２４】
このように本発明では、ＣＰＵにおけるデータ送信、データ受信、メモリアクセスの各所要時間から同期伝送クロックのデューティ比を決めることにより、ＣＰＵとメモリの待ち時間が削減され、ＣＰＵメモリアクセスにおけるレイテンシ削減と伝送帯域の向上を同時に実現することができる。よってシステム全体の性能向上を図ることができる。
【００２５】
【発明の効果】
本発明によれば、データ転送におけるレイテンシを低減し、かつ伝送帯域を向上し得る同期伝送システムを提供することができる。
【図面の簡単な説明】
【図１】本発明に係る同期伝送システムの一実施例を示す図である。
【図２】本発明に係る同期伝送システムを用いて構成されるＣＰＵメモリバスの一例を示すブロック図である。
【図３】従来の同期伝送システムの一例を示す図である。
【図４】図３のシステムにおけるタイミングチャートを示す図である。
【図５】図１のシステムにおけるタイミングチャートを示す図である。
【図６】本発明に用いるデューティ調整回路の一実施例を示すブロック図である。
【図７】図６のデューティ調整回路におけるタイミングチャートである。
【図８】デューティ調整回路に入力される調整信号の生成方法の一例を示すブロック図である。
【符号の説明】
２０ デューティ調整回路
３０〜３５ 伝送路
Ｓ１０１、Ｓ１０７、Ｓ１１１ クロック信号
Ｓ１０２、Ｓ１１２ ＣＳ信号
Ｓ１０３、Ｓ１１３ Ｒ／Ｗ信号
Ｓ１０４、Ｓ１１４ アドレス信号
Ｓ１０５、Ｓ１１５ 書き込みデータ信号
Ｓ１０６、Ｓ１１６ 読み出しデータ
Ｓ２００ 調整信号

Claims (8)

1. 第１のクロック信号の出力手段とデータ信号の入力手段および／または出力手段を備える第１のノードと、第２のクロック信号の入力手段とデータ信号の入力手段および／または出力手段を備える第２のノードとの間で伝送路を介して信号伝送を行うための同期伝送システムであって、前記第１のノードおよび／または前記第２のノードが前記第１のクロック信号および／または前記第２のクロック信号のデューティ比を調整信号に従って変更するデューティ調整回路を備えたことを特徴とする同期伝送システム。
2. 前記調整信号は、前記第１のノードから前記第２のノードへの信号伝送時間と、前記第２のノードから前記第１のノードへの信号伝送時間と、前記第２のノードにおけるデータ信号の入力から出力に至るまでの処理時間とに基づいて生成されることを特徴とする、請求項１に記載の同期伝送システム。
3. 複数の前記第１のノードおよび／または複数の前記第２のノードを備えたことを特徴とする、請求項１または２に記載の同期伝送システム。
4. 前記調整信号は、前記各第１のノードから前記各第２のノードへの信号伝送時間の最大値と、前記各第２のノードから前記各第１のノードへの信号伝送時間の最大値と、前記各第２のノードにおけるデータ信号の入力から出力に至るまでの処理時間の最大値とに基づいて生成されることを特徴とする、請求項３に記載の同期伝送システム。
5. 前記第１のノードはテスト信号を前記第２のノードへ送信し、前記第２のノードは前記テスト信号を前記第１のノードに返信し、前記テスト信号と前記返信されたテスト信号との時間差より前記信号伝送時間を算出することを特徴とする、請求項２〜４のいずれかに記載の同期伝送システム。
6. 前記テスト信号は、システムの電源投入直後および／または前記伝送路の未使用時間に送信されることを特徴とする、請求項５に記載の同期伝送システム。
7. 前記出力手段は電気信号を光信号に変換する電気光変換手段を備え、前記入力手段は光信号を電気信号に変換する光電気変換手段を備え、前記電気光変換手段と前記光電気変換手段との間を光伝送路により光学的に接続したことを特徴とする、請求項１〜６のいずれかに記載の同期伝送システム。
8. 前記信号伝送時間は、前記電気光変換手段における電気光変換時間および前記光電気変換手段における光電気変換時間を含むことを特徴とする請求項７に記載の同期伝送システム。

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